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JPS61264599A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS61264599A
JPS61264599A JP60104632A JP10463285A JPS61264599A JP S61264599 A JPS61264599 A JP S61264599A JP 60104632 A JP60104632 A JP 60104632A JP 10463285 A JP10463285 A JP 10463285A JP S61264599 A JPS61264599 A JP S61264599A
Authority
JP
Japan
Prior art keywords
cell
redundant
column
parity
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60104632A
Other languages
English (en)
Inventor
Yoshihiro Takemae
義博 竹前
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60104632A priority Critical patent/JPS61264599A/ja
Priority to EP86303719A priority patent/EP0202873B1/en
Priority to KR1019860003811A priority patent/KR910000737B1/ko
Priority to US06/863,608 priority patent/US4768193A/en
Priority to DE8686303719T priority patent/DE3684509D1/de
Publication of JPS61264599A publication Critical patent/JPS61264599A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、冗長セル及びＥＣＣ回路付きの半導体記憶装
置に関し、切替回路の簡単化を図ろうとするものである
。
〔従来の技術〕
半導体記憶装置は大容量化につれてメモリセルが小型化
し、α線照射によるソフトエラーが発生し易くなる。こ
の問題に対してチップ上にＥＣＣＣＥｒｒｏｒ　Ｃｈｅ
ｃｋｉｎｇ　　＆　　Ｃｏｒｒｅｃｔｉｎｇ）回路を搭
載してエラーチェック及び訂正を行なうことが有効であ
る。また半導体記憶装置は、記憶密度の向上につれて不
良セルが発生し易く、この問題に対しては冗長コラム又
は冗長ワードを設けて不良セルが発生したビット線又は
ワード線は冗長コラム又は冗長ワードに置き換えるのが
有効である。
ＥＣＣ回路としてはハミングコート利用のものも考えら
れるが、Ｈ，Ｖ　（水平、垂直）パリティ方式と呼ばれ
る方式のものも提案されている。Ｈ９■パリティ方式で
は、１ワード線上の多数のメモリセルＭＣからのデータ
を仮想的に第４図に示すようにｋｘｍ２次元マトリクス
に配列し、その各行、列に対応してパリティビットＨＩ
”Ｈｍ、　Ｖ　ｒ〜Ｖｋを付し、これらの水平パリティ
ビットＨＰ。
垂直パリティピッ）ＶＰを格納するセルも同じワード線
ＷＬに配設する。１ワード線上の全メモリセルデータを
第４図のようなｋ　Ｘ　ｍ　２次元マトリクスにする方
式の他に、該全セルをＭ（［１ずつのＮ群に分け、各群
につき第４図の如きマトリクスを構成する方式もある。
マトリクスの構成は他のワード線についても同様である
。あるメモリセルを読出すときはそのメモリセルが属す
るワード線を選択し、該メモリセル（ＭＣｉとする）が
属する第４図の如きマトリクスの行、列（第４図では点
線で囲って示す）のデータのパリティをとる。行、列（
水平、垂直）のパリティチェック結果が共にエラーなら
これはセルＭＣｉのデータがエラーであることを示して
おり、ＭＣｉのデータを反転するこもによりエラー訂正
する。行、列のパリティが一方のみエラー又は両方とも
エラーなしならＭＣｔのデータはエラーでなく、反転す
ることな（そのま＼取出す。
この種のＥＣＣ回路付きメモリは第５図のようにセルア
レイ１０に沿って垂直セレクタＶＳＢＬ。
水平セレクタＨ８ＥＬ、垂直用デコーダＶＤＥＣ。
水平用デコーダＨＤＥＣ，垂直パリティチェック回路ｖ
ＰＣ１および水平パリティチェック回路ＨＰＣなどを設
ける。こ−ではメモリは１Ｍビット、ワード線ＷＬ及び
ビア）線ＢＬは共に１０２４本、１ワード線上の１０２
４個のメモリセルＭＣはｋＸｍ本例では３２ｘ３２のマ
トリクスを構成し、ｍ個の水平パリティ及びに個の垂直
パリティが付されるとする。垂直セレクタＶＳＥＬ及び
水平セレクタＨ３ＥＬは、被アクセスメモリセルを含む
行、列のデータを取出すもので、これらの行、列の選択
は垂直用、水平用各デコーダＶＤＥＣ，ＨＤＥＣの出力
によりなされる。１ワード線上の１０２４個のメモリセ
ルを端からに個ずつに区切って第４図のマトリクスの第
１行、第２行、・・・・・・を構成したとすると、各行
の行内セルの選択はアドレスの最下位から複数ビットＡ
　ｏ　−Ａ　Ｉ　Ｓｋ　＝　３２ならＡ　ｏ　＝　Ａ　
ｔで一行なえ、各列の選択はその残りの上位ビットＡｊ
−Ａｊ２本例ではＡ５〜Ａ９で行なえるので、ＶＤＥＣ
，ＨＤＥＣ，及び水平、垂直パリティ用デコーダＨＰＤ
ＥＣＳＶＰＤＥＣへの入力アドレスは図示の如くなる。
ワード線上の１０２４ｆ［Ｉのメモリセルを例えば４群
に分け、各々を１６Ｘ１６のマトリクスにしてもよく、
この場合はに＝ｍ＝ｌ　５．Ａｉ＝Ａ３．Ａｊ＝Ａ＊。
Ａβ−Ａ７になる。１ワ一ド線上１０２４個のセルの選
択は１０ビツトアドレスで行なえるから、該セル選択用
デコーダＤＤＥＣへの入力アドレスはＡ　ｏ　＝　Ａ　
９となる。このデコーダＤＤＥＣは、ｋ＋ｍ本の図示し
ないデータバスへのビット線選択接続（１ワード線上の
メモリセルを複数群に分ける場合）と、データセレクタ
ＤＳＥＬの制御即ち選択セル中の１セル（ＭＣｉ）の選
択を行なう。
セレクタＶＳＥＬにより選択されたｍビットのデータ及
びセレクタＨ３ＥＬにより選択されたにビットのデータ
（これらは第４図の点線枠内のデータに相当）はチェッ
ク回路ｖＰＣ及びＲＰＣへ入力され、行、列のパリティ
がとられる。これらの回路が出力する１ビツトのパリテ
ィチェック結果は比較器ＣＭＰの排他オアゲー）Ｇ２．
Ｇ３へ入力され、これらのゲートの他方の入力端へはデ
コーダＨＰ／ＶＰ　　ＤＥＣの１ビツト出力（第４図点
線枠内のＨビット、Ｖビット）が入力され、従って該ゲ
ー）Ｇ２．Ｇ３は再入力が一致していれば０１不一致な
ら１の出力を生じる。アンドゲートＧ　ａはこれらのゲ
ー）Ｇ２．０３の出力が共に１なら１を出力し、排他オ
アゲートＧ＋をインバータとして、セレクタＤＳＥＬか
ら出力される被アクセスメモリセルＭＣｔのデータを反
転し、Ｇ２．Ｃ１０の両方又はいずれか一方の出力が０
ならＯ出力を生じてゲー）Ｇ＋をスルー状態にする。
Ｄｏｕｔは、こうして必要に応じて修正されたセル−Ｍ
Ｃｉの読出しデータである。
冗長ビットによるハードエラー救済は不良セルを冗長セ
ルで置き換えることにより行なわれるが、Ｈ，Ｖパリテ
ィ方式のＥＣＣ回路搭載メモリでは該不良セルがデータ
読出し対象になる場合の他に、データ読出し対象は他の
セルであるがパリティチェック上該不良セルも読出され
る場合もアクセスされるので、冗長／不良セルの切換え
が甚だ厄介である。そこで本発明者は先に第６図に示す
如き回路を提案した。これは特願昭５９−１７１３１７
で詳記されているが、概述すると次の如くである。
即ち、冗長ビットとしては１コラム分のセルアレイＲＣ
Ａを設け、またインヒビット回路ＩＣ。
〜ＩＣ３、排他オアゲート０４．Ｇ５．及びインヒビッ
ト制御回路ＣＴＬを設ける。水平／垂直セレクタＳＥＬ
から出る（ＶＳＧ、Ｈ２Ｃは垂直。
水平用選択ゲート）ｋ本、ｍ本の信号線は差動出力り、
　Ｄを伝送するように各々が２本からなり（従ってに対
１ｍ対というのが正しい）、インヒビット回路ＩＣａは
その各々に挿入されたスイッチ回路を備え、信号ＩＳｋ
　（ｋ＝１〜ｋ）がＨ（ハイ）レベルである（不良セル
に対応するものはＨになる）と当該信号線を入側で遮断
し、かつ出側には一方がＨ１他方がＬ（ロー）レベルの
電圧（これはデータ０を意味する）を加える。こうして
不良セルの読出しデータは強制的に０にされ、これは該
不良セルのデータを除いたことに等しい。
インヒビット回路ＩＣ＋についても同様である。
垂直パリティ発生器ＶＰＧ及び水平パリティ発生器ＨＰ
Ｇは不良セルが含まれていればそれを除いたｍビット（
列データ）、ｋビット（行データ）のパリティをとり、
その結果を示す１ビツトを出力する。これは排他オアゲ
ー）Ｇ４．Ｇ５の一方に入力端に加えられ、これらのゲ
ートの他方の入力端にはインヒビント回路ＩＣ２，ＩＣ
３を介して冗長セルアレイＲＣＡの読出し出力が加えら
れる。冗長セルアレイＲＣＡにはメモリセルアレイＭＣ
Ａと同じワード線ＷＬが走るので、該ＭＣＡのワード線
ＷＬが選択されるときＲＣＡの該ＷＬに対するｌセルが
選択され、それが不良セルと置換されるべきものであれ
ば信号ＲＡＳｋ及び又はＲＡＳｍがＬレベルになり、該
１ビツトをゲートＧｓ、Ｇａの他方の入力端に加える。
こうして被アクセスセルを含む行９列の全セルのデータ
がパリティチェックされ、その結果がゲー）０２．０３
においてパリティセルアレイＰＣＡから読出した垂直パ
リティＶＰ及び水平パリティＨＰと比較され、共にパリ
ティエラーならアントゲ−）　Ｇ　ａの出力がＨになり
、ゲー）　Ｇ　＋にむいて被アクセスセルＭＣｔのデー
タが反転される。
不良セルは無いとすればインヒビット回路ＩＣｏ。
ＩＣ＋はスルー、ＩＣ２，ＩＣ３は出力Ｏ状態、排他オ
アゲー）Ｇａ、Ｇｓはスルーで、この状態では前記第５
図と変らない。不良セルがありそして該不良セルが被ア
クセスセルを含む前記マトリクスの行１列に含まれると
き、インヒビット回路Ｉ　Ｃｏ　＝　Ｉ　Ｃ３によりＲ
ＣＡの冗長セルが該不良セルに置き換わり、第５図と同
様なパリティチェック、エラー訂正が行なわれる。こう
してこのメモリでは１ビツトハードエラーがあり、かつ
１ビツトソフトエラーがあってもそれを検出、訂正する
ことができる。
インヒビット制御回路ＣＴＬは不良セルのアドレスを記
憶するＲＯＭ、及びインビビッド信号発生回路ＩＳＯな
どを備え、メモリアクセスコラムアドレスＡｏ＝Ａｉを
受けて信号ＩＳｋ、ＩＳｍ。
ＲＡＳｋ、ＲＡＳｍを出力する。ＩＳｋ、ＩＳｍはメモ
リアクセスアドレスと不良セルを含む行。
列のアドレスとを比較する回路の出力で、これらの一方
でも一致するとＨレベルになる。ＲＡＳｋ。
ＲＡＳｍはＩＳｋ、ＩＳｍを反転したもので〜従ってこ
れらがＨレベルのときＬレベルになり、インヒビット回
路ｒｃ２．Ｉｃ３をスルーにする。
インヒビット制御回路ＣＴＬはまた不良セルをアクセス
するときマルチプレクサＭＰＸを操作する信号Ｓを生じ
、これにより被アクセスセルの読出し出力はセレクタＤ
ＳＥＬからではな（冗長セルアレイＲＣＡから得るよう
にする。
〔発明が解決しようとする問題点〕
この冗長セル及びＥＣＣ回路付きメモリではソフトエラ
ー及びハードエラーに対処できるが、冗長セルの選択回
路具体的にはインヒビット制御回路ＣＴＬのインヒビッ
ト信号発生回路ＩＳＯの構成が複雑で、スペースを要す
る。本発明はか−る点を改善し、冗長セルの切換制御回
路の構成が簡単であり、歩留り向上が期待できる冗長セ
ル及びＥＣＣ回路付きメモリを提供しようとするもので
ある。
〔問題点を解決するための手段〕
本発明は、Ｈ，Ｖパリティ方式の２００回路を搭載しか
つ冗長セル及び不良セルと該冗長セルとの切換回路を有
する半導体記憶装置において、該ＥＣＣ回路のマトリク
スの行又は列を構成するセルデータ群に対応するデータ
群を格納し得る冗長セル群を設けて、不良セルがアクセ
スされるとき該不良セルを含む前記マトリクスの行又は
列のセルデータ群を前記冗長セル群のデータで置換する
ように構成してなることを特徴とするものである。
〔作用及び実施例〕
本発明では冗長コラムを用意する、従って選択ワード線
当り１ビツトの冗長セルを用意するのではなく、Ｈ，Ｖ
パリティ方式のＥＣＣ回路で用意する前記マトリクスの
１列または１行分の冗長セル群を用意する。第１図はこ
れを示す図で、ＲＣがその冗長セル群である。ＨＶはＨ
，Ｖパリティに対するパリティで、Ｈ１〜Ｈｍとｖ１〜
Ｖｋを加え、その和のＬＳＢに応じそして奇数パリティ
か偶数パリティかに応じて０又は１とすればＨ９■パリ
ティビットのエラー検出をすることができる。
ワード線ＷＬ上のあるセルＭＣｊがハードエラーとする
と・これを含むｊ列全体のセルを冗長セル群ＲＣで置換
える。このようにすれば、ハードエラーセルＭＣｊが被
アクセスセルＭＣｉを含む行及び列中に含まれるか否か
の判断は必要なく、単純にこのワード線のｊ列のセル群
を冗長セル群ＲＣで置き換えればよいから切換制御は容
易になり、回路回路構成は簡単化される。
第２図は第１図のマトリクスの構成要領の一例を説明す
る図である。ワード線ＷＬに接続される多数のメモリセ
ルＭＣをに個ずつに区切ってその各群を本例ではマトリ
クスの各列とする（第１図では各行とした、これはどち
らでもよい）。００１〜００ｍはに個ずつに区切って得
たｍ個のセル群を示す。垂直パリティＶ＋〜Ｖｋ及び水
平パリティＨ＋−ｘＨｍは第５図のように纏めて配置す
る方式もあるが、本発明では上記各セル群に対するパリ
ティ　（第１図では水平パリティ、第２図では垂直パリ
ティ）は各セル群に付属させ（ｐＩ−Ｐｍがこのパリテ
ィ）、他方のパリティ群、第２図では水平パリティ群Ｐ
Ｇｈを纏めて配置する。このうよにすると不良行の冗長
行による置換が容易である。
第３図は本発明の実施例を示し、第５図等と同じ部分に
は同じ符号が付しである。冗長セル群ＲＣはｎ本の各ワ
ード線ＷＬに設けられ、不良行又は列があるとそれに代
って使用される。この切換制御は水平、垂直セレクタを
制御するデコーダで行なう。このデコーダＨＤＥＣ，Ｖ
ＤＥＣは図示しないが、第５図と同様にアクセスアドレ
ス（ＭＣｉのアドレス）コラム分の下位ビット群ＡＯ〜
Ａｔと上位ビット群Ａｊ−ＡＡ！を受け１’ＶＳＥＬ。
Ｈ３ＥＬに被選択セルＭＣｉを含む行１列のセルデータ
を取出たせると共に、アクセスアドレスのロー（ワード
線）分の、かつ前記行又は列を示す部分が不良セルアド
レスのそれと一致するとき、該不良セルを含む前記行又
は列のセル群を選択する代りに冗長セル群ＲＣを選択す
る。
例えばメモリが前記のように１Ｍビット、ワード線とビ
ット線数は共に１０２４．１ワード線の１０２４個のセ
ルをｋｘｍ＝３２Ｘ３２に分けたとすると、コラム選択
（ワード線内セル選択）アドレスはＡ　ｏ　＝　Ａ　９
の１０ビツト、３２１固のセル群の選択アドレスはその
上位５ビツトＡ５〜Ａ９になるから、コラムアクセスア
ドレスの上位５ビツト不良セルのコラムアドレスの上位
５ビツトに一致するときＶ、Ｈ３ＥＬは不良セルを含む
セル群の代りに冗長セル群を選択するようにする。第５
図では図示を省略したが垂直、水平デコーダＶ。
ＨＤＥＣと垂直、水平セレクタの各選択ゲートＶＳＧ、
Ｈ３Ｇとの間には制御線が走っており、この制御線を通
してＶＳＧ、ＨＳＧはＶＤＥＣ，ＨＤＥＣの出力でオン
、オフされる。上記の切換えはこの制御線の切換えであ
り、不良セルを含むセル群がアクセスされるとき制御線
群は冗長セル群へのそれに切換えられる。
〔発明の効果〕
以上説明したように本発明では不良セルは、Ｈ１■パリ
ティ方式で構成されるマトリクスの行又は列単位で冗長
セル群に切換えるので、切換手段が簡単ニなり、不良セ
ルアドレス記憶用のＲＯＭの容量も少なくて済み、メモ
リ製造歩留りの向上も期待できる等の利点が得られる。
【図面の簡単な説明】
第１図は本発明でのマトリクス構成を説明する図、第２
図は該マトリクスの構成法を説明する図、第３図は本発
明の実施例を示すブロック図、第４図は従来のマトリク
ス構成を説明する図、第５図はＨ，Ｖパリティ方式のＥ
ＣＣ搭載ＲＡＭの構成を示すブロック図、第６図は冗長
コラムを持つメモリの構成を示すブロック図である。 図面で、ＲＣは冗長セル群、ＭＣはマトリクスを構成す
るセル群、ＶＳＥＬ、Ｈ３ＥＬ、ＶＤＥＣ，ＨＤＥＣは
切替回路である。

Claims (1)

  1. 【特許請求の範囲】 　Ｈ、Ｖパリテイ方式のＥＣＣ回路を搭載しかつ冗長セ
    ル及び不良セルと該冗長セルとの切換回路を有する半導
    体記憶装置において、 該ＥＣＣ回路のマトリクスの行又は列を構成するセルデ
    ータ群に対応するデータ群を格納し得る冗長セル群を設
    けて、 不良セルがアクセスされるとき該不良セルを含む前記マ
    トリクスの行又は列のセルデータ群を前記冗長セル群の
    データで置換するように構成してなることを特徴とする
    半導体記憶装置。
JP60104632A 1985-05-16 1985-05-16 半導体記憶装置 Pending JPS61264599A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP60104632A JPS61264599A (ja) 1985-05-16 1985-05-16 半導体記憶装置
EP86303719A EP0202873B1 (en) 1985-05-16 1986-05-15 Semiconductor memory device
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EP (1) EP0202873B1 (ja)
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