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KR101818384B1 - Goa회로구조 - Google Patents

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KR101818384B1
KR101818384B1 KR1020167014124A KR20167014124A KR101818384B1 KR 101818384 B1 KR101818384 B1 KR 101818384B1 KR 1020167014124 A KR1020167014124 A KR 1020167014124A KR 20167014124 A KR20167014124 A KR 20167014124A KR 101818384 B1 KR101818384 B1 KR 101818384B1
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Abstract

본 발명은 GOA회로구조를 공개하며, 이는 캐스케이드 연결된 복수의 쌍둥이 GOA 유닛을 포함하고, 각각의 상기 쌍둥이 GOA 유닛은 제 2N-1 단계 GOA 유닛 및 제 2N 단계 GOA 유닛을 포함하고, 제 2N-1 단계 게이트신호점(Q(2N-1)) 및 제 2N 단계 게이트신호점(Q(2N))에 연결되는 제 1 풀다운 유지회로(500), 제 2 풀다운 유지회로(600), 제 3 풀다운 유지회로(500') 및 제 4 풀다운 유지회로(600')를 구비한다; 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호의 입력을 통해 상기 제 1 풀다운 유지회로(500), 제 2 풀다운 유지회로(600), 제 3 풀다운 유지회로(500') 및 제 4 풀다운 유지회로(600')가 교대로 작동한다. 상기 GOA 회로구조는 풀다운 유지회로의 공유를 통해 각 부분이 1/4 시간동안 작동하고, 3/4 시간동안 휴식할 수 있도록 함으로써, 풀다운 유지회로 부분의 키 TFT 응력 작용을 경감시킬 수 있다.

Description

GOA회로구조{GOA CIRCUIT STRUCTURE}
본 발명은 액정 디스플레이 기술 분야에 관한 것으로서, 특히 GOA회로구조에 관한 것이다.
액정 디스플레이는 몸체가 얇고, 낮은 전력소모, 무방사 등의 여러 장점을 구비하여 광범위하게 응용되고 있다. 현재 시중의 액정 디스플레이는 대부분 백라이트형 액정 디스플레이로서, 액정 디스플레이 패널 및 백라이트 모듈(backlight module)을 포함한다. 액정 디스플레이 패널의 작동 원리는 두 장의 평행한 유리기판에 액정분자를 설치하고, 두 장의 유리기판에 구동전압을 인가하여 액정분자의 회전방향을 제어함으로써, 백라이트 모듈의 광선을 굴절시켜 화면을 발생시키는 것이다.
능동형 액정 디스플레이 중, 각각의 화소는 하나의 박막 트랜지스터(TFT)를 구비하며, 그 게이트(Gate)는 수평스캔라인에 연결되고, 드레인(Drain)은 수직방향의 데이터라인에 연결되며, 소스(Source)는 즉 화소전극에 연결된다. 수평스캔라인에 충분한 전압을 인가하면, 상기 라인상의 모든 TFT를 턴온시킬 수 있는데, 이때 상기 수평스캔라인상의 화소전극은 수직방향의 데이터라인과 연결되어 데이터라인상의 디스플레이 신호 전압을 화소에 기록하고, 상이한 액정의 투광도를 제어하여 컬러를 제어하는 효과를 얻을 수 있다. 현재 능동형 액정 디스플레이 패널의 수평스캔라인의 구동은 주로 패널 외부에 접속되는 IC를 통해 완수되며, 외부 접속 IC는 패널의 각 단계의 수평스캔라인의 단계별 충전과 방전을 제어할 수 있다. Gate Driver On Array(어레이 기판 행 구동), 약칭 GOA는 종래의 박막 트랜지스터 액정 디스플레이 어레이(Array) 제조공정을 이용하여 Gate 행의 스캔 구동신호 회로를 어레이(Array) 기판에 제작하여, gate 순차주사 구동방식을 구현한다. 따라서, 액정 디스플레이 패널의 고유 제조공정을 운용하여 수평스캔라인의 구동회로를 디스플레이 영역 주변의 기판에 제작하여 외부 접속 IC를 대체하도록 함으로써 수평스캔라인의 구동을 완수할 수 있다. GOA 기술은 외부 접속 IC의 본딩(bonding)공정을 생략할 수 있어, 유기적으로 생산력을 높이고 원가를 절감할 수 있을 뿐만 아니라, 평판 디스플레이 패널의 집적도를 향상시켜 내로우베젤 또는 무베젤 디스플레이 제품을 제작하기에 더욱 적합하다.
종래의 GOA 회로는 통상적으로 캐스케이드 연결된 복수의 GOA 유닛을 포함하며, 각 단계의 GOA 유닛은 한 단계의 수평스캔라인에 대응하여 구동한다. GOA 유닛의 주요 구조는 풀업회로(Pull-up part), 풀업 제어회로(Pull-up control part), 전송회로(Transfer Part), 풀다운회로(Key Pull-down Part)와 풀다운 유지회로(Pull-down Holding Part), 및 전위의 상승을 담당하는 부스트(Boast) 회로를 포함한다. 풀업회로는 주로 클럭신호(Clock)를 게이트(Gate) 신호로 출력하는 일을 담당하고; 풀업 제어회로는 일반적으로 이전 단계의 GOA 회로가 전달한 전송신호 또는 Gate 신호에 연결되는 풀업회로의 턴온시간을 제어하며; 풀다운회로는 제 1 시간에 Gate를 저전위로 풀다운시키는 일, 즉 Gate 신호의 턴오프를 담당하고; 풀다운 유지회로는 Gate 출력신호와 풀업회로의 Gate 신호(통상적으로 Q점이라 칭함)를 오프 상태(즉 음전위)로 유지(Holding)시키는 일을 담당하여, 통상적으로 2개의 풀다운 유지모듈이 교대로 작용하며; 부스트커패시터(C boast)는 풀업회로의 G(N) 출력에 유리하도록 Q점의 2차 상승을 담당한다.
종래 기술 중 GOA 회로 구조는 기본적으로 상기 몇 부분을 동일한 단계의 GOA 유닛 회로에 설치하여, 특히 비정질 실리콘 GOA 회로 중 비교적 중요한 2개의 풀다운 유지회로가 동일한 단계의 GOA 회로에 교대로 작용한다. 도 1은 종래 기술에서 상용되는 GOA 회로구조도이다. 직류 저전압(VSS), 및 CK1~CK4의 4개의 고주파 클럭신호를 전달하기 위한 금속라인은 각 단계 GOA 회로의 주변에 설치된다. 각 단계의 GOA 유닛은 각각 제 1 풀다운 유지회로와 제 2 풀다운 유지회로를 구비하며, 제 1 풀다운 유지회로와 제 2 풀다운 유지회로는 각각 Q(N)과 G(N) 사이에 연결되어 Q(N)과 G(N)이 오프 상태를 유지하도록 교대로 작용한다. 제 N 단계 GOA 유닛 회로는 각각 VSS, CK1~CK4 중 하나의 CK 신호를 수신하여 G(N) 신호를 발생시킨다. STV 신호는 GOA 회로의 시작 신호이며, 따라서 STV 신호는 제 1 단계와 제 2 단계 GOA 유닛 회로의 시작을 담당하고, 다음의 제 N 단계 GOA 회로의 시작 신호는 이전의 N-2 단계 회로의 전송회로 부분의 ST(N-2)의 신호에 의해 발생한다. 이와 같이 단계별로 GOA 구동회로를 턴온시켜 순차주사 구동을 구현할 수 있다. 도 1에 도시된 각 단계의 GOA 유닛 사이의 연결 방법은 GOA 신호가 단계별로 전달되어, 각 단계의 수평스캔라인이 순차적으로 충전 및 방전될 수 있도록 보장한다.
이러한 구조에는 다음과 같은 단점이 존재한다.
1. 비록 제 1 및 제 2 풀다운 유지회로가 교대로 작용하나, 다시 말해 작동 시간과 휴식 시간이 각각 절반씩을 차지하나, TFT의 경우 응력(Stress) 이후의 회복 시간이 비교적 짧기 때문에, 풀다운 유지 회로의 실효가 기타 회로 부분보다 훨씬 심각하다.
2. 이웃한 두 단계의 GOA 유닛의 풀다운 유지회로와 Q점에 상호작용이 없어 회로의 실제 작용 효율이 매우 낮다. 왜냐하면 Gate 신호의 턴온은 일순간에 불과하고, 나머지는 장시간 동안 오프 상태에 처해 있기 때문이며, 이웃한 단계의 GOA 유닛의 풀다운 작용 시간과 Q점 파형은 기본적으로 유사하다.
3. 풀다운 유지 회로 부분은 일반적으로 고주파 제어신호를 사용하는데, 이 경우 회로의 전력소모가 증가할 수 있으며, 두 세트의 저주파 제어 신호를 사용하는 경우도 있으나, 이 경우 TFT 응력(Stress) 작용을 동시에 더욱 심화시킬 수 있다.
따라서, 본 발명의 목적은 GOA 풀다운 회로의 공유를 통해 각각의 풀다운 유지 회로의 작동 시간을 단축시킴으로써, 응력을 회복하는 시간이 더욱 늘어날 수 있도록 하는 GOA 회로 구조를 제공하고자 하는데 있다.
상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 본 발명은 GOA 회로구조를 제공하며, 이는 캐스케이드 연결된 복수의 쌍둥이 GOA 유닛을 포함하고, N을 자연수라 설정하면, 제 N 단계 GOA 유닛은 디스플레이 영역의 제 N 단계 수평스캔라인에 대한 충전을 제어하고, 각각의 상기 쌍둥이 GOA 유닛은 제 2N-1 단계 GOA 유닛과 제 2N 단계 GOA 유닛을 포함하며, 상기 제 2N-1 단계 GOA 유닛은 각각 제 2N-1 단계 게이트신호점 및 제 2N-1 단계 수평스캔라인과 연결되는 제 1 풀다운 유지회로와 제 2 풀다운 유지회로를 포함하고, 상기 제 2N 단계 GOA 유닛은 각각 제 2N 단계 게이트신호점 및 제 2N 단계 수평스캔라인과 연결되는 제 3 풀다운 유지회로와 제 4 풀다운 유지회로를 포함하며; 상기 제 2N-1 단계 게이트신호점은 각각 상기 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로에 더 연결되고, 상기 제 2N 단계 게이트신호점은 각각 상기 제 1 풀다운 유지회로 및 제 2 풀다운 유지회로에 더 연결되며;
상기 제 1 풀다운 유지회로는,
게이트에 제 2 클럭신호가 입력되고, 드레인 및 소스는 각각 제 1 클럭신호가 입력되고 제 1 회로점에 연결되는 제 1 박막 트랜지스터를 포함하고, 상기 제 1 풀다운 유지회로의 작동 여부는 상기 제 1 회로점의 전위 높이에 따라 결정되며;
상기 제 2 풀다운 유지회로는,
게이트에 제 4 클럭신호가 입력되고, 드레인 및 소스는 각각 제 3 클럭신호가 입력되고 제 2회로점에 연결되는 제 2 박막 트랜지스터를 포함하고, 상기 제 2 풀다운 유지회로의 작동 여부는 상기 제 2회로점의 전위 높이에 따라 결정되며;
상기 제 3 풀다운 유지회로는,
게이트에 제 3 클럭신호가 입력되고, 드레인 및 소스는 각각 제 2 클럭신호가 입력되고 제 3 회로점에 연결되는 제 3 박막 트랜지스터를 포함하고, 상기 제 3 풀다운 유지회로의 작동 여부는 상기 제 3 회로점의 전위 높이에 따라 결정되며;
상기 제 4 풀다운 유지회로는,
게이트에 제 1 클럭신호가 입력되고, 드레인 및 소스는 각각 제 4 클럭신호가 입력되고 제 4 회로점에 연결되는 제 4 박막 트랜지스터를 포함하고, 상기 제 4 풀다운 유지회로의 작동 여부는 상기 제 4 회로점의 전위 높이에 따라 결정되며;
상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 상기 제 1 풀다운 유지회로, 제 2 풀다운 유지회로, 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로가 교대로 작동하도록 설정된다.
또한, 제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호는 각각 제 2N-1 단계, 제 2N 단계, 제 2N+1 단계 및 제 2N+2 단계 GOA 유닛의 풀업회로에 입력되어 각각 디스플레이 영역에 대응되는 수평스캔라인을 충전하고, 상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 상기 제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호에 대응된다.
또한, 상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 4개의 저주파 클럭신호에 대응된다.
또한, 상기 제 1 풀다운 유지회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 직류 저전압이 입력되는 제 5 박막 트랜지스터;
게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 6 박막 트랜지스터;
게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 7 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 상기 직류 저전압이 입력되는 제 8 박막 트랜지스터; 를 더 포함한다.
또한, 상기 제 2 풀다운 유지회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 9 박막 트랜지스터;
게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 10 박막 트랜지스터;
게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 11 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 12 박막 트랜지스터; 를 더 포함한다.
또한, 상기 제 3 풀다운 유지 회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 13 박막 트랜지스터;
게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 14 박막 트랜지스터;
게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 15 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 16 박막 트랜지스터; 를 더 포함한다.
또한, 상기 제 4 풀다운 유지회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 17 박막 트랜지스터;
게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 18 박막 트랜지스터;
게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 19 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 20 박막 트랜지스터; 를 더 포함한다.
또한, 상기 제 2N-1단계 GOA 유닛은 풀업 제어회로, 풀업회로, 전송회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N-1 단계 게이트신호점 및 상기 제 2N-1 단계 수평스캔라인과 연결되고, 상기 풀업 제어회로와 전송회로(300)는 각각 상기 제 2N-1 단계 게이트신호점과 연결되며;
상기 제 2N 단계 GOA 유닛은 풀업 제어회로, 풀업회로, 전송회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 풀업 제어회로와 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결된다.
또한, 상기 제 2N-1단계 GOA 유닛의 게이트신호점과 제 2N 단계 GOA 유닛의 게이트신호점이 함께 연결된다.
또한, 상기 제 2N-1단계 GOA 유닛은 풀업회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N-1단계 게이트신호점 및 상기 제 2N-1단계 수평스캔라인과 연결되고;
상기 제 2N단계 GOA 유닛은 풀업 제어회로, 풀업회로, 전송회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 풀업 제어회로와 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결된다.
본 발명의 다른 측면에 따르면, 본 발명은 GOA 회로구조를 제공하고, 이는 캐스케이드 연결된 복수의 쌍둥이 GOA 유닛을 포함하며, N을 자연수라 설정하면, 제 N 단계 GOA 유닛은 디스플레이 영역의 제 N 단계 수평스캔라인에 대한 충전을 제어하고, 각각의 상기 쌍둥이 GOA 유닛은 제 2N-1 단계 GOA 유닛과 제 2N 단계 GOA 유닛을 포함하며, 상기 제 2N-1 단계 GOA 유닛은 각각 제 2N-1 단계 게이트신호점 및 제 2N-1 단계 수평스캔라인과 연결되는 제 1 풀다운 유지회로와 제 2 풀다운 유지회로를 포함하고, 상기 제 2N 단계 GOA 유닛은 각각 제 2N 단계 게이트신호점 및 제 2N 단계 수평스캔라인과 연결되는 제 3 풀다운 유지회로와 제 4 풀다운 유지회로를 포함하며; 상기 제 2N-1 단계 게이트신호점은 각각 상기 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로에 더 연결되고, 상기 제 2N 단계 게이트신호점은 각각 상기 제 1 풀다운 유지회로 및 제 2 풀다운 유지회로에 더 연결되며;
상기 제 1 풀다운 유지회로는,
게이트에 제 2 클럭신호가 입력되고, 드레인 및 소스는 각각 제 1 클럭신호가 입력되고 제 1 회로점에 연결되는 제 1 박막 트랜지스터를 포함하고, 상기 제 1 풀다운 유지회로의 작동 여부는 상기 제 1 회로점의 전위 높이에 따라 결정되며;
상기 제 2 풀다운 유지회로는,
게이트에 제 4 클럭신호가 입력되고, 드레인 및 소스는 각각 제 3 클럭신호가 입력되고 제 2 회로점에 연결되는 제 2 박막 트랜지스터를 포함하고, 상기 제 2 풀다운 유지회로의 작동 여부는 상기 제 2 회로점의 전위 높이에 따라 결정되며;
상기 제 3 풀다운 유지회로는,
게이트에 제 3 클럭신호가 입력되고, 드레인 및 소스는 각각 제 2 클럭신호가 입력되고 제 3 회로점에 연결되는 제 3 박막 트랜지스터를 포함하고, 상기 제 3 풀다운 유지회로의 작동 여부는 상기 제 3 회로점의 전위 높이에 따라 결정되며;
상기 제 4 풀다운 유지회로는,
게이트에 제 1 클럭신호가 입력되고, 드레인 및 소스는 각각 제 4 클럭신호가 입력되고 제 4 회로점에 연결되는 제 4 박막 트랜지스터를 포함하고, 상기 제 4 풀다운 유지회로의 작동 여부는 상기 제 4 회로점의 전위 높이에 따라 결정되며;
상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 상기 제 1 풀다운 유지회로, 제 2 풀다운 유지회로, 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로가 교대로 작동하도록 설정되고;
제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호는 각각 제 2N-1 단계, 제 2N 단계, 제 2N+1 단계 및 제 2N+2 단계 GOA 유닛의 풀업회로에 입력되어 각각 디스플레이 영역에 대응되는 수평스캔라인을 충전하고, 상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 상기 제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호에 대응되며;
상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 4개의 저주파 클럭신호에 대응되고;
상기 제 1 풀다운 유지회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 직류 저전압이 입력되는 제 5 박막 트랜지스터;
게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 6 박막 트랜지스터;
게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 7 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 상기 직류 저전압이 입력되는 제 8 박막 트랜지스터를 더 포함하고;
상기 제 2 풀다운 유지회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 9 박막 트랜지스터;
게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 10 박막 트랜지스터;
게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 11 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 12 박막 트랜지스터를 더 포함하며;
상기 제 3 풀다운 유지 회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 13 박막 트랜지스터;
게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 14 박막 트랜지스터;
게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 15 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 16 박막 트랜지스터를 더 포함하고;
상기 제 4 풀다운 유지회로는,
게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 17 박막 트랜지스터;
게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 18 박막 트랜지스터;
게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 19 박막 트랜지스터;
게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 20 박막 트랜지스터; 를 더 포함한다.
상기 제 2N-1단계 GOA 유닛은 풀업 제어회로, 풀업회로, 전송회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N-1 단계 게이트신호점 및 상기 제 2N-1 단계 수평스캔라인과 연결되고, 상기 풀업 제어회로와 전송회로는 각각 상기 제 2N-1 단계 게이트신호점과 연결되며;
상기 제 2N 단계 GOA 유닛은 풀업 제어회로, 풀업회로, 전송회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 풀업 제어회로와 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결된다.
상기 제 2N-1단계 GOA 유닛의 게이트신호점과 제 2N 단계 GOA 유닛의 게이트신호점이 함께 연결된다.
상기 제 2N-1단계 GOA 유닛은 풀업회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N-1단계 게이트신호점 및 상기 제 2N-1단계 수평스캔라인과 연결되고;
상기 제 2N단계 GOA 유닛은 풀업 제어회로, 풀업회로, 전송회로, 풀다운회로 및 부스트커패시터를 더 포함하며, 상기 풀업회로, 풀다운회로 및 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 풀업 제어회로와 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결된다.
본 발명의 GOA 회로구조는 풀다운 유지 회로의 공유를 통해 각 부분이 1/4 시간 동안 작동하고, 3/4 시간 동안 휴식할 수 있도록 함으로써, 풀다운 유지 회로부분의 핵심 TFT의 응력(Stress) 작용을 경감시킬 수 있고; Q점의 공유는 GOA 회로의 일부 기능이 유사한 모듈을 감소시킬 수 있어, 두 단계의 회로에 풀다운 제어 부분이 하나만 필요하고, 또한 QS점 전위의 2차 상승을 구현할 수 있어 게이트(Gate) 신호의 입력에 유리하며; 4세트의 저주파 신호를 도입하여 풀다운 유지 회로를 제어함으로써 회로의 전력소모를 감소시킬 수 있고, 또한 더욱 네거티브한 LCL은 음압 응력(Stress) 회복 기능을 구현하기에 유리하다.
이하 첨부도면을 결합하여, 본 발명의 구체적인 실시예에 대해 상세히 설명하며, 이를 통해 본 발명의 기술방안 및 기타 유익한 효과가 자명해질 것이다.
도면 중,
도 1은 종래 기술에 사용되는 GOA 회로구조도이다.
도 2는 본 발명의 GOA 회로구조의 다단계 구조도이다.
도 3은 본 발명의 GOA 회로구조의 제 1 바람직한 실시예의 회로구조도이다.
도 4는 도 3에 도시된 회로구조의 입력신호와 각 키 노드의 파형도이다.
도 5는 본 발명의 GOA 회로구조의 제 2 바람직한 실시예의 회로구조도이다.
도 6은 도 5에 도시된 회로구조의 제어신호와 각 노드 신호의 설명도이다.
도 7은 도 5에 도시된 회로구조의 또 다른 신호 연결법 설명도이다.
도 8은 도 7 중 4그룹의 풀다운 유지회로의 LC 신호의 시퀀스 및 신호 연결법 설명도이다.
도 2를 참조하면, 이는 본 발명의 GOA 회로구조의 다단계 구조도이다. 본 발명이 제시하는 새로운 GOA 회로구조는 두 단계의 GOA 회로마다, 특히 풀다운 유지회로 부분과 풀업 제어회로 부분의 Q점의 공유를 구현하고, 두 단계의 GOA 회로마다 두 단계의 게이트(Gate) 파형을 출력하며, 여기서는 이를 쌍둥이 GOA유닛(Twined-GOA)라고 칭한다(도 2 중 T100 부분). 각각의 Twined-GOA는 CK1/CK2/CK3/CK4/VSS/STV 신호를 수신하여 회로 구동을 수행하며, 주로 2 세트의 Gate 파형을 출력한다. Twined-GOA 중 4세트의 풀다운 유지회로는 교대로 작용하며, 이와 같이 하면 각각 1/4 시간만 작동하게 되고, 나머지 3/4 시간은 Stress 회복에 사용될 수 있으며, 따라서 응력(Stress) 작용을 대폭 감소시켜 GOA 회로의 조작 수명을 향상시킬 수 있다.
도 3을 참조하면, 이는 본 발명의 GOA 회로구조의 제 1 바람직한 실시예의 회로구조도이다. 쌍둥이 GOA 유닛은 주로 풀업 제어회로(100과 100'), 풀업회로(200과 200'), 전송회로(300과 300'), 풀다운회로(400과 400'), 제 1 풀다운 유지회로(500), 제 2 풀다운 유지회로(600), 제 3 풀다운 유지회로(500'), 제 4 풀다운 유지회로(600'), 부스트커패시터(700과 700')(C boast)를 포함하며, 그 중 제 1 풀다운 유지회로(500), 제 2 풀다운 유지회로(600), 제 3 풀다운 유지회로(500')와 제 4 풀다운 유지회로(600')는 4세트의 풀다운 유지회로를 구성하여 교대로 작동하며, 이와 같이 하면 Stress를 회복하는 시간이 더욱 늘어나게 된다.
제 1 풀다운 유지회로(500) 중 T51의 Gate단은 CK2에 연결되고, Drain단은 CK1에 연결되며, Source단은 P(2N-1)에 연결되고; 제 2 풀다운 유지회로(600) 중 T61의 Gate단은 CK4에 연결되고, Drain단은 CK3에 연결되며, Source단은 K(2N-1)에 연결되며; 제 3 풀다운 유지회로(500') 중 T51'의 Gate단은 CK3에 연결되고, Drain단은 CK2에 연결되며, Source단은 P(2N)에 연결되고; 제 4 풀다운 유지회로(600') 중 T61'Gate단은 CK1에 연결되고, Drain단은 CK4에 연결되며, Source단은 K(2N)에 연결된다. 이와 같이 CK 신호 간의 타임 시퀀스 중첩 부분을 이용하면 4개의 독립된 풀다운 유지회로를 발생시켜 신호 P(2N-1), K(2N-1), P(2N), K(2N)를 제어할 수 있다.
그 중, T52, T52', T62, T62'의 Gate단은 Q(2N-1)에 연결되고, T54, T54', T64, T64'의 Gate단은 Q(2N)에 연결되며, 이는 주로 게이트(Gate) 신호 출력 시 쌍둥이 GOA 유닛(Twined-GOA)의 풀다운 유지회로를 턴오프시키기 위한 것이다.
도 4를 참조하면, 이는 도 3에 도시된 회로 구조의 입력신호와 각 키 노드의 파형도이다. P(2N-1), K(2N-1), P(2N), K(2N)의 작동 시간이 1/4이고, 응력 회복 시간은 3/4임을 알 수 있고, 또한 도 3에 도시된 Twined-GOA회로의 Q(2N-1)과 Q(2N), G(2N-1)과 G(2N)은 독립된 것이기 때문에, 실제로 P(2N-1)과 K(2N-1)만 Q(2N-1)과 G(2N-1)을 유지(Holding)하고 있고, P(2N)과 K(2N)만 Q(2N)과 G(2N)을 유지하고 있다. 다시 말해 각 단계의 Twined-GOA 회로의 각 서브회로는 절반의 시간밖에 유지하지 못하여, Q점에게 있어서 비교적 높은 위험이 존재하므로, 어느 정도의 개선이 필요하다.
도 5를 참조하면, 이는 본 발명의 GOA 회로구조의 제 2 바람직한 실시예의 회로구조도이다. 도 3을 결합해보면 알 수 있듯이, 도 5는 도 3에 도시된 회로구조에서 Q(2N-1)과 Q(2N)을 개선한 것으로서, 다시 말해 두 단계의 GOA의 Q점을 공유하도록 하였으며(Q Sharing, 약칭 QS점), 이렇게 하면 4세트의 풀다운 유지회로가 Q점에 줄곧 작용할 수 있어, 풀다운 유지회로의 응력 작용을 저하시킬 수 있을 뿐만 아니라, 또한 도 3에 도시된 회로구조의 Q점의 위험을 해결할 수 있다.
기본적인 회로구조는 하나의 공유되는 풀업 제어회로(100'), 하나의 공유되는 전송회로(300'), 2개의 풀업회로(200와 200'), 2개의 풀다운회로(400과 400'), 2개의 부스트커패시터(C Boast) 및 4개의 공유되는 풀다운 유지회로를 포함한다. 도 3에 도시된 회로구조에 비해, 이러한 Q점 공유 구조는 약간의 여분의 TFT를 생략하여 보다 단순하고 실용적이며, 또한 응력 작용이 약하고, Q점의 위험이 낮다.
T52, T62, T52', T62'의 Gate단은 QS점에 연결되고, Drain단은 각각 P(2N-1), K(2N-1), P(2N), K(2N)에 연결되며, Source단은 모두 직류 저전압(VSS)에 연결되어, 주로 QS가 고전위 시 풀다운 유지회로를 턴오프시킨다. T41'은 주로 QS점의 전하를 방출하기 위한 것이고; T31은 G(2N-1)을 풀다운시키기 위한 것이며, QS가 턴온 시 T21은 G(2N-1)의 방출을 보조할 수 있기 때문에, T31의 크기(Size)는 약간 작아도 된다; T31'은 G(2N)을 풀다운시키기 위한 것이고; T22'는 쌍둥이 GOA 유닛 회로의 전송신호로써 사용된다.
도 6은 도 5에 도시된 회로구조의 제어신호와 각 노드 신호의 설명도이다. 그 중, QS(N)점의 변화가 비교적 복잡하며, 여러 번의 상승을 구현할 수 있다. STV 신호는 회로 시작 신호로서, 스캔 시작 시에만 턴온되고, 이후에는 줄곧 저전위에 처한다; CK 신호의 듀티비(Duty Ratio)는 50%이며, 이후 클럭신호의 중첩 부분을 이용하여 P(2N-1), K(2N-1), P(2N), K(2N)점의 풀다운 유지회로 제어신호를 발생시킨다; 다음 단계의 쌍둥이 GOA 유닛 전송신호는 짝수 단계의 GOA 서브회로에만 연결되기 때문에 타임시퀀스상 CK2 및 CK4와 동일하며, 이러한 방법은 주로 Q점을 공유한 후 발생되는 충전 오류 문제를 방지하기 위한 것이다.
QS(N)은 3번의 상승 기회가 발생할 수 있으며, 첫 번째는 전송신호가 풀업제어회로의 T11'에 입력되고, 두 번째는 CK1 또는 CK3의 신호가 G(2N-1)에 입력되며, 세 번째는 CK2 또는 CK4의 신호가 G(2N)에 입력되므로, Q점의 전위가 더욱 높게 상승될 수 있어 G(2N-1)과 G(2N) 신호의 입력에 유리하며, 따라서 도시된 바와 같은 QS(N)점의 전위 변화가 발생할 수 있다.
도 7을 참조하면, 이는 도 5에 도시된 회로구조의 또 다른 신호 연결법의 설명도이다. 그 중 4세트의 풀다운 유지회로는 각각 4세트의 저주파 또는 초저주파 신호(LC)에 접속되어 도시된 바와 같은 P(2N-1), K(2N-1), P(2N), K(2N) 신호를 발생시키며, 또한 LCL(저주파 신호 저전위)은 직류 저전압(VSS)보다 작게 설정될 수 있다. 이렇게 하면 3/4의 휴식 시간을 이용하여 하나의 음압 회복 작용을 수행할 수 있어, 응력 작용을 경감시키기에 더욱 유리하다. 이 경우 또한 전력 소모도 낮출 수 있으나, 단 배선의 배치(Layout)상의 난도가 증가할 수 있다.
본 발명은 클럭신호의 미정렬과 GOA 풀다운회로 공유 및 Q점 공유를 이용하여 각각의 풀다운 유지회로의 작동 시간을 절반으로 감소시켜 응력 회복 시간이 더욱 늘어나며, 주요 풀다운 TFT의 응력작용을 낮출 수 있다; 4세트의 저주파 신호를 이용하여 전력소모를 감소시킬 수 있으며, 또한 저주파 신호의 음전위 제어 역시 풀다운 유지회로의 주요 풀다운 TFT의 응력 작용을 더욱 양호하게 회복시킬 수 있다.
도 8을 참조하면, 이는 도 7 중 4세트의 풀다운 유지회로의 LC 신호의 타임시퀀스 및 신호 연결법 설명도이다. T51 Gate단은 LC2에 연결되고, Drain단은 LC1에 연결되며, Source단은 P(2N-1)에 연결되고; T61 Gate단은 LC4에 연결되고, Drain단은 LC3에 연결되며, Source단은 K(2N-1)에 연결되며; T51 Gate단은 LC3에 연결되고, Drain단은 LC2에 연결되며, Source단은 P(2N)에 연결되고; T61'Gate단은 LC1에 연결되고, Drain단은 LC4에 연결되며, Source단은 K(2N)에 연결된다. 이렇게 하면 LC 신호 간의 타임시퀀스 중첩 부분을 이용하여 4개의 독립된 풀다운 유지회로를 발생시켜 신호 P(2N-1), K(2N-1), P(2N), K(2N)을 제어할 수 있다.
본 발명이 채택한 고주파 신호 CK1, CK2, CK3 및 CK4는 파형이 동일하고, 순차적으로 4분의 1 주기만큼 차이나는 클럭신호를 선택할 수 있으며, 저주파 신호 역시 마찬가지로 이와 같이 선택할 수 있다.
결론적으로, 본 발명의 GOA 회로 구조는 다음과 같은 장점을 지닌다.
1. 두 단계의 GOA 회로의 풀다운 유지회로가 공유되어, 4세트의 풀다운 유지회로가 한 단계의 GOA 회로에 작용하는 효과를 발생시킬 수 있으며, 그렇다면 각각의 회로마다 1/4시간만 작용하면 되고, 나머지 3/4 시간은 응력 회복에 사용할 수 있게 되어, 응력 작용을 경감시키는 것과 같으므로, 풀다운 유지회로의 작동 수명을 연장시킬 수 있다.
2. 이웃한 단계가 Q점을 공유하여 Twined-GOA 구조를 구축함으로써, 회로를 단순화하고 Q점의 여러 번의 상승을 구현할 수 있다.
3. 두 단계의 GOA 회로의 풀다운 유지회로가 공유된 후의 입력 제어신호는 원래의 고주파 클럭신호를 채택할 수 있고, 둘씩 한 세트를 이루는 형식을 이용하여 TFT의 Gate단과 Drain단에 연결되며; 별도로 4세트의 저주파 심지어 초저주파 제어신호를 추가할 수도 있어, 회로의 전력소모를 줄일 수 있고, 저주파 신호의 저전위를 통해 응력 작용을 더욱 양호하게 회복시킬 수 있다.
상술한 바와 같이, 본 발명은 전술한 실시예에 국한하지 않고, 본 발명의 기술 사상이 허용되는 범위 내에서 다양하게 변형하여 실시할 수 있다.

Claims (14)

  1. 캐스케이드 연결된 복수의 GOA 유닛 조합을 포함하는 GOA 회로구조에 있어서,
    N을 자연수라 설정하면, 제 N 단계 GOA 유닛은 디스플레이 영역의 제 N 단계 수평스캔라인에 대한 충전을 제어하고, 각각의 상기 GOA 유닛 조합은 제 2N-1 단계 GOA 유닛과 제 2N 단계 GOA 유닛을 포함하며, 상기 제 2N-1 단계 GOA 유닛은 각각 제 2N-1 단계 게이트신호점 및 제 2N-1 단계 수평스캔라인과 연결되는 제 1 풀다운 유지회로와 제 2 풀다운 유지회로를 포함하고, 상기 제 2N 단계 GOA 유닛은 각각 제 2N 단계 게이트신호점 및 제 2N 단계 수평스캔라인과 연결되는 제 3 풀다운 유지회로와 제 4 풀다운 유지회로를 포함하며;
    상기 제 2N-1 단계 게이트신호점은 각각 상기 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로에 더 연결되고, 상기 제 2N 단계 게이트신호점은 각각 상기 제 1 풀다운 유지회로 및 제 2 풀다운 유지회로에 더 연결되며;
    게이트 전극 신호를 제2N-3 단계의 GOA 유닛에서 제2N-1 단계의 GOA유닛으로 전송하고, 또한, 게이트 전극 신호를 제2N-2 단계의 GOA 유닛에서 제2N 단계의 GOA유닛으로 전송하며;
    상기 제 1 풀다운 유지회로는,
    게이트에 제 2 클럭신호가 입력되고, 드레인 및 소스는 각각 제 1 클럭신호가 입력되고 제 1 회로점에 연결되는 제 1 박막 트랜지스터를 포함하고, 상기 제 1 풀다운 유지회로의 작동 여부는 상기 제 1 회로점의 전위 높이에 따라 결정되며;
    상기 제 2 풀다운 유지회로는,
    게이트에 제 4 클럭신호가 입력되고, 드레인 및 소스는 각각 제 3클럭신호가 입력되고 제 2회로점에 연결되는 제 2 박막 트랜지스터를 포함하고, 상기 제 2 풀다운 유지회로의 작동 여부는 상기 제 2회로점의 전위 높이에 따라 결정되며;
    상기 제 3 풀다운 유지회로는,
    게이트에 제 3 클럭신호가 입력되고, 드레인 및 소스는 각각 제 2 클럭신호가 입력되고 제 3 회로점에 연결되는 제 3 박막 트랜지스터를 포함하고, 상기 제 3 풀다운 유지회로의 작동 여부는 상기 제 3 회로점의 전위 높이에 따라 결정되며;
    상기 제 4 풀다운 유지회로는,
    게이트에 제 1 클럭신호가 입력되고, 드레인 및 소스는 각각 제 4 클럭신호가 입력되고 제 4 회로점에 연결되는 제 4 박막 트랜지스터를 포함하고, 상기 제 4 풀다운 유지회로의 작동 여부는 상기 제 4 회로점의 전위 높이에 따라 결정되며;
    상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 상기 제 1 풀다운 유지회로, 제 2 풀다운 유지회로, 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로가 교대로 작동하도록 설정되되,
    상기 제 1 풀다운 유지회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 직류 저전압이 입력되는 제 5 박막 트랜지스터;
    게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 6 박막 트랜지스터;
    게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 7 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 상기 직류 저전압이 입력되는 제 8 박막 트랜지스터; 를 더 포함하고,
    상기 제 2 풀다운 유지회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 9 박막 트랜지스터;
    게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 10 박막 트랜지스터;
    게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 11 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 12 박막 트랜지스터; 를 더 포함하며,
    상기 제 3 풀다운 유지 회로는,
    게이트는 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 13 박막 트랜지스터;
    게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 14 박막 트랜지스터;
    게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 15 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 16 박막 트랜지스터; 를 더 포함하고,
    상기 제 4 풀다운 유지회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 17 박막 트랜지스터;
    게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 18 박막 트랜지스터;
    게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 19 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 20 박막 트랜지스터; 를 더 포함하는 GOA 회로구조.
  2. 제 1항에 있어서,
    제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호는 각각 제 2N-1 단계, 제 2N 단계, 제 2N+1 단계 및 제 2N+2 단계 GOA 유닛의 풀업회로에 입력되어 각각 디스플레이 영역에 대응되는 수평스캔라인을 충전하고, 상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 상기 제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호에 대응되는 GOA 회로구조.
  3. 제 1항에 있어서,
    상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 4개의 저주파 클럭신호에 대응되는 GOA 회로구조.
  4. 제 1항에 있어서,
    상기 제 2N-1단계 GOA 유닛은 제1 풀업 제어회로, 제1 풀업회로, 제1 전송회로, 제1 풀다운회로 및 제1 부스트커패시터를 더 포함하며, 상기 제1 풀업회로, 제1 풀다운회로 및 제1 부스트커패시터는 각각 상기 제 2N-1 단계 게이트신호점 및 상기 제 2N-1 단계 수평스캔라인과 연결되고, 상기 제1 풀업 제어회로와 제1 전송회로는 각각 상기 제 2N-1 단계 게이트신호점과 연결되며;
    상기 제 2N 단계 GOA 유닛은 제2 풀업 제어회로, 제2 풀업회로, 제2 전송회로, 제2 풀다운회로 및 제2 부스트커패시터를 더 포함하며, 상기 제2 풀업회로, 제2 풀다운회로 및 제2 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 제2 풀업 제어회로와 제2 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결되는 GOA 회로구조.
  5. 제 1항에 있어서,
    상기 제 2N-1단계 GOA 유닛의 게이트신호점과 제 2N 단계 GOA 유닛의 게이트 신호점이 함께 연결되는 GOA 회로구조.
  6. 제 1항에 있어서,
    상기 제 2N-1단계 GOA 유닛은 제1 풀업회로, 제1 풀다운회로 및 제1 부스트커패시터를 더 포함하며, 상기 제1 풀업회로, 제1 풀다운회로 및 제1 부스트커패시터는 각각 상기 제 2N-1단계 게이트신호점 및 상기 제 2N-1단계 수평스캔라인과 연결되고;
    상기 제 2N단계 GOA 유닛은 공유 풀업 제어회로, 제2 풀업회로, 공유 전송회로, 제2 풀다운회로 및 제2 부스트커패시터를 더 포함하며, 상기 제2 풀업회로, 제2 풀다운회로 및 제2 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 공유 풀업 제어회로와 공유 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결되는 GOA 회로구조.
  7. 캐스케이드 연결된 복수의 GOA 유닛 조합을 포함하는 GOA 회로구조에 있어서,
    N을 자연수라 설정하면, 제 N 단계 GOA 유닛은 디스플레이 영역의 제 N 단계 수평스캔라인에 대한 충전을 제어하고, 각각의 상기 GOA 유닛 조합은 제 2N-1 단계 GOA 유닛과 제 2N 단계 GOA 유닛을 포함하며, 상기 제 2N-1 단계 GOA 유닛은 각각 제 2N-1 단계 게이트신호점 및 제 2N-1 단계 수평스캔라인과 연결되는 제 1 풀다운 유지회로와 제 2 풀다운 유지회로를 포함하고, 상기 제 2N 단계 GOA 유닛은 각각 제 2N 단계 게이트신호점 및 제 2N 단계 수평스캔라인과 연결되는 제 3 풀다운 유지회로와 제 4 풀다운 유지회로를 포함하며;
    상기 제 2N-1 단계 게이트신호점은 각각 상기 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로에 더 연결되고, 상기 제 2N 단계 게이트신호점은 각각 상기 제 1 풀다운 유지회로 및 제 2 풀다운 유지회로에 더 연결되며;
    게이트 전극 신호를 제2N-3 단계의 GOA 유닛에서 제2N-1 단계의 GOA유닛으로 전송하고, 또한, 게이트 전극 신호를 제2N-2 단계의 GOA 유닛에서 제2N 단계의 GOA유닛으로 전송하며;
    상기 제 1 풀다운 유지회로는,
    게이트에 제 2 클럭신호가 입력되고, 드레인 및 소스는 각각 제 1 클럭신호가 입력되고 제 1 회로점에 연결되는 제 1 박막 트랜지스터를 포함하고, 상기 제 1 풀다운 유지회로의 작동 여부는 상기 제 1 회로점의 전위 높이에 따라 결정되며;
    상기 제 2 풀다운 유지회로는,
    게이트에 제 4 클럭신호가 입력되고, 드레인 및 소스는 각각 제 3 클럭신호가 입력되고 제 2 회로점에 연결되는 제 2 박막 트랜지스터를 포함하고, 상기 제 2 풀다운 유지회로의 작동 여부는 상기 제 2 회로점의 전위 높이에 따라 결정되며;
    상기 제 3 풀다운 유지회로는,
    게이트에 제 3 클럭신호가 입력되고, 드레인 및 소스는 각각 제 2 클럭신호가 입력되고 제 3 회로점에 연결되는 제 3 박막 트랜지스터를 포함하고, 상기 제 3 풀다운 유지회로의 작동 여부는 상기 제 3 회로점의 전위 높이에 따라 결정되며;
    상기 제 4 풀다운 유지회로는,
    게이트에 제 1 클럭신호가 입력되고, 드레인 및 소스는 각각 제 4 클럭신호가 입력되고 제 4 회로점에 연결되는 제 4 박막 트랜지스터를 포함하고, 상기 제 4 풀다운 유지회로의 작동 여부는 상기 제 4 회로점의 전위 높이에 따라 결정되며;
    상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 상기 제 1 풀다운 유지회로, 제 2 풀다운 유지회로, 제 3 풀다운 유지회로 및 제 4 풀다운 유지회로가 교대로 작동하도록 설정되고;
    제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호는 각각 제 2N-1 단계, 제 2N 단계, 제 2N+1 단계 및 제 2N+2 단계 GOA 유닛의 풀업회로에 입력되어 각각 디스플레이 영역에 대응되는 수평스캔라인을 충전하고, 상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 상기 제 1 풀업클럭신호, 제 2 풀업클럭신호, 제 3 풀업클럭신호 및 제 4 풀업클럭신호에 대응되며;
    상기 제 1 클럭신호, 제 2 클럭신호, 제 3 클럭신호 및 제 4 클럭신호는 각각 4개의 저주파 클럭신호에 대응되고;
    상기 제 1 풀다운 유지회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 직류 저전압이 입력되는 제 5 박막 트랜지스터;
    게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 6 박막 트랜지스터;
    게이트는 상기 제 1 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 7 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 1 회로점에 연결되고 상기 직류 저전압이 입력되는 제 8 박막 트랜지스터를 더 포함하고;
    상기 제 2 풀다운 유지회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 9 박막 트랜지스터;
    게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 10 박막 트랜지스터;
    게이트는 상기 제 2 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N-1 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 11 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 2 회로점에 연결되고 상기 직류 저전압이 입력되는 제 12 박막 트랜지스터를 더 포함하며;
    상기 제 3 풀다운 유지 회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 13 박막 트랜지스터;
    게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 14 박막 트랜지스터;
    게이트는 상기 제 3 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 15 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 3 회로점에 연결되고 상기 직류 저전압이 입력되는 제 16 박막 트랜지스터를 더 포함하고;
    상기 제 4 풀다운 유지회로는,
    게이트는 상기 제 2N-1 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 17 박막 트랜지스터;
    게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 게이트신호점에 연결되고 상기 직류 저전압이 입력되는 제 18 박막 트랜지스터;
    게이트는 상기 제 4 회로점에 연결되고, 드레인과 소스는 각각 상기 제 2N 단계 수평스캔라인에 연결되고 상기 직류 저전압이 입력되는 제 19 박막 트랜지스터;
    게이트는 상기 제 2N 단계 게이트신호점에 연결되고, 드레인과 소스는 각각 상기 제 4 회로점에 연결되고 상기 직류 저전압이 입력되는 제 20 박막 트랜지스터; 를 더 포함하되,
    상기 제 2N-1단계 GOA 유닛은 제1 풀업 제어회로, 제1 풀업회로, 제1 전송회로, 제1 풀다운회로 및 제1 부스트커패시터를 더 포함하며, 상기 제1 풀업회로, 제1 풀다운회로 및 제1 부스트커패시터는 각각 상기 제 2N-1 단계 게이트신호점 및 상기 제 2N-1 단계 수평스캔라인과 연결되고, 상기 제1 풀업 제어회로와 제1 전송회로는 각각 상기 제 2N-1 단계 게이트신호점과 연결되고;
    상기 제 2N 단계 GOA 유닛은 제2 풀업 제어회로, 제2 풀업회로, 제2 전송회로, 제2 풀다운회로 및 제2 부스트커패시터를 더 포함하며, 상기 제2 풀업회로, 제2 풀다운회로 및 제2 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 제2 풀업 제어회로와 제2 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결되는 GOA 회로구조.
  8. 제7항에 있어서,
    상기 제 2N-1단계 GOA 유닛의 게이트신호점과 제 2N 단계 GOA 유닛의 게이트신호점이 함께 연결되는 GOA 회로구조.
  9. 제7항에 있어서,
    상기 제 2N-1단계 GOA 유닛은 제1 풀업회로, 제1 풀다운회로 및 제1 부스트커패시터를 더 포함하며, 상기 제1 풀업회로, 제1 풀다운회로 및 제1 부스트커패시터는 각각 상기 제 2N-1단계 게이트신호점 및 상기 제 2N-1단계 수평스캔라인과 연결되고;
    상기 제 2N단계 GOA 유닛은 공유 풀업 제어회로, 제2 풀업회로, 공유 전송회로, 제2 풀다운회로 및 제2 부스트커패시터를 더 포함하며, 상기 제2 풀업회로, 제2 풀다운회로 및 제2 부스트커패시터는 각각 상기 제 2N 단계 게이트신호점 및 상기 제 2N 단계 수평스캔라인과 연결되고, 상기 공유 풀업 제어회로와 공유 전송회로는 각각 상기 제 2N 단계 게이트신호점과 연결되는 GOA 회로구조.

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