KR101792282B1

KR101792282B1 - 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로기판

Info

Publication number: KR101792282B1
Application number: KR1020120148251A
Authority: KR
Inventors: 이기용; 김상혁; 이민곤; 강성형; 최재열
Original assignee: 삼성전기주식회사
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2017-11-01
Also published as: US9001491B2; US20140168851A1; KR20140078934A; JP2014120748A; JP6223683B2

Abstract

본 발명의 일 실시형태는 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 본체의 일면으로 노출되는 인출부를 가지는 제1 및 제2 내부전극; 상기 세라믹 본체의 일면으로 노출된 상기 인출부의 중첩된 영역을 덮도록 형성된 절연층; 및 상기 절연층이 형성되는 상기 세라믹 본체의 일면에 형성되고 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극; 을 포함하며, 상기 절연층의 상기 일면으로부터의 두께를 A, 상기 제1 및 제2 외부전극의 상기 일면으로부터의 두께를 B라고 할 때, 1.10≤B/A≤1.30를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로기판{MULTI-LAYERED CERAMIC CAPACITOR AND CIRCUIT BOARD FOR MOUNTING THE SAME }

본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판에 관한 것이다.

일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.

세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.

적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.

최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.

또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.

적층 세라믹 커패시터는 커패시턴스 성분 외에 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분을 함께 가지며, 이러한 등가직렬저항(ESR) 및 등가직렬인덕턴스(ESL) 성분은 바이패스 커패시터의 기능을 저해하게 된다. 특히, 등가직렬인덕턴스(ESL)는 고주파에서 커패시터의 인던턴스를 높여 고주파 노이즈 제거 특성을 저해하게 된다.

일본 공개 특허공보 1998-289837호

본 발명은 우수한 정전 용량을 가지며, 실장 밀도가 우수한 적층 세라믹 커패시터 및 그 제조방법을 제공하고자 한다.

상기 제1 외부전극은 상기 제1 내부전극의 인출부 중 제2 내부전극의 인출부와 중첩되지 않는 영역과 연결되며, 상기 제2 외부전극은 상기 제1 내부전극의 인출부 중 제1 내부전극의 인출부와 중첩되지 않는 영역과 연결될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 형성될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면에 형성되며 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 접하도록 형성될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 소정 간격 이격되어 형성될 수 있다.

상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.

상기 세라믹 본체는 길이 방향이 폭 방향보다 길게 형성될 수 있다.

본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 본체의 일면으로 노출되는 인출부를 가지는 제1 및 제2 내부전극; 상기 세라믹 본체의 일면으로 노출된 상기 인출부의 중첩된 영역을 덮도록 형성된 절연층; 및 상기 절연층이 형성되는 상기 세라믹 본체의 일면에 형성되고 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극; 을 포함하며,상기 절연층의 상기 일면으로부터의 두께를 A, 상기 제1 및 제2 외부전극의 상기 일면으로부터의 두께를 B라고 할 때 1.10≤B/A≤1.30를 만족하는, 적층 세라믹 커패시터가 실장된 회로 기판을 제공한다.

상기 제1 및 제2 전극 패드는 제1 및 제2 외부전극을 수용하기 위한 홈이 구비되어 있으며, 상기 제1 및 제2 외부전극은 상기 홈에 삽입될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면에 형성되며, 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되어 형성될 수 있다.

상기 제1 및 제2 외부전극은 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 접하도록 형성될 수 있다.

본 발명의 일 실시형태에 따르면, 용량부를 형성하는 제1 및 제2 내부전극의 중첩 영역이 증가하여 적층 세라믹 커패시터의 용량이 증가될 수 있다.

또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 의하면, 외부전극과 절연층의 치수를 제어하며 세라믹 커패시터의 실장밀도를 향상시키고 실장 시 고착력을 강화할 수 있다.

도 1a 및 도 1b는 본 발명 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명 일 실시 형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.
도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.
도 4는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체 및 절연층을 나타내는 x-z 단면도이다.
도 5a 내지 도 5c는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 x-z 단면도이다.
도 6a 내지 도 6e는 본 발명 실시형태에 따라 외부전극 형상을 변형한 적층 세라믹 커패시터를 개락적으로 나타낸 사시도이다.
도 7은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 회로 기판이다.
도 8은 도 7의 A-A' 단면도이다.
도 9는 실험 예의 휨 강도 특성 평가 방법을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 1a 및 도 1b는 본 발명 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.

도 2는 본 발명 일 실시 형태에 따른 적층 세라믹 커패시터의 세라믹 본체에 대한 분해 사시도이다.

도 3은 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 내부전극 구조를 나타내는 평면도이다.

도 4는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체 및 절연층을 나타내는 x-z 단면도이다.

도 5a 내지 도 5c는 본 발명 실시형태에 따른 적층 세라믹 커패시터의 x-z 단면도이다.

도 6a 내지 도 6e는 본 발명 실시형태에 따라 외부전극 형상을 변형한 적층 세라믹 커패시터를 개락적으로 나타낸 사시도이다.

도 1a 및 도 1b을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 제1 및 제2 외부전극(131, 132); 및 절연층(140)을 포함할 수 있다.

상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제2 주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(1), 제2 측면(2), 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 세라믹 본체(110)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

상기 세라믹 본체(110)의 분해 사시도인 도 2에 나타난 바와 같이 상기 세라믹 본체는 복수의 유전체층(111)과 유전체층(111)상에 형성된 제1 및 제2 내부전극(121,122)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층되어 형성될수 있다. 또한 제1 및 제2 내부전극은 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.

본 발명의 일 실시형태에 따르면, y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, x-방향은 세라믹 본체의 길이 방향이며, z-방향은 세라믹 본체의 폭 방향일 수 있다.

상기 세라믹 본체(110)는 길이 방향이 폭 방향 또는 두께 방향보다 길게 형성될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.

상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO₃)계 재료, 티탄산스트론튬(SrTiO₃)계 재료 등을 사용할 수 있다.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나,니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있다.

나아가 이에 제한되는 것은 아니나, 유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극을 인쇄할 수 있다. 내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 소체를 형성할 수 있다.

도 3은 유전체층(111)과 상기 유전체층 상에 형성된 제1 및 제2 내부전극(121,122)을 나타내는 평면도이다. 도 3을 참조하면, 제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 인출부(121a, 122a)를 가지며, 상기 제1 및 제2 인출부(121a, 122a)는 세라믹 소체의 제1 측면으로 노출될 수 있다. 나아가 제1 및 제2 인출부(121a, 122a)는 세라믹 소체의 동일면으로 노출될 수 있다.

본 발명의 일 실시형태에 따르면, 내부전극의 인출부는 내부전극을 형성하는 도체 패턴 중에서 폭이 증가하여 세라믹 소체의 일면으로 노출된 영역을 의미할 수 있다.

일반적으로, 제1 및 제2 내부전극은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 인출부는 중첩되는 영역을 갖지 않는다. 그러나, 본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부(121a, 122a)는 서로 중첩되는 영역을 가질 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부는 제1 측면으로 노출되며, 노출된 영역 중 일부가 중첩될 수 있다.

본 발명의 일 실시형태에 따르면, 도 4에 도시된 바와 같이, 세라믹 소체의 제1 측면에는 절연층(140)이 형성될 수 있다. 상기 절연층(140)은 제1 측면으로 노출된 제1 및 제2 인출부(121a, 122a)를 덮도록 형성될 수 있으며, 제1 및 제2 인출부의 중첩되는 영역을 모두 덮도록 형성될 수 있다.

상기 절연층(140)은 세라믹 본체의 측면 및 단면으로 노출된 제1 및 제2 내부전극(121, 122)을 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.

본 발명의 일 실시형태에 따르면, 상기 절연층(140)은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있으며, 이에 제한되는 것은 아니나 유기수지, 세라믹 무기필러, 글라스 또는 이들의 혼합물을 포함하는 슬러리로 형성될 수 있다. 상기 슬러리의 양 및 형상을 조절하여 절연층의 형성 위치 및 높이를 조절할 수 있다. 상기 절연층(140)은 소성 공정에 의하여 세라믹 본체가 형성된 후, 상기 세라믹 본체에 슬러리를 도포하고, 소성하여 형성될 수 있다.

또는 세라믹 본체를 형성하는 세라믹 그린시트 상에 절연층을 형성하는 슬러리를 형성하고, 세라믹 그린시트와 함께 소성되어 형성될 수 있다.

상기 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포할 수 있다.

도 4에 도시된 바와 같이 상기 제1 및 제2 인출부(121a,122a)의 중첩된 영역의 길이를 L1, 상기 절연층의 길이를 L2라고 할 때, L1≤L2가 되도록 절연층을 형성할 수 있다. 절연층이 제1 및 제2 인출부의 중첩되는 영역을 모두 덮지 않는 경우 외부전극에 의해 제1 및 제2 내부전극이 전기적으로 도통되거나 내부전극이 외부로 노출될 수 있다. 내부전극이 외부로 노출되는 경우 내부전극에 포함된 금속이 산화되어 용량이 저하되는 문제가 발생한다.

도 5a 내지 도 5c를 참조하면, 세라믹 소체의 제1 측면으로 인출된 제1 내부전극의 제1 인출부(121a)와 연결되도록 제1 외부전극(131)이 형성되고, 세라믹 소체의 제1 측면으로 인출된 제2 내부전극의 제2 인출부(122a)와 연결되도록 제2 외부전극(132)이 형성될 수 있다.

상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함할 수 있으며, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.

상기 제1 외부전극(131)은 제1 인출부(121a) 중 제2 인출부(122a)와 중첩되지 않은 영역과 연결될 수 있고, 제2 외부전극(132)은 제2 인출부(122a) 중 제1 인출부(121a)와 중첩되지 않은 영역과 연결될 수 있다.

상기 제1 외부전극(131)은 제2 인출부(122a)와 접촉되지 않도록 제1 인출부(121a)의 일부와 연결될 수 있고, 제2 외부전극(132)은 제1 인출부(121a)와 접촉되지 않도록 제2 인출부(122a)의 일부와 연결될 수 있다.

본 발명의 일 실시형태에 따르면, 제1 및 제2 인출부(121a, 122a)는 서로 중첩되는 영역을 가지되, 각각 서로 다른 극성을 나타내는 제1 및 제2 외부전극(131, 132)과 연결될 수 있다.

상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 절연층(140)의 양측에 형성될 수 있다.

도 5a에 도시된 바와 같이 상기 절연층(140)의 제1 측면으로부터의 두께를 A, 상기 제1 및 제2 외부전극(131,132)의 상기 제1 측면으로부터의 두께를 B라고 할 때, 1.10≤B/A≤1.30일 수 있다.

B/A가 1.30을 초과하는 경우, 폭 방향으로 외부전극이 많이 돌출되어 외부전극이 휘거나 변형되는 전극 휨 불량이 발생한다. 전극 휨이 발생하는 경우 외부전극이 손상될 뿐 아니라 적층 세라믹 커패시터를 기판에 실장 시 접촉이 잘 되지 않는다.

또한 B/A가 1.10 미만인 경우 외부전극의 노출면적이 작아 솔더와 외부전극의 접촉 면적이 확보되지 않아 적층 세라믹 커패시터가 회로기판 상에 안정적으로 실장되기 어려우며, 실장 후 휨 특성(실험 예에서 자세히 후술함)이 매우 취약하게 나타난다.

따라서 절연층과 제1 및 제2 외부전극은 1.10≤B/A≤1.30를 만족하도록 형성되는 것이 바람직하다.

본 발명의 일 실시형태에 따르면, 도 5a에 도시된 바와 같이 상기 제1 및 제2 외부전극(131, 132)은 절연층(140)과 접하면서 세라믹 소체의 제1 측면과 제1 단면 또는 제1 측면과 제1 단면이 이루는 모서리까지 형성될 수 있다.

본 발명의 다른 실시형태에 따르면, 도 5b에 도시된 바와 같이 상기 제1 및 제2 외부전극(131,132)은 세라믹 소체의 제1 측면과 제1 단면 또는 제1 측면과 제1 단면이 이루는 모서리와 접하지 않고 소정의 간격을 두고 형성될 수 있으며, 도 5c에 도시된 바와 같이 절연층과 소정 간격 이격되어 형성될 수 있다.

상기 제1 및 제2 외부전극(131,132)은 도 1에 나타난 바와 같이 제1 측면에 형성될 수 있으며 적층 세라믹 커패시터의 동일면에 외부전극이 형성되는 경우 실장 면적이 감소하여 회로기판의 실장 밀도를 향상시킬 수 있다

나아가 본 발명의 실시형태에 따르면 외부전극의 구조는 다양하게 변형될 수 있으며, 도 6a 내지 도 6e와 같이 제1 측면에서 제1, 제2 주면 및 제2 측면 중 적어도 일면으로 연장되어 형성될 수 있다.

구체적으로 상기 제1 및 제2 외부전극(131,132)은 상기 제1 측면에서 상기 제1 주면으로 연장되어 형성되거나(도 6a), 상기 제1 및 제2 주면으로 연장되어 형성되거나(도 6b), 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성(도 6c)될 수 있다.

나아가 상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1, 제2 주면 및 제 2 측면으로 연장되어 형성될 수 있으며, 이 경우 상기 제1 및 제2 외부전극은 한글 자음 'ㅁ'자 형상(도 6d)일 수 있다.

또한 상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 연장되어 형성될 수 있으며(도 6e), 제1 측면에서 상기 제1 및 제2 단면으로 소정의 높이까지 연장되도록 형성될 수 있다.(미도시)

본 발명의 실시형태와 같이 외부전극을 연장한 경우 회로기판 실장 시 솔더와의 접촉 면적이 증가하게 되어 랜딩(landing)의 안정성을 확보할 수 있어 적층 세라믹 커패시터의 고착 강도를 향상시킬 수 있다.

본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 인출부에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다. 또한, 외부 극성이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.

나아가 본 발명의 일 실시형태에 따르면, 절연층(140)의 두께(A)는 제1 외부전극(131) 또는 제2 외부전극(132)의 두께(B)보다 작게 형성되어 외부전극의 노출 면적이 증가될 수 있다. 이에 따라 솔더와 외부전극의 접촉 면적이 증가되어 적층 세라믹 커패시터가 회로기판 상에 보다 안정적으로 실장될 수 있다.

적층 세라믹 커패시터가 실장된 회로 기판

도 7 및 도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터가 실장된 회로 기판(200)은 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222) 및 상기 제1 및 제2 전극 패드와 접촉하여 상기 인쇄회로기판에 실장되는 적층 세라믹 커패시터(100)를 포함한다.

이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

상기의 적층 세라믹 커패시터가 실장된 회로 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.

상기 제1 및 제2 전극 패드(221,222)는 제1 및 제2 외부전극(131,132)을 수용하기 위한 홈이 구비되어 있으며, 상기 제1 및 제2 외부전극은 상기 홈에 삽입될 수 있다. 본 발명 적층 세라믹 커패시터의 일 구성인 절연층(140)의 상기 제1 측면으로부터의 두께를 A, 상기 제1 및 제2 외부전극(131,132)의 상기 제1 측면으로부터의 두께를 B라고 할 때, 1.10≤B/A≤1.30를 만족하므로, 상기 제1 및 제2 전극 패드(221,222)는 절연층(140) 보다 두껍게 형성된 외부전극(131,132)의 두께와 유사한 깊이로 홈이 형성될 수 있다. 즉 상기 홈은 약 B－A의 깊이로 형성될 수 있다.

본 발명의 실시형태와 같이 외부전극이 절연층 보다 두껍게 형성되어 노출되고 노출된 외부전극이 제1 및 제2 전극 패드의 홈에 삽입되는 경우 기판의 실장강도는 더욱 향상될 수 있으며, 외부 충격 등에 의해 기판이 휘어지는 경우에도 전기적 접촉성이 확보될 수 있다.

실험 예

하기 표 1은 절연층(140)과 외부전극(131,132)의 두께 비(B/A)에 따른 적층 세라믹 커패시터의 특성을 파악하기 위해 B/A 값을 변화시키면서 접촉성, 외부전극 휨 특성 및 휨 강도 특성을 평가하여 나타낸 자료이다. 절연층의 두께는 B, 외부전극의 두께는 A로 표시하였다.

접촉성은 적층 세라믹 커패시터를 기판에 실장한 후 전기적 도통 여부를 확인하여 측정하였으며, 1000개의 적층 세라믹 커패시터를 실장하였을 때, 접촉성이 확보되지 않는 것이 20개 이상인 경우를 NG, 20개 미만인 경우를 OK로 표시하였다.

또한 외부전극 휨 특성 역시 1000개의 적층 세라믹 커패시터 중 운반 및 실장과정에서 외부전극이 휘어진 것의 개수가 20개 이상인 경우를 NG로 20개 미만인 경우를 OK로 표시하였다.

휨 강도 특성은 하기 도 9에 나타난 방식으로 측정되었다. 도 9에 나타난 바와 같이 적층 세라믹 전자부품이 실장된 기판(200)을 적층 세라믹 커패시터가(100) 지면을 향하도록 배치하고, 2개의 지지대(400)를 기판의 하부에 약 90mm의 간격(W)을 두고 배치한다.

상기 적층 세라믹 커패시터(100)는 2개의 지지대(400) 사이의 중앙 지점에 위치하도록 하고, 기판(210)이 아래로 1mm 깊이(d)로 휘어지도록 상기 적층 세라믹 전자부품이 실장된 위치의 기판 상면을 가압기(300)로 가압하고 5초간 유지한다. 상기와 같은 과정 후 적층 세라믹 전자부품의 용량을 측정하여 초기 용량 대비 용량 변화율이 ±12.5% 이상인 것의 개수가 1000개 중 20개 이상인 경우 NG, 용량 변화율이 ±12.5% 이상인 것의 개수가 1000개 중 20개 미만인 경우 OK로 표시하였다,

B/A	접촉성	외부전극 휨 특성	휨 강도 특성
1.05*	NG	OK	NG
1.08*	OK	OK	NG
1.10	OK	OK	OK
1.11	OK	OK	OK
1.20	OK	OK	OK
1.28	OK	OK	OK
1.30	OK	OK	OK
1.32*	OK	NG	OK
1.35*	OK	NG	OK

* 은 비교예를 나타냄

표 1에 의하면 외부전극과 절연층 두께 비인 B/A가 1.05 이하인 경우 접촉성이 확보되지 않으며, B/A가 1.10 미만인 경우 휨 강도 특성 평가에서 불량이 발생하는 것을 알 수 있다. 또한 B/A가 1.30을 초과하는 경우 외부전극이 지나치게 노출되어 외부전극 휨 특성 평가에서 불량이 발생한다.

따라서 본 명세서에서 상술한 바와 같이 절연층과 외부전극은 두께비(B/A)가 1.10≤B/A≤1.30를 만족하도록 형성되어야 함을 알 수 있다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 적층 세라믹 커패시터 110 : 세라믹 본체
111 : 유전체 층 121 : 제1 내부전극
122 : 제2 내부전극 131 : 제1 외부전극
132 : 제2 외부전극 140 : 절연층
200 : 적층 세라믹 커패시터가 실장된 회로 기판
210 : 회로 기판 221 : 제1 전극 패드
222 : 제2 전극 패드 230 : 솔더
300 : 가압기 400 : 지지대

Claims

서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 본체의 제1 측면으로 노출되는 인출부를 가지는 제1 및 제2 내부전극;
상기 세라믹 본체의 제1 측면으로 노출된 상기 인출부의 중첩된 영역을 덮도록 형성된 절연층; 및
상기 절연층이 형성된 상기 세라믹 본체의 제1 측면에 형성되고 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극;
을 포함하며,
상기 절연층의 상기 제1 측면으로부터의 두께를 A, 상기 제1 및 제2 외부전극의 상기 제1 측면으로부터의 두께를 B라고 할 때, 1.10≤B/A≤1.30를 만족하고, 상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되는, 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 외부전극은 상기 제1 내부전극의 인출부 중 제2 내부전극의 인출부와 중첩되지 않는 영역과 연결되며, 상기 제2 외부전극은 상기 제1 내부전극의 인출부 중 제1 내부전극의 인출부와 중첩되지 않는 영역과 연결되는 적층 세라믹 커패시터.
삭제
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 접하도록 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 소정 간격 이격되어 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 세라믹 본체는 길이 방향이 폭 방향보다 길게 형성된 적층 세라믹 커패시터.
상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 본체의 제1 측면으로 노출되는 인출부를 가지는 제1 및 제2 내부전극; 상기 세라믹 본체의 제1 측면으로 노출된 상기 인출부의 중첩된 영역을 덮도록 형성된 절연층; 및 상기 절연층이 형성된 상기 세라믹 본체의 제1 측면에 형성되고 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극; 을 포함하며,상기 절연층의 상기 제1 측면으로부터의 두께를 A, 상기 제1 및 제2 외부전극의 상기 제1 측면으로부터의 두께를 B라고 할 때 1.10≤B/A≤1.30를 만족하고, 상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면으로 연장되는, 적층 세라믹 커패시터가 실장된 회로 기판.
제11항에 있어서,
상기 제1 및 제2 전극 패드는 제1 및 제2 외부전극을 수용하기 위한 홈이 구비되어 있으며, 상기 제1 및 제2 외부전극은 상기 홈에 삽입된 것을 특징으로 하는 적층 세라믹 커패시터가 실장된 회로기판.
제11항에 있어서,
상기 제1 외부전극은 상기 제1 내부전극의 인출부 중 제2 내부전극의 인출부와 중첩되지 않는 영역과 연결되며, 상기 제2 외부전극은 상기 제1 내부전극의 인출부 중 제1 내부전극의 인출부와 중첩되지 않는 영역과 연결되는 적층 세라믹 커패시터가 실장된 회로 기판.
삭제
제11항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면 중 어느 한 면과 제2 측면으로 연장되어 형성되는 적층 세라믹 커패시터가 실장된 회로 기판.
제11항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면으로 연장되어 형성되는 적층 세라믹 커패시터가 실장된 회로 기판.
제11항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면에서 상기 제1 및 제2 주면의 소정의 높이까지 형성되는 적층 세라믹 커패시터가 실장된 회로 기판.
제11항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 접하도록 형성되는 적층 세라믹 커패시터가 실장된 회로 기판.
제11항에 있어서,
상기 제1 및 제2 외부전극은 상기 제1 측면과 상기 제1 및 제2 단면이 이루는 모서리와 소정 간격 이격되어 형성되는 적층 세라믹 커패시터가 실장된 회로 기판.
제11항에 있어서,
상기 절연층은 유기수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터가 실장된 회로 기판.