JP6879620B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents
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Description
図1aは本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図2は図1aの積層セラミックキャパシタのうちセラミック本体をひっくり返して示す斜視図であり、図3は図1aの積層セラミックキャパシタにおける内部電極の積層構造を概略的に示す分離斜視図であり、図4(a)及び(b)は図1aの断面図である。
図5は本発明の他の実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図6(a)及び(b)は図5の積層セラミックキャパシタにおける第1及び第2内部電極の構造をそれぞれ概略的に示す平面図であり、図7(a)及び(b)は図5の断面図である。
図11は図1aの積層セラミックキャパシタが基板に実装された形状を示す斜視図であり、図12は図11の断面図である。
110、110'、1110 セラミック本体
111 誘電体層
112、113 カバー層
121、21、1210 第1内部電極
121a、21a、1210a 第1本体部
121b、21b、1210b 第1リード部
121b'、21'、1210b' 第2リード部
122、22、1220 第2内部電極
122a、22a、1220a 第2本体部
122b、22b、1220b 第3リード部
131〜133 第1から第3外部電極
141、142 第1及び第2絶縁部
150 絶縁層
200 実装基板
210 基板
221〜223 第1から第3電極パッド
230 半田
Claims (18)
- 複数の誘電体層が積層され、前記複数の誘電体層を介して交互に配置され、セラミック本体の実装面と対向する面に露出する第1及び第2内部電極を含む活性領域を含むセラミック本体と、
前記第1内部電極において前記セラミック本体の実装面に露出するように延長されて形成され、前記セラミック本体の長さ方向に沿って互いに離隔するように配置される第1及び第2リード部と、
前記第2内部電極において前記セラミック本体の実装面に露出するように延長されて形成され、前記第1及び第2リード部の間に配置される第3リード部と、
前記セラミック本体の実装面に前記セラミック本体の長さ方向に沿って互いに離隔するように配置され、前記第1及び第2リード部とそれぞれ接続される第1及び第2外部電極と、
前記セラミック本体の実装面に前記第1及び第2外部電極の間に配置され、前記第3リード部と接続される第3外部電極と、
前記セラミック本体の実装面と対向する面に配置される絶縁層と、を含み、
前記第1内部電極は前記セラミック本体の実装面と対向する面に露出し、前記セラミック本体の長さ方向の両面及び実装面から離隔する第1本体部を含み、
前記第2内部電極は前記セラミック本体の実装面と対向する面に露出し、前記セラミック本体の長さ方向の両面及び実装面から離隔する第2本体部を含み、
前記第1本体部の一面の全体が前記セラミック本体の実装面と対向する面に露出し、
前記第2本体部の一面の全体が前記セラミック本体の実装面と対向する面に露出し、
前記複数の誘電体層と前記絶縁層が異なる物質で形成され、前記絶縁層が前記セラミック本体の実装面と対向する面の全体をカバーし、エポキシを含む、積層セラミックキャパシタ。 - 前記複数の誘電体層及び内部電極がセラミック本体の幅方向に積層される、請求項1に記載の積層セラミックキャパシタ。
- 前記第1から第3リード部の幅が前記第1から第3外部電極の幅よりそれぞれ狭く形成される、請求項1または2に記載の積層セラミックキャパシタ。
- 前記第1から第3外部電極は、前記第1から第3リード部において前記セラミック本体の実装面に露出する部分をそれぞれすべて覆うように形成される、請求項1から3のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第1から第3リード部の一部が前記第1から第3外部電極によって覆われずに前記セラミック本体の実装面に露出するように形成され、
前記第1及び第3外部電極の間、及び前記第2及び第3外部電極の間に第1及び第2絶縁部が配置される、請求項1から4のいずれか一項に記載の積層セラミックキャパシタ。 - 前記第1及び第2リード部と前記第3リード部が内部電極の積層方向に沿って重ならない、請求項5に記載の積層セラミックキャパシタ。
- 前記第1及び第2リード部の一部と前記第3リード部の一部が内部電極の積層方向に沿って重なる、請求項5に記載の積層セラミックキャパシタ。
- 前記第1及び第2リード部の間のギャップの長さが前記第3リード部の長さより大きい、請求項5から7のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第1及び第2リード部の間のギャップの長さが前記第3リード部の長さより小さい、請求項5から7のいずれか一項に記載の積層セラミックキャパシタ。
- 幅方向に両側にそれぞれ配置されたカバー層をさらに含む、請求項1から9のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第1から第3外部電極は、前記セラミック本体の実装面において前記セラミック本体の幅方向の両面の一部まで延長される、請求項1から10のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第1及び第2外部電極は、前記セラミック本体の実装面において前記セラミック本体の長さ方向の両面の一部までそれぞれ延長される、請求項1から10のいずれか一項に記載の積層セラミックキャパシタ。
- 前記第1及び第2絶縁部は、前記セラミック本体の実装面において前記セラミック本体の幅方向の両面の一部まで延長される、請求項5に記載の積層セラミックキャパシタ。
- 前記外部電極は、導電層と、前記導電層を覆うニッケルめっき層と、前記ニッケルめっき層を覆うすずめっき層と、を含む、請求項1から13のいずれか一項に記載の積層セラミックキャパシタ。
- 上部に第1から第3電極パッドを有する基板と、
前記第1から第3電極パッド上に第1から第3外部電極がそれぞれ配置される請求項1に記載の積層セラミックキャパシタと、を含む、積層セラミックキャパシタの実装基板。 - 複数の誘電体層、及び前記複数の誘電体層を介して交互に配置される第1及び第2内部電極を含むセラミック本体と、
前記セラミック本体の実装面に露出し、セラミック本体の長さ方向に沿って互いに離隔するように配置される第1及び第2リード部、及び前記セラミック本体の実装面と対向する面に露出し、前記セラミック本体の長さ方向の両面及び実装面から離隔する第1本体部を含む第1内部電極と、
前記セラミック本体の実装面に露出し、セラミック本体の長さ方向に沿って前記第1及び第2リード部の間に配置される第3リード部、及び前記セラミック本体の実装面と対向する面に露出し、前記セラミック本体の長さ方向の両面及び実装面から離隔する第2本体部を含む第2内部電極と、
前記セラミック本体の実装面に前記セラミック本体の長さ方向に沿って互いに離隔するように配置され、前記第1及び第2リード部とそれぞれ接続される第1及び第2外部電極と、
前記セラミック本体の実装面に前記第1及び第2外部電極の間に配置され、前記第3リード部と接続される第3外部電極と、
前記セラミック本体の実装面と対向する面に配置される絶縁層と、を含み、
前記第1本体部の一面の全体が前記セラミック本体の実装面と対向する面に露出し、
前記第2本体部の一面の全体が前記セラミック本体の実装面と対向する面に露出し、
前記複数の誘電体層と前記絶縁層が異なる物質で形成され、前記絶縁層が前記セラミック本体の実装面と対向する面の全体をカバーし、エポキシを含む、積層セラミックキャパシタ。 - 前記第1及び第3外部電極の間に配置される第1絶縁部、及び前記第2及び第3外部電極の間に配置される第2絶縁部をさらに含む、請求項16に記載の積層セラミックキャパシタ。
- 前記第1及び第2リード部の間のギャップの長さが前記第3リード部の長さより小さい、請求項17に記載の積層セラミックキャパシタ。
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