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KR101775831B1 - A power supply circuit system using a negative threshold five-terminal NMOS FET device for Mirror-decoder strong-ARM amplifier - Google Patents

A power supply circuit system using a negative threshold five-terminal NMOS FET device for Mirror-decoder strong-ARM amplifier Download PDF

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KR101775831B1
KR101775831B1 KR1020160063166A KR20160063166A KR101775831B1 KR 101775831 B1 KR101775831 B1 KR 101775831B1 KR 1020160063166 A KR1020160063166 A KR 1020160063166A KR 20160063166 A KR20160063166 A KR 20160063166A KR 101775831 B1 KR101775831 B1 KR 101775831B1
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KR
South Korea
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terminal
transistor
voltage
offset
mirror
Prior art date
Application number
KR1020160063166A
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Inventor
강희복
Original Assignee
강희복
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Publication date
Application filed by 강희복 filed Critical 강희복
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Abstract

The present invention relates to a power supply apparatus which facilitates design of a low-cost circuit by removing an area occupying a large portion of general transformer circuit configuration. An offset-generation strong-ARM latch amplification circuit apparatus comprises an offset-generation strong-ARM amplifier (700), a CLK generator (701), and a sensor (702). An S_OUT signal input mirror transistor (706) is a transistor device for inputting an S_OUT signal of the sensor (702). An S_REF signal input offset-generation transistor (707) is a transistor device for inputting an S_REF signal of the sensor (702).

Description

Mirror-decoder strong-ARM증폭 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 {A power supply circuit system using a negative threshold five-terminal NMOS FET device for Mirror-decoder strong-ARM amplifier}FIELD OF THE INVENTION [0001] The present invention relates to a power supply circuit device using a five-terminal NMOS transistor device, and a negative threshold voltage for the ARM amplification application. amplifier}

Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성된다.Offset-Generation The block configuration of the strong-ARM Latch amplification circuit consists of an offset-generated strong-ARM amplifier, a CLK generator and a sensor.

S_OUT 신호 입력 Transistor는 Sensor부의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.S_OUT signal input Transistor is a transistor element for inputting S_OUT signal of sensor part.

S_REF 신호 입력 Offset 생성 Transistor는 Sensor부의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.S_REF Signal Input Offset Generation Transistor is a transistor element for inputting S_REF signal of sensor part.

상기 Offset 생성 Transistor는 상기 S_OUT 신호 입력 Transistor와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Transistor와 차이가 나도록 하는 것을 특징으로 한다. The offset generating transistor is formed by connecting a plurality of transistors serially connected in series or in parallel so as to generate an Offset characteristic of a predetermined value different from the S_OUT signal input transistor to make a difference from the S_OUT signal input transistor in the current driving capability .

전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복하는 증폭 회로에 관련된 기술이다.And is an art related to an amplifier circuit that periodically repeats an amplifying operation and a precharge operation corresponding to a certain frequency period of CLK while power is supplied.

고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. In a voltage converting apparatus for converting a high voltage AC power source to a low voltage DC power source, the normal voltage transforming circuit 100 is a circuit region causing a large area and cost in the circuit configuration.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다. Therefore, it becomes an obstacle factor in constructing a low cost circuit. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다. At this time, a constant current is allowed to flow through the Zener diode 104 in the standby or operating power supply state, thereby securing the output voltage characteristic of the constant voltage from the output voltage. Therefore, a certain amount of standby or operation power is lost in standby or operating power supply.

또한, 자동차 전원과 같은 직류 전원의 전압을 저 전압으로 변환시에도 상기와 같은 동일한 특성의 회로가 요구된다.In addition, a circuit having the same characteristics as described above is also required when converting the voltage of the DC power source such as the automobile power supply to a low voltage.

최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.In recent years, the role of surge protection to protect the system from system transients and lightning-induced transients in the field of communication and ESD (electrostatic discharge) protection to protect circuits against static electricity in mobile communication terminals, notebook PCs, A PN varistor is required.

각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다. It is used as a surge absorbing element to prevent a sudden change in voltage (surge) to appliances such as various information devices and control devices. It is used in various parts ranging from power devices such as power plants, substations, and power stations to the core devices of lightning arresters for safeguarding equipment from lightning strikes.

이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.Accordingly, there is a strong demand for protecting the system from power surges, ridiculous surges, and the like that occur in these devices.

전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치하여야 한다.A surge protection device (SPD, VTMS, or Transient Voltage Surge Suppressor: TVSS) is used in order to prevent surges from destroying or malfunctioning electronic equipment installed in the power system from such transient external surges. Should be installed.

본 발명의 실시예는 다음과 같은 특징을 갖는다. The embodiment of the present invention has the following features.

첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다. First, the configuration of the region of the normal transforming circuit 100 is removed so that the area occupied in the normal transforming circuit 100 is removed, thereby realizing a low-cost circuit.

둘째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.Second, a negative threshold Vt depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) critical high voltage (about 1000 V or more) A free voltage operation can be realized.

셋째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다. Third, a depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) having a negative threshold Vt, that is, a negative Vgs characteristic, effect transistors, i.e., elements of a negative threshold 5-terminal NMOS FET, to enable stable operation in the operational characteristics of the circuit. .

넷째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능하게 하는 특징을 갖는다. Fourth, it is possible to implement the same circuit even when the voltage of the DC power source such as the automobile power source is converted into the DC voltage of the low voltage.

다섯째, 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능하게 하는 특징을 갖는다.Fifth, it is possible to implement a PN varistor function as a role of power surge, decaying surge, and electrostatic discharge (ESD) protection.

여섯째, Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 특징을 갖는다.Sixth, the block configuration of offset-generated strong-ARM Latch amplification circuit is composed of offset-generated strong-ARM amplifier, CLK generator and sensor.

일곱째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 특징을 갖는다.Seventh, the amplifying operation and the precharge operation are periodically repeated in response to a certain frequency period of CLK while the power is supplied.

고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적을 제거하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. The present invention relates to a voltage converting apparatus for converting a high-voltage alternating current and a direct-current power source into a low-voltage direct-current power source by eliminating the configuration of the transformer circuit 100 in general, So that a circuit can be constituted.

또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.In addition, since the input voltage of the high voltage AC and DC power supplies must operate over a wide voltage range, it is required to have such an operating characteristic that the same output voltage characteristics can be maintained in all voltage operating ranges. And a free voltage operation characteristic.

교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 분리된 바디(isolated body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.A depletion NMOS transistor having a negative threshold voltage, that is, a voltage between negative gate sources (negative Vgs), in a voltage converter for converting AC and DC power to a voltage of a DC power source, Includes a configuration of a field effect transistor (FET), that is, a configuration of a negative threshold 5-terminal NMOS FET. The negative threshold 5-terminal NMOS FET includes a drain D, a gate G, a source S, an isolated body, B) and a P-substrate (P-substrate: P-Sub). The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, .

또한 Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.Also, the block configuration of the offset-generated strong-ARM Latch amplification circuit is composed of an offset-generated strong ARM amplification unit 700, a CLK generation unit 701, and a sensor unit 702.

S_OUT 신호 입력 Mirror Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.The S_OUT signal input mirror transistor 706 is a transistor element for inputting the S_OUT signal of the sensor unit 702.

S_REF 신호 입력 Offset 생성 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.The S_REF signal input offset generation transistor 707 is a transistor element for inputting the S_REF signal of the sensor unit 702.

상기 S_OUT 신호 입력 Mirror Transistor (706)와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Mirror Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.A plurality of transistors are connected in series or connected in parallel so as to generate an Offset characteristic of a predetermined value different from the S_OUT signal input Mirror Transistor 706 so as to be different from the S_OUT signal input mirror transistor 706 in the current driving capability .

이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다. As described above, the embodiment of the present invention has the following effects.

첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다. First, the configuration of the region of the normal transformer circuit 100 is removed to eliminate the area occupied in the region of the transformer circuit 100 in general, thereby realizing a low-cost circuit.

둘째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다. Second, since the input voltage of AC and DC power of high voltage must operate over a wide voltage range, it is required to have an operating characteristic capable of maintaining the same output voltage characteristic in all voltage operating ranges. (About 1000 V or more) power supply voltage range.

셋째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.Third, a depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) having a negative threshold Vt, that is, a negative Vgs characteristic, transistor, or a negative threshold 5-terminal NMOS FET), so that a stable operation can be realized in the operational characteristics of the circuit. Effect.

넷째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능함을 특징으로 하는 효과를 제공한다. Fourth, the same circuit can be used to convert a voltage of a DC power source such as an automobile power source into a DC voltage of a low voltage.

다섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다. Fifth, it is possible to realize a PN varistor function as a role of a power surge, a decaying surge, and an electrostatic discharge (ESD) protection.

여섯째, Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성됨을 특징으로 하는 효과를 제공한다. Sixth, the block configuration of offset-generated strong-ARM Latch amplification circuit is composed of offset-generated strong-ARM amplifier, CLK generator and sensor.

일곱째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 하는 효과를 제공한다.Seventh, an amplification operation and a precharge operation are periodically repeated in response to a certain frequency period of CLK while power is supplied.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 전력 공급 단자 합성 구성도.
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 동작 파형도.
도 7은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 구성도.
도 8은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 동작 파형도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a configuration diagram of a voltage conversion circuit using a normal transformer circuit and a zener diode; Fig.
2 is a terminal block diagram of a negative threshold 5-terminal NMOS FET of the present invention.
3 is an operational characteristic diagram of a negative threshold 5-terminal NMOS FET of the present invention.
4 is a configuration diagram of a full-wave rectification converter circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.
FIG. 5 is a schematic diagram of a power supply terminal synthesis configuration of a full-wave rectification converter circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention. FIG.
6 is an operational waveform diagram of a full-wave rectification converter circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.
7 is a configuration diagram of an offset-generated strong-ARM Latch amplifier circuit using a negative threshold 5-terminal NMOS FET of the present invention.
8 is a waveform diagram of an offset-generated strong-ARM Latch amplifier circuit using a negative threshold 5-terminal NMOS FET of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.1 is a configuration diagram of a voltage conversion circuit using a normal transformer circuit and a zener diode.

교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다. A rectifying circuit 102 and a zener diode 104 in a voltage converting apparatus for converting an AC input power supply 100 into a low voltage DC power supply voltage do. The transformer circuit 100 is a circuit region for converting a high voltage input power source to a low voltage.

정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. The rectifying circuit 102 is a circuit region composed of a half-wave or full-wave rectifying diode for converting an AC power source to a DC power source. The transformer circuit 100 is usually a circuit area that causes a large area and cost in the construction of the circuit.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.Therefore, it becomes an obstacle factor in constructing a low cost circuit.

한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal 103 of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

정류 회로(102)의 출력 단자(103)는 최종 출력 제1 전력 공급 단자(105)로 사용된다.The output terminal 103 of the rectifying circuit 102 is used as the final output first power supply terminal 105. [

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.At this time, a constant current flows to the Zener diode in the standby or operating power supply state, thereby securing the output voltage characteristic of the constant voltage from the output voltage. Therefore, a certain amount of standby or operation power is lost in standby or operating power supply.

도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다. 2 is a terminal block diagram of a negative threshold 5-terminal NMOS FET of the present invention.

음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. A configuration of a depletion NMOS field effect transistor (FET) having a negative threshold voltage Vt, that is, a voltage between negative gate sources (negative Vgs) And a configuration of a threshold voltage 5-terminal NMOS FET.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 분리된 바디(isolated body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다. The negative threshold 5-terminal NMOS FET includes a drain D, a gate G, a source S, an isolated body, B) and a P-substrate (P-substrate).

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, .

상기의 P-type인 분리된 바디(isolated body:B) 단자는 분리된(isolated) 소자 구조를 가지며, 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.The P-type isolated body (B) terminal has an isolated element structure and is connected to a common ground terminal for supplying a 0V ground voltage according to a design selection method as follows The first connection method and the second connection method, which is connected to the source (S) terminal and used as an output terminal, are possible.

좀더 상세 설명하면,More specifically,

첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 분리된 바디(isolated body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.As a first method, the gate (G) terminal, the isolated body (B) terminal, and the P-substrate (P-sub) Respectively.

다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 분리된 바디(isolated body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.In another alternative method, the gate (G) terminal and the P-substrate (P-sub) terminal are respectively connected to a common ground terminal for supplying a ground voltage of 0V, An isolated body (B) terminal is connected to the source (S) terminal and is used as an output terminal.

상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.And the gate (G) terminal may be supplied with a separate control voltage.

상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal is a semiconductor doping region having an n-type semiconductor characteristic, and is a terminal configuration for connecting to a power supply. The drain (D) terminal is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

또한, 상기 드레인(drain:D) 단자 영역은 상기 분리된 바디(isolated body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.In addition, the drain (D) terminal region may surround the isolated body (B) terminal and the source (S) terminal region and may be included in the drain (D) terminal region .

상기 드레인(drain:D) 단자 영역은 P-기판 (P-substrate: P-sub) 단자에 직접 접하면서 PN 바리스터(Varistor) 구조를 형성함을 특징으로 한다.The drain (D) terminal region is directly contacted with a P-substrate (P-sub) terminal to form a PN varistor structure.

상기 PN 바리스터(Varistor)는 보호하고자 하는 상기 드레인(drain:D) 단자 영역에 병렬로 연결 구조로 사용된다. 일정한 전압 이하에서는 상기 PN 바리스터(Varistor)가 부도체로 작용을 하기 때문에 회로에 아무 영향을 주지 않지만, 일정량 이상의 전압이 가해지게 되면 병렬로 연결되어있는 PN 바리스터(Varistor)가 도체로 변하게 되어서 전기를 P-기판 (P-substrate: P-sub) 단자로 방출하게 됨으로써 소자를 써지로부터 보호하게 되는 것이다.The PN varistor is connected in parallel to the drain (D) terminal region to be protected. The PN varistor acts as a nonconductor at a constant voltage or lower, but it does not affect the circuit. However, when a certain voltage or more is applied, the PN varistor connected in parallel becomes a conductor, - P-substrate (P-sub) terminal to protect the device from surge.

상기 PN 바리스터(Varistor) 구조의 추가 동작 특성은 다음과 같다.Additional operating characteristics of the PN varistor structure are as follows.

바리스터(Varistor)란 variable resistor란 말의 준말이며, 때로는 VDR(Voltage-Dependent Resistors)라고 불리기도 한다. PN 바리스터(Varistor)의 역할은 위의 이름에서도 예상할 수 있듯이 입력되는 전압에 따라 저항을 달리하는 반도체 소자이다.Varistors are short for variable resistors, sometimes called VDRs (Voltage-Dependent Resistors). The role of the PN varistor is a semiconductor device whose resistance varies according to the input voltage, as can be expected from the above name.

일반적인 PN 바리스터(Varistor)의 특징은 비직선적인 I-V 그래프에서 나타나는데, 어느 일정한 항복 전압 이전까지는 전기에 대한 부도체로 작용을 하다가 항복 전압 이후에는 도체의 성질을 나타낸다.A typical PN varistor is characterized by a nonlinear I-V plot, which acts as an insulator for electricity until a certain breakdown voltage, but after the breakdown voltage it exhibits the nature of the conductor.

저전압을 사용하는 저전압 마이크로프로세서가 적용된 시스템이나 기기에 낙뢰나 스위치 개폐시 발생하는 서지(surge)가 침입하게 되면 시스템의 정지, 장비의 소손 및 열화, 데이터 전송의 오류, 통신 에러, 원인 불명의 전체적인 시스템 운용불능 등의 장애발생이 순간적으로 일어날 수 있다는 것이 반도체를 이용한 시스템의 큰 약점으로 나타나게 되는데 이러한 약점을 보호하기 위해 PN 바리스터(Varistor)가 필요하다.When a low voltage microprocessor is used in a system or device, a surge that occurs when a lightning strike or switch is opened can cause system stoppage, equipment burnout or deterioration, data transmission error, communication error, The failure of the system, such as inoperability, can occur momentarily. This is a big weakness of the system using the semiconductor. To protect this weak point, a PN varistor is needed.

상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source S terminal is a semiconductor doping region having an n-type semiconductor characteristic and is used as an output terminal for obtaining a target output power supply voltage. The source S terminal may be connected to the isolated body B terminal as an output terminal or may be used as an output terminal using only the source S terminal. Specification characteristics.

도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.3 is an operational characteristic diagram of a negative threshold 5-terminal NMOS FET of the present invention.

게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.A negative threshold voltage at the Vds between the gate (G) terminal and the source (S) terminal, Vgs, and the current between the drain (D) terminal and the source (S) A threshold voltage value of a voltage 5-terminal NMOS FET is characterized by having a negative value (VT).

도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 구성도이다.4 is a configuration diagram of a full-wave rectification circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

본 발명의 정류 및 전력 공급회로는 교류 입력 전원을 직류 출력 전력으로 변환하는 회로 영역이다. 또한, 직류 입력 전원을 직류 출력 전력으로 변환하는 용도에서도 사용이 가능함을 특징으로 한다. The rectification and power supply circuit of the present invention is a circuit region for converting AC input power to DC output power. It is also characterized in that it can be used for converting DC input power to DC output power.

즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 사용이 가능함을 특징으로 한다.That is, the present invention is also applicable to a case where a DC power source is connected to a DC power source regardless of the polarity of the DC power source.

본 발명의 정류 및 전력 공급회로는 전원 입력을 위한 입력 전원(400)과 2개의 반파 정류 전력 발생기 회로 영역에 해당하는 제1 반파 정류 전력 발생기(460)과 제2 반파 정류 전력 발생기(470) 회로 영역으로 구성된다.The rectification and power supply circuit of the present invention includes an input power source 400 for inputting power, a first half-wave rectification power generator 460 and a second half-wave rectification power generator 470 circuit corresponding to two half- .

단상 입력 전원(400)의 2개 입력 단자인 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 입력 단자에 연결되고, 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 입력 단자에 각각 연결된다. A first input terminal 401 which is two input terminals of the single phase input power supply 400 is connected to an input terminal of the first half wave rectification power generator 460 and a second input terminal 402 is connected to the second half wave rectification power generator 460. [ (470).

상기의 제1 반파 정류 전력 발생기(460)와 제2 반파 정류 전력 발생기(470)의 각각의 회로 영역내의 회로 구성은 동일함을 특징으로 한다.The circuit configurations of the first half-wave rectification power generator 460 and the second half-wave rectification power generator 470 in the respective circuit areas are the same.

단상 입력 전원(400)의 2개 입력 단자 중에서 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 회로 영역 내에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 연결된다.The first input terminal 401 of the two input terminals of the single-phase input power supply 400 is connected to a negative threshold voltage 5-terminal NMOS transistor 590 in the circuit region of the first half- terminal (NMOS) FET 403).

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 연결 구성은 다음과 같다.The connection configuration of the negative threshold 5-terminal NMOS FET 403 is as follows.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The P-substrate (P-sub) terminal 406 of the negative threshold 5-terminal NMOS FET 403 is connected to a ground terminal for supplying a ground voltage of 0V Respectively, to a common ground terminal.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)는 REF1 단자에 연결된다.The gate (G) terminal 405 of the negative threshold 5-terminal NMOS FET 403 is connected to the REF1 terminal.

상기 REF1 단자는 저항 R1(442)와 제너 다이오드(Zener diode)(440)의 직렬 연결 구성에서 중간 단자(441)의 단자와 연결된다.The REF1 terminal is connected to the terminal of the intermediate terminal 441 in the serial connection configuration of the resistor R1 442 and the Zener diode 440. [

상기 저항 R1(442)의 전원 단자는 제1 입력 단자(401)에 연결된다.The power supply terminal of the resistor R1 442 is connected to the first input terminal 401. [

상기 제너 다이오드(Zener diode)(440)의 전원 단자는 접지 단자에 연결된다.The power terminal of the zener diode 440 is connected to the ground terminal.

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(440)에 일정 전류를 흐르게 하여 REF1 단자의 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다.At this time, a constant current flows through the Zener diode 440 in the standby or operating power supply state to secure the output voltage characteristic of the constant voltage at the output voltage of the REF1 terminal.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D1의 P-형 단자에 연결된다. 상기 출력 PN diode인 D1의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제1 전력 공급 단자(408)로 사용됨을 특징으로 한다.The source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 is connected to a semiconductor doping (not shown) having n-type semiconductor characteristics doping region connected to the P-type terminal of the output PN diode D1. The N-type terminal of the output PN diode D1 is used as a first power supply terminal 408 which is an output terminal for obtaining a target output power supply voltage.

상기 소스(source:S) 단자(407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source (S) terminal 407 is connected to the P-type isolated body (B) terminal 403 of the negative threshold 5-terminal NMOS FET 403 And may be used as an output terminal by using only the source (S) terminal 407. In addition,

상기 드레인(drain:D) 단자(404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal 404 is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 403 is, for example, -1 V, -2 V, -3 V, And has a negative value.

또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 403 is set to, for example, +1 V, +2 V, +3 V, +4 V , And the like.

한편 단상 입력 전원(400)의 2개 입력 단자 중에서 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 회로 영역 내에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 드레인(drain:D) 단자(1404)에 연결된다.The second input terminal 402 of the two input terminals of the single-phase input power supply 400 is connected to a negative threshold voltage 5-terminal NMOS transistor 470 in the circuit region of the second half- (drain: D) terminal 1404 of the NMOS FET 1403.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 연결 구성은 다음과 같다.The connection configuration of the negative threshold 5-terminal NMOS FET 1403 is as follows.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-기판(P-substrate:P-sub) 단자(1406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The P-substrate (P-sub) terminal 1406 of the negative threshold 5-terminal NMOS FET 1403 is connected to a ground terminal for supplying a ground voltage of 0V Respectively, to a common ground terminal.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 게이트(gate:G) 단자(1405)는 REF2 단자에 연결된다.The gate (G) terminal 1405 of the negative threshold 5-terminal NMOS FET 1403 is connected to the REF2 terminal.

상기 REF2 단자는 저항 R2(1442)와 제너 다이오드(Zener diode)(1440)의 직렬 연결 구성에서 중간 단자(1441)의 단자와 연결된다.The REF2 terminal is connected to the terminal of the intermediate terminal 1441 in the serial connection configuration of the resistor R2 1442 and the Zener diode 1440. [

상기 저항 R2(1442)의 전원 단자는 제2 입력 단자(402)에 연결된다.The power supply terminal of the resistor R2 1442 is connected to the second input terminal 402. [

상기 제너 다이오드(Zener diode)(1440)의 전원 단자는 접지 단자에 연결된다.The power terminal of the zener diode 1440 is connected to the ground terminal.

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(1440)에 일정 전류를 흐르게 하여 REF2 단자의 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다.At this time, a constant current flows to the zener diode 1440 in the standby or operating power supply state, and the output voltage characteristic of the constant voltage is secured at the output voltage of the REF2 terminal.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 소스(source:S) 단자(1407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D2의 P-형 단자에 연결된다. 상기 출력 PN diode인 D2의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제2 전력 공급 단자(1408)로 사용됨을 특징으로 한다.The source (S) terminal 1407 of the negative threshold 5-terminal NMOS FET 1403 is connected to a semiconductor doping (not shown) having n-type semiconductor characteristics doping region connected to the P-type terminal of the output PN diode D2. The N-type terminal of the output PN diode D2 is used as a second power supply terminal 1408 which is an output terminal for obtaining a target output power supply voltage.

상기 소스(source:S) 단자(1407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(1407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source (S) terminal 1407 is connected to the P-type isolated body (B) terminal 1403 of the negative threshold 5-terminal NMOS FET 1403 And may be used as an output terminal by using only the source (S) terminal 1407. In addition,

상기 드레인(drain:D) 단자(1404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal 1404 is characterized by being able to apply a high voltage of about 1000V or more, that is, a free voltage.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 1403 is set to, for example, -1 V, -2 V, -3 V, And has a negative value.

또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 1403 may be, for example, +1 V, +2 V, +3 V, +4 V , And the like.

도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 전력 공급 단자 합성 구성도이다.FIG. 5 is a diagram illustrating a power supply terminal synthesis configuration of a full-wave rectification circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

본 발명의 정류 및 전력 공급회로는 전원 입력을 위한 입력 전원(400)과 2개의 반파 정류 전력 발생기 회로 영역에 해당하는 제1 반파 정류 전력 발생기(460)과 제2 반파 정류 전력 발생기(470) 회로 영역으로 구성된다.The rectification and power supply circuit of the present invention includes an input power source 400 for inputting power, a first half-wave rectification power generator 460 and a second half-wave rectification power generator 470 circuit corresponding to two half- .

단상 입력 전원(400)의 2개 입력 단자인 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 입력 단자에 연결되고, 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 입력 단자에 각각 연결된다. A first input terminal 401 which is two input terminals of the single phase input power supply 400 is connected to an input terminal of the first half wave rectification power generator 460 and a second input terminal 402 is connected to the second half wave rectification power generator 460. [ (470).

상기의 제1 반파 정류 전력 발생기(460)와 제2 반파 정류 전력 발생기(470)의 각각의 회로 영역내의 회로 구성은 동일함을 특징으로 한다.The circuit configurations of the first half-wave rectification power generator 460 and the second half-wave rectification power generator 470 in the respective circuit areas are the same.

따라서, 제1 반파 정류 전력 발생기(460)의 출력 전력 공급 단자인 제1 전력 공급 단자(408)와 제2 반파 정류 전력 발생기(470)의 출력 전력 공급 단자인 제2 전력 공급 단자(1408)의 신호를 서로 연결하여 합성 전력 공급 단자(508)를 구성한다. Accordingly, the first half-wave rectification power generator 460 is connected to the first power supply terminal 408, which is the output power supply terminal, and the second power supply terminal 1408, which is the output power supply terminal of the second half-wave rectification power generator 470 Signals are connected to each other to constitute a composite power supply terminal 508.

도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 동작 파형도이다.6 is an operational waveform diagram of a full-wave rectification conversion circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

상기 입력전원(400)은 제1 반파와 제2 반파의 교류 파형으로 구성되고, 제1 반파 정류 전력 발생기(460) 혹은 제2 반파 정류 전력 발생기(470) 회로 영역내의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 드레인(drain:D) 단자에 입력된다.The input power supply 400 is composed of an AC waveform of a first half wave and a second half wave and has a negative threshold voltage 5-terminal in the circuit region of the first half wave rectification power generator 460 or the second half wave rectification power generator 470 And is input to the drain (D) terminal of a negative threshold 5-terminal NMOS FET.

상기 소스(source:S) 단자(407)의 제1 전력 공급 단자(408)의 전압은 상기 REF1 단자의 전압에 문턱 전압(Vt:Vgs)의 절대값인 양의 전압 값을 합성한 값으로 출력 공급 전압 값을 갖는 것을 특징으로 한다.The voltage of the first power supply terminal 408 of the source (S) terminal 407 is a value obtained by synthesizing a positive voltage value which is an absolute value of the threshold voltage (Vt: Vgs) And has a supply voltage value.

상기 REF1 단자의 전압은 상기 제너 다이오드(Zener diode)(440)의 설정 전압 값과 동일함을 특징으로 한다.The voltage of the REF1 terminal is the same as the set voltage value of the Zener diode 440.

상기 소스(source:S) 단자(1407)의 제2 전력 공급 단자(1408)의 전압은 상기 REF2 단자의 전압에 문턱 전압(Vt:Vgs)의 절대값인 양의 전압 값을 합성한 값으로 출력 공급 전압 값을 갖는 것을 특징으로 한다.The voltage of the second power supply terminal 1408 of the source (S) terminal 1407 is a value obtained by synthesizing a positive voltage value which is an absolute value of a threshold voltage (Vt: Vgs) And has a supply voltage value.

상기 REF2 단자의 전압은 상기 제너 다이오드(Zener diode)(1440)의 설정 전압 값과 동일함을 특징으로 한다.And the voltage of the REF2 terminal is the same as the set voltage value of the zener diode 1440.

상기 합성 전력 공급 단자(508)의 전압은 상기 제1 전력 공급 단자(408)의 전압과 상기 제2 전력 공급 단자(1408)의 전압 값을 합한 전압 값을 갖는 것을 특징으로 한다.The voltage of the composite power supply terminal 508 has a voltage value that is a sum of the voltage of the first power supply terminal 408 and the voltage of the second power supply terminal 1408. [

도 7은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 구성도이다.FIG. 7 is a block diagram of an offset-generated strong-ARM Latch amplifier circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.The block configuration of the offset-generated strong-ARM Latch amplification circuit is composed of an offset-generated strong ARM amplification unit 700, a CLK generation unit 701, and a sensor unit 702.

상기 Offset-생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_OUT 신호 입력 Mirror Transistor (706), S_REF 신호 입력 Offset 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성된다.The offset-generated strong-ARM amplifier 700 includes an out-terminal precharge transistor 703, an out + terminal precharge transistor 704, a latch amplifier 705, an S_OUT signal input mirror transistor 706, an S_REF signal An input offset generating transistor 707 and an activation control transistor 708.

상기 precharge transistor (703) 와 precharge transistor (704)는 out- 단자와 out+ 단자를 High 전압으로 Precharge 시키는 사용되는 Transistor 이다.The precharge transistor 703 and the precharge transistor 704 are used to precharge the out- and out + terminals to a high voltage.

Latch 증폭부 (705)는 out- 단자와 out+ 단자를 증폭시키기 위한 회로이다.The latch amplifier 705 is a circuit for amplifying the out- terminal and the out + terminal.

S_OUT 신호 입력 Mirror Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.The S_OUT signal input mirror transistor 706 is a transistor element for inputting the S_OUT signal of the sensor unit 702.

상기 S_OUT 신호 입력 Mirror Transistor (706)는 복수개의 Mirror Transistor 로 구성된다.The S_OUT signal input mirror transistor 706 includes a plurality of mirror transistors.

S_REF 신호 입력 Offset 생성 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.The S_REF signal input offset generation transistor 707 is a transistor element for inputting the S_REF signal of the sensor unit 702.

S_REF 신호 입력 Offset 생성 Transistor (707)는 복수개의 Offset 전류 특성의 Transistor로 구성된다.S_REF signal input offset generation Transistor 707 is composed of a plurality of transistors having offset current characteristics.

상기 복수개의 Offset 전류 특성의 Transistor는 각각 Gate Width 혹은 Gate Length 특성이 각각 달리 설정되어 있어서 각각 복수개의 전류 특성을 보임을 특징으로 한다.Each of the plurality of Offset current characteristic transistors has a gate width or a gate length characteristic, and each of the transistors has a plurality of current characteristics.

반면에 상기 복수개의 Mirror Transistor는 모두 동일한 전류 특성의 Transistor로 구성된다.On the other hand, the plurality of mirror transistors consist of transistors having the same current characteristics.

상기 복수개의 Mirror 전류 특성의 Transistor는 각각 Gate Width 혹은 Gate Length 특성이 모두 동일하게 설정되어 있어서 모두 동일한 전류 특성을 보임을 특징으로 한다.The transistors having a plurality of mirror current characteristics are characterized in that the gate width or the gate length characteristics are all set to the same, and thus all the same current characteristics are exhibited.

상기 Offset 생성 Transistor (707)는 상기 S_OUT 신호 입력 Mirror Transistor (706)와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Mirror Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.The offset generating transistor 707 includes a plurality of transistors connected in series or connected in parallel to generate an Offset characteristic having a different value from the S_OUT signal input mirror transistor 706, And the transistor 706 are different from each other.

Decoder부 (709)는 상기 Offset 생성 Transistor (707)의 offset 생성 변수를 선택하기 위한 회로이다.The decoder unit 709 is a circuit for selecting an offset generation variable of the offset generation transistor 707.

즉, 상기 Decoder부 (709)는 상기 Offset 생성 Transistor (707)에 복수개의 전류 특성 parameter를 구성한 후 Decoder의 선택 신호에 의해 그 중 한 개의 parameter 값을 선택하도록 하는 회로 구성이다.That is, the decoder unit 709 configures a plurality of current characteristic parameters in the offset generation transistor 707, and then selects one of the parameter values by a decoder selection signal.

Mirror Decoder부 (710)는 상기 Mirror Transistor (706)의 Mirror 변수를 선택하기 위한 회로이다.The mirror decoder 710 is a circuit for selecting a mirror variable of the mirror transistor 706.

즉, 상기 Mirror Decoder부 (710)는 상기 Mirror Transistor (706)에 복수개의 Mirror 전류 특성 parameter를 구성한 후 Decoder의 선택 신호에 의해 그 중 한 개의 Mirror parameter 값을 선택하도록 하는 회로 구성이다. That is, the mirror decoder unit 710 configures a plurality of mirror current characteristic parameters in the mirror transistor 706, and selects one of the mirror parameter values according to a selection signal of the decoder.

위와 같이 Mirror 특성의 회로를 구현함으로써 양쪽 입력 단에서 기생 특성 성분을 동일하게 구현하여 동일한 동작 전류 특성을 구현함을 목적으로 한다. By implementing the circuit with the mirror characteristics as described above, it is aimed to implement the same operating current characteristics by implementing the same parasitic component at both input stages.

상기 활성화 제어 Transistor (708)는 CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행한다. The activation control transistor 708 activates the operation when the CLK signal is High and precharges the CLK signal when the CLK signal is Low.

상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하는 회로 Block이다.The CLK generator 701 generates a clock signal CLK of a predetermined period itself when the power is turned on.

상기 Sensor부 (702)는 온도 Sensor, 자기 Sensor, 가스 Sensor 등 각종 Sensor 신호를 발생하는 Sensor 회로 Block이다.The sensor unit 702 is a sensor circuit block that generates various sensor signals such as a temperature sensor, a magnetic sensor, and a gas sensor.

도 8은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 동작 파형도이다.8 is an operational waveform diagram of an offset-generated strong-ARM Latch amplification circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

상기 CLK 발생부 (701)의 CLK 신호가 Low인 구간에서는 Offset-생성 strong-ARM 증폭부 (700)가 비활성화 되어 Precharge 동작을 수행한다.In the period when the CLK signal of the CLK generator 701 is Low, the offset-generated strong-ARM amplifier 700 is inactivated to perform the precharge operation.

한편, 상기 CLK 발생부 (701)의 CLK 신호가 High인 구간에서는 Offset-생성 strong-ARM 증폭부 (700)가 활성화 되어 정상 증폭 동작을 수행한다.On the other hand, in the interval in which the CLK signal of the CLK generator 701 is High, the offset-generated strong-ARM amplifier 700 is activated and performs a normal amplification operation.

본 발명의 회로는 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 한다.The circuit of the present invention is characterized in that the amplifying operation and the precharge operation are periodically repeated in response to a certain frequency period of the CLK while the power is supplied.

100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 제1 전력 공급 단자
400 입력 전원
401 제1 입력 단자
402 제2 입력 단자
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 제1 전력 공급 단자100 input power
101 transformer circuit
102 rectifier circuit
104 Zener diode
105 First power supply terminal
400 input power
401 first input terminal
402 second input terminal
403 negative threshold voltage 5-terminal NMOS FET with negative threshold
404 drain (D) terminal
405 gate (G) terminal
406 P-substrate (P-sub) terminal
407 source (S) terminal
408 First power supply terminal

Claims (1)

Offset-생성 strong-ARM Latch 증폭 회로 장치의 구성에 있어서,
Offset-생성 strong-ARM 증폭부 (700); 및
Decoder부 (709); 및
Mirror Decoder부 (710); 및
CLK 발생부 (701); 및
Sensor부 (702)로 구성되고,
상기 Offset-생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_OUT 신호 입력 Mirror Transistor (706), S_REF 신호 입력 Offset 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성되고,
상기 precharge transistor (703) 와 상기 precharge transistor (704)는 상기 out- 단자와 상기 out+ 단자를 High 전압으로 Precharge 시키고,
상기 Latch 증폭부 (705)는 상기 out- 단자와 상기 out+ 단자를 증폭시키고,
상기 S_OUT 신호 입력 Mirror Transistor (706)는 상기 Sensor부 (702)의 S_OUT 신호를 입력 시키고,
상기 S_REF 신호 입력 Offset 생성 Transistor (707)는 상기 Sensor부 (702)의 S_REF 신호를 입력 시키고,
상기 S_OUT 신호 입력 Mirror Transistor (706)와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Mirror Transistor (706)와 차이가 나도록 하는 것을 특징으로 하고,
상기 Decoder부 (709)는 상기 Offset 생성 Transistor (707)에 복수개의 전류 특성 parameter를 구성한 후 Decoder의 선택 신호에 의해 그 중 한 개의 parameter 값을 선택하고,
상기 Mirror Decoder부 (710)는 상기 S_OUT 신호 입력 Mirror Transistor (706)에 복수개의 동일 전류 특성의 Mirror parameter를 구성한 후 Decoder의 선택 신호에 의해 그 중 한 개의 Mirror parameter 값을 선택하고,
상기 활성화 제어 Transistor (708)는 CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행하고,
상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하고,
상기 Sensor부 (702)는 Sensor 신호를 발생하는 것을 특징으로 하는 Offset-생성 strong-ARM Latch 증폭 회로 장치. Offset-generated In the configuration of the strong-ARM Latch amplification circuit device,
An offset-generating strong-ARM amplifier 700; And
A decoder unit 709; And
A mirror decoder unit 710; And
CLK generator 701; And
And a sensor unit 702,
The offset-generated strong-ARM amplifier 700 includes an out-terminal precharge transistor 703, an out + terminal precharge transistor 704, a latch amplifier 705, an S_OUT signal input mirror transistor 706, an S_REF signal An input offset generating transistor 707 and an activation control transistor 708,
The precharge transistor 703 and the precharge transistor 704 precharge the out- terminal and the out + terminal to a high voltage,
The Latch amplifying unit 705 amplifies the out- terminal and the out + terminal,
The S_OUT signal input mirror transistor 706 inputs the S_OUT signal of the sensor unit 702,
The S_REF signal input offset generating transistor 707 inputs the S_REF signal of the sensor unit 702,
A plurality of transistors are connected in series or connected in parallel so as to generate an Offset characteristic of a predetermined value different from the S_OUT signal input Mirror Transistor 706 so as to be different from the S_OUT signal input mirror transistor 706 in the current driving capability .
The decoder unit 709 forms a plurality of current characteristic parameters in the offset generation transistor 707, selects one of the current characteristic parameters according to a selection signal of the decoder,
The mirror decoder unit 710 constructs a plurality of mirror parameters of the same current characteristics in the S_OUT signal input mirror transistor 706, selects one of the mirror parameters by the selection signal of the decoder,
The activation control transistor 708 activates the operation when the CLK signal is High and precharges when the CLK signal is Low,
The CLK generator 701 generates CLK, which is a clock signal of a certain period itself when power is applied,
And the sensor unit (702) generates a sensor signal.
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