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KR101751506B1 - 불휘발성 메모리 장치 및 그것의 배드 영역 관리 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 배드 영역 관리 방법 Download PDF

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KR101751506B1
KR101751506B1 KR1020110027730A KR20110027730A KR101751506B1 KR 101751506 B1 KR101751506 B1 KR 101751506B1 KR 1020110027730 A KR1020110027730 A KR 1020110027730A KR 20110027730 A KR20110027730 A KR 20110027730A KR 101751506 B1 KR101751506 B1 KR 101751506B1
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KR
South Korea
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memory
bad
bad area
address
memory block
Prior art date
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KR1020110027730A
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오은주
조경래
서만근
공준진
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삼성전자주식회사
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Publication date
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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치의 배드 영역 관리 방법에 관한 것이다. 본 발명의 실시 예에 따른 배드 영역 관리 방법은 엑세스된 메모리 블록에서 배드 메모리 셀이 감지되는지 판별하는 단계, 그리고 배드 메모리 셀이 감지된 경우에, 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어를 배드 영역으로 처리하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 배드 영역 관리 방법{NONVOLATILE MEMORY DEVICE AND MANAGEMENT METHOD OF BAD AREA THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치의 배드 영역 관리 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 배드 영역을 관리함에 따라, 불휘발성 메모리 장치의 비사용되는 메모리 셀들의 개수를 감소시키는 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 배드 영역 관리 방법은 엑세스된 메모리 블록에서 배드 메모리 셀이 감지되는지 판별하는 단계; 및 상기 배드 메모리 셀이 감지된 경우에, 상기 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어를 배드 영역으로 처리하는 단계를 포함한다. 상기 적어도 하나의 메모리 레이어는 상기 배드 메모리 셀을 포함한다. 상기 불휘발성 메모리 장치는 기판 및 복수의 메모리 블록들을 포함하되, 상기 복수의 메모리 블록들은 각각 상기 기판 상에 적층된 메모리 레이어(layer)들을 갖는다.
실시 예로서, 상기 배드 영역으로 처리하는 단계는 상기 배드 메모리 셀을 포함하는 메모리 레이어와 상기 기판 사이에 배치된 메모리 레이어를 상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께 배드 영역으로 처리하는 단계를 포함할 수 있다.
실시 예로서, 상기 배드 영역으로 처리하는 단계는 상기 배드 메모리 셀을 포함하는 메모리 레이어와 상기 기판 사이에 배치된 모든 메모리 레이어들을 상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께 배드 영역으로 처리하는 단계를 포함할 수 있다.
실시 예로서, 각 메모리 블록은 상기 각 메모리 블록에 포함된 메모리 레이어들을 관통하도록 형성되고, 상기 각 메모리 블록의 메모리 셀들에 채널들을 제공하기 위한 반도체 기둥을 포함할 수 있다.
실시 예로서, 상기 배드 영역으로 처리하는 단계는 상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께, 상기 배드 메모리 셀을 포함하는 메모리 레이어를 제외한 다른 메모리 레이어를 배드 영역으로 처리하는 단계를 포함하고, 상기 반도체 기둥의 제 1 폭은 상기 반도체 기둥의 제 2 폭보다 크고, 상기 제 1 폭은 상기 배드 메모리 셀을 포함하는 메모리 레이어에 대응하고, 상기 제 2 폭은 상기 다른 메모리 레이어에 대응할 수 있다.
실시 예로서, 각 메모리 블록에 포함된 메모리 레이어들은 상기 기판 상에 적층된 복수의 서브 메모리 블록들로 구분되고, 상기 배드 영역으로 처리하는 단계는 상기 엑세스된 메모리 블록의 적어도 하나의 서브 메모리 블록을 배드 영역으로 처리하는 단계를 포함할 수 있다. 상기 적어도 하나의 서브 메모리 블록은 상기 배드 메모리 셀을 포함한다.
실시 예로서, 상기 배드 영역으로 처리하는 단계는 상기 배드 메모리 셀을 포함하는 서브 메모리 블록과 함께, 상기 배드 메모리 셀을 포함하는 서브 메모리 블록을 제외한 다른 서브 메모리 블록을 배드 영역으로 처리하는 단계를 포함하고, 상기 각 메모리 블록은 상기 각 메모리 블록에 포함된 서브 메모리 블록들을 관통하도록 형성되고, 상기 각 메모리 블록의 메모리 셀들에 채널들을 제공하기 위한 반도체 기둥을 포함할 수 있다. 이때, 상기 반도체 기둥의 제 1 폭은 상기 반도체 기둥의 제 2 폭보다 크고, 상기 제 1 폭은 상기 배드 메모리 셀을 포함하는 서브 메모리 블록에 대응하고, 상기 제 2 폭은 상기 다른 서브 메모리 블록에 대응할 것이다.
실시 예로서, 각 메모리 블록은 상기 각 메모리 블록에 포함된 메모리 레이어들을 관통하도록 형성되고, 상기 각 메모리 블록의 메모리 셀들에 채널들을 제공하기 위한 반도체 기둥을 포함할 수 있다. 상기 반도체 기둥은 상기 기판과 교차하는 방향으로 배치된 제 1 및 제 2 서브 반도체 기둥들을 포함하고, 상기 제 1 서브 반도체 기둥은 상기 배드 메모리 셀을 포함하는 메모리 레이어를 관통한다. 이때, 상기 배드 영역으로 처리하는 단계는 상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께 상기 제 1 서브 반도체 기둥에 의해 관통되는 적어도 하나의 다른 메모리 레이어를 배드 영역으로 처리하는 단계를 포함할 수 있다.
실시 예로서, 상기 제 1 서브 반도체 기둥의 제 1 폭은 상기 제 1 서브 반도체 기둥의 제 2 폭보다 크고, 상기 제 1 폭은 상기 배드 메모리 셀을 포함하는 메모리 레이어에 대응되고, 상기 제 2 폭은 상기 적어도 하나의 다른 메모리 레이어에 대응할 수 있다.
실시 예로서, 상기 메모리 레이어들은 각각 서로 다른 워드 라인들에 연결되고, 프로그램 또는 읽기 동작 시에, 선택된 워드 라인에 제 1 전압을 인가하고, 비선택된 워드 라인들에 제 2 전압을 인가하고, 상기 배드 영역에 연결된 워드 라인들에 상기 제 2 전압을 인가함으로써, 상기 선택된 워드 라인에 연결된 메모리 셀들을 엑세스하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 메모리 레이어들은 각각 서로 다른 워드 라인들에 연결되고, 프로그램 또는 읽기 동작 시에, 선택된 워드 라인에 제 1 전압을 인가하고, 비선택된 워드 라인들에 제 2 전압을 인가하고, 상기 배드 영역에 연결된 워드 라인들에 상기 제 2 전압의 레벨보다 높은 레벨의 전압을 인가함으로써, 상기 선택된 워드 라인에 연결된 메모리 셀들을 엑세스하는 단계를 더 포함할 수 있다.
본 발명의 다른 일면은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 및 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들은 각각 상기 기판 상에 적층된 메모리 레이어(layer)들을 갖는 불휘발성 메모리 부; 및 상기 복수의 메모리 블록들 중 엑세스된 메모리 블록에서 배드 메모리 셀이 감지된 경우에, 상기 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어를 배드 영역으로 관리하는 컨트롤러를 포함한다. 상기 적어도 하나의 메모리 레이어는 상기 배드 메모리 셀을 포함한다.
실시 예로서, 상기 컨트롤러는 상기 배드 영역에 대한 정보인 배드 영역 정보를 저장하는 어드레스 관리 레지스터; 및 상기 배드 메모리 셀을 포함하는 상기 적어도 하나의 메모리 레이어가 상기 배드 영역으로 관리되도록 상기 배드 영역 정보를 업데이트하는 어드레스 관리 회로를 포함할 수 있다.
실시 예로서, 상기 어드레스 관리 회로는 상기 배드 영역 정보를 참조하여 물리 어드레스를 제공하고, 상기 불휘발성 메모리 부는 상기 물리 어드레스에 기반하여 엑세스될 수 있다.
실시 예로서, 상기 어드레스 관리 회로는 외부로부터 수신된 논리 어드레스를 변환함으로써 상기 물리 어드레스를 제공할 것이다.
실시 예로서, 상기 어드레스 관리 회로는 상기 복수의 메모리 블록들 중 상기 배드 영역이 아닌 정상 영역에 대한 상기 물리 어드레스를 발생할 것이다.
실시 예로서, 프로그램 또는 읽기 동작 시에, 상기 어드레스 관리 회로는 상기 배드 영역을 포함하는 메모리 블록이 선택될 때 상기 물리 어드레스를 페이지 단위로 제공하고, 상기 배드 영역을 비포함하는 메모리 블록이 선택될 때 상기 물리 어드레스를 메모리 블록 단위로 제공할 수 있다.
실시 예로서, 상기 복수의 메모리 블록들 중 각 메모리 블록에 포함된 메모리 레이어들은 상기 기판 상에 적층된 복수의 서브 메모리 블록들로 구분되고, 상기 컨트롤러는 상기 배드 영역에 대한 정보인 배드 영역 정보를 저장하는 어드레스 관리 레지스터; 및 상기 배드 메모리 셀을 포함하는 적어도 하나의 서브 메모리 블록이 상기 배드 영역으로 관리되도록 상기 배드 영역 정보를 업데이트하는 어드레스 관리 회로를 포함할 수 있다.
실시 예로서, 상기 어드레스 관리 회로는 상기 배드 영역 정보를 참조하여 물리 어드레스를 제공하고, 상기 불휘발성 메모리 부는 상기 물리 어드레스에 기반하여 엑세스될 수 있다. 프로그램 또는 읽기 동작 시에, 상기 어드레스 관리 회로는 상기 배드 영역을 포함하는 메모리 블록이 선택될 때 상기 물리 어드레스를 서브 메모리 블록 단위로 제공하고, 상기 배드 영역을 비포함하는 메모리 블록이 선택될 때 상기 물리 어드레스를 메모리 블록 단위로 제공할 수 있다.
본 발명의 실시 예에 따르면, 엑세스된 메모리 블록에서 배드 메모리 셀이 감지될 때, 엑세스된 메모리 블록 전체가 배드 영역으로 처리되지 않고 엑세스된 메모리 블록의 일부가 배드 영역으로 처리된다. 따라서, 비사용되는 메모리 셀들의 개수는 감소할 것이다.
도 1은 호스트와 연결되는 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 부를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들 중 어느 하나의 I-I'선에 따른 사시단면도를 예시적으로 보여준다.
도 5는 I-I'선에 따른 단면도를 예시적으로 보여준다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 7은 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 8은 도 1의 불휘발성 메모리 장치의 배드 영역 관리 방법을 보여주는 순서도이다.
도 9는 제 1 메모리 블록의 구성 요소 중 메모리 셀들만을 간략하게 보여주는 사시도이다.
도 10은 도 1의 어드레스 관리 레지스터에 저장된 배드 영역 정보를 예시적으로 보여주는 테이블이다.
도 11은 배드 영역 관리 방법의 다른 실시 예를 보여주는 순서도이다.
도 12는 제 3 및 제 4 메모리 레이어들이 배드 영역으로 처리되는 경우에 제 1 메모리 블록을 보여준다.
도 13은 제 1 내지 제 4 메모리 레이어들이 배드 영역으로 처리되는 경우에 제 1 메모리 블록을 보여준다.
도 14는 배드 메모리 셀을 포함하는 제 2 서브 메모리 블록을 배드 영역으로 처리하는 경우에 제 1 메모리 블록을 보여준다.
도 15는 제 1 및 제 2 서브 메모리 블록을 배드 영역으로 처리하는 경우에 제 1 메모리 블록을 보여준다.
도 16은 도 3의 메모리 블록들 중 어느 하나의 다른 실시 예에 따른 단면사시도이다.
도 17은 도 16의 메모리 블록의 I-I' 선에 따른 단면도이다.
도 18은 도 16 및 도 17의 메모리 블록을 구성하는 메모리 셀들만 간략하게 보여주는 사시도이다.
도 19는 도 1의 불휘발성 메모리 부의 다른 실시 예를 보여주는 블록도이다.
도 20은 메모리 셀 어레이에 포함되는 메모리 셀들의 문턱 전압 산포를 보여준다.
도 21은 도 1의 호스트로부터 수신된 논리 어드레스 및 물리 어드레스 간의 매핑 관계를 예시적으로 보여주는 도면이다.
도 22는 도 21의 매핑 관계에 따라 배드 영역을 포함하는 제 1 메모리 블록에 데이터가 저장되는 과정를 보여주기 위한 도면이다.
도 23은 도 21의 매핑 관계에 따라, 배드 영역을 포함하는 제 1 메모리 블록에 데이터가 저장되는 과정의 다른 예를 보여주는 도면이다.
도 24는 논리 어드레스 및 물리 어드레스 간의 매핑 관계의 다른 예를 보여주는 도면이다.
도 25는 도 1의 불휘발성 메모리 장치의 응용 예를 보여주는 블록도이다.
도 26은 도 25를 참조하여 설명된 불휘발성 메모리 장치을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 호스트(Host)와 연결되는 불휘발성 메모리 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(1000)는 불휘발성 메모리 부(100) 및 컨트롤러(200)를 포함한다. 불휘발성 메모리 부(100)는 메모리 셀 어레이(110)를 포함한다. 불휘발성 메모리 장치(1000)는 메모리 셀 어레이(110)에 데이터를 저장하고, 메모리 셀 어레이(110)에 저장된 데이터를 호스트(Host)에 전송한다.
메모리 셀 어레이(110)는 기판 및 복수의 메모리 블록들을 포함한다(미도시). 복수의 메모리 블록들은 각각 복수의 서브 블록들을 포함한다. 각 서브 메모리 블록은 기판 상에 적층된 메모리 레이어(layer)들을 갖는다. 메모리 레이어는 기판과 평행한 방향으로 배치된 복수의 메모리 셀들을 포함한다. 이는 도 3 내지 도 7을 참조하여 더 상세히 설명된다.
컨트롤러(200)는 호스트(Host) 및 불휘발성 메모리 부(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(200)는 불휘발성 메모리 부(100)를 엑세스하도록 구성된다. 컨트롤러(200)는 하나의 채널(CH)을 통하여 불휘발성 메모리 부(100)와 통신한다. 예시적으로, 컨트롤러(200)는 채널(CH)을 통해 제어 신호(CTRL) 및 어드레스(ADDR)를 전송하고, 데이터(DATA)를 교환하고, 페일 신호(FS) 및 페일 어드레스(FAD)를 수신한다.
예를 들면, 컨트롤러(200)는 불휘발성 메모리 부(100)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 불휘발성 메모리 부(100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 제어 신호(CTRL)에 따라, 불휘발성 메모리 부(100)는 읽기, 프로그램 및 소거 동작을 수행할 것이다. 불휘발성 메모리 부(110)는 어드레스(ADDR)에 대응하는 영역에 데이터를 프로그램하거나, 어드레스(ADDR)에 대응하는 영역을 읽거나, 어드레스(ADDR)에 대응하는 영역을 소거할 것이다.
컨트롤러(200)는 플래시 변환 레이어(Flash Translation layer,FTL,210) 및 오류 정정 블록(220)을 포함한다. 플래시 변환 레이어(210)는 메모리 셀 어레이(110)의 배드 영역을 관리한다. 배드 영역이란, 신뢰성이 낮은 것으로 판별된 영역으로서, 배드 영역에 포함되는 메모리 셀들은 사용되지 않는다.
플래시 변환 레이어(210)는 어드레스 관리 회로(211) 및 어드레스 관리 레지스터(212)를 포함한다. 어드레스 관리 회로(211)는 호스트(Host)로부터 수신된 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환한다. 논리 어드레스와 물리 어드레스의 매핑 관계를 저장하는 매핑 테이블은 어드레스 관리 레지스터(212)에 저장된다.
컨트롤러(200)는 변환된 물리 어드레스에 기반하여 어드레스(ADDR)를 불휘발성 메모리 부(100)에 제공한다. 예시적으로, 논리 어드레스가 메모리 블록 단위의 물리 어드레스로 변환(이하, 블록 매핑이라 한다)되는 경우에, 컨트롤러(200)는 엑세스될 메모리 블록에 포함되는 페이지들의 어드레스(ADDR)를 순차적으로 불휘발성 메모리 부(100)에 제공할 것이다. 다른 예로서, 블록 매핑의 경우에 어드레스 관리 회로(211)는 물리 어드레스와 함께 오프 셋 정보를 제공한다. 오프 셋 정보란 엑세스될 메모리 블록 내의 첫 번째 페이지의 어드레스 또는 다른 특정한 페이지의 어드레스와, 엑세스될 페이지의 어드레스 간의 차이를 의미한다. 컨트롤러(200)는 오프 셋 정보에 따라 엑세스될 메모리 블록에 포함되는 페이지들의 어드레스(ADDR)를 순차적으로 제공할 것이다.
프로그램 및 읽기 동작 시에, 어드레스(ADDR)는 메모리 셀 어레이(110)에 포함되는 어느 하나의 페이지에 대응한다. 소거 동작 시에, 어드레스(ADDR)는 메모리 셀 어레이(110)에 포함되는 어느 하나의 메모리 블록에 대응한다. 즉, 프로그램 및 읽기 동작은 페이지 단위로 수행된다. 그리고 소거 동작은 메모리 블록 단위로 수행된다. 다른 예로서, 소거 동작은 서브 메모리 블록 단위로 수행될 수 있다.
논리 어드레스가 페이지 단위의 물리 어드레스로 변환(이하, 페이지 매핑이라 한다)되는 경우에, 컨트롤러(200)는 플래시 변환 레이어(210)에 의해 변환되는 물리 어드레스를 도 1에 도시된 어드레스(ADDR)로서 불휘발성 메모리 부(100)에 제공할 것이다.
본 발명의 실시 예에 따르면, 어드레스 관리 회로(211)는 메모리 블록 단위가 아닌, 메모리 레이어 단위 또는 서브 메모리 블록 단위로 배드 영역을 관리한다. 예시적으로, 소거 동작이 메모리 블록 단위로 수행되는지 또는 소거 동작이 서브 메모리 블록 단위로 수행되는지 관계없이, 어드레스 관리 회로(211)는 메모리 레이어 단위 또는 서브 메모리 블록 단위로 배드 영역을 관리한다.
어드레스 관리 회로(211)는 물리 어드레스를 제공함과 함께, 물리 어드레스를 어드레스 관리 레지스터(212)에 임시 저장한다. 배드 메모리 셀이 발생된 경우에, 어드레스 관리 회로(211)는 배드 메모리 셀을 포함하는 적어도 하나의 메모리 레이어를 배드 영역으로 판별한다. 판별된 배드 영역에 대한 정보(이하, 배드 영역 정보라 한다)는 어드레스 관리 레지스터(212)에 저장된다. 배드 메모리 셀의 발생은, 어드레스 관리 레지스터(212)에 저장된 물리 어드레스에 대응하는 영역에 대한 프로그램, 읽기 또는 소거 동작이 실패되었음을 의미한다.
프로그램 동작 시에, 불휘발성 메모리 부(100)는 프로그램이 실패하였음을 알리기 위한 페일 신호(FS)를 컨트롤러(200)에 전송할 수 있다. 페일 신호(FS)에 응답하여, 어드레스 관리 회로(211)는 임시 저장된 물리 어드레스를 참조하여 프로그램 실패된 페이지를 포함하는 메모리 레이어를 배드 영역으로 처리한다.
읽기 동작 시에, 오류 정정 블록(220)은 오류 정정 코드(Error Correcting Code, ECC)를 이용하여 불휘발성 메모리 부(100)로부터 읽어진 데이터 중 오류 비트를 검출하고, 정정하도록 구성된다.
각 읽기 동작 시에, 오류 정정 블록(220)은 제한된 개수의 오류 비트들만을 정정할 수 있다. 선택된 페이지에 제한된 개수를 초과한 오류 비트들이 존재하는 경우에, 오류 정정 블록(220)은 오류 비트들을 정정할 수 없다. 제한된 개수를 초과한 오류 비트들이 존재하는 경우에 오류 정정 블록(220)은 읽기 페일 신호(RF)를 발생한다.
읽기 페일 신호(RF)에 응답하여, 어드레스 관리 회로(211)는 선택된 페이지에 배드 메모리 셀들이 포함되어 있음을 감지할 것이다. 예시적으로, 어드레스 관리 회로(211)는 물리 어드레스와 논리 어드레스의 매핑 관계를 저장하는 매핑 테이블을 참조함으로써 선택된 페이지를 감지할 것이다. 어드레스 관리 회로(211)는 선택된 페이지가 포함되는 메모리 레이어를 배드 영역으로 처리할 수 있다.
예시적으로, 소거 동작 시에, 컨트롤러(200)는 불휘발성 메모리 부(100)로부터 소거 페일된 메모리 셀(배드 메모리 셀)을 포함하는 페이지의 어드레스를 알리기 위한 페일 어드레스(FAD)를 수신할 수 있다. 페일 어드레스(FAD)에 기반하여 어드레스 관리 회로(211)는 소거 페일된 페이지를 포함하는 메모리 레이어를 배드 영역으로 처리한다.
프로그램 및 읽기 동작 시에, 어드레스 관리 회로(211)는 어드레스 관리 레지스터(212)에 저장된 배드 영역 정보를 참조하여 논리 어드레스를 물리 어드레스로 변환할 것이다. 즉, 어드레스 관리 회로(211)는 논리 어드레스를 배드 영역이 아닌 정상(normal) 영역에 대응하는 물리 어드레스로 변환할 것이다.
예시적으로, 배드 영역 정보는 불휘발성 메모리 부(100)의 메모리 셀 어레이(110)에 저장될 것이다. 예시적으로, 배드 영역 정보가 업데이트 될 때마다, 불휘발성 메모리 부(100)의 메모리 셀 어레이(110)에 업데이트된 배드 영역 정보가 저장될 수 있다. 배드 영역 정보는 메모리 셀 어레이(110)의 미리 정해진 영역에 저장될 것이다. 예를 들면, 도 2에 도시된 메모리 어레이(110) 내의 제 1 메모리 블록(BLK1)의 일부 저장 영역에 배드 영역 정보가 저장될 것이다.
어드레스 관리 회로(211)는 메모리 셀 어레이(110)에 저장된 배드 영역 정보를 어드레스 관리 레지스터(212)에 로드하고, 배드 영역 정보를 관리할 수 있다. 예시적으로, 불휘발성 메모리 장치(1000)에 제공되는 전원이 차단될 때, 어드레스 관리 레지스터(212)에 저장된 배드 영역 정보는 불휘발성 메모리 부(100)에 저장될 수 있다. 예시적으로, 불휘발성 메모리 장치(1000)에 전원이 공급되기 시작할 때, 불휘발성 메모리 부(100)에 저장된 배드 영역 정보는 어드레스 관리 레지스터(212)에 로드될 수 있다.
예시적으로, 컨트롤러(200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함할 수 있다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 부(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 부(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 다른 예로서, 램(RAM)은 어드레스 관리 레지스터(212)로서 이용될 수 있다.
프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어한다. 예시적으로, 프로세싱 유닛은 어드레스 관리 회로(211)의 기능을 수행할 수 있다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 부(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
컨트롤러(200) 및 불휘발성 메모리 부(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 불휘발성 메모리 부(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(200) 및 불휘발성 메모리 부(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 불휘발성 메모리 장치(1000)가 반도체 드라이브(SSD)로 이용되는 경우, 불휘발성 메모리 장치(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 불휘발성 메모리 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 부(100) 또는 불휘발성 메모리 장치(1000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 부(100) 또는 불휘발성 메모리 장치(1000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDI2P), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 부(100)를 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 부(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140) 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 기판 상에서 적층된 복수의 메모리 레이어들을 포함한다. 복수의 메모리 레이어들은 기판과 수직한 방향을 따라 적층된다. 각 메모리 레이어는 기판 상에서 행 및 열 방향을 따라 배치된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 각각이 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 블록 어드레스에 따라, 적어도 하나의 메모리 블록이 선택된다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다. 예시적으로, 어드레스 디코더(120)는 선택된 워드 라인, 그리고 비 선택된 워드 라인들에 상이한 전압을 인가함으로써, 행 어드레스에 대응하는 라인을 선택할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL) 중 일부를 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 데이터 입출력 회로(140)로 출력한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로(130)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼 등을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 컨트롤러(200)로부터 수신된 제어 신호(CTRL)에 응답하여 불휘발성 메모리 부(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 컨트롤러(200)로부터 수신된 어드레스(ADDR)를 어드레스 디코더(120)에 제공한다.
예시적으로, 프로그램이 수행될 때, 증가형 스텝 펄스 프로그램(Increment Step Pulse Program, ISPP) 방법이 사용될 수 있다. 증가형 스텝 펄스 프로그램 시에, 단계적으로 상승하는 프로그램 전압들이 선택된 워드 라인에 인가된다. 각 프로그램 전압이 인가됨에 따라, 프로그램될 메모리 셀들의 문턱 전압 레벨은 상승할 것이다. 각 프로그램 전압이 인가된 후에, 소정의 프로그램 검증 전압을 이용한 검증 읽기 동작이 수행된다. 프로그램될 메모리 셀들이 소정의 프로그램 검증 전압에 도달하지 못한 경우에, 상승된 레벨을 가지는 프로그램 전압이 인가된다. 프로그램 전압이 인가되는 동작과 검증 읽기가 수행되는 동작이 반복됨으로써 증가형 스텝 펄스 프로그램이 수행될 것이다.
한편, 증가형 스텝 펄스의 형태의 전압들이 선택된 워드 라인에 인가되는 횟수는 제한된다. 제한된 횟수 동안에 소정의 프로그램 검증 전압에 도달하지 못한 메모리 셀(즉, 배드 메모리 셀)이 존재하는 경우에, 제어 로직(150)은 프로그램 페일을 알리기 위한 페일 신호(FS)를 발생할 것이다. 발생된 페일 신호(FS)는 컨트롤러(200)에 전송될 것이다.
예시적으로, 소거 동작은 증가형 스텝 펄스 소거(Increment Step Pulse Erase, ISPE) 방법이 사용될 수 있다. 증가형 스텝 펄스 소거 시에, 소거 전압들은 단계적으로 상승하면서 선택된 메모리 블록에 인가된다. 각 소거 전압이 인가된 후에, 소정의 소거 검증 전압을 이용한 검증 읽기 동작이 수행된다. 증가형 스텝 펄스 프로그램과 마찬가지로, 소거 전압이 인가되는 동작과 검증 읽기가 수행되는 동작은 반복될 것이다. 예시적으로, 제어 로직(150)은 소거되는(선택된) 메모리 블록의 페이지들을 순차적으로 읽도록 제어함으로써 검증 읽기를 수행할 것이다. 예시적으로, 검증 읽기 동작 시에 제어 로직(150)은 소거되는 메모리 블록의 페이지 어드레스들을 순차적으로 발생할 수 있다.
증가형 스텝 펄스 형태의 전압들이 선택된 메모리 블록에 인가되는 횟수는 제한된다. 제한된 횟수 동안에 소정의 소거 검증 전압에 도달하지 못한 메모리 셀(배드 메모리 셀)이 존재하는 경우에, 제어 로직(150)은 소거 페일이 발생된 페이지의 어드레스인 페일 어드레스(FAD)를 발생할 것이다.
예시적으로, 소거 동작은 선택된 메모리 블록에 소거 전압이 한번 인가될 수 있다. 소거 전압이 인가된 후에, 소정의 소거 검증 전압을 이용한 검증 읽기 동작이 수행될 것이다. 그리고, 소거 검증 전압에 도달하지 못한 메모리 셀이 존재하는 경우에, 제어 로직(150)은 소거 페일이 발생된 페이지의 어드레스를 페일 어드레스(FAD)로서 발생할 것이다.
도 3은 도 2의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 배치된 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 2에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 I-I'선에 따른 사시단면도를 예시적으로 보여준다. 도 5는 I-I'선에 따른 단면도를 예시적으로 보여준다.
기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 4 내지 도 6에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 반도체 기둥들(pillar, PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 반도체 기둥들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 복수의 반도체 기둥들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 반도체 기둥들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 반도체 기둥들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 반도체 기둥들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 도 4에서, 예시적으로, 정보 저장막들(116)의 두께는 절연 물질들(112, 112a) 사이의 거리보다 작을 수 있다. 복수의 반도체 기둥들(PL11, PL12, PL21, PL22)의 폭은 기판에 인접할수록 감소한다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부면에 제공된 정보 저장막과 하층의 절연 물질의 상부면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 반도체 기둥들(PL11, PL12, PL21, PL22)과 대향하는 측면에 제공되는 정보 저장막은 제거될 수 있다.
복수의 반도체 기둥들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 반도체 기둥들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLK1)의 반도체 기둥들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 반도체 기둥들(PL11, PL12)이 제 1 행의 반도체 기둥들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 반도체 기둥들(PL21, PL22)이 제 2 행의 반도체 기둥들로 정의된다. 즉, 행 방향은 제 1 방향을 의미한다. 비트 라인들(BL1, BL2)에 따라, 반도체 기둥들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 반도체 기둥들(PL11, PL21)이 제 1 열의 반도체 기둥들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 반도체 기둥들(PL12, PL22)이 제 2 열의 반도체 기둥들로 정의된다. 즉, 열 방향은 제 3 방향을 의미한다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
반도체 기둥들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 반도체 기둥들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다. 도 6에서, 복수의 셀 트랜지스터들 중 어느 하나(CT)가 표시된다. 셀 트랜지스터(CT)는 도 6을 참조하여 더 상세히 설명된다.
도 6은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 반도체 기둥(PL11)에 대응하는 복수의 셀 트랜지스터들(CT) 중 제 5 높이를 갖는 셀 트랜지스터가 도시되어 있다.
도 4 내지 도 6을 참조하면, 셀 트랜지스터는 제 5 도전 물질(CM5), 제 5 도전 물질(CM5)에 인접한 반도체 기둥(PL11)의 부분, 그리고 제 5 도전 물질(CM5)과 반도체 기둥(PL11) 사이에 제공되는 정보 저장막으로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 반도체 기둥(PL11, PL12, PL21, PL22)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 반도체 기둥들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 반도체 기둥들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 반도체 기둥들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
반도체 기둥들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 반도체 기둥들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들(CT)로 동작한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀로 사용될 수 있다.
메모리 블록(BLK1)은 복수의 서브 메모리 블록들을 포함한다. 각 서브 메모리 블록은 복수의 메모리 레이어들을 포함한다. 각 메모리 레이어는 같은 높이의 메모리 셀들로 구성된다. 제 2 높이 내지 제 7 높이들 중 각 높이에서 배치되는 메모리 셀들은 하나의 메모리 레이어를 구성한다. 즉, 각 메모리 레이어는 하나의 워드 라인을 공유하는 메모리 셀들로 구성된다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되고 복수의 반도체 기둥들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 반도체 기둥들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 또는 워드 라인(WL)으로 사용될 수 있다.
도 7은 메모리 블록(BLK1)의 등가 회로를 보여주는 회로도이다. 도 4 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 반도체 기둥들(PL11, PL21, PL12, PL22)에 각각 대응한다.
제 1 행 제 1 열의 반도체 기둥(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 반도체 기둥(PL12)은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 반도체 기둥(PL21)은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 반도체 기둥(PL22)은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다. 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 도전 물질들(CM8)에 대응한다. 즉, 반도체 기둥들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 2 내지 제 7 높이에 있어서, 각 높이의 셀 트랜지스터들은 하나의 메모리 레이어를 구성한다. 즉, 동일한 높이를 가지는 메모리 셀들은 하나의 메모리 레이어를 구성한다(도 9 참조). 각 메모리 레이어의 메모리 셀들은 워드 라인을 공유할 것이다. 예시적으로, 제 2 내지 제 7 높이의 셀 트랜지스터들은 각각 제 1 내지 제 6 메모리 레이어들을 구성한다.
예시적으로, 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
상술된 바와 같이, 선택된 메모리 블록의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)은 어드레스 디코더(120)에 연결된다. 어드레스 디코더(120)는 선택된 메모리 블록의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)을 선택한다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 즉, 동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들은 한 번에 프로그램된다. 또한, 동일한 스트링 선택 라인에 연결된 셀 스트링들 중 동일한 워드 라인에 연결된 메모리 셀들의 데이터는 한 번에 읽혀진다. 프로그램 및 읽기 동작 시에, 컨트롤러(200)로부터 불휘발성 메모리 부(100)에 전송된 어드레스(ADDR)는 특정한 페이지에 대응될 것이다.
소거 동작은 메모리 블록 단위로 수행된다. 하나의 메모리 블록에 포함되는 메모리 셀들의 데이터는 한번에 소거될 것이다. 소거 동작 시에, 컨트롤러(200)로부터 불휘발성 메모리 부(100)에 전송된 어드레스(ADDR)는 하나의 메모리 블록에 대응될 것이다.
비선택된 메모리 블록들의 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 그리고 접지 선택 라인(GSL)은 비선택된 메모리 블록들에 대응하는 블록 게이팅부의 패스 회로들에 의해 어드레스 디코더(120)와 전기적으로 분리된다. 비선택된 메모리 블록들에 대응하는 블록 게이팅부의 접지 회로들은 비선택된 메모리 블록들의 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)에 저전압, 예를 들어 접지 전압(VSS)을 공급한다. 따라서, 비선택된 메모리 블록들의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)이 턴 오프 되어, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)과 전기적으로 분리된다.
복수의 반도체 기둥들(PL11, PL12, PL21, PL22)의 폭은 기판(111)에 인접할수록 감소한다. 반도체 기둥(PL21)의 제 1 폭(P1,도 5 참조)은 제 5 높이에 대응한다. 제 1 폭(P1)보다 기판(111)에 인접한 제 2 폭(P2,도 5 참조)은 제 4 높이에 대응한다. 제 2 폭(P2)의 크기는 제 1 폭(P1)의 크기보다 작다.
기판(111)과 인접한 메모리 셀에 제공되는 채널의 면적은 기판(111)과 먼 메모리 셀에 제공되는 채널의 면적보다 작을 것이다. 메모리 셀에 제공되는 채널의 면적이 감소할수록, 프로그램 전압의 인가에 따라 F-N 터널링이 발생될 때의 워드 라인과 채널 사이에 흐르는 전류의 량은 증가할 것이다. 이는, 메모리 셀에 제공되는 채널의 면적이 감소할수록, 프로그램 전압의 인가에 따라 메모리 셀의 문턱 전압이 증가되는 속도가 증가함을 의미한다. 따라서, 메모리 셀에 제공되는 채널의 면적이 감소할수록 메모리 셀의 문턱 전압 레벨은 제어되기 어려울 것이다. 즉, 메모리 셀에 제공되는 채널의 면적이 감소할수록 그 메모리 셀에 저장된 데이터의 신뢰도는 감소할 수 있다.
본 발명의 실시 예에 따르면, 배드 메모리 셀이 감지된 경우에, 배드 메모리 셀을 포함하는 메모리 레이어는 배드 영역으로 처리된다. 그리고, 배드 메모리 셀을 포함하는 메모리 레이어와 기판(111) 사이에 배치되는 메모리 레이어들 중 적어도 하나는 배드 영역으로 처리된다.
제 5 높이의 메모리 셀들 중 적어도 하나의 메모리 셀은 배드 메모리 셀이라고 가정한다. 예시적으로, 제 4 높이의 메모리 셀들은 제 5 높이의 메모리 셀들과 함께 배드 영역으로 처리될 수 있다. 예시적으로, 제 2 내지 제 4 높이의 메모리 셀들은 제 5 높이의 메모리 셀들과 함께 배드 영역으로 처리될 수 있다.
도 4 내지 도 7에서, 메모리 블록(BLK1)은 제 1 내지 제 8 높이를 가지며, 2행 2열의 셀 스트링들을 포함하는 것으로 설명되었다. 그러나, 메모리 블록(BLK1)의 높이와 열 방향으로 배치되는 셀 스트링들의 수는 비례할 수 있다.
예시적으로, 메모리 블록(BLK1)이 제 1 내지 제 8 높이들을 가질 때, 메모리 블록(BLK1)은 제 1 내지 제 8 열들에 걸쳐 배치되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLK1)에 8 개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
메모리 블록(BLK1)이 제 1 내지 제 16 높이들을 가질때, 메모리 블록(BLK1)은 제 1 내지 제 16 열들에 걸쳐 배치되는 셀 스트링들을 포함할 수 있다. 이때, 메모리 블록(BLK1)에 16개의 스트링 선택 라인들 및 1개의 접지 선택 라인이 연결될 수 있다.
도 8은 도 1의 불휘발성 메모리 장치(1000)의 배드 영역 관리 방법을 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S110단계에서, 컨트롤러(200)는 어드레스(ADDR)를 전송함으로써 선택된 메모리 블록을 엑세스한다. 프로그램 및 읽기 동작 시에, 어드레스(ADDR)는 선택된 메모리 블록의 선택된 페이지에 대응할 것이다. 소거 동작 시에, 어드레스(ADDR)는 선택된 메모리 블록에 대응할 것이다.
S120단계에서, 컨트롤러(200)는 배드 메모리 셀이 감지되었는지 판별한다. 컨트롤러(200)는 페일 신호(FS) 및 페일 어드레스(FAD)에 따라 배드 메모리 셀이 감지되었는지 판별할 것이다. 배드 메모리 셀이 감지된 경우에 S130단계가 수행된다.
S130단계에서, 컨트롤러(200)는 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어를 배드 영역으로 처리한다. 이때, 배드 영역으로 처리된 메모리 레이어는 배드 메모리 셀을 포함할 것이다.
본 발명의 실시 예에 따르면, 엑세스된 메모리 블록 전체를 배드 영역으로 처리하지 않고, 엑세스된 메모리 블록의 일부가 배드 영역으로 처리된다. 따라서, 배드 영역으로 처리되는 메모리 셀들의 개수는 감소할 것이다.
제 1 및 제 2 메모리 셀들이 서로 다른 메모리 레이어에 포함된다고 가정한다. 메모리 레이어들 각각에 대응하는 반도체 기둥의 지름들은 서로 다르다. 따라서, 제 1 및 제 2 메모리 셀들 각각의 문턱 전압 및 신뢰도는 서로 다를 것이다. 이러한 경우에, 배드 메모리 셀을 포함하는 메모리 레이어보다 신뢰도가 높은 메모리 레이어들(배드 메모리 셀을 포함하는 메모리 레이어보다 기판(111)에서 먼 메모리 레이어들)는 배드 영역으로 처리되지 않는다. 결과적으로, 배드 영역으로 처리되지 않은 메모리 레이어들의 라이프 타임(life time)은 증가할 것이다.
도 9는 제 1 메모리 블록(BLK1)의 구성 요소 중 메모리 셀들만을 간략하게 보여주는 사시도이다. 도 4 내지 도 9를 참조하면, 제 1 메모리 블록(BLK1)은 제 1 내지 제 6 메모리 레이어들(L1~L6)을 포함한다. 제 1 내지 제 6 메모리 레이어들(L1~L6)은 제 2 방향(기판(111)과 교차하는 방향)으로 순차적으로 적층된다.
이하에서, 메모리 블록(BLK1)은 N개의 스트링 선택 라인들에 연결되고, M개의 비트 라인들에 연결되고, 그리고 1개의 접지 선택 라인에 연결되는 것으로 가정한다. 따라서, 제 3 방향으로 N개의 메모리 셀들이 배치된다. 제 1 방향으로 M개의 메모리 셀들이 배치된다.
제 1 내지 제 6 메모리 레이어들(L1~L6)은 각각 제 1 내지 제 6 워드 라인들(WL1~WL6)에 연결된다. 즉, 각 메모리 레이어에 포함된 메모리 셀들은 하나의 워드 라인을 공유한다.
제 1 메모리 셀(MC1)은 배드 메모리 셀이라고 가정한다. 예시적으로, 제 4 메모리 레이어(L4) 중 제 1 메모리 셀(MC1)을 포함하는 페이지에 대한 프로그램이 수행될 때, 불휘발성 메모리 부(100,도 1 참조)는 페일 신호(FS)를 발생할 수 있다. 컨트롤러(200,도 1 참조)는 페일 신호(FS)에 응답하여 제 4 메모리 레이어(L4)를 배드 영역으로 처리할 것이다. 예시적으로, 제 1 메모리 블록(BLK1)에 저장된 데이터를 소거할 때, 불휘발성 메모리 부(100)는 제 1 메모리 셀(MC1)을 포함하는 페이지에 대응하는 페일 어드레스(FAD)를 발생할 수 있다. 컨트롤러(200)는 페일 어드레스(FAD)에 응답하여 제 4 메모리 레이어(L4)를 배드 영역으로 처리할 것이다.
도 10은 도 1의 어드레스 관리 레지스터(212)에 저장된 배드 영역 정보를 예시적으로 보여주는 테이블이다. 도 10은 제 1 메모리 블록(BLK1)의 제 4 메모리 레이어(L4)에 포함된 페이지들이 배드 영역으로 처리된 후의 배드 영역 정보를 보여준다.
제 4 메모리 레이어(L4)에 포함된 페이지들은 사용되지 않을 것이다. 즉, 플래시 변환 레이어(210)는 제 1 메모리 블록(BLK1)의 제 4 메모리 레이어(L4)의 페이지들에 대응하는 물리 어드레스를 발생하지 않을 것이다. 그리고, 제 1 메모리 블록(BLK1)에서 제 4 메모리 레이어(L4)를 제외한 다른 메모리 레이어의 페이지들은 사용될 것이다.
도 11은 배드 영역 관리 방법의 다른 실시 예를 보여주는 순서도이다. 도 1 및 도 11을 참조하면, S210단계에서, 컨트롤러(200)는 어드레스(ADDR)를 전송함으로써 선택된 메모리 블록을 엑세스한다. S220단계에서, 컨트롤러(200)는 배드 메모리 셀이 감지되었는지 판별한다. 컨트롤러(200)는 페일 신호(FS) 및 페일 어드레스(FAD)에 따라 배드 메모리 셀이 감지되었는지 판별할 것이다. 배드 메모리 셀이 감지된 경우에 S230단계가 수행된다.
S230단계에서, 어드레스 관리 회로(211,도 1 참조)는 배드 메모리 셀을 포함하는 메모리 레이어와 기판(111, 도 4 및 도 5 참조) 사이에 다른 메모리 레이어가 존재하지 판별한다. 배드 메모리 셀을 포함하는 메모리 레이어와 기판(111) 사이에 적어도 하나의 메모리 레이어가 존재하는 경우에, S240단계가 수행된다. 배드 메모리 셀을 포함하는 메모리 레이어와 기판(111) 사이에 적어도 하나의 메모리 레이어도 존재하지 않는 경우에, S250단계가 수행된다.
S240단계에서, 어드레스 관리 회로(211)는 배드 메모리 셀을 포함하는 메모리 레이어와 기판(111) 사이에 배치되는 적어도 하나의 메모리 레이어를, 배드 메모리 셀을 포함하는 메모리 레이어와 함께 배드 영역으로 처리한다.
도 4 내지 도 7와 같이, 제 1 메모리 블록(BLK1)의 메모리 셀들에 채널을 제공하기 위해, 복수의 반도체 기둥들이 제공된다. 복수의 반도체 기둥들의 폭은 기판(111)에 인접할수록 감소한다. 동일한 반도체 기둥에 연결된 메모리 셀들 중 기판(111)과 인접한 메모리 셀에 제공되는 채널의 면적은 기판(111)과 먼 메모리 셀에 제공되는 채널의 면적보다 작을 것이다. 메모리 셀에 제공되는 채널의 면적이 감소할수록, 프로그램, 읽기, 및 소거 동작을 수행할 때의 신뢰도는 감소한다. 따라서, 기판(111)과 인접한 메모리 레이어에 저장된 데이터는 기판(111)과 먼 메모리 레이어에 저장된 데이터보다 확률적으로 신뢰성이 낮을 것이다. 본 발명의 실시 예에 따르면, 배드 메모리 셀을 포함하는 메모리 레이어와 기판(111) 사이에 배치되는 적어도 하나의 메모리 레이어는, 배드 메모리 셀을 포함하는 메모리 레이어와 함께 배드 영역으로 처리될 수 있다.
S250단계에서, 어드레스 관리 회로(211)는 배드 메모리 셀을 포함하는 메모리 레이어를 배드 영역으로 처리한다.
도 12는 제 3 및 제 4 메모리 레이어들(L3,L4)이 배드 영역으로 처리되는 경우에 제 1 메모리 블록(BLK1)을 보여준다. 도 12는 메모리 블록(BLK1)의 구성 요소 중 메모리 셀들만을 보여주는 개념적인 도면이다.
제 1 메모리 셀(MC1)은 배드 메모리 셀이라고 가정한다. 배드 메모리 셀이 감지된 경우에, 어드레스 관리 회로(211)는 제 1 메모리 셀(MC1)이 포함되는 제 4 메모리 레이어(L4), 그리고 제 4 메모리 레이어(L4)와 기판(111) 사이의 적어도 하나의 메모리 레이어(L3)를 배드 영역으로 처리할 수 있다.
도 13은 제 1 내지 제 4 메모리 레이어들(L1~L4)이 배드 영역으로 처리되는 경우에 제 1 메모리 블록(BLK1)을 보여준다. 어드레스 관리 회로(211)는 제 1 메모리 셀(MC1)이 포함되는 제 4 메모리 레이어(L4), 그리고 제 4 메모리 레이어(L4)와 기판(111) 사이의 모든 메모리 레이어들(L1~L3)을 배드 영역으로 처리할 수 있다.
도 14는 배드 메모리 셀을 포함하는 제 2 서브 메모리 블록(SBLK2)을 배드 영역으로 처리하는 경우에 제 1 메모리 블록(BLK1)을 보여준다.
복수의 메모리 레이어들(L1~L6)은 복수의 서브 메모리 블록들(SBLK1~SBLK3)로 구성될 수 있다. 즉, 각 서브 메모리 블록은 적어도 하나의 메모리 레이어를 포함할 것이다.
본 발명의 다른 실시 예에 따르면, 어드레스 관리 회로(211)는 서브 메모리 블록 단위로 배드 영역을 관리한다. 어드레스 관리 회로(211)는 배드 메모리 셀을 포함하는 서브 메모리 블록(SBLK2)을 배드 영역으로 취급할 수 있다.
도 15는 제 1 및 제 2 서브 메모리 블록(SBLK1,SBLK2)을 배드 영역으로 처리하는 경우에 제 1 메모리 블록(BLK1)을 보여준다.
본 발명의 실시 예에 따르면, 배드 메모리 셀을 포함하는 제 2 서브 메모리 블록(SBLK2)과 함께, 제 2 서브 메모리 블록(SBLK2)과 기판(111) 사이에 배치되는 적어도 하나의 서브 메모리 블록(SBLK1)이 배드 영역으로 처리될 수 있다. 또한, 배드 메모리 셀을 포함하는 제 2 서브 메모리 블록(SBLK2)과 함께, 제 2 서브 메모리 블록(SBLK2)과 기판(111) 사이에 배치되는 모든 서브 메모리 블록(BLK1)이 배드 영역으로 처리될 수 있다.
도 16은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예에 따른 단면사시도이다. 도 17은 도 16의 메모리 블록(BLK1)의 I-I' 선에 따른 단면도이다. 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLK1)과 비교하면, 메모리 블록(BLK1)에서 하나의 반도체 기둥(PL)은 제 1 서브 반도체 기둥(PLa) 및 제 2 서브 반도체 기둥(PLb)을 포함한다. 동일한 구성에 대한 중복되는 설명은 생략된다.
도 16 및 도 17을 참조하면, 기판(111) 상에 제 1 서브 반도체 기둥(PLa)이 제공된다. 예시적으로, 제 1 서브 반도체 기둥(PLa)의 채널막(114a)은 p 타입을 갖는 실리콘 물질을 포함한다. 예를 들면, 제 1 서브 반도체 기둥(PLa)의 채널막(114a)은 제 2 방향의 바디로 동작한다. 제 1 서브 반도체 기둥(PLa)의 내부 물질(115a)은 절연 물질로 구성된다.
제 1 서브 반도체 기둥(PLa) 상에 제 2 서브 반도체 기둥(PLb)이 제공된다. 예시적으로, 제 2 서브 반도체 기둥(PLb)의 채널막(114b)은 p 타입을 갖는 실리콘 물질을 포함한다. 예를 들면, 제 2 서브 반도체 기둥(PLb)의 채널막(114b)은 제 2 방향의 바디로 동작한다. 제 2 서브 반도체 기둥(PLb)의 내부 물질(115b)은 절연 물질로 구성된다. 제 1 서브 반도체 기둥(PLa)의 폭 및 제 2 서브 반도체 기둥(PLb)의 폭은 기판(111)에 인접할수록 감소한다.
제 1 서브 반도체 기둥(PLa)의 채널막(114a) 및 제 2 서브 반도체 기둥(PLb)의 채널막(114b)은 연결된다. 예를 들면, 제 1 서브 반도체 기둥(PLa)의 채널막(114a) 및 제 2 서브 반도체 기둥(PLb)의 채널막(114b)은 p 타입을 갖는 실리콘 패드(미도시)를 통해 연결될 것이다.
제 1 서브 반도체 기둥(PLa)은 제 1 내지 제 4 높이의 셀 트랜지스터들에 채널을 제공할 것이다. 제 2 서브 반도체 기둥(PLb)은 제 5 내지 제 8 높이의 셀 트랜지스터들에 채널을 제공할 것이다. 도 16 및 도 17을 참조하여 설명된 메모리 블록(BLK1)의 등가 회로는 도 7과 마찬가지로 구성된다. 제 2 내지 제 4 높이의 셀 트랜지스터들은, 각각 메모리 셀들로 동작한다. 그리고 제 5 내지 제 7 높이의 셀 트랜지스터들은 각각 메모리 셀들로 동작한다. 각 높이의 메모리 셀들은 하나의 워드 라인에 연결된다. 하나의 워드 라인에 연결된 메모리 셀들은 하나의 메모리 레이어를 구성한다.
이하에서, 메모리 블록(BLK1)은 N개의 스트링 선택 라인들에 연결되고, M개의 비트 라인들에 연결되는 것으로 가정한다. 따라서, 제 3 방향으로 N개의 메모리 셀들이 배치된다. 제 1 방향으로 M개의 메모리 셀들이 배치된다.
도 18은 도 16 및 도 17의 메모리 블록(BLK1)을 구성하는 메모리 셀들만 간략하게 보여주는 사시도이다. 도 18을 참조한 설명에서, 제 2 메모리 셀(MC2)은 배드 메모리 셀로 가정된다.
도 16 내지 도 18을 참조하면, 제 2 메모리 셀(MC2)은 제 6 메모리 레이어(L6)에 포함된다. 어드레스 관리 회로(211)는 제 6 메모리 레이어(L6)를 배드 영역으로 처리할 것이다. 그리고, 어드레스 관리 회로(211)는 제 6 메모리 레이어(L6)와 서브 반도체 기둥을 공유하는 적어도 하나의 다른 메모리 레이어를 배드 영역으로 처리할 것이다.
도 18에서, 제 2 메모리 셀(MC2)을 포함하는 제 6 메모리 레이어(L6)와 함께 제 2 서브 반도체 기둥(PLb)을 공유하는 제 4 및 제 5 메모리 레이어들(L4,L5)도 배드 영역으로 처리된다.
도 19는 도 1의 불휘발성 메모리 부(100)의 다른 실시 예(2000)를 보여주는 블록도이다. 도 19를 참조하면, 불휘발성 메모리 부(2000)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140) 및 제어 로직(2500)을 포함한다. 제어 로직(2500)을 제외하면, 불휘발성 메모리 부(2000)는 도 2을 참조하여 설명된 불휘발성 메모리 부(100)와 마찬가지로 구성된다. 중복되는 설명은 생략된다.
제어 로직(2500)은 배드 영역 관리 레지스터(2510)를 포함한다. 배드 영역 관리 레지스터(2510)는 배드 영역 정보를 포함한다. 프로그램, 읽기 및 소거 동작 시에, 제어 로직(2500)은 배드 영역 정보에 기반하여 배드 영역에 연결되는 워드 라인들에 특정한 전압이 인가되도록 어드레스 디코더(120)를 제어한다.
예시적으로, 제어 로직(2500)은 컨트롤러(200)로부터 수신된 어드레스(ADDR)를 임시 저장할 것이다. 그리고, 제어 로직(2500)은 프로그램 페일 또는 소거 페일이 발생될 때 임시 저장된 어드레스(ADDR)에 기반하여 배드 영역 관리 레지스터(2510)에 저장된 배드 영역 정보를 업데이트할 것이다. 예시적으로, 배드 영역 관리 레지스터(2510)에 저장된 배드 영역 정보가 컨트롤러(200)로부터 수신될 수 있다.
도 20은 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 문턱 전압 산포를 보여준다. 간략한 설명을 위해, 도 20에 메모리 셀 어레이(110)의 메모리 셀들 각각에 1 비트가 저장되는 경우의 문턱 전압 산포가 예시적으로 도시된다. 도 20에서, 가로 축은 문턱 전압을 나타낸다. 세로 축은 메모리 셀들의 개수를 나타낸다.
도 19 및 도 20을 참조하면, 정상적으로 데이터가 저장된 메모리 셀들은 소거 상태(E) 또는 프로그램 상태(P)에 대응하는 문턱 전압을 갖는다. 읽기 동작 시에, 비선택된 워드 라인들에 소거 상태(E) 및 프로그램 상태(P)에 대응하는 문턱 전압의 레벨보다 높은 제 1 전압(V1)이 인가될 것이다. 따라서, 비선택된 워드 라인들에 연결된 메모리 셀들은 턴 온 된다. 선택된 워드 라인에 제 2 전압(V2)이 인가될 것이다. 제 2 전압(V2)을 기준으로, 선택된 워드 라인에 연결된 메모리 셀이 소거 상태(E)인지 프로그램 상태(P)인지 판별됨으로써 선택된 페이지의 데이터가 읽혀질 것이다.
메모리 셀들 간의 간섭에 따라, 메모리 셀들 각각의 문턱 전압 레벨은 변동될 수 있다. 프로그램 상태(P)인 메모리 셀들의 문턱 전압은 제 1 상태(S1)에 대응하는 문턱 전압으로 변경될 수 있다.
제 1 상태(S1)인 메모리 셀들 중 일부는 제 1 전압(V1)의 레벨보다 낮은 문턱 전압 레벨을 가진다. 제 1 상태(S1)인 나머지 메모리 셀들은 제 1 전압(V1)의 레벨보다 높은 문턱 전압 레벨을 가진다. 제 1 전압(V1)의 레벨보다 높은 문턱 전압 레벨을 갖는 메모리 셀들에 연결된 워드 라인들이 선택되는 경우에, 읽혀진 데이터는 오류 비트를 포함할 것이다. 오류 비트는 오류 정정 블록(220)에 의해 검출되고, 정정될 것이다.
선택된 워드 라인의 메모리 셀들 중 제 1 전압(V1)보다 높은 문턱 전압을 가지는 메모리 셀들의 개수가 정정 가능한 오류 비트들의 개수보다 많을 때, 오류 정정 블록(220)은 읽기 페일 신호(RF)를 발생할 것이다. 선택된 워드 라인의 메모리 셀들을 포함하는 메모리 레이어들 또는 서브 메모리 블록들은 배드 영역으로 판별될 것이다. 또한, 판별된 배드 영역에 대한 정보는 배드 영역 관리 레지스터(2510)에 저장될 것이다. 판별된 배드 영역에 대한 정보는 플래시 변환 레이어(210)로부터 전송될 수 있다.
예시적으로, 증가형 스텝 펄스 프로그램에 따른 프로그램이 실패함에 따라, 제어 로직(2500)은 페일 신호(FS)를 발생함과 함께 선택된 페이지에 대한 정보를 배드 영역 관리 레지스터(2510)에 저장할 수 있다.
예시적으로, 증가형 스텝 펄스 소거에 따른 소거가 실패함에 따라, 제어 로직(2500)은 페일 어드레스(FAD)를 발생함과 함께, 페일 어드레스(FAD)를 배드 영역 관리 레지스터(2510)에 저장할 수 있다.
읽기 동작 시에, 제어 로직(2500)은 배드 영역 정보에 기반하여 배드 영역에 연결되는 워드 라인들에 제 3 전압(V3)이 인가되도록 어드레스 디코더(120)를 제어할 것이다. 즉, 비선택된 워드 라인들에 제 1 전압(V1)이 인가될 것이다. 선택된 워드 라인에 제 2 전압(V2)이 인가될 것이다. 그리고, 배드 영역에 연결되는 워드 라인들에 제 1 전압(V1)보다 높은 제 3 전압(V3)이 인가될 것이다.
마찬가지로, 프로그램 동작 시에, 제어 로직(2500)은 배드 영역에 연결되는 워드 라인들에 비선택된 워드 라인들에 인가되는 전압보다 높은 전압이 인가되도록 어드레스 디코더(120)를 제어할 수 있다.
마찬가지로, 소거 동작 시에, 제어 로직(2500)은 비선택된 메모리 셀들에 인가되는 소거 전압보다 높은 전압이 배드 영역의 메모리 셀들에 인가되도록 어드레스 디코더(120)를 제어할 수 있다.
다른 실시 예로서, 배드 영역을 포함하는 메모리 블록에 저장된 데이터를 소거하고, 배드 영역에 연결된 워드 라인들에 미리 정해진 전압(예를 들면, 제 2 전압)이 인가될 수 있다. 구체적으로, 컨트롤러(200)는 배드 영역을 포함하는 메모리 블록에 저장된 데이터가 다른 메모리 블록에 저장되도록 불휘발성 메모리 부(2000)를 제어할 것이다. 그리고, 컨트롤러(200)는 배드 영역을 포함하는 메모리 블록에 저장된 데이터가 소거되도록 불휘발성 메모리 부(2000)를 제어할 것이다. 데이터가 소거된 메모리 셀들은 소거 상태(E)에 대응한다.
프로그램, 읽기, 또는 소거 동작 시에, 제어 로직(2500)은 배드 영역 관리 레지스터(2510)에 저장된 배드 영역 정보를 참조함으로써 배드 영역에 연결된 워드 라인들을 구별할 것이다. 그리고, 제어 로직(2500)은 배드 영역에 포함된 메모리 셀들이 턴 온 되도록, 배드 영역에 연결되는 워드 라인들에 특정한 전압을 인가할 것이다(예를 들면, 제 2 전압).
또 다른 실시 예로서, 제어 로직(2500)은 배드 영역에 연결되는 워드 라인들에 비선택된 워드 라인들과 마찬가지로 제 1 전압(V1)이 인가되도록 어드레스 디코더(120)를 제어할 수 있다.
예시적으로, 프로그램 동작 시에, 프로그램 페일된 메모리 셀의 문턱 전압은 프로그램 상태(P)에 대응하는 문턱 전압보다 낮을 것이다. 또한, 소거 동작 시에, 소거 페일된 메모리 셀(배드 메모리 셀)의 문턱 전압은 프로그램 상태(P)에 대응하는 문턱 전압보다 낮을 것이다. 즉, 배드 메모리 셀들이 제 2 상태(S2)에 대응하는 문턱 전압을 갖는다고 가정한다. 이때, 읽기 동작 시에, 배드 영역에 연결되는 워드 라인들에 비 선택된 워드 라인들에 인가되는 제 1 전압(V1)이 인가되더라도, 배드 메모리 셀들은 턴 온 될 것이다. 따라서, 읽기 동작 시에 배드 영역에 연결된 워드 라인들의 전압들은 비선택된 워드 라인들에 인가되는 전압들과 동일하도록 제어될 수 있다.
제어 로직(2500)은 배드 영역을 고려하지 않고, 배드 영역에 연결된 워드 라인들을 정상 영역에 연결된 워드 라인들과 동일하게 취급할 수 있다. 이 경우, 배드 영역 정보를 저장하는 배드 영역 관리 레지스터(2510)는 요구되지 않을 것이다.
프로그램 동작 시에, 제어 로직(2500)은 배드 영역을 고려하지 않고, 배드 영역에 연결된 워드 라인들을 정상 영역에 연결된 워드 라인들과 동일하게 취급할 수 있다. 배드 영역에 연결된 워드 라인들에 인가되는 프로그램 전압은 비선택된 워드 라인들에 인가되는 프로그램 전압들과 동일할 것이다.
예시적으로, 소거 동작 시에, 제어 로직(2500)은 배드 영역을 고려하지 않고, 배드 영역에 연결된 워드 라인들을 정상 영역에 연결된 워드 라인들과 동일하게 취급할 수 있다. 배드 영역에 연결된 워드 라인들에 인가되는 소거 전압은 비선택된 워드 라인들에 인가되는 소거 전압들과 동일할 것이다.
도 21은 도 1의 호스트(Host)로부터 수신된 논리 어드레스(LA) 및 물리 어드레스(PA) 간의 매핑 관계를 예시적으로 보여주는 도면이다. 도 21을 참조하면, 컨트롤러(200)는 호스트(Host)로부터 논리 주소(LA)로서 제 0 내지 제 J 섹터(SEC0~SECj)를 수신한다. 도 21을 참조한 설명에서, 제 1 메모리 블록(BLK1)은 배드 영역으로 판별된 서브 메모리 블록을 포함한다고 가정한다.
본 발명의 실시 예에 따르면, 제 1 메모리 블록(BLK1)에 있어서, 어드레스 관리 회로(211)는 논리 어드레스(LA)를 변환하여 서브 메모리 블록 단위의 물리 어드레스(PA)를 발생(이하, 서브 블록 매핑이라 한다)할 수 있다. 이때, 어드레스 관리 회로(211)는 제 1 메모리 블록(BLK1) 중 배드 영역으로 판별된 서브 메모리 블록에 대응하는 물리 어드레스(PA)를 발생하지 않을 것이다. 그리고, 제 1 메모리 블록(BLK1) 중 배드 영역이 아닌 서브 메모리 블록들은 사용될 것이다.
배드 영역을 포함하지 않는 나머지 메모리 블록들(BLK2~BLKz)에 있어서, 어드레스 관리 회로(211)는 블록 매핑을 수행할 수 있다. 즉, 어드레스 관리 회로(211)는 배드 영역을 포함하는 메모리 블록이 선택될 때 물리 어드레스(PA)를 서브 메모리 블록 단위로 제공한다. 그리고, 어드레스 관리 회로(211)는 배드 영역을 비포함하는 메모리 블록이 선택될 때, 물리 어드레스(PA)를 메모리 블록 단위로 제공한다.
도 22는 도 21의 매핑 관계에 따라 배드 영역을 포함하는 제 1 메모리 블록(BLK1)에 데이터가 저장되는 과정를 보여주기 위한 도면이다. 도 22를 참조하면, 컨트롤러(200)는 호스트(Host)로부터 제 1 프로그램(①)을 위한 데이터 및 제 2 프로그램(②)을 위한 데이터를 순차적으로 수신한다고 가정한다. 그리고, 제 1 메모리 블록(BLK1)의 제 3 서브 메모리 블록(SBLK3)은 배드 영역이라고 가정한다.
도 1, 도 21 및 도 22를 참조하면, 제 1 프로그램(①)을 위한 데이터와 함께, 컨트롤러(200)는 호스트(Host)로부터 논리 어드레스(LA)를 수신할 것이다. 어드레스 관리 회로(211)는 논리 어드레스(LA)에 기반하여 제 1 메모리 블록(BLK1)의 서브 메모리 블록들(SBLK1, SBLK2, SBLK4 ~ SBLKq), 그리고 제 2 메모리 블록(BLK2)에 대응하는 물리 어드레스(PA)를 발생할 수 있다. 추가적으로, 어드레스 관리 회로(211)는 제 2 메모리 블록(BLK2) 중 프로그램 될 페이지들의 어드레스에 대한 정보인 오프 셋 정보를 더 발생할 수 있다. 물리 어드레스(PA)에 따라, 제 3 서브 메모리 블록(SBLK3)을 제외한 제 1 메모리 블록(BLK1), 그리고 제 2 메모리 블록(BLK2)에 프로그램이 수행될 것이다. 또한, 어드레스 관리 회로(211)는 논리 어드레스(LA), 물리 어드레스(PA), 그리고 논리 어드레스(LA) 및 물리 어드레스(PA)의 매핑 관계를 어드레스 관리 레지스터(212)에 저장할 것이다. 또한, 논리 어드레스(LA), 물리 어드레스(PA), 그리고 논리 어드레스(LA) 및 물리 어드레스(PA)의 매핑 관계는 불휘발성 메모리 부(110)에 저장될 것이다. 어드레스 관리 레지스터(212)에 물리 어드레스(PA)가 저장된 것은, 저장된 물리 어드레스(PA)에 대응하는 영역에 이미 데이터가 저장되었음을 의미할 것이다.
컨트롤러(200)는 제 2 프로그램(②)을 위한 데이터 및 논리 어드레스(LA)를 수신할 것이다. 어드레스 관리 회로(211)는 어드레스 관리 레지스터(212)에 저장된 물리 어드레스(PA)를 참조함으로써 제 1 메모리 블록(BLK1)의 서브 메모리 블록들, 그리고 제 2 메모리 블록(BLK2)에 대응하는 물리 어드레스(PA)를 발생하지 않을 것이다.
어드레스 관리 회로(211)는 논리 어드레스(LA)에 기반하여 제 3 메모리 블록(BLK3) 및 제 4 메모리 블록(BLK4)에 대응하는 물리 어드레스(PA)를 발생할 수 있다. 물리 어드레스(PA)에 따라, 제 3 메모리 블록(BLK3) 및 제 4 메모리 블록(BLK4)에 프로그램이 수행될 것이다. 도 22를 참조한 설명에 따르면, 데이터가 저장된 메모리 블록들 중 낭비되는 영역(wa)이 발생된다.
도 23은 도 21의 매핑 관계에 따라, 배드 영역을 포함하는 제 1 메모리 블록(BLK1)에 데이터가 저장되는 과정의 다른 예를 보여주는 도면이다. 도 23을 참조하면, 배드 영역을 포함하는 제 1 메모리 블록(BLK1)은 로그 메모리 블록으로 사용된다. 로그 메모리 블록은, 메모리 블록의 일부에만 데이터가 저장되는 경우에 그 메모리 블록을 지칭한다. 또는, 로그 메모리 블록은 제 1 메모리 블록의 데이터가 카피 백 동작에 따라 제 2 메모리 블록에 저장되는 경우에 제 1 메모리 블록을 지칭한다.
예를 들면, 하나의 메모리 블록에 저장될 수 있는 데이터 량보다 많고, 두 개의 메모리 블록에 저장될 수 있는 데이터 량보다 작은 데이터가 프로그램 된다고 가정한다. 이때, 제 2 메모리 블록(BLK2)의 모든 메모리 셀들에 프로그램이 수행되고, 제 1 메모리 블록(BLK1) 중 일부에 프로그램이 수행될 수 있다. 이때, 제 1 메모리 블록(BLK1)은 로그 메모리 블록이다.
호스트(Host)로부터, 제 1 프로그램(①)을 위한 데이터 및 제 2 프로그램(②)을 위한 데이터가 순차적으로 수신된다. 이때, 제 1 및 제 2 프로그램들(①,②)을 위한 데이터의 량은 각각 하나의 메모리 블록에 저장될 수 있는 데이터 량보다 많고, 두 개의 메모리 블록에 저장될 수 있는 데이터 량보다 작다고 가정한다.
본 발명의 실시 예에 따르면, 배드 영역을 포함하는 제 1 메모리 블록(BLK1)은 로그 메모리 블록으로 사용된다. 제 1 프로그램(①)을 위한 데이터는 제 2 메모리 블록(BLK2) 전체 및 제 1 메모리 블록(BLK1)의 제 1 서브 메모리 블록(SBLK1)에 저장될 수 있다. 제 2 프로그램(②)을 위한 데이터는 제 3 메모리 블록(BLK3) 전체 및 제 1 메모리 블록(BLK1)의 제 2 서브 메모리 블록(SBLK2)에 저장될 수 있다. 따라서, 데이터가 저장되는 메모리 블록들 중 낭비되는 영역(wa)은 감소될 수 있다.
도 24는 논리 어드레스(LA) 및 물리 어드레스(PA) 간의 매핑 관계의 다른 예를 보여주는 도면이다. 도 24를 참조한 설명에서, 제 1 메모리 블록(BLK1)은 배드 영역으로 판별된 메모리 레이어를 포함한다고 가정한다.
제 1 메모리 블록(BLK1)에 있어서, 어드레스 관리 회로(211)는 페이지 매핑을 수행할 수 있다. 이때, 어드레스 관리 회로(211)는 배드 영역으로 판별된 페이지에 대응하는 물리 어드레스(PA)를 발생하지 않을 것이다. 즉, 어드레스 관리 회로(211)는 배드 영역이 아닌 제 1 메모리 블록(BLK1)의 페이지들에 대응하는 물리 어드레스(PA)를 발생할 것이다. 배드 영역을 포함하지 않는 나머지 메모리 블록들(BLK2~BLKz)에 있어서, 어드레스 관리 회로(211)는 페이지 매핑, 서브 블록 매핑 또는 블록 매핑을 수행할 수 있다. 도 24는 나머지 메모리 블록들(BLK2~BLKz)에 있어서, 블록 매핑을 수행하는 경우의 논리 어드레스(LA) 및 물리 어드레스(PA) 간의 매핑 관계를 예시적으로 보여준다.
즉, 어드레스 관리 회로(211)는 배드 영역을 포함하는 메모리 블록이 선택될 때 물리 어드레스(PA)를 페이지 단위로 제공한다. 그리고, 어드레스 관리 회로(211)는 배드 영역을 비포함하는 메모리 블록이 선택될 때, 물리 어드레스(PA)를 메모리 블록 단위로 제공한다.
도 25는 도 1의 불휘발성 메모리 장치(1000)의 응용 예를 보여주는 블록도이다. 도 25을 참조하면, 불휘발성 메모리 장치(3000)는 불휘발성 메모리 부(3100) 및 컨트롤러(3200)를 포함한다. 불휘발성 메모리 부(3100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 불휘발성 메모리 부(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들은 각각 복수의 메모리 블록들을 포함할 것이다. 각 메모리 블록들은 기판(111) 상에 적층된 복수의 메모리 레이어들을 포함할 것이다. 각 메모리 레이어는 기판(111)과 평행한 방향으로 배치되는 복수의 메모리 셀들을 포함할 것이다.
컨트롤러(3200)는 도 1을 참조하여 설명된 컨트롤러(200)와 마찬가지로 동작할 것이다. 즉, 컨트롤러(3200)는 오류 정정 블록(220) 및 논리 어드레스를 변환하여 물리 어드레스를 제공하는 플래시 변환 레이어(210)를 포함할 것이다. 플래시 변환 레이어(210)는 메모리 레이어 단위 또는 서브 메모리 블록 단위로 불휘발성 메모리 칩들 각각의 배드 영역을 관리할 것이다. 플래시 변환 레이어(210)에 의해 제공된 물리 어드레스에 따라, 컨트롤러(3200)는 불휘발성 메모리 칩들에 각각 어드레스를 제공할 것이다.
도 25에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 불휘발성 메모리 장치(3000)는 변형될 수 있다.
도 26은 도 25를 참조하여 설명된 불휘발성 메모리 장치(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다. 도 26을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 불휘발성 메모리 장치(3000)를 포함한다.
불휘발성 메모리 장치(3000)는 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 불휘발성 메모리 장치(3000)에 저장된다.
도 26에서, 불휘발성 메모리 부(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 부(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100)에 의해 수행될 것이다. 또한, 중앙 처리 장치(4100)는 도 1을 참조하여 설명된 플래시 변환 레이어(210)를 포함할 것이다.
도 26에서, 도 25을 참조하여 설명된 불휘발성 메모리 장치(3000)가 제공되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(3000)은 도 1을 참조하여 설명된 불휘발성 메모리 장치(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(4000)은 도 1 및 도 25를 참조하여 설명된 불휘발성 메모리 장치들(1000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러(200)는 페일 신호(FS) 또는 페일 어드레스(FAD)를 수신함으로써 엑세스된 메모리 블록에서 배드 메모리 셀이 감지되는지 판별한다. 배드 메모리 셀이 감지된 경우에, 어드레스 관리 회로(211)는 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어가 배드 영역으로 처리되도록 어드레스 관리 레지스터(212)에 저장된 배드 영역 정보를 업데이트한다. 이때, 컨트롤러(200)는 업데이트된 배드 영역 정보를 불휘발성 메모리 부(100)에 저장할 것이다.
다른 실시 예로서, 배드 메모리 셀이 감지된 경우에, 어드레스 관리 회로(211)는 엑세스된 메모리 블록의 적어도 하나의 서브 메모리 블록이 배드 영역으로 처리되도록 어드레스 관리 레지스터(212)에 저장된 배드 영역 정보를 업데이트한다. 결과적으로, 메모리 블록 단위가 아닌 메모리 레이어 또는 서브 메모리 블록 단위로 배드 영역이 관리된다. 따라서, 배드 영역을 관리함에 따라 비사용되는 메모리 셀들의 개수는 감소할 것이다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 불휘발성 메모리 부
110: 메모리 셀 어레이
200: 컨트롤러
210: 플래시 변환 레이어
211: 어드레스 관리 회로
212: 어드레스 관리 레지스터
BLK1~BLKz: 제 1 내지 제 z 메모리 블록들
L1~L6: 제 1 내지 제 6 메모리 레이어들
SBLK1~SBLK3: 제 1 내지 제 3 서브 메모리 블록들

Claims (10)

  1. 기판 및 복수의 메모리 블록들을 포함하되, 상기 복수의 메모리 블록들은 각각 상기 기판 상에 적층된 메모리 레이어(layer)들을 갖는 불휘발성 메모리 장치의 배드 영역 관리 방법에 있어서,
    상기 복수의 메모리 블록들 중 하나에 엑세스하는 단계;
    엑세스된 메모리 블록에서 배드 메모리 셀이 감지되는지 판별하는 단계; 및
    상기 배드 메모리 셀이 감지된 경우에, 상기 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어를 배드 영역으로 처리하는 단계를 포함하되,
    상기 적어도 하나의 메모리 레이어는 상기 배드 메모리 셀을 포함하는 배드 영역 관리 방법.
  2. 제 1 항에 있어서,
    상기 배드 영역으로 처리하는 단계는
    상기 배드 메모리 셀을 포함하는 메모리 레이어와 상기 기판 사이에 배치된 메모리 레이어를 상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께 배드 영역으로 처리하는 단계를 포함하는 배드 영역 관리 방법.
  3. 제 1 항에 있어서,
    상기 배드 영역으로 처리하는 단계는
    상기 배드 메모리 셀을 포함하는 메모리 레이어와 상기 기판 사이에 배치된 모든 메모리 레이어들을 상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께 배드 영역으로 처리하는 단계를 포함하는 배드 영역 관리 방법.
  4. 제 1 항에 있어서,
    상기 각 메모리 블록은
    상기 각 메모리 블록에 포함된 메모리 레이어들을 관통하도록 형성되고, 상기 각 메모리 블록의 메모리 셀들에 채널들을 제공하기 위한 반도체 기둥을 포함하는 배드 영역 관리 방법.
  5. 제 4 항에 있어서,
    상기 배드 영역으로 처리하는 단계는
    상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께, 상기 배드 메모리 셀을 포함하는 메모리 레이어를 제외한 다른 메모리 레이어를 배드 영역으로 처리하는 단계를 포함하고,
    상기 반도체 기둥의 제 1 폭은 상기 반도체 기둥의 제 2 폭보다 크고,
    상기 제 1 폭은 상기 배드 메모리 셀을 포함하는 메모리 레이어에 대응하고, 상기 제 2 폭은 상기 다른 메모리 레이어에 대응하는 배드 영역 관리 방법.
  6. 제 1 항에 있어서,
    각 메모리 블록에 포함된 메모리 레이어들은 상기 기판 상에 적층된 복수의 서브 메모리 블록들로 구분되고,
    상기 배드 영역으로 처리하는 단계는
    상기 엑세스된 메모리 블록의 적어도 하나의 서브 메모리 블록을 배드 영역으로 처리하는 단계를 포함하고, 상기 적어도 하나의 서브 메모리 블록은 상기 배드 메모리 셀을 포함하는 배드 영역 관리 방법.
  7. 제 1 항에 있어서,
    상기 각 메모리 블록은 상기 각 메모리 블록에 포함된 메모리 레이어들을 관통하도록 형성되고, 상기 각 메모리 블록의 메모리 셀들에 채널들을 제공하기 위한 반도체 기둥을 포함하고,
    상기 반도체 기둥은 상기 기판과 교차하는 방향으로 배치된 제 1 및 제 2 서브 반도체 기둥들을 포함하고, 상기 제 1 서브 반도체 기둥은 상기 배드 메모리 셀을 포함하는 메모리 레이어를 관통하며,
    상기 배드 영역으로 처리하는 단계는
    상기 배드 메모리 셀을 포함하는 메모리 레이어와 함께 상기 제 1 서브 반도체 기둥에 의해 관통되는 적어도 하나의 다른 메모리 레이어를 배드 영역으로 처리하는 단계를 포함하는 배드 영역 관리 방법.
  8. 기판 및 복수의 메모리 블록들을 포함하고, 메모리 블록 단위로 엑세스가 수행되고, 상기 복수의 메모리 블록들은 각각 상기 기판 상에 적층된 메모리 레이어(layer)들을 갖는 불휘발성 메모리 부; 및
    상기 복수의 메모리 블록들 중 엑세스된 메모리 블록에서 배드 메모리 셀이 감지된 경우에, 상기 엑세스된 메모리 블록의 적어도 하나의 메모리 레이어를 배드 영역으로 관리하는 컨트롤러를 포함하되,
    상기 적어도 하나의 메모리 레이어는 상기 배드 메모리 셀을 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 컨트롤러는
    상기 배드 영역에 대한 정보인 배드 영역 정보를 저장하는 어드레스 관리 레지스터; 및
    상기 배드 메모리 셀을 포함하는 상기 적어도 하나의 메모리 레이어가 상기 배드 영역으로 관리되도록 상기 배드 영역 정보를 업데이트하는 어드레스 관리 회로를 포함하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 어드레스 관리 회로는 상기 배드 영역 정보를 참조하여 물리 어드레스를 제공하고,
    상기 불휘발성 메모리 부는 상기 물리 어드레스에 기반하여 엑세스되는 불휘발성 메모리 장치.
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