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KR101728067B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Publication number
KR101728067B1
KR101728067B1 KR1020100086580A KR20100086580A KR101728067B1 KR 101728067 B1 KR101728067 B1 KR 101728067B1 KR 1020100086580 A KR1020100086580 A KR 1020100086580A KR 20100086580 A KR20100086580 A KR 20100086580A KR 101728067 B1 KR101728067 B1 KR 101728067B1
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KR
South Korea
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semiconductor memory
chip
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memory chip
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KR1020100086580A
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강욱성
전영현
최주선
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삼성전자 주식회사
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Publication date
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Priority to DE102011052959.4A priority patent/DE102011052959B4/de
Priority to TW100131744A priority patent/TWI533318B/zh
Priority to CN201110261053.5A priority patent/CN102385911B/zh
Priority to JP2011192447A priority patent/JP6053268B2/ja
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Abstract

반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 적층되는 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩; 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩과 제1 입출력 방식으로 데이터를 송수신하고 상기 제1 입출력 방식에 따라 서로 다른 개수로 구비되는 복수개의 관통 전극들을 포함하는 내부 입출력부; 외부로부터 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩으로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및 상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩 중 적어도 하나 이상의 반도체 메모리 칩과 상기 관통 전극으로 연결되는 인터페이스 제어 회로를 구비하고, 상기 인터페이스 제어 회로는, 상기 제1 입출력 방식의 내부 입출력부 및 상기 제2 입출력 방식의 외부 입출력부 사이의 데이터 송수신을 인터페이스하는 입출력 인터페이스부를 구비한다.

Description

반도체 메모리 장치 {Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층 구조의 반도체 메모리 칩들에 대하여 효율적으로 제어할 수 있는 반도체 메모리 장치에 대한 것이다.
반도체 메모리 장치의 고집적화 및 고성능화가 지속적으로 요구됨에 따라, 적층 구조에 대한 중요성이 커지고 있다. 이와 함께, 적층 구조의 반도체 메모리 칩들에 대한 효율적인 제어가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 적층 구조의 반도체 메모리 칩들에 대하여 효율적으로 제어할 수 있는 반도체 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 적층되는 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩; 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩과, 제1 입출력 방식으로 데이터를 송수신 하는 내부 입출력부; 외부로부터 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩으로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및 상기 반도체 메모리 칩들, 상기 내부 입출력부, 및 상기 외부 입출력부 사이의 인터페이스를 제어하는 인터페이스 제어 회로를 구비한다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 제1 입출력 방식의 내부 입출력부 및 상기 제2 입출력 방식의 외부 입출력부 사이의 데이터 송수신을 인터페이스하는 입출력 인터페이스부를 구비할 수 있다.
바람직하게는, 상기 내부 입출력부는, 상기 제1 입출력 방식에 따라 서로 다른 개수로 구비되는 복수개의 관통 전극들을 포함할 수 있다.
이때, 상기 제1 입출력 방식 및 상기 제2 입출력 방식은, 서로 상이할 수 있다. 구체적으로, 상기 제1 입출력 방식은, 싱글-엔디드(single-ended) 입출력 방식일 수 있다. 또는, 상기 제1 입출력 방식은, 멀티-레벨(Multi-level) 입출력 방식일 수 있다. 또는, 상기 제1 입출력 방식은, 디퍼렌셜(differential) 입출력 방식일 수 있다.
바람직하게는, 상기 제1 입출력 방식과 상기 제2 입출력 방식은, 서로 동일할 수 있다. 이때, 상기 제1 입출력 방식 및 상기 제2 입출력 방식은 각각, 싱글-엔디드(single-ended) 입출력 방식일 수 있다. 또는, 상기 제1 입출력 방식 및 상기 제2 입출력 방식은 각각, 디퍼렌셜(differential) 입출력 방식일 수 있다.
바람직하게는, 상기 입출력 인터페이스부는, 상기 각 관통 전극으로부터 출력되는 데이터에 대한 버스트 길이(burst length)를 달리 설정할 수 있다. 또는, 상기 입출력 인터페이스부는, 상기 각 관통 전극으로부터 출력되는 데이터의 속도를 달리 설정할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 제어 신호에 응답하여, 상기 제1 반도체 메모리 칩에 대한 칩 어드레스를, 상기 제2 반도체 메모리 칩에 대한 칩 어드레스로 변환하는 어드레스 디스크램블러(address descrambler)를 구비할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 외부 입출력부를 통해 수신되는 외부 어드레스로부터 상기 칩 어드레스를 디코딩하여 상기 어드레스 디스크램블러로 전송하는 디코더를 더 구비할 수 있다. 이때, 상기 칩 어드레스는, 상기 외부 어드레스의 적어도 하나 이상의 최상위 비트로 나타내어 질 수 있다.
바람직하게는, 상기 어드레스 디스크램블러는, 변환한 상기 칩 어드레스를 상기 내부 입출력부를 통해 대응되는 반도체 메모리 칩으로 전송할 수 있다. 이때, 상기 내부 입출력부는, 상기 칩 선택 어드레스의 비트 수에 대응되는 개수로 구비되는 관통 전극들을 포함할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 반도체 메모리 칩들에 대한 액세스 회수를 카운팅하고, 카운팅된 값이 임의의 값 이상인 경우 상기 제어 신호를 생성하는 카운터를 더 구비할 수 있다. 이때, 상기 카운터는, 상기 카운팅된 값을 저장하는 저장 영역을 포함할 수 있다. 특히, 상기 카운터의 저장 영역은, 비휘발성 메모리, 퓨즈(Fuse) 및 안티-퓨즈(Anti-Fuse) 중 적어도 하나 이상으로 구비될 수 있다.
바람직하게는, 상기 카운터는, 상기 외부 입출력부를 통해 수신되는 카운팅 명령에 응답하여, 상기 칩 어드레스에 대한 액세스 회수를 카운팅할 수 있다. 또는, 상기 카운터는, 상기 외부 입출력부를 통해 수신되는 외부 어드레스로부터 상기 칩 어드레스에 대한 액세스 회수를 카운팅할 수 있다.
바람직하게는, 상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩은 각각, 적어도 둘 이상의 뱅크들을 구비하고, 상기 어드레스 디스크램블러는, 상기 반도체 메모리 칩들에 포함되는 복수개의 뱅크들 중 임의의 뱅크에 대한 뱅크 어드레스를, 다른 뱅크에 대한 뱅크 어드레스로 변환할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 외부 입출력부를 통해 수신되는 리프레시 명령에 응답하여, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩에 대한 리프레시(refresh)를 서로 다른 시각에 수행하는 리프레시 제어기를 구비할 수 있다.
바람직하게는, 상기 리프레시 제어기는, 상기 리프레시 명령에 응답하여 순차적으로 발생하는 복수개의 펄스들을 갖는 리프레시 신호, 및 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩 중 하나를 선택하는 칩 선택 신호를 생성하여, 상기 칩 선택 신호에 의해 선택된 반도체 메모리 칩을 상기 리프레시 신호의 대응되는 펄스의 구간 동안 활성화시킬 수 있다.
바람직하게는, 상기 리프레시 신호의 펄스들은, 동일한 주기로 생성될 수 있다. 또는, 상기 리프레시 신호의 펄스들은, 서로 다른 주기로 생성될 수 있다.
바람직하게는, 상기 칩 선택 신호는, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩의 적층된 순서에 대응되어 생성될 수 있다. 또는, 상기 칩 선택 신호는, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩의 적층된 순서에 무관하게 생성될 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 리프레시 명령에 응답하여, 상기 외부 입출력부로부터 수신되는 외부 어드레스 및 상기 리프레시 제어기로부터 수신되는 칩 선택 신호 중 상기 칩 선택 신호를 선택하여 상기 내부 입출력부로 전송하는 선택기를 더 구비할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 제1 입출력 방식의 내부 입출력부 및 상기 제2 입출력 방식의 외부 입출력부 사이의 데이터 송수신을 인터페이스하는 입출력 인터페이스부; 제어 신호에 응답하여, 상기 제1 반도체 메모리 칩에 대한 칩 어드레스를, 상기 제2 반도체 메모리 칩에 대한 칩 어드레스로 변환하는 어드레스 디스크램블러; 및 상기 외부 입출력부를 통해 수신되는 리프레시 명령에 응답하여, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩에 대한 리프레시(refresh)를 서로 다른 시각에 수행하는 리프레시 제어기 중 적어도 둘 이상을 구비할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩 중 하나의 반도체 메모리 칩에 구비될 수 있다. 또는, 상기 인터페이스 제어 회로는, 상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩과 별개로 구비되는 인터페이스 칩 또는 버퍼 칩에 포함될 수 잇다.
바람직하게는, 상기 반도체 메모리 칩들 중 적어도 하나는, 휘발성 메모리일 수 있다. 또는, 상기 반도체 메모리 칩들 중 적어도 하나는, 비휘발성 메모리일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 적층되는 복수개의 반도체 메모리 칩들; 상기 반도체 메모리 칩들과, 제1 입출력 방식으로 데이터를 송수신 하는 내부 입출력부; 외부로부터 상기 반도체 메모리 칩들에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 반도체 메모리 칩들로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및 상기 내부 입출력부 및 상기 외부 입출력부 사이의 인터페이스를 제어하는 인터페이스 제어 회로를 구비하고, 상기 내부 입출력부는, 상기 제1 입출력 방식에 따라 서로 다른 개수로 구비되는 복수개의 관통 전극들을 포함할 수 있다.
바람직하게는, 상기 인터페이스 제어 회로는, 상기 복수개의 반도체 메모리 칩들 중 하나의 반도체 메모리 칩에 구비될 수 있다. 이때, 상기 인터페이스 제어 회로를 구비하는 반도체 메모리 칩을 마스터 메모리 칩이라 할 때, 상기 인터페이스 제어 회로는, 하나의 마스터 메모리 칩에 구비될 수 있다. 또는 상기 인터페이스 제어 회로는, 복수개의 마스터 메모리 칩들에 구비될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 적층되는 복수개의 반도체 메모리 칩들; 상기 반도체 메모리 칩들과, 제1 입출력 방식으로 데이터를 송수신 하는 내부 입출력부; 외부로부터 상기 반도체 메모리 칩들에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 반도체 메모리 칩들로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및 상기 반도체 메모리 칩들, 상기 내부 입출력부, 및 상기 외부 입출력부 사이의 인터페이스를 제어하는 인터페이스 제어 회로를 구비하고, 상기 인터페이스 제어 회로는, 상기 반도체 메모리 칩들의 저장 영역 중 임의의 저장 영역에 대한 내부 어드레스를, 상기 반도체 메모리 칩들의 저장 영역 중 다른 저장 영역에 대한 내부 어드레스로 디스크램블링(descrambling)하는 어드레스 디스크램블러를 구비할 수 있다.
바람직하게는, 상기 내부 어드레스는, 상기 반도체 메모리 칩들 중 임의의 반도체 메모리 칩에 대한 칩 어드레스일 수 있다. 이때, 상기 어드레스 디스크램블러는, 상기 제어 신호에 응답하여, 홀수의 칩 어드레스와 짝수의 칩 어드레스를 상호 변환할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 적층되는 복수개의 반도체 메모리 칩들; 상기 반도체 메모리 칩들과, 제1 입출력 방식으로 데이터를 송수신 하는 내부 입출력부; 외부로부터 상기 반도체 메모리 칩들에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 반도체 메모리 칩들로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및 상기 반도체 메모리 칩들, 상기 내부 입출력부, 및 상기 외부 입출력부 사이의 인터페이스를 제어하는 인터페이스 제어 회로를 구비하고, 상기 인터페이스 제어 회로는, 상기 외부 입출력부를 통해 수신되는 리프레시 명령에 응답하여, 상기 반도체 메모리 칩들 중 적어도 둘 이상의 반도체 메모리 칩들에 대한 리프레시(refresh)를 서로 다른 시각에 수행하는 리프레시 제어기를 구비할 수 있다.
바람직하게는, 상기 리프레시 제어기는, 상기 리프레시 명령에 응답하여 순차적으로 발생하는 복수개의 펄스들을 갖는 리프레시 신호, 및 상기 복수개의 반도체 메모리 칩 중 하나를 선택하는 칩 선택 신호를 생성하여, 상기 칩 선택 신호에 의해 선택된 반도체 메모리 칩을 상기 리프레시 신호의 대응되는 펄스의 구간 동안 활성화시킬 수 있다.
바람직하게는, 상기 리프레시 신호의 펄스들은, 동일한 시간 간격으로 생성될 수 있다. 또는, 상기 리프레시 신호의 펄스들 중 적어도 둘 이상의 펄스들은, 서로 다른 시간 간격으로 생성될 수 있다.
바람직하게는, 상기 칩 선택 신호는, 상기 복수개의 반도체 메모리 칩들의 적층된 순서에 대응되어 생성될 수 있다. 또는, 상기 칩 선택 신호는, 상기 복수개의 반도체 메모리 칩들의 적층된 순서에 무관하게 생성될 수 있다.
바람직하게는, 상기 리프레시 신호의 펄스들은, 상기 반도체 메모리 칩들과 동일한 개수로 생성될 수 있다. 이때, 상기 칩 선택 신호는, 상기 반도체 메모리 칩들 모두에 대하여 생성될 수 있다. 또는, 상기 리프레시 신호의 펄스들은, 상기 반도체 메모리 칩들의 개수보다 작은 개수로 생성될 수 있다. 이때, 상기 칩 선택 신호는, 상기 반도체 메모리 칩들 중 적어도 둘 이상의 반도체 메모리 칩들에 대하여 동시에 생성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 모듈은 기판 상에 복수개의 반도체 메모리 장치들을 구비하고, 상기 반도체 메모리 장치들은 각각, 적층되는 복수개의 반도체 메모리 칩들; 상기 반도체 메모리 칩들과, 제1 입출력 방식으로 데이터를 송수신 하는 내부 입출력부; 외부로부터 상기 반도체 메모리 칩들에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 반도체 메모리 칩들로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및 상기 반도체 메모리 칩들, 상기 내부 입출력부, 및 상기 외부 입출력부 사이의 인터페이스를 제어하는 인터페이스 제어 회로를 구비하고, 상기 인터페이스 제어 회로는, 상기 제1 입출력 방식의 내부 입출력부 및 상기 제2 입출력 방식의 외부 입출력부 사이의 데이터 송수신을 인터페이스하는 입출력 인터페이스부; 제어 신호에 응답하여, 상기 반도체 메모리 칩들에 포함되는 임의의 저장 영역에 대한 내부 어드레스를, 상기 반도체 메모리 칩들에 포함되는 다른 저장 영역에 대한 내부 어드레스로 변환하는 어드레스 디스크램블러; 및 상기 외부 입출력부를 통해 수신되는 리프레시 명령에 응답하여, 상기 반도체 메모리 칩들 중 적어도 둘 이상의 반도체 메모리 칩들에 대한 리프레시(refresh)를 서로 다른 시각에 수행하는 리프레시 제어기 중 적어도 하나 이상을 구비한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 고대역폭(high-bandwidth)에 적합한 방식으로, 적층 구조의 반도체 메모리 칩들에 대한 최적화된 인터페이스의 조합을 제공할 수 있는 장점이 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는, 특정 반도체 메모리 칩에 대한 빈번한 액세스에 따른 열화를 방지할 수 있는 장점이 있다. 나아가, 본 발명의 실시예에 따른 반도체 메모리 장치는, 각 반도체 메모리 칩들 상호 간의 노이즈 커플링 현상을 방지할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 인터페이스 제어 회로가 구비되는 일 예를 도시한다.
도 3은 도 1의 인터페이스 제어 회로에 구비되는 입출력 인터페이스부를 나타내는 도면이다.
도 4는 도 1의 반도체 메모리 장치의 내부 입출력부의 제1 입출력 방식과 외부 입출력부의 제2 입출력 방식의 결합에 따라 요구되는 관통 전극에 대한 예를 나타내는 표이다.
도 5는 도 3의 입출력 인터페이스부의 일 예를 나타내는 도면이다.
도 6는 도 2의 반도체 메모리 칩들이 구비되는 예들을 도시하는 도면이다.
도 7 및 도 8은 도 2의 마스터 메모리 칩이 복수개로 구비되는 예들을 도시하는 도면이다.
도 9는 도 1의 인터페이스 제어 회로가 구비되는 다른 예를 도시한다.
도 10은 도 9의 반도체 메모리 칩들이 구비되는 예들을 도시하는 도면이다.
도 11은 도 9의 인터페이스 칩이 복수개로 구비되는 예를 도시하는 도면이다.
도 12 및 도 13은 도 9의 인터페이스 칩의 다양한 형태를 나타내는 도면이다.
도 14는 도 1의 인터페이스 제어 회로가 구비되는 또 다른 예를 도시한다.
도 15는 도 1의 인터페이스 제어 회로에 구비되는 어드레스 디스크램블러를 나타내는 도면이다.
도 16은 도 15의 어드레스 디스크램블러가 구비되는 일 예를 나타내는 도면이다.
도 17은 도 15의 어드레스 디스크램블러의 디스크램블링 방법의 일 예를 나타내는 도면이다.
도 18은 도 15의 어드레스 디스크램블러의 디스크램블링 방법의 다른 예를 나타내는 도면이다.
도 19 및 도 20은 각각, 도 15의 어드레스 디스크램블러로 전송되는 제어 신호가 생성되는 방법을 설명하기 위한 도면이다.
도 21은 도 15의 어드레스 디스크램블러를 구비하는 인터페이스 제어 회로의 일 예를 나타내는 도면이다.
도 22는 도 19의 수신되는 어드레스에 포함되는 칩 어드레스의 예들을 나타내는 도면이다.
도 23 및 도 24는 각각, 도 15의 어드레스 디스크램블러가 구비되는 다른 예를 나타내는 도면이다.
도 25는 각각의 반도체 메모리 칩이 복수개의 뱅크들로 구성되는 도 1의 반도체 메모리 장치에 대한 예들을 나타내는 도면이다.
도 26은 도 25의 반도체 메모리 장치에 대한 어드레스 디스크램블러를 나타내는 도면이다.
도 27은 도 26의 어드레스 디스크램블러의 디스크램블링 방법의 일 예를 나타내는 도면이다.
도 28은 도 26의 어드레스 디스크램블러를 구비하는 인터페이스 제어 회로의 일 예를 나타내는 도면이다.
도 29는 도 15의 어드레스 디스크램블러의 동작의 일 예를 설명하기 위한 도면이다.
도 30은 복수개로 구비되는 인터페이스 제어 회로들 각각에 포함되는 어드레스 디스크램블러들을 나타내는 도면이다.
도 31은 도 1의 인터페이스 제어 회로에 구비되는 리프레시 제어기를 나타내는 도면이다.
도 32는 도 31의 리프레시 제어기의 동작의 다양한 예들을 설명하기 위한 도면이다.
도 33는 도 31의 리프레시 제어기가 구비되는 반도체 메모리 장치의 일 예를 나타내는 도면이다.
도 34 내지 도 37은 각각, 도 33의 리프레시 제어기의 동작의 다양한 예들을 설명하기 위한 도면이다.
도 38은 도 31의 리프레시 제어기가 구비되는 반도체 메모리 장치의 다른 예를 나타내는 도면이다.
도 39는 도 38의 리프레시 제어기의 동작의 일 예를 설명하기 위한 도면이다.
도 40는 복수개로 구비되는 인터페이스 제어 회로들 각각에 포함되는 도 31의 리프레시 제어기들을 나타내는 도면이다.
도 41는 도 1의 인터페이스 제어 회로가 입출력 인터페이스부, 어드레스 디스크램블러 및 리프레시 제이기 중 적어도 둘 이상을 구비하는 예들을 도시한다.
도 42는 도 41의 (c)의 일 예를 더 자세히 나타내는 도면이다.
도 43은 도 1의 반도체 메모리 칩들의 다양한 종류를 나타내는 도면이다.
도 44는 도 1의 반도체 메모리 장치를 복수개로 구비하는 반도체 메모리 모듈을 개략적으로 나타내는 도면이다.
도 45 및 도 46은 각각, 도 44의 예들을 나타내는 도면이다.
도 47 내지 도 52는 본 발명의 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 개념적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 적층되는 복수개의 반도체 메모리 칩들(MCs)을 구비한다. 반도체 메모리 칩들(MCs)은 각각, 휘발성 메모리 칩 또는 비휘발성 메모리 칩일 수 있다.
복수개의 반도체 메모리 칩들(MCs)은 각각, 데이터(DTA)가 저장될 수 있는 저장 영역(ARY)을 구비한다. 도 1은 반도체 메모리 칩들(MCs) 각각이, 2개로 분리된 저장 영역(ARY)을 도시하고 있으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 칩들(MCs) 각각은, 하나의 저장 영역을 구비하거나 2개보다 많은 개수로 분리된 저장 영역을 구비할 수도 있다.
인터페이스 제어 회로(ICC)는 외부의 회로(예를 들어 메모리 컨트롤러(MCT)) 및 복수개의 반도체 메모리 칩들(MCs) 사이의 신호(SIG)에 대한 송수신을 제어한다. 구체적으로, 인터페이스 제어 회로(ICC)는 내부 입출력부(IIO)를 통해 복수개의 반도체 메모리 칩들(MCs)과의 신호(SIG)의 송수신을 제어하고, 외부 입출력부(OIO)를 통해 외부와의 신호(SIG)의 송수신을 제어한다.
도 1은 도시의 편의를 위해, 내부 입출력부(IIO) 및 외부 입출력부(OIO)를 각각 화살표로만 표시하고 있으나, 내부 입출력부(IIO)는 관통 전극들(TSV)이고, 외부 입출력부(OIO)는 데이터 버스일 수 있다. 외부 입출력부(OIO)은 특히, 외부의 메모리 컨트롤러(MCT)와 연결되는 시스템 데이터 버스일 수 있다. 이때, 내부 입출력부(IIO) 및 외부 입출력부(OIO)를 통하여 전송되는 신호(SIG)는 반도체 메모리 장치의 동작을 위한 어드레스(Addr), 데이터(DTA) 및 명령어(CMD) 등일 수 있다.
적층되어 구비되는 반도체 메모리 칩들(MCs), 내부 입출력부(IIO) 및 외부 입출력부(OIO) 사이의 인터페이스를 수행하는 인터페이스 제어 회로(ICC)는 다양한 형태로 구비될 수 있다. 이에 대하여 설명한다.
도 2는 도 1의 인터페이스 제어 회로가 구비되는 일 예를 도시한다.
도 2를 참조하면, 도 2의 반도체 메모리 장치(MD)는 인터페이스 제어 회로(ICC)가 복수개의 반도체 메모리 칩들 중 하나의 반도체 메모리 칩에 구비되는 예를 도시한다. 복수개의 반도체 메모리 칩들 중 인터페이스 제어 회로(ICC)를 포함하는 반도체 메모리 칩을 마스터 메모리 칩(MAS)이라 한다. 즉, 도 2의 반도체 메모리 장치(MD)의 복수개의 반도체 메모리 칩들은, 인터페이스 제어 회로(ICC)와 저장 영역(미도시)를 구비하는 마스터 메모리 칩(MAS), 및 인터페이스 제어 회로(ICC)를 구비하지 아니하는 슬레이브 메모리 칩들(SLAs)로 구성된다.
전술한 바와 같이, 내부 입출력부(IIO)는 인터페이스 제어 회로(ICC)와 각 슬레이브 메모리 칩들(SLAs)을 전기적으로 연결하는 관통 전극들(TSV)일 수 있다. 도 2는 반도체 메모리 칩들 각각을 전기적으로 연결시키는 관통 전극들(TSV)을 도시하기 위해, 반도체 메모리 칩들 각각, 서로 이격하여 위치하는 것으로 도시하였다. 이하의 도면들에서도 마찬가지이다. 다만, 이는 도시의 편의를 위한 것일 뿐, 본 발명의 실시예에 따른 반도체 메모리 장치는 이웃하는 반도체 메모리 칩과 접하여 구비될 수도 있다.
예들 들어, 본 발명의 실시예에 따른 관통 전극들(TSV)은 도 2에 도시되는 바와 같이, 하나의 반도체 메모리 칩(예를 들어, SLA2)과 인접하여 위치하는 반도체 메모리 칩(예를 들어, SLA1)이 접하여 구비된다. 다만, 두 개의 반도체 메모리 칩들(SLA1, SLA2) 사이에는 절연층(ISO)이 구비될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 관통 전극(TSV)과, 기판(미도시) 상의 전극과 연결되는 전극 패드(PAD)에 접촉하는 범프(BMP)를 구비할 수 있다. 범프(BMP)는 도 2에 도시되는 바와 같이, 두 개의 반도체 메모리 칩들과의 관계에서, 상층의 반도체 메모리 칩(예를 들어, SLA2)으로부터 하층의 반도체 메모리 칩(예를 들어, SLA1)을 향하는 face-down 방식으로 구비될 수 있다. 또한, 전극 패드(PAD) 및 범프(BMP)는, 두 개의 반도체 메모리 칩들과의 관계에서, 상층의 반도체 메모리 칩(예를 들어, SLA2)에 구비될 수 있다.
다만, 이에 한정되는 것은 아니고, 범프(BMP)는, 두 개의 반도체 메모리 칩들과의 관계에서, 하층의 반도체 메모리 칩(예를 들어, SLA1)으로부터 상층의 반도체 메모리 칩(예를 들어, SLA2)을 향하는 face-up 방식으로 구비될 수 있다. 또한, 전극 패드(PAD) 및 범프(BMP)는, 두 개의 반도체 메모리 칩들과의 관계에서, 하층의 반도체 메모리 칩(예를 들어, SLA2)에 구비될 수 있다.
나아가, 도 2에는 도시되지 아니하였으나, 반도체 메모리 칩들이 이격하여 위치하는 경우, 반도체 메모리 칩들은 인터포저(interposer, 미도시) 등에 의해 지지될 수도 있다.
계속해서 도 2를 참조하면, 인터페이스 제어 회로(ICC)가 마스터 메모리 칩(MAS)에 구비되므로, 인터페이스 제어 회로(ICC)와 마스터 메모리 칩(MAS)을 연결하는 내부 입출력부(IIO)는 내부 전선(미도시)으로 형성될 수 있다. 그리고, 내부 입출력부(IIO)로의 관통 전극들은 어드레스, 데이터 및 명령어 각각에 대하여 구비될 수 있다.
그런데, 고집적화 된 반도체 메모리 칩들을 구비하는 반도체 메모리 장치에서, 내부 입출력부(IIO)가 관통 전극들로 구비되는 경우, 고대역폭 요구를 충족시키기 위해 필요한 관통 전극들의 개수가 과다해질 수 있다. 또한, 고대역폭을 위해 관통 전극의 수가 과다하게 요구되는 경우, 칩 사이즈가 과도하게 증가될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 고대역폭(high-bandwidth)에 적합한 방식으로, 적층 구조의 반도체 메모리 칩들에 대한 최적화된 인터페이스를 제공한다. 이를 위해, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 내부 입출력부(IIO)의 입출력 방식과 외부 입출력부(OIO)의 입출력 방식을 다양하게 결합시킬 수 있다.
이하에서 더 자세히 설명한다.
도 3은 도 1의 인터페이스 제어 회로에 구비되는 입출력 인터페이스부를 나타내는 도면이다.
도 3을 참조하면, 도 1의 인터페이스 제어 회로(ICC)는 제1 입출력 방식으로 신호를 송수신하는 내부 입출력부(IIO)와 제2 입출력 방식으로 신호를 송수신하는 외부 입출력부(OIO) 사이의 인터페이스를 제공하는 입출력 인터페이스부(IU)를 구비한다. 이때, 도 3 의 입출력 인터페이스부(IU)는 도 4의 표와 같은 제1 입출력 방식(Type of IIO) 및 제2 입출력 방식(Type of OIO) 사이의 인터페이싱을 수행할 수 있다.
도 4는 도 1의 반도체 메모리 장치의 내부 입출력부의 제1 입출력 방식과 외부 입출력부의 제2 입출력 방식의 결합에 따라 요구되는 관통 전극에 대한 예를 나타내는 표이다.
도 3 및 도 4를 참조하면, 제1 입출력 방식은 본 발명의 실시예에 따른 메모리 장치(MD)의 내부 입출력부(IIO)에 구비되는 관통 전극들의 개수가, 반도체 메모리 장치(MD)에 요구되는 대역폭을 만족시키도록 설정된다. 마찬가지로, 본 발명의 실시예에 따른 외부 입출력부(OIO)는 디퍼렌셜(differential) 방식을 포함하여 다양한 형태의 입출력 방식으로 신호를 송수신할 수 있다. 다만, 이하에서는 본 발명의 실시예에 따른 메모리 장치(MD)가 높은 데이터 전송 레이트(rate)를 달성하기 위해, 외부 입출력부(OIO)는 디퍼렌셜 방식으로 구동되는 경우, 특히 x32의 디퍼렌셜 방식인 경우에 한하여 설명된다. 참고로, 본 발명의 실시예에 따른 메모리 장치(MD)의 외부 입출력부(OIO)가 싱글-엔디드 방식으로 신호를 송수신하는 경우, 이하에서 설명되는 각 조건에 따라 요구되는 관통 전극들과 동일한 개수의 관통 전극들이 요구된다. 다만, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 제2 입출력 방식이 싱글-엔디드 방식인 경우, 외부 입출력부(OIO)를 통해 신호를 수신하기 위해서는 제2 입출력 방식이 디퍼렌셜 방식인 경우보다 2배 많은 핀들(미도시)을 구비하여야 한다.
반면, 제1 입출력 방식은 도 4의 표에 도시된 바와 같이, 다양한 방식 중 하나를 가질 수 있다. 일 예로, 제1 입출력 방식은 싱글-엔디드(single-ended) 방식으로 내부 입출력부(IIO)를 통해 신호를 전송할 수 있다. 이때, 본 발명의 실시예에 따른 메모리 장치(MD)가 200MHz core cycle time에서 160 GB/sec의 대역폭을 요구하는 것으로 가정될 수 있다. 이하의 예에서도, 상기와 동일한 가정으로 기술된다.
이렇게, 제1 입출력 방식이 싱글-엔디드 방식이고 제2 입출력 방식이 디퍼렌셜 방식인 경우, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)에는 200 Mbps의 데이터 (전송) 레이트로 동작하는 6400개의 관통 전극들이 요구된다("Case 1"). 즉, 제1 입출력 방식이 싱글-엔디드 방식인 경우, 요구되는 관통 전극의 개수와 각 관통 전극의 데이터 레이트를 곱한 값이, 본 발명의 실시예에 따른 메모리 장치(MD)에 요구되는 대역폭을 만족시켜야 한다.
이때, 각 관통 전극의 데이터 레이트에 따라 동일한 대역폭에 대해서도 요구되는 관통 전극들의 개수가 달라진다. 예를 들어, 전술된 동일한 반도체 메모리 장치(MD)에서 각 관통 전극의 데이터 레이트를 2배 증가시키면(400 Mbps), 반도체 메모리 장치(MD)가 160 GB/sec의 대역폭을 갖기 위해 3200개의 관통 전극들이 요구된다("Case 2"). 각 관통 전극의 데이터 레이트는, 각 관통 전극을 통해 송수신되는 데이터(신호)의 버스트 길이(burst length)를 달리하여 조절할 수 있다. 즉, "Case 1"과 "Case 2"의 관계와 같이, 버스트 길이를 2배 증가시키면, 데이터 레이트도 2배 증가된다.
따라서, 버스트 길이를 4로 설정할 경우, 동일한 조건 하에서 본 발명의 실시예에 따른 메모리 장치(MD)에는 800 Mbps의 데이터 레이트로 동작하는 1600개의 관통 전극들이 요구된다("Case 3").
이렇듯, 제1 입출력 방식이 싱글-엔디드 방식이고 제2 입출력 방식이 디퍼렌셜 방식인 경우, 도 3의 입출력 인터페이스부(IU)는 도 5와 같이 구비될 수 있다.
도 5를 참조하면, 입출력 인터페이스부(IU)는 외부 입출력부(OIO)로부터 디퍼렌셜 방식으로 전송되고 X(X는 2이상의 정수)개의 비트들로 구현되는 외부 신호(SIG1)를 수신하여 병렬신호(SIG2)로 변환하는 디시리얼라이져(deserializer, DSER) 및 디시리얼라이져(DSER)를 통해 변환된 병렬신호(SIG2)를 각 관통 전극으로 전달하는 드라이버(TSVD)를 구비할 수 있다. 전술한 예와 같이, 외부 입출력부(OIO)로부터 디퍼렌셜 방식으로 전송되는 신호(SIG1)가 32 비트(X=32)인 경우, 디시리얼라이져(DSER)를 통해 변환된 병렬신호(SIG2)는 X*BL 비트를 갖는다.
입출력 인터페이스부(IU)는 또한, 내부 입출력부(IIO)로부터 싱글-엔디드 방식으로 전송되는 내부 신호(SIG3)를 수신하는 리시버(TSVR) 및 리시버(TSVR)로부터 전송된 내부 신호(SIG3)를 직렬신호(SIG4)로 변환하여 외부 입출력부(OIO)로 전송하는 시리얼라이져(serializer, SER)를 구비할 수 있다.
다시 도 4를 참조하여, 제1 입출력 방식이 멀티-레벨(multi-level) 방식인 경우의 예에 대해 설명한다. 멀티-레벨 방식, 특히 4 레벨의 멀티-레벨 방식으로 내부 입출력부(IIO)에서의 신호의 송수신이 수행되는 경우, 본 발명의 실시예에 따른 메모리 장치(MD)에는 400 Mbps의 데이터 레이트로 동작하는 3400개의 관통 전극들이 요구된다("Case 4"). 즉, 제1 입출력 방식이 멀티-레벨 방식인 경우, 요구되는 관통 전극의 개수와 각 관통 전극의 데이터 레이트를 곱한 값이, 본 발명의 실시예에 따른 메모리 장치(MD)에 요구되는 대역폭을 만족시켜야 한다.
다만, 멀티-레벨 방식의 경우에도 버스트 길이를 2로 설정할 경우, 본 발명의 실시예에 따른 메모리 장치(MD)에는 800 Mbps의 데이터 레이트로 동작하는 1600개의 관통 전극들이 요구된다("Case 5"). 마찬가지로, 버스트 길이를 4로 설정할 경우, 동일한 조건 하에서 본 발명의 실시예에 따른 메모리 장치(MD)에는 800 Mbps의 데이터 레이트로 동작하는 1600개의 관통 전극들이 요구된다("Case 6").
마지막으로, 내부 입출력부(IIO)가 디퍼렌셜 방식으로 구동되는 경우, 본 발명의 실시예에 따른 메모리 장치(MD)에는 200 Mbps의 데이터 레이트로 동작하는 12800개의 관통 전극들이 요구된다("Case 7"). 즉, 제1 입출력 방식이 디퍼렌셜 방식인 경우, 요구되는 관통 전극의 개수의 2배와 각 관통 전극의 데이터 레이트를 곱한 값이, 본 발명의 실시예에 따른 메모리 장치(MD)에 요구되는 대역폭을 만족시켜야 한다.
다만, 디퍼렌셜 방식의 내부 입출력부(IIO)가 구동되는 경우에도 버스트 길이를 2로 설정할 경우, 본 발명의 실시예에 따른 메모리 장치(MD)에는 400 Mbps의 데이터 레이트로 동작하는 6400개의 관통 전극들이 요구된다("Case 8"). 마찬가지로, 버스트 길이를 4로 설정할 경우, 동일한 조건 하에서 본 발명의 실시예에 따른 메모리 장치(MD)에는 800 Mbps의 데이터 레이트로 동작하는 3200개의 관통 전극들이 요구된다("Case 9").
이상에서는 본 발명의 실시예에 따른 메모리 장치에서의 다양한 내부 입출력부 및 외부 입출력부의 입출력 방식의 결합에 대하여 설명하였다. 이렇듯, 본 발명의 실시예에 따른 메모리 장치(MD)는 내부 입출력부 및 외부 입출력부의 입출력 방식을, 요구되는 관통 전극의 개수에 따라 달리 설정할 수 있다. 또한, 본 발명의 실시예에 따른 메모리 장치(MD)는 내부 입출력부 및 외부 입출력부의 입출력 방식을, 각 관통 전극의 데이터 레이트에 따라 달리 설정할 수 있다.
다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 장치(MD)의 입출력 인터페이스부(IU)는, 고대역으로 동작하는 적층된 반도체 메모리 칩들에 대한 최적화된 인터페이스를 제공하기 위해, 다양한 방식의 입출력 프로토콜에 대한 인터페이싱을 수행할 수도 있다.
다시 도 2를 참조하면, 도 2의 반도체 메모리 장치(MD)의 슬레이브 메모리 칩들(SLAs)은 다양한 개수로 구비될 수 있다.
예를 들어, 도 2의 반도체 메모리 장치(MD)는 도 6의 (a)에 도시되는 바와 같이, 하나의 마스터 메모리 칩(MAS)에 구비되는 인터페이스 제어 회로(ICC)를 통해 신호의 송수신이 제어되는 3개의 슬레이브 메모리 칩들(SLA1 ~ SLA3)을 구비할 수 있다. 또는, 도 6의 (b)에 도시되는 바와 같이, 7개의 슬레이브 메모리 칩들(SLA1 ~ SLA7)이 구비될 수 있다. 나아가, 도 6의 (c)에 도시되는 바와 같이, 15개의 슬레이브 메모리 칩들(SLA1 ~ SLA15)이 구비될 수 있다. 다만, 이에 한정되는 것은 아니고, 도 2의 반도체 메모리 장치(MD)의 슬레이브 메모리 칩들(SLAs)은 도 6에 도시되지 아니한 개수로 구비될 수도 있다.
이때, 각 마스터 메모리 칩(MAS)의 인터페이스 제어 회로(ICC)는 대응되는 슬레이브 메모리 칩들(SLAs)과 연결되는 관통 전극들(도 2의 TSV)을 통해, 슬레이브 메모리 칩들과의 신호 송수신을 수행할 수 있다.
도 6은 하나의 마스터 메모리 칩을 구비하는 예에 한하여 도시하고 있으나, 이에 한정되는 것은 아니다. 도 2의 반도체 메모리 장치(MD)는 복수개의 마스터 메모리 칩들을 구비할 수도 있다.
도 7 및 도 8은 복수개의 마스터 메모리 칩들을 구비하는 반도체 메모리 장치를 도시한다.
도 7을 참조하면, 반도체 메모리 장치(MD)는 제1 마스터 메모리 칩(MAS1)과 제2 마스터 메모리 칩(MAS2)의 2개의 마스터 메모리 칩들을 구비할 수 있다. 제1 마스터 메모리 칩(MAS1)는 자신(MAS1), 및 제1 내지 제3 슬레이브 메모리 칩들(SLA1, SLA2, SLA3)의 입출력을 제어하는 제1 인터페이스 제어 회로(ICC1)를 구비할 수 있다. 마찬가지로, 제2 마스터 메모리 칩(MAS2)은 자신(MAS2), 및 제4 내지 제6 슬레이브 메모리 칩들(SLA4, SLA5, SLA6)의 입출력을 제어하는 제2 인터페이스 제어 회로(ICC3)를 구비할 수 있다.
제2 마스터 메모리 칩(MAS2)은, 제1 인터페이스 제어 회로(ICC1)에 의해 데이터 입출력이 제어되는 슬레이브 메모리 칩들(SLA1 ~ SLA3) 중 제1 마스터 메모리 칩(MAS1)으로부터 가장 멀리 위치하는 제3 슬레이브 메모리 칩(SLA3)의 상부에 적층되어 구비될 수 있다. 이 경우, 제2 마스터 메모리 칩(MAS)은 기판(후술되는 도 8의 SUB) 상에 실장되는 제1 마스터 메모리 칩(MAS)과 전달 관통 전극(TRA)으로 연결되어, 외부 입출력부(OIO)을 통해 외부 회로(도 1의 MCT)와 신호를 송수신할 수 있다.
이때, 도 8에 도시되는 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 도 7과 다른 개수의 마스터 칩들((MAS1 ~ MAS4)을 구비할 수 있다. 또한, 도 8의 마스터 메모리 칩들(MAS1~MAS4) 각각에 구비되는 인터페이스 회로들(ICC1 ~ ICC4) 대응되는 슬레이브 메모리 칩(SLA1 ~ SLA4)의 개수가 도 7과 달리 구비될 수도 있다. 나아가, 도 8의 반도체 메모리 장치(MD)는, 마스터 칩들((MAS1 ~ MAS4)이 각각 기판(SUB) 상에 와이어 본딩(WB) 처리될 수도 있다.
이렇듯, 하나의 반도체 메모리 장치에 복수개의 마스터 메모리 칩들이 구비되는 경우, 마스터 메모리 칩들이 동시에 활성화되는 것을 방지하기 위해, 각 마스터 메모리 칩들은 식별자로 구분되어 임의의 시점에는 특정 식별자를 가진 마스터 메모리 칩만이 동작하도록 제어되어야 한다. 이러한 제어는 도 1의 메모리 컨트롤러(MCT) 등에 의해 수행될 수 있다.
이상에서는 도 2와 같이, 인터페이스 제어 회로(ICC)가 적층되는 복수개의 반도체 메모리 칩들 중 임의의 칩(마스터 메모리 칩)에 구비되는 경우에 대하여 설명하였다. 그런데, 전술한 바와 같이, 도 1의 인터페이스 제어 회로(ICC)는 다양한 형태로 구비될 수 있다.
예를 들어, 도 1의 인터페이스 제어 회로(ICC)는 도 9에 도시되는 바와 같이, 적층되는 반도체 메모리 칩들(MCs)과 별개로 구비되는, 인터페이스 칩(IC)에 형성될 수 있다. 인터페이스 칩(IC)은 기판(도 8의 SUB)에 실장되고, 반도체 메모리 칩들(MCs)과 복수개의 관통 전극들(TSV)을 통해 신호를 송수신할 수 있다.
도 9의 반도체 메모리 장치(MD)도 다양한 개수의 반도체 메모리 칩들을 구비할 수 있다. 예를 들어, 도 10의 (a)에 도시되는 바와 같이, 4개의 반도체 메모리 칩들(MC1 ~ MC4)을 구비하거나, 도 10의 (b)에 도시되는 바와 같이, 8개의 반도체 메모리 칩들(MC1 ~ MC8)을 구비할 수 있다. 또한 도 10의 (c)에 도시되는 바와 같이, 16개의 반도체 메모리 칩들(MC1 ~ MC16)을 구비할 수 있다. 다만, 이에 한정되는 것은 아니고, 도 8의 반도체 메모리 장치(MD)의 반도체 메모리 칩들은 도 9에 도시되지 아니한 개수로도 구비될 수 있다.
도 9는 하나의 인터페이스 칩을 구비하는 예에 한하여 도시하고 있으나, 이에 한정되는 것은 아니다. 도 9의 반도체 메모리 장치(MD)는 복수개의 인터페이스 칩들을 구비할 수도 있다. 도 11은 그 예로, 2개의 인터페이스 칩들(IC1, IC2)을 구비하는 반도체 메모리 장치(MD)를 도시한다.
도 11을 참조하면, 제2 인터페이스 칩(IC2)은, 제1 인터페이스 칩(IC1)에 의해 신호의 입출력이 제어되는 반도체 메모리 칩(MC2)의 상부에 적층되어 구비될 수도 있다. 이 경우, 제2 인터페이스 칩(IC2)은 기판 상에 실장되는 제1 인터페이스 칩(IC1)과 전달 관통 전극(TRA)으로 연결되어, 외부 입출력부(OIO)을 통해 외부 회로와 신호를 송수신할 수 있다.
다시 도 9를 참조하면, 도 9의 인터페이스 칩(IC)은 반도체 메모리 칩들(MCs)과 동일한 크기로 구비된다. 그러나, 인터페이스 칩(IC)은 반도체 메모리 칩들(MCs)과 달리 저장 영역(도 1의 ARY)을 포함하지 아니할 수 있다. 따라서, 본 발명의 실시예에 따른 인터페이스 칩(IC)은 12에 도시되는 바와 같이, 반도체 메모리 칩들(MCs)보다 작은 크기로도 구비될 수 있다. 이렇게 인터페이스 칩(IC)이 반도체 메모리 칩들(MCs)보다 작은 크기로 구비되더라도, 반도체 메모리 칩들(MCs)이 안정적으로 인터페이스 칩(IC) 위에 적층될 수 있어야 한다.
이를 위해, 도 13의 반도체 메모리 장치(MD)는 기판(SUB), 및 인터페이스 칩(IC)과 가장 근접하여 위치하는 제1 반도체 메모리 칩(MC1) 사이에 필러(filler, FL)를 채울 수 있다. 이때, 필러(filler, FL)는 폴리머 등과 같은 유기물질일 수 있다.
도 14는 도 1의 인터페이스 제어 회로가 버퍼 칩에 구비되는 예를 나타내는 도면이다.
도 14를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는, 적층되는 반도체 메모리 칩들(MCs)과 별개로 구비되고, 내부 입출력부(IIO) 및 외부 입출력부(OIO)을 통해 송수신되는 데이터를 버퍼링하는 버퍼 칩(BC)에, 도 1의 인터페이스 제어 회로(ICC)가 구비될 수 있다. 버퍼 칩(BC)에 인터페이스 제어 회로(ICC)를 구비되는 반도체 메모리 장치도 도 9 내지 도 13의 반도체 메모리 장치와 같이 다양한 형태로 구비될 수 있다. 이에 대한 더 자세한 설명은 생략한다.
이상에서 설명된 도 2 내지 도 14의 인터페이스 제어 회로는, 각각 제1 입출력 방식 및 제2 입출력 방식으로 신호를 송수신하는 내부 입출력부 및 외부 입출력부 사이의 인터페이싱을 제어한다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 장치의 인터페이스 제어 회로는, 적층되는 복수개의 반도체 칩들 중 특정 반도체 메모리 칩에 치중된 액세스에 따른 열화를 방지하거나, 적층되는 복수개의 반도체 칩들 사이에 생성될 수 있는 커플링 현상 또는 에러 등을 방지하기 위한 구조 및 기능을 가질 수 있다. 이하에서, 이에 대하여 더 자세히 설명한다.
도 15는 도 1의 인터페이스 제어 회로에 구비되는 어드레스 디스크램블러를 나타내는 도면이다.
도 1과 같이 적층된 복수개의 반도체 메모리 칩들(MCs)을 구비하는 경우, 특정 반도체 메모리 칩으로의 액세스가 다른 반도체 메모리 칩들로의 액세스보다 훨씬 자주 발생한다면, 해당 반도체 메모리 칩만의 열화가 야기될 수 있다. 일부의 반도체 메모리 칩만의 열화라 하더라도 이는 반도체 메모리 장치의 전체에 대한 신뢰도를 떨어뜨릴 수 있다. 따라서, 이러한 현상을 방지하기 위해, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는, 액세스가 요청되는 반도체 메모리 칩을 나타내는 칩 어드레스(MCaddr)를 모니터링하여, 특정 반도체 메모리 칩에 대한 액세스가 다른 반도체 메모리 칩들에 비해 상대적으로 빈번하게 발생하는 경우, 해당 반도체 메모리 칩에 대한 칩 어드레스(MCaddr)를, 다른 반도체 메모리 칩에 대한 칩 어드레스(MCaddr)로 디스크램블링(discrambling)하는 어드레스 디스크램블러(AD)를 구비할 수 있다.
이때, 적층된 복수개의 반도체 메모리 칩들(MCs)은 동일한 크기 및 구조의 저장 영역을 구비하는 것이 가정될 수 있다. 즉, 칩 어드레스가 변경되면, 액세스가 요청된 어드레스에 대하여, 다른 메모리 칩의 동일한 저장 영역이 액세스될 수 있다.
도 16은, 도 15의 어드레스 디스크램블러가 구비되는 일 예를 나타내는 도면이다.
도 16을 참조하면, 도 15의 어드레스 디스크램블러(AD)는 도 3과 같이, 마스터 메모리 칩(MAS)에 형성되는 인터페이스 제어 회로(ICC)에 구비될 수 있다. 칩 어드레스(MCaddr)는, 도 16의 복수개의 반도체 메모리 칩들 각각에 대하여 서로 다른 값을 갖는다. 예를 들어, 마스터 메모리 칩(MAS)에 대한 칩 어드레스(MCaddr)는 "1"일 수 있고, 제1 슬레이브 메모리 칩(SLA1)에 대한 칩 어드레스(MCaddr)는 "2"일 수 있다.
어드레스 디스크램블러(AD)는 제어 신호(XCON)에 응답하여, 상기와 같이 각 칩에 대하여 서로 다른 값을 갖는 칩 어드레스(MCaddr)를 디스크램블링하여, 변경된 칩 드레스(MCaddr')로 출력할 수 있다.
도 16 등에 도시되지는 아니하였으나, 인터페이스 제어 회로(ICC)는 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)에 의해 변경된 칩 어드레스(MCaddr')는 복수개의 관통 전극들(TSV) 중 하나인 칩 선택 관통 전극(CST)으로 전송될 수 있다. 다만, 인터페이스 제어 회로(ICC)를 포함하는 마스터 메모리 칩(MAS)에 대한 칩 어드레스의 전달은, 마스터 메모리 칩(MAS)의 내부 전선(미도시)를 통하여 수행될 수 있다. 도 16은 칩 선택 관통 전극(CST)이 복수개의 관통 전극들 중 가장 왼쪽에 위치하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다.
또한, 도 16은 칩 선택 관통 전극(CST)이 하나로 구비되는 것으로 한정하고 있으나, 이는 도시의 편의를 위함에 불과하다. 도 16은 칩 선택 관통 전극(CST)은, 칩 어드레스의 비트 수에 대응되는 개수로 구비될 수도 있다.
이상에서 설명된 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)는 다음의 도 17 및 도 18에서 설명되는 바와 같이, 다양한 형태로 칩 어드레스를 디스크램블링(discrambling)할 수 있다.
도 17은 도 15의 어드레스 디스크램블러의 디스크램블링 방법의 일 예를 나타내는 도면이다.
도 17의 (a)를 참조하면, 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)는 디스크램블링 동작을 수행하지 아니할 경우, 수신되는 칩 어드레스(MCaddr)와 동일한 값의 칩 어드레스(MCaddr')를 출력한다. 예를 들어, "1"의 값은 갖는 제1 메모리 칩에 대한 어드레스(MCaddr)가 수신되면, 어드레스 디스크램블러(AD)는 제1 메모리 칩에 대한 어드레스(MCaddr')를 "1"의 값으로 츨력한다.
반면, 도 17의 (b)를 참조하면, 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)는, 제어 신호(XCON)에 응답하여, 소정의 칩 어드레스(MCaddr)를 다른 칩 어드레스(MCaddr")로 디스크램블링하여 출력할 수 있다. 예를 들어, 제4 메모리 칩에 대한 칩 어드레스(MCaddr="4")를 제3 메모리 칩에 대한 칩 어드레스(MCaddr'="3")로 디스크램블링하고, 제3 메모리 칩에 대한 칩 어드레스(MCaddr="3")를 제4 메모리 칩에 대한 칩 어드레스(MCaddr'="4")로 디스크램블링할 수 있다. 또한, 제n-1 메모리 칩에 대한 어드레스(MCaddr="n-1")를 제n 메모리 칩에 대한 어드레스(MCaddr'="n")로 디스크램블링하고, 제n 메모리 칩에 대한 어드레스(MCaddr="n")를 제n-1 메모리 칩에 대한 어드레스(MCaddr'="n-1")로 디스크램블링할 수 있다.
즉, 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)는, 제어 신호(XCON)에 응답하여, 일부 이븐(even) 칩 어드레스를 대응되는 오드(odd) 칩 어드레스로 디스크램블링할 수 있다. 다만, 이에 한정되는 것은 아니다.
도 15의 어드레스 디스크램블러의 디스크램블링 방법의 다른 예를 나타내는 도 18과 같이, 제4 메모리 칩에 대한 어드레스(MCaddr="4")를 제2 메모리 칩에 대한 어드레스(MCaddr'="2")로 디스크램블링하고, 제2 메모리 칩에 대한 어드레스(MCaddr="2")를 제4 메모리 칩에 대한 어드레스(MCaddr'="4")로 디스크램블링(점선 표시)하는 등, 다양한 방법으로 칩 어드레스를 디스크램블링할 수 있다.
이와 같은 어드레스 디스크램블러의 디스크램블링은 제어 신호에 응답하여 수행된다. 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)를 제어하는 제어 신호(XCON)는 다음에서 설명되는 도 19 및 도 20 등과 같이, 인터페이스 제어 회로(ICC)에 구비되는 카운터(CT)에 의해 생성될 수 있다.
도 19에 도시되는 바와 같이, 반도체 메모리 장치(MD)의 외부에 위치하는 메모리 컨트롤러(MCT)가 특정 어드레스(Addr)를 반도체 메모리 장치(MD)로 전송하는 경우, 카운팅 명령(CMD_CU)을 인터페이스 제어 회로(ICC)의 카운터(CT)에 전송할 수 있다. 즉, 메모리 컨트롤러(MCT)는 전송하고자 하는 어드레스를 모니터링할 수 있다. 인터페이스 제어 회로(ICC)의 카운터(CT)는, 카운팅 명령(CMD_CU)이 임의의 회수 이상으로 수신되면, 제어 신호(XCON)를 생성하여 어드레스 디스크램블러(AD)로 전송할 수 있다.
또는, 도 20에 도시되는 바와 같이, 인터페이스 제어 회로(ICC)의 카운터(CT)로 어드레스(Addr)가 직접 수신될 수 있다. 이 경우, 인터페이스 제어 회로(ICC)의 카운터(CT)는 수신되는 어드레스를 모니터링하여, 임의의 어드레스에 대한 액세스가 임의의 회수 이상으로 수신되면, 제어 신호(XCON)를 생성하여 어드레스 디스크램블러(AD)로 전송할 수 있다.
이때, 제어 신호(XCON)는 디스크램블링 수행 여부와 함께, 디스크램블링 방식에 대한 정보도 포함할 수 있다. 예를 들어, 도 17의 (b) 및 도 18과 같은 디스크램블링 방식 중 어떠한 방식으로 디스크램블링을 수행할지에 대한 정보를 포함할 수도 있다.
전술된, 도 19 및 도 20의 카운터(CT)는, 본 발명의 실시예에 따른 반도체 메모리 장치로의 전원 공급이 중단되더라도 카운팅한 값을 유지할 수 있도록, 안티-퓨즈(Anti-Fuse), 이-퓨즈(E-fuse) 및 비휘발성 메모리 등의 저장 영역(STR)을 구비하고, 이에 카운팅 값을 저장할 수 있다.
다시 도 15를 참조하면, 어드레스 디스크램블러(AD)는 칩 어드레스를 수신하는 것으로 설명되었다. 다만, 어드레스 디스크램블러(AD)가 구비되는 인터페이스 제어 회로(ICC)는 도 21에 도시되는 바와 같이, 외부 입출력부(도 1의 OIO)을 통해 수신되는 외부 어드레스(Addr)를 디코딩하는 디코더(DE)를 더 구비할 수 있다. 디코더(DE)는 외부 어드레스(Addr)의 특정 비트(들)을 칩 어드레스(MCaddr)로 추출하여 어드레스 디스크램블러(AD)로 전송할 수 있다. 이때, 특정 비트(들)은 외부 어드레스(Addr[m:0], m은 자연수)의 최상위 비트(들)(Addr[m:m-i], i는 m 이하의 자연수)일 수 있다. 이에 대한 더 자세한 예는 후술된다.
전술한 바와 같이, 어드레스 디스크램블러(AD)로부터 출력되는 칩 어드레스(MCaddr')는 해당 어드레스에 대응되는 칩으로 전송될 수 있다. 마찬가지로, 인터페이스 제어 회로(ICC)는 외부 어드레스(Addr)에서 칩 어드레스(MCaddr)를 나타내는 비트(들)을 제외한 내부 어드레스(Addr')를 해당 어드레스에 대응되는 저장 영역으로 전송할 수 있다.
도 22는 도 19의 수신되는 어드레스에 포함되는 칩 어드레스의 예들을 나타내는 도면이다.
도 22의 (a)를 참조하면, 적층되는 4개의 반도체 메모리 칩들(MCs)에 대한 칩 어드레스(MCaddr)는 각각, 어드레스(Addr)의 최상위의 두 개의 비트들로 표현될 수 있다. 예를 들어, 제1 메모리 칩(MC1)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 2비트들(Addr[m:m-1])이 나타내는 "00"일 수 있고, 제2 메모리 칩(MC2)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 2비트들(Addr[m:m-1])이 나타내는 "01"일 수 있다. 마찬가지로, 제3 메모리 칩(MC3)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 2비트들(Addr[m:m-1])이 나타내는 "10"일 수 있고, 제4 메모리 칩(MC4)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 2비트들(Addr[m:m-1])이 나타내는 "11"일 수 있다.
도 22의 (b)을 참조하면, 적층되는 8개의 반도체 메모리 칩들(MCs)에 대한 칩 어드레스(MCaddr)는 각각, 어드레스(Addr)의 최상위의 3 비트들로 표현될 수 있다. 예를 들어, 제1 메모리 칩(MC1)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 3비트들(Addr[m:m-2])이 나타내는 "000"일 수 있고, 제2 메모리 칩(MC2)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 3비트들(Addr[m:m-2])이 나타내는 "001"일 수 있다. 그리고, 제3 메모리 칩(MC3)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 3비트들(Addr[m:m-2])이 나타내는 "010"일 수 있고, 제4 메모리 칩(MC4)에 대한 칩 어드레스(MCaddr)는 수신되는 어드레스(Addr)의 최상위 3비트들(Addr[m:m-2])이 나타내는 "011"일 수 있다. 마찬가지로, 제5 메모리 칩(MC3) 내지 제8 메모리 칩(MC8)에 대한 칩 어드레스(MCaddr)는 각각, 어드레스의 최상위 3비트들(Addr[m:m-2])이 나타내는 "100", "101", "110" 및 "111"일 수 있다.
도 23 및 도 24는 도 15의 어드레스 디스크램블러가 구비되는 다른 예들을 나타내는 도면이다.
도 23을 참조하면, 도 15의 어드레스 디스크램블러(AD)는 도 9와 같이, 인터페이스 칩(IC)에 형성되는 인터페이스 제어 회로(ICC)에 구비될 수 있다. 또한, 도 24를 참조하면, 도 15의 어드레스 디스크램블러(AD)는 도 14와 같이, 버퍼 칩(BC)에 형성되는 인터페이스 제어 회로(ICC)에 구비될 수 있다.
도 23의 인터페이스 칩(IC) 및 도 24의 버퍼 칩(BC)에 구비되는 어드레스 디스크램블러(AD)는, 도 16의 마스터 메모리 칩(MAS)에 구비되는 어드레스 디스크램블러(AD)와 동일한 구조 및 기능을 가질 수 있다. 다만, 마스터 메모리 칩(MAS)에 구비되는 경우와 달리, 인터페이스 칩(IC) 및 버퍼 칩(BC)에 어드레스 디스크램블러(AD)가 구비되는 경우, 모든 반도체 메모리 칩들에 대한 칩 어드레스(MCaddr)가 칩 선택 관통 전극(CST)으로 전송할 수 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치는, 칩들을 나타내는 칩 어드레스들을 디스크램블링하여, 적층되는 복수개의 반도체 메모리 칩들 중 일부의 메모리 칩으로의 액세스 집중 시에 발생되는, 메모리 장치의 불량을 방지할 수 있다. 나아가, 본 발명의 실시예에 따른 반도체 메모리 장치는 다음의 도 25 등에서 설명되는 바와 같이, 뱅크들을 나타내는 뱅크 어드레스들을 디스크램블링하여, 적층되는 복수개의 반도체 메모리 칩들의 뱅크들 중 일부의 뱅크로의 액세스 집중을 방지할 수 있다.
도 25는 각각의 반도체 메모리 칩이 복수개의 뱅크들로 구성되는 도 1의 반도체 메모리 장치에 대한 예들을 나타내는 도면이다.
도 25의 (a)를 참조하면, 적층되는 반도체 메모리 칩들(MC1, MC2, MC3, …, MCn)은 각각, 2개의 뱅크들을 구비한다. 예를 들어, 제1 메모리 칩(MC1)은 제1 뱅크(BK1) 및 제2 뱅크(BK2)로 구비되고, 제2 메모리 칩(MC2)은 제3 뱅크(BK3) 및 제4 뱅크(BK4)로 구비될 수 있다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 도 25의 (b)와 같이, 각 반도체 메모리 칩마다 4개의 뱅크들을 구비하거나 그 이상의 뱅크들을 구비할 수도 있다. 다만, 이하에서는 설명의 편의를 위해, 각 반도체 메모리 칩마다 2개의 뱅크들을 구비하는 예에 한하여 설명한다.
도 26은 도 25의 반도체 메모리 장치에 대한 어드레스 디스크램블러를 나타내는 도면이다.
도 25 및 도 26을 참조하면, 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)는 칩 어드레스(MCaddr) 및/또는 뱅크 어드레스(BAaddr)에 대한 디스크램블링을 수행할 수 있다. 즉, 도 26의 어드레스 디스크램블러(AD)는 특정 뱅크에 대한 액세스가 다른 뱅크들에 대비하여 빈번히 발생할 경우 해당 뱅크의 열화를 방지하기 위해, 뱅크 어드레스(BAaddr)에 대하여도 도 전술된 디스크램블링 동작을 수행할 수 있다.
예를 들어, 디스크램블링 동작을 수행하지 아니할 경우 도 27의 (a)와 같은 상태를 갖는 도 25의 어드레스 디스크램블러(AD)는, 제어 신호(XCON)에 응답하여 도 27의 (b)에 도시된 바와 같이 디스크램블링을 수행할 수 있다. 즉, 제3 뱅크에 대한 뱅크 어드레스(BAaddr="3")를 제2 뱅크에 대한 뱅크 어드레스(BAaddr'="2")로 디스크램블링하고, 제2 뱅크에 대한 뱅크 어드레스(BAaddr="2")를 제3 뱅크에 대한 뱅크 어드레스(BAaddr'="3")로 디스크램블링할 수 있다.
이렇게, 본 발명의 실시예에 따른 어드레스 디스크램블러(AD)는 칩 어드레스(MCaddr) 및/또는 뱅크 어드레스(BAaddr)에 대한 디스크램블링을 수행하는 경우, 도 21의 디코더(DE)는 도 28에 도시되는 바와 같이, 외부 입출력부(도 1의 OIO)을 통해 수신되는 외부 어드레스(Addr)를 디코딩하여 칩 어드레스(MCaddr) 및/또는 뱅크 어드레스(BAaddr) 추출하고, 이를 도 26의 어드레스 디스크램블러(AD)로 전송할 수 있다.
나아가 본 발명의 실시예에 따른 반도체 메모리 장치의 어드레스 디스크램블러는 전술된 칩 어드레스 및/또는 뱅크 어드레스에 한정되지 아니하고, 도 29에 도시되는 바와 같이, 적층되는 복수개의 반도체 메모리 칩들의 저장 영역 중 제1 저장 영역(A)에 대한 어드레스를, 다른 저장 영역(B)에 대한 어드레스로 디스크램블링할 수 있다. 이때, 제1 저장 영역(A) 및 제2 저장 영역(B)은 서로 같은 반도체 메모리 칩에 위치하거나(도 29의 (a)), 서로 다른 반도체 메모리 칩에 위치할 수 있다(도 29의 (b)).
도 30은 도 7 및 도 10 등과 같이, 복수개로 구비되는 인터페이스 제어 회로들 각각에 포함되는 어드레스 디스크램블러를 나타내는 도면이다.
도 30을 참조하면, 어드레스 디스크램블러들(AD1, AD2)은 각각, 대응되는 인터페이스 제어 회로(ICC1, ICC2)에 구비될 수 있다. 즉, 외부로부터 어드레스(Addr)가 수신되면, 제1 인터페이스 제어 회로(ICC1)에 의해 인터페이싱이 제어되는 반도체 메모리 장치들에 대한 어드레스는 제1 어드레스 디스크램블러(AD1)에 의해 디스크램블링 될 수 있다. 마찬가지로, 제2 인터페이스 제어 회로(ICC2)에 의해 인터페이싱이 제어되는 반도체 메모리 장치들에 대한 어드레스는 제2 어드레스 디스크램블러(AD2)에 의해 디스크램블링 될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 어드레스 디스크램블러는, 수신되는 어드레스를 디스크램블링함으로써, 적층되는 복수개의 반도체 메모리 칩 중 특정 반도체 메모리 칩으로의 액세스 집중 등에 따른 열화를 방지할 수 있다.
도 31은 도 1의 인터페이스 제어 회로에 구비되는 리프레시 제어기를 나타내는 도면이다.
도 1의 반도체 메모리 칩들(MCs)이 디램(DRAM)일 경우, 디램인 반도체 메모리 칩들에 대한 주기적으로 리프레시(refresh)가 수행되어야 한다. 그런데, 적층된 복수개의 반도체 메모리 칩들(MCs)에 대하여 동시에 리프레시가 수행되면, 노이즈가 발생할 수 있다. 도 1의 인터페이스 제어 회로(ICC)는 리프레시 명령(CMD_Refr)에 응답하여, 복수개의 반도체 메모리 칩들(MCs)을 시간차를 두어 리프레시를 수행하는, 도 31의 리프레시 제어기(RC)를 구비할 수 있다.
본 발명의 실시예에 따른 리프레시 제어기(RC)는 도 32에 도시되는 바와 같이, 리프레시 명령(CMD_Refr)이 수신되면, 순차적으로 발생하는 펄스들로 이루어지는 리프레시 신호(XRefr), 및 해당 리프레시 신호(XRefr)의 대응되는 펄스의 구간(해당 펄스의 라이징 에지(edge)부터 다음 펄스의 라이징 에지까지의 구간, 즉 Tref1, Tref2, …, Tref2i +1) 동안, 특정 반도체 메모리 칩(MCa, MCb, …, MCc, a, b 및 c는 각각 n(n은 구비되는 반도체 메모리 칩의 개수) 이하의 임의의 자연수)을 활성화하는 칩 선택 신호(CSEL)를 생성한다.
이하에서는 본 발명의 실시예에 따른 리프레시 제어기(RC)에 대하여 구체적인 예를 들어, 더 자세히 설명한다.
본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 도 33에 도시되는 바와 같이, 인터페이스 제어 회로(ICC)를 포함하는 1개의 마스터 메모리 칩(MAS)과 3개의 슬레이브 메모리 칩들(SLA1 ~ SLA3)을 구비할 수 있다. 이때, 리프레시 제어기(RC)는 전술한 바와 같이, 리프레시 명령(CMD_Refr)이 수신되면, 순차적으로 생성되는 펄스들로 이루어진 리프레시 신호(XRefr), 및 해당 리프레시 신호(XRefr)의 대응되는 펄스의 구간 동안, 대응되는 반도체 메모리 칩을 활성화하는 칩 선택 신호(CSEL)를 생성한다.
이때, 리프레시 신호(XRefr)는 명령어를 전송하는 명령어 관통 전극(CMT)으로 전송되고, 칩 선택 신호(CSEL)는 선택기(MUX)를 거쳐 칩 어드레스(MCaddr)가 전송되는 칩 선택 관통 전극(CST)으로 전송된다. 다만, 도 33과 같이, 인터페이스 제어 회로(ICC)가 마스터 메모리 칩(MAS)에 구비되는 경우, 마스터 메모리 칩(MAS)에 대한 칩 선택 신호(CSEL) 값의 전달은 전술된 바와 같이, 내부 전선에 의할 수 있다.
인터페이스 제어 회로(ICC)에 구비되는 선택기(MUX)는 리프레시가 수행되는 때에는, 리프레시 제어기(RC)로부터 칩 선택 신호(CSEL)를 수신하여, 칩 선택 신호(CSEL)를 칩 선택 관통 전극(CST)으로 전송한다. 칩 선택 관통 전극(CST)을 통해 칩 선택 신호(CSEL)를 수신하는 반도체 메모리 칩들(MAS, SLA1, SAL2, SLA3) 중, 칩 선택 신호(CSEL)에 대응되는 반도체 메모리 칩이 활성화된다. 반면, 선택기(MUX)는 리프레시가 수행되지 아니하는 구간에서는 칩 어드레스(MCaddr)를 칩 선택 관통 전극(CST)으로 전송한다.
도 33에는 도시되지 아니하였으나, 인터페이스 제어 회로(ICC)는 전술된 도 21과 같이, 외부 어드레스(Addr)로부터 칩 어드레스(MCaddr)를 디코딩하는 디코더(DE)를 더 구비할 수 있다.
도 33의 리프레시 제어기(RC)는 도 34에 도시되는 바와 같이, 리프레시 명령(CMD_Refr)이 수신되면, 동일한 주기(Tref)를 갖고 반도체 메모리 칩의 개수와 같은 개수의 펄스들로 생성되는 리프레시 신호(XRefr)를 출력할 수 있다. 그리고 리프레시 신호(XRefr)에 대응되어, 칩 선택 신호(CSEL)가 적층된 순서에 따른 4개의 반도체 메모리 칩들(MAS, SLA1, SAL2, SLA3) 각각에 대하여, 순차적으로 생성된다. 따라서, 칩 선택 신호(CSEL)는 2 비트로 생성될 수 있다. 4개의 반도체 메모리 칩들(MAS, SLA1, SAL2, SLA3)이 도 22의 (a)와 같이 적층된 순서에 따라 "00", "01", "10" 및 "11"의 칩 식별자(칩 어드레스) 값을 갖는다면, 칩 선택 신호(CSEL)는 도 34에 도시되는 바와 같이, 순차적으로 "00", "01", "10" 및 "11"의 값을 가질 것이다.
반면, 도 33의 리프레시 제어기(RC)는 도 35에 도시되는 바와 같이, 리프레시 명령(CMD_Refr)이 수신되면, 반도체 메모리 칩의 개수보다 작은 2개의 펄스를 갖는 리프레시 신호(XRefr)를 생성할 수도 있다. 이때, 칩 선택 신호(CSEL)는 리프레시 신호(XRefr)의 2개의 펄스에 대응되어, 두 번만 생성될 수 있다. 즉, 도 35의 리프레시 제어기(RC)는 2개의 반도체 메모리 칩들이 동시에 리프레시 동작을 수행한 후, 나머지 2개의 반도체 메모리 칩들에 대하여 동시에 리프레시 동작을 수행할 수 있다. 이때, 4개의 반도체 메모리 칩들(MAS, SLA1, SAL2, SLA3)이 도 22의 (a)와 같이 적층된 순서에 따라 "00", "01", "10" 및 "11"의 칩 식별자(칩 어드레스) 값을 갖는다면, 칩 선택 신호(CSEL)는 도 35에 도시되는 바와 같이, 마스터 메모리 칩(MAS)과 제1 슬레이브 메모리 칩(SLA1)에 대하여 "0"의 값으로 나타내어지고, 제2 슬레이브 메모리 칩(SLA2) 및 제3 슬레이브 메모리 칩(SLA3)에 대하여, "1"의 값으로 나타내어 질 수 있다.
도 34 및 도 35는 리프레시 신호(XRefr)가 동일한 주기(Tref)을 갖는 펄스들로 생성되는 예를 도시하였다. 그러나, 이에 한정되는 것은 아니다. 도 36에 도시되는 바와 같이, 특정 반도체 메모리 칩, 예를 들어 칩 선택 신호(CSEL)가 "10"으로 나타내는 반도체 메모리 칩에 대하여는 다른 반도체 메모리 칩과 다른 시간 동안 리프레시 동작을 수행할 수 있다. 이때, 다른 반도체 메모리 칩보다 상대적으로 성능이 열화된 반도체 메모리 칩에 대한 리프레시 시간을, 더 길게 설정할 수 있다.
또한, 도 34 및 도 35는 반도체 메모리 칩들이 적층된 순서에 따라 각각 리프레시되거나, 적층된 순서에 따라 복수개가 동시에 리프레시되는 예를 도시하였다. 그러나, 이에 한정되는 것은 아니다. 4개의 반도체 메모리 칩들(MAS, SLA1, SAL2, SLA3)이 도 22의 (a)와 같이 적층된 순서에 따라 "00", "01", "10" 및 "11"의 칩 식별자(칩 어드레스) 값을 갖는 경우, 도 37에 도시되는 바와 같이, 반도체 메모리 칩들이 적층된 순서와 무관하게, 임의적으로 리프레시 동작이 수행될 수도 있다. 즉, 칩 선택 신호(CSEL)가 도 37과 같이 "00", "11", "10" 및 "01"의 순서로 생성되므로, 이 순서에 따라 해당 반도체 메모리 칩들에 대한 리프레시 동작이 수행될 것이다.
도 38은 도 31의 리프레시 제어기가 구비되는 반도체 메모리 장치의 다른 예를 나타내는 도면이다.
도 38의 반도체 메모리 장치(MD)는 구비하는 슬레이브 메모리 칩의 개수를 제외하고는 도 33의 반도체 메모리 장치(MD)과 동일하다. 도 38의 반도체 메모리 장치(MD)는 1개의 마스터 메모리 칩(MAS)과 7개의 슬레이브 메모리 칩들(SLA1 ~ SLA7)을 구비한다. 이 경우, 리프레시 제어기(RC)를 포함하는 인터페이스 제어 회로(ICC)의 동작은, 하나의 리프레시 명령에 대해 생성되는 펄스의 수 및 리프레시되는 반도체 메모리 칩의 개수만 상이할 뿐, 그 구조 및 동작은 3개의 슬레이브 메모리 칩들(SLA1 ~ SLA3)을 구비하는 경우와 동일하다. 예를 들어, 도 39에 도시되는 바와 같이, 리프레시 제어기(RC)는 리프레시 명령(CMD_Refr)이 수신되면, 동일한 주기(Tref)를 갖고 반도체 메모리 칩의 개수와 같은 개수의 펄스가 생성되는 리프레시 신호(XRefr)를 출력할 수 있다. 그리고 리프레시 신호(XRefr)에 대응되어, 칩 선택 신호(CSEL)가 적층된 순서에 따른 8개의 반도체 메모리 칩들(MAS, SLA1 ~ SLA7) 각각에 대하여, 순차적으로 생성된다. 이때, 8개의 반도체 메모리 칩들(MAS, SLA1 ~ SLA7) 각각을 나타내는 칩 식별자는 도 22의 (b)와 같은 수 있다.
이상에서는 하나의 마스터 메모리 칩을 갖는 반도체 메모리 장치에서, 마스터 메모리 칩에 형성되는 인터페이스 제어 회로에 구비되는 리프레시 제어기에 한하여 기술되었다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 리프레시 제어기(RC)는 인터페이스 칩 또는 버퍼 칩에 형성되는 인터페이스 제어 회로(ICC)에도 구비될 수 있다. 또한, 도 25와 같이, 적층된 반도체 메모리 칩들이 복수개의 뱅크들을 갖는 경우, 뱅크마다 리프레시를 순차적 또는 임의적으로 수행할 수 있다.
그리고, 도 40에 도시되는 바와 같이, 복수개의 인터페이스 제어 회로들(ICC1, ICC2)이 구비되는 경우, 각각의 인터페이스 제어 회로에 별개로 구비될 수 있다. 예를 들어, 제1 인터페이스 제어 회로(ICC1)에 제1 리프레시 제어기(RC1)가 구비되고, 제2 인터페이스 제어 회로(ICC2)에 제2 리프레시 제어기(RC2)가 구비될 수 있다. 제1 리프레시 제어기(RC1)는 리프레시 명령(CMD_Refr)을 수신하여, 제1 인터페이스 제어 회로(ICC1)에 의해 인터페이스가 수행되는 반도체 메모리 칩들에 대한 리프레시 신호(XRefr1) 및 칩 선택 신호(CSEL1)를 생성할 수 있다. 마찬가지로, 제2 리프레시 제어기(RC2)는 리프레시 명령(CMD_Refr)을 수신하여, 제2 인터페이스 제어 회로(ICC2)에 의해 인터페이스가 수행되는 반도체 메모리 칩들에 대한 리프레시 신호(XRefr2) 및 칩 선택 신호(CSEL2)를 생성할 수 있다.
이렇듯, 본 발명의 실시예에 따른 리프레시 제어기는 복수개의 반도체 메모리 칩들 등에 대한 리프레시 동작을 순차적 또는 임의적 수행함으로써, 동시에 모든 반도체 메모리 칩들에 대한 리프레시 동작을 수행함에 따른 노이즈 발생 등을 방지할 수 있다.
도 41은 도 1의 인터페이스 제어 회로(ICC)가 전술된 입출력 인터페이스부(UI), 어드레스 디스크램블러(AD) 및 리프레시 제이기(RC) 중 적어도 둘 이상을 구비하는 예들을 도시한다. 도 41의 (a)는 도 1의 인터페이스 제어 회로(ICC)가 입출력 인터페이스부(UI) 및 어드레스 디스크램블러(AD)를 구비하는 경우를 도시한다. 도 41의 (b)는 도 1의 인터페이스 제어 회로(ICC)가 입출력 인터페이스부(UI) 및 리프레시 제이기(RC)를 구비하는 경우를 도시한다. 도 41의 (c)는 입출력 인터페이스부(UI), 어드레스 디스크램블러(AD) 및 리프레시 제이기(RC)를 모두 구비하는 예를 도시한다.
도 42는 도 41의 (c)와 같은 인터페이스 제어 회로를 구비하는 반도체 메모리 장치의 일 예를 나타내는 도면이다.
도 42를 참조하면, 반도체 메모리 칩(MC)과 이에 대한 인터페이스 제어 회로(ICC)가 도시된다. 반도체 메모리 칩(MC)은 도 1의 저장 영역에 대응되는 코어(예를 들어, DRAM 코어), 어드레스(Addr)를 디코딩하여 대응되는 메모리 셀 등을 활성화하는 로우 디코더(ROWDEC) 및 칼럼 디코더(COLDEC), 코어로부터 독출되는 데이터를 센싱하는 센서(IOSA) 및 데이터의 입출력을 수행하는 입출력 드라이버(IODRV)를 구비한다.
인터페이스 제어 회로(ICC)는 입출력 인터페이스부(IU), 어드레스 디스크램블러(AD) 및 리프레시 제어기(RC)를 포함한다. 입출력 인터페이스부(IU)는 데이터 입출력부(DQ 및 DQS)를 통해 데이터(SIG1, SIG4)를 외부와 송수신한다. 또한, 인터페이스 제어 회로(ICC)의 각 회로들로 클럭(CLK)을 전송하는 클럭부(CLK) 및 명령어(CMD)를 디코딩하는 명령어 디코더(CMDDEC)를 더 구비한다.
도 43은 도 1의 반도체 메모리 칩들의 다양한 종류를 나타내는 도면이다.
본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 휘발성 메모리 또는 비휘발성 메모리를 반도체 메모리 칩들로 구비할 수 있다. 예를 들어, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 디램(Dynamic Random Access Memory)인 반도체 메모리 칩들을 구비하거나(도 43의 (a)), 피램(Phase-change Random Access Memory)인 반도체 메모리 칩들을 구비하거나(도 43의 (b)), RRAM(Resistvie Random Access Memory)인 반도체 메모리 칩들을 구비할 수 있다(도 43의 (c)). 나아가, 본 발명의 실시예에 따른 반도체 메모리 장치(MD)는 서로 다른 종류의 반도체 메모리를 반도체 메모리 칩들로 구비할 수도 있다(도 43의 (d)).
도 44는 도 1의 반도체 메모리 장치를 복수개로 구비하는 반도체 메모리 모듈을 개략적으로 나타내는 도면이다.
도 44를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 모듈(MU)은 x(x는 2 이상의 정수)개의 반도체 메모리 장치들(MD1, …, MDx)을 구비한다. 도 44의 반도체 메모리 모듈(MU)에 포함되는 반도체 메모리 장치들이 본 발명의 실시예에 따른 인터페이스 제어 회로를 마스터 메모리 칩에 포함하는 경우, 도 44의 반도체 메모리 모듈(MU)은 도 45와 같을 수 있다. 특히, 도 44의 반도체 메모리 모듈(MU)은 도 44의 반도체 메모리 모듈(MU)이 2개의 반도체 메모리 장치들을 구비하는 경우, 도 45의 (a)와 같을 수 있다. 즉, 반도체 메모리 장치들(MAS1, MAS2) 각각은 1개의 마스터 메모리 칩과 3개의 슬레이브 칩들을 구비한다. 구체적으로, 도 45의 제1 반도체 메모리 장치(MD1)는 제1 마스터 메모리 칩(MAS1)에 구비되는 제1 인터페이스 제어 회로(ICC1)를 통해 신호의 송수신이 제어되는 3개의 슬레이브 메모리 칩들(SLA1 ~ SLA3)을 구비할 수 있다. 마찬가지로, 도 45의 제2 반도체 메모리 장치(MD2)는 제2 마스터 메모리 칩(MAS2)에 구비되는 제1 인터페이스 제어 회로(ICC2)를 통해 신호의 송수신이 제어되는 3개의 슬레이브 메모리 칩들(SLA4~ SLA6)을 구비할 수 있다.
또한, 도 44의 반도체 메모리 모듈(MU)이 4개의 반도체 메모리 장치들을 구비하는 경우, 도 45의 (b)와 같을 수 있다. 구체적으로, 도 44의 반도체 메모리 모듈(MU)의 4개의 반도체 메모리 장치들(MD1~MD4)은 각각, 대응되는 인터페이스 제어 회로(ICC1 ~ ICC4)을 포함하는 마스터 메모리 칩(MAS1 ~ MAS4)을 구비할 수 있다.
본 발명의 기술분야의 당업자는 전술된 본 발명의 실시예에 따른 반도체 메모리 장치에 대한 설명으로부터 도 45와 다른 개수의 슬레이브 메모리 칩들을 구비하거나, 각 반도체 메모리 장치들이 2개 이상의 마스터 메모리 칩들을 구비하는 반도체 메모리 모듈을 용이하게 실시할 수 있으므로, 이에 대한 자세한 설명은 생략한다.
도 44의 반도체 메모리 모듈(MU)에 포함되는 반도체 메모리 장치들이 본 발명의 실시예에 따른 인터페이스 제어 회로를 반도체 메모리 칩들과 별개의 칩으로 구비되는 인터페이스 칩에 포함하는 경우, 도 44의 반도체 메모리 모듈(MU)은 도 46과 같을 수 있다. 특히, 도 44의 반도체 메모리 모듈(MU)이 2개의 반도체 메모리 장치들을 구비하는 경우, 도 46의 (a)와 같을 수 있다. 마찬가지로 도 44의 반도체 메모리 모듈(MU)이 4개의 반도체 메모리 장치들을 구비하는 경우, 도 46의 (b)와 같을 수 있다. 도 46의 반도체 메모리 모듈(MU)은 도 45의 반도체 메모리 모듈(MU)에 대한 기재로부터 당업자가 용이하게 실시할 수 있으므로, 이에 대한 더 자세한 설명은 생략한다.
도 47 내지 도 52는 본 발명의 실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
도 47 내지 도 52를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 시스템(MS)은 보드(BD) 상에 구비되는 복수개의 반도체 메모리 모듈들(MU1~MUk) 및 메모리 컨트롤러(MCT)를 구비한다. 반도체 메모리 모듈들(MU1~MUk) 각각은 전술된 도 44의 반도체 메모리 모듈(MU)과 같을 수 있고, 메모리 컨트롤러(MCT)는 도 1의 메모리 컨트롤러(MCT)일 수 있다.
도 47 및 도 48의 메모리 컨트롤러(MCT)는 반도체 메모리 모듈들(MU1~MUk)과 외부의 회로(예를 들어, 프로세서) 사이의 인터페이스를 수행하는 입출력 인터페이스부(IU)를 구비할 수 있다. 특히, 도 48의 반도체 메모리 시스템(MS)의 경우, 반도체 메모리 모듈들(MU1~MUk)도 각각, 내부에 구비되는 반도체 메모리 장치들(도 44 등 참조)과 메모리 컨트롤러(MCT)사이의 인터페이스를 수행하는 입출력 인터페이스부(IU)를 구비할 수 있다.
도 49 및 도 50의 메모리 컨트롤러(MCT)는 제2 제어 신호(XCON2)에 응답하여 반도체 메모리 장치를 식별하는 모듈 어드레스(MDaddr)에 대한 디스크램블링을 수행하여(MDaddr를 MDaddr'로 변환), 특정 반도체 메모리 모듈로의 액세스 집중을 방지할 수 있도록, 어드레스 디스크램블러(AD)를 구비할 수 있다. 특히, 도 50의 반도체 메모리 시스템(MS)의 경우, 반도체 메모리 모듈들(MU1~MUk)도 각각 어드레스 디스크램블러(AD)를 구비하여, 포함하는 반도체 메모리 장치들(도 44 등 참조)에 대한 어드레스를 변환함으로써, 특정 반도체 메모리 장치로의 액세스 집중을 방지할 수 있다.
도 51 및 도 52의 메모리 컨트롤러(MCT)는 반도체 메모리 모듈들(MU1~MUk)을 식별하는 모듈 선택 신호(MSEL)를 생성함으로써, 반도체 메모리 장치들에 대하여 순차적 또는 임의적으로 리프레시를 수행할 수 있는 리프레시 제어기(RC)를 구비할 수 있다.
도 47 내지 도 52의 입출력 인터페이스부(IU), 어드레스 디스크램블러(AD) 및 리프레시 제어기(RC)는 각각, 전술된 도 3의 입출력 인터페이스부(IU), 도 15의 어드레스 디스크램블러(AD) 및 도 31의 리프레시 제어기(RC)와 유사하게 동작할 수 있다. 나아가, 도시되지는 아니하였으나, 본 발명의 실시예에 따른 반도체 메모리 시스템의 메모리 컨트롤러는 도 42와 같이, 입출력 인터페이스부(IU), 어드레스 디스크램블러(AD) 및 리프레시 제어기(RC)를 모두 포함하는 인터페이스 제어 회로(ICC)를 구비할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (75)

  1. 적층되는 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩;
    상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩과 제1 입출력 방식으로 데이터를 송수신하며, 상기 제1 입출력 방식에 따라 서로 다른 개수로 구비되는 복수개의 관통 전극들을 포함하는 내부 입출력부;
    외부로부터 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩에 전송하고자 하는 데이터를 제2 입출력 방식으로 수신하고, 상기 제1 반도체 메모리 칩 및 제2 반도체 메모리 칩으로부터 출력되는 데이터를 상기 제2 입출력 방식으로 외부로 전송하는 외부 입출력부; 및
    상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩 중 적어도 하나 이상의 반도체 메모리 칩과 상기 관통 전극으로 연결되는 인터페이스 제어 회로를 구비하고,
    상기 인터페이스 제어 회로는,
    상기 제1 입출력 방식의 내부 입출력부 및 상기 제2 입출력 방식의 외부 입출력부 사이의 데이터 송수신을 인터페이스하는 입출력 인터페이스부를 구비하고,
    상기 복수개의 관통 전극의 개수는,
    상기 제1 입출력 방식 및 상기 제2 입출력 방식에 대응되는 것을 특징으로 하는 반도체 메모리 장치.
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  9. 제1 항에 있어서, 상기 입출력 인터페이스부는,
    상기 각 관통 전극으로부터 출력되는 데이터에 대한 버스트 길이(burst length)를 달리 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 입출력 인터페이스부는,
    상기 각 관통 전극으로부터 출력되는 데이터의 전송 속도를 달리 설정하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 인터페이스 제어 회로는,
    제어 신호에 응답하여, 상기 제1 반도체 메모리 칩에 대한 칩 어드레스를, 상기 제2 반도체 메모리 칩에 대한 칩 어드레스로 변환하는 어드레스 디스크램블러(address descrambler)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 인터페이스 제어 회로는,
    상기 외부 입출력부를 통해 수신되는 외부 어드레스로부터 상기 칩 어드레스를 디코딩하여 상기 어드레스 디스크램블러로 전송하는 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
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  15. 제12 항에 있어서, 상기 내부 입출력부는,
    상기 칩 어드레스의 비트 수에 대응되는 개수로 구비되는 관통 전극들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11 항에 있어서, 상기 인터페이스 제어 회로는,
    상기 반도체 메모리 칩들에 대한 액세스 회수를 카운팅하고, 카운팅된 값이 임의의 값 이상인 경우 상기 제어 신호를 생성하는 카운터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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  21. 제11 항에 있어서,
    상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩은 각각,
    적어도 둘 이상의 뱅크들을 구비하고,
    상기 어드레스 디스크램블러는,
    상기 반도체 메모리 칩들에 포함되는 복수개의 뱅크들 중 임의의 뱅크에 대한 뱅크 어드레스를, 다른 뱅크에 대한 뱅크 어드레스로 변환하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제1 항에 있어서, 상기 인터페이스 제어 회로는,
    상기 외부 입출력부를 통해 수신되는 리프레시 명령에 응답하여, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩에 대한 리프레시(refresh)를 서로 다른 시각에 수행하는 리프레시 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22 항에 있어서, 상기 리프레시 제어기는,
    상기 리프레시 명령에 응답하여 순차적으로 발생하는 복수개의 펄스들을 갖는 리프레시 신호, 및 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩 중 하나를 선택하는 칩 선택 신호를 생성하여, 상기 칩 선택 신호에 의해 선택된 반도체 메모리 칩을 상기 리프레시 신호의 대응되는 펄스의 구간 동안 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제23 항에 있어서, 상기 리프레시 신호의 펄스들은,
    동일한 주기로 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제23 항에 있어서, 상기 리프레시 신호의 펄스들은,
    서로 다른 주기로 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제23 항에 있어서, 상기 칩 선택 신호는,
    상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩의 적층된 순서에 대응되어 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제23 항에 있어서, 상기 칩 선택 신호는,
    상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩의 적층된 순서에 무관하게 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제22 항에 있어서, 상기 인터페이스 제어 회로는,
    상기 리프레시 명령에 응답하여, 상기 외부 입출력부로부터 수신되는 외부 어드레스 및 상기 리프레시 제어기로부터 수신되는 칩 선택 신호 중 상기 칩 선택 신호를 선택하여 상기 내부 입출력부로 전송하는 선택기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제1 항에 있어서, 상기 인터페이스 제어 회로는,
    제어 신호에 응답하여, 상기 제1 반도체 메모리 칩에 대한 칩 어드레스를, 상기 제2 반도체 메모리 칩에 대한 칩 어드레스로 변환하는 어드레스 디스크램블러; 및
    상기 외부 입출력부를 통해 수신되는 리프레시 명령에 응답하여, 상기 제1 반도체 메모리 칩과 상기 제2 반도체 메모리 칩에 대한 리프레시(refresh)를 서로 다른 시각에 수행하는 리프레시 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제1 항에 있어서, 상기 인터페이스 제어 회로는,
    상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩 중 하나의 반도체 메모리 칩에 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제1 항에 있어서, 상기 인터페이스 제어 회로는,
    상기 제1 반도체 메모리 칩 및 상기 제2 반도체 메모리 칩과 별개로 구비되는 인터페이스 칩 또는 버퍼 칩에 포함되는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제1 항에 있어서, 상기 반도체 메모리 칩들 중 적어도 하나는,
    휘발성 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  33. 제1 항에 있어서, 상기 반도체 메모리 칩들 중 적어도 하나는,
    비휘발성 메모리인 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013114644A (ja) * 2011-12-01 2013-06-10 Fujitsu Ltd メモリモジュールおよび半導体記憶装置
JP5992713B2 (ja) * 2012-03-30 2016-09-14 株式会社ソニー・インタラクティブエンタテインメント メモリシステム、その制御方法及び情報処理装置
KR101898173B1 (ko) * 2012-04-20 2018-09-12 에스케이하이닉스 주식회사 반도체 장치
KR101969751B1 (ko) * 2012-06-28 2019-04-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140029815A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 멀티 칩 반도체 장치
JP2016027439A (ja) * 2012-10-12 2016-02-18 日本電気株式会社 半導体装置と其の制御方法および半導体装置のメモリ制御プログラム
US9009400B2 (en) * 2012-10-16 2015-04-14 Rambus Inc. Semiconductor memory systems with on-die data buffering
KR102048255B1 (ko) * 2012-10-25 2019-11-25 삼성전자주식회사 비트 라인 감지 증폭기 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
US8817547B2 (en) * 2012-12-10 2014-08-26 Micron Technology, Inc. Apparatuses and methods for unit identification in a master/slave memory stack
US20140189227A1 (en) * 2012-12-28 2014-07-03 Samsung Electronics Co., Ltd. Memory device and a memory module having the same
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
KR102029682B1 (ko) 2013-03-15 2019-10-08 삼성전자주식회사 반도체 장치 및 반도체 패키지
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR102094309B1 (ko) * 2013-12-30 2020-03-27 에스케이하이닉스 주식회사 리프레쉬 신호를 생성하는 적층 반도체 장치
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR102205695B1 (ko) * 2014-09-05 2021-01-21 에스케이하이닉스 주식회사 리프레쉬 제어 회로 및 이를 이용한 반도체 장치
KR102252786B1 (ko) * 2014-09-24 2021-05-17 에스케이하이닉스 주식회사 멀티 칩 패키지
KR102133194B1 (ko) * 2014-09-30 2020-07-13 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101578171B1 (ko) * 2015-01-20 2015-12-16 성균관대학교산학협력단 적층형 메모리 장치 및 그 동작 방법
KR101578168B1 (ko) * 2015-01-20 2015-12-16 성균관대학교산학협력단 적층형 메모리 장치 및 그 동작 방법
US9570142B2 (en) * 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
KR20170042121A (ko) 2015-10-08 2017-04-18 삼성전자주식회사 파워-업 시퀀스를 제어하는 반도체 장치
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10180906B2 (en) * 2016-07-26 2019-01-15 Samsung Electronics Co., Ltd. HBM with in-memory cache manager
JP6736441B2 (ja) * 2016-09-28 2020-08-05 ルネサスエレクトロニクス株式会社 半導体装置
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
KR102512017B1 (ko) 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10719762B2 (en) 2017-08-03 2020-07-21 Xcelsis Corporation Three dimensional chip structure implementing machine trained network
US10672745B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
KR102716191B1 (ko) 2016-12-06 2024-10-11 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US11403241B2 (en) * 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10936221B2 (en) 2017-10-24 2021-03-02 Micron Technology, Inc. Reconfigurable memory architectures
US11281608B2 (en) 2017-12-11 2022-03-22 Micron Technology, Inc. Translation system for finer grain memory architectures
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US10996885B2 (en) * 2018-03-12 2021-05-04 Samsung Electronics Co., Ltd. High bandwidth memory device and system device having the same
KR102543177B1 (ko) 2018-03-12 2023-06-14 삼성전자주식회사 고 대역폭 메모리 장치 및 이 장치를 포함하는 시스템 장치
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) * 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
KR102131648B1 (ko) * 2018-11-30 2020-07-08 한국생산기술연구원 다종 소자를 이용한 3차원 적층형 패키지 구조
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
US11342307B2 (en) * 2019-10-14 2022-05-24 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11449453B2 (en) 2020-04-16 2022-09-20 Mediatek Inc. Multi-package system using configurable input/output interface circuits for single-ended intra-package communication and differential inter-package communication
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11226767B1 (en) * 2020-09-30 2022-01-18 Micron Technology, Inc. Apparatus with access control mechanism and methods for operating the same
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
KR102439286B1 (ko) * 2020-12-07 2022-08-31 연세대학교 산학협력단 스택형 하이브리드 메모리 장치 및 이의 데이터 스왑 방법
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090119464A1 (en) * 2003-01-13 2009-05-07 Grundy Kevin P Memory chain
US20090268539A1 (en) * 2008-04-23 2009-10-29 Hermann Ruckerbauer Chip, Multi-Chip System in a Method for Performing a Refresh of a Memory Array
US20100095168A1 (en) * 2008-10-15 2010-04-15 Micron Technology, Inc. Embedded processor

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3871853B2 (ja) 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
JP4722305B2 (ja) 2001-02-27 2011-07-13 富士通セミコンダクター株式会社 メモリシステム
WO2002101917A2 (en) * 2001-06-11 2002-12-19 Johns Hopkins University Low-power, differential optical receiver in silicon on insulator
US20040098545A1 (en) * 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7194581B2 (en) * 2003-06-03 2007-03-20 Intel Corporation Memory channel with hot add/remove
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US8090897B2 (en) * 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8244971B2 (en) * 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
JP4507101B2 (ja) 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
US20070290333A1 (en) * 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
US7694031B2 (en) * 2006-10-31 2010-04-06 Globalfoundries Inc. Memory controller including a dual-mode memory interconnect
US20080104352A1 (en) * 2006-10-31 2008-05-01 Advanced Micro Devices, Inc. Memory system including a high-speed serial buffer
EP2509075B1 (en) 2006-12-14 2019-05-15 Rambus Inc. Multi-die memory device
JP2008299997A (ja) 2007-06-01 2008-12-11 Toshiba Corp 半導体記憶装置
KR101430166B1 (ko) 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
CN101488497B (zh) 2007-10-04 2012-07-04 三星电子株式会社 具有可配置垂直输入输出的堆叠半导体装置
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
KR101495635B1 (ko) 2008-07-25 2015-02-26 삼성전자주식회사 스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택메모리 장치의 제어 방법
US8031505B2 (en) 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
KR101039715B1 (ko) 2009-01-23 2011-06-13 엘에스니꼬동제련 주식회사 동 제련 부생가스의 처리 방법
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
KR101175248B1 (ko) * 2010-07-08 2012-08-21 에스케이하이닉스 주식회사 다수의 적층된 칩의 리프레쉬 동작을 제어하는 시스템, 반도체 장치 및 방법
KR20120019882A (ko) * 2010-08-27 2012-03-07 주식회사 하이닉스반도체 반도체 집적회로
US9177609B2 (en) * 2011-06-30 2015-11-03 Sandisk Technologies Inc. Smart bridge for memory core
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090119464A1 (en) * 2003-01-13 2009-05-07 Grundy Kevin P Memory chain
US20090268539A1 (en) * 2008-04-23 2009-10-29 Hermann Ruckerbauer Chip, Multi-Chip System in a Method for Performing a Refresh of a Memory Array
US20100095168A1 (en) * 2008-10-15 2010-04-15 Micron Technology, Inc. Embedded processor

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