KR101711542B1 - 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터 - Google Patents

Abstract

본 발명은 아날로그-디지털 컨버터에 관한 것으로서, 특히 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터에 관한 것으로, 클럭 신호를 생성하는 클럭 생성회로; 기준 전압을 발생하는 기준전압 발생기; 상기 생성된 클럭 신호에 따라 SAR동작을 수행하여 입력 신호를 샘플링하고, 잔류 전압을 생성하는 레인지-스케일링 기반의 SAR ADC(successive-approximation register analog-to-digital converter); 및 상기 잔류 전압을 증폭하는 잔류 전압 증폭기 및 상기 증폭된 잔류 전압과 잔류 전압 증폭기의 출력에 의해 선택된 기준 전압 간의 차이를 증폭하는 제1MDAC (multiplying digital-to-analog converter)로 구성된 공유 증폭기;를 포함하며, 상기 잔류 전압 증폭기와 제1MDAC는 서로 증폭기를 공유한다.

Description

레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터{RANGE-SCALED COMPOSITE PIPELINE ANALOG-TO-DIGITAL CONVERTER}

본 발명은 아날로그-디지털 컨버터에 관한 것으로서, 특히 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터에 관한 것이다.

기존의 파이프라인 구조의 A/D변환기(ADC : analog-to-digital converter)에서 입력단은 SHA (sample-and-hold amplifier)로 구성되어 있다. 이로 인하여 SHA는 ADC의 상당한 전력 소모 및 면적을 차지하며, 잡음 및 선형성에도 적지 않은 영향을 준다. 특히 14비트 해상도 수준의 신호 정착 오류, 비선형성 및 잡음 성분을 최소화하면서 수십 MHz의 속도로 광폭 입력 신호를 처리하기 위해서는 높은 동작 속도와 전압이득을 갖는 고성능 증폭기가 필수적으로 요구되는데, 이러한 고성능 증폭기는 ADC의 전력 효율을 감소시키는 문제점이 있다.

이러한 문제를 해결하기 위해 입력단에서 SHA를 제거하는 SHA-프리(free) 구조의 파이프라인 ADC가 제안되었지만, SHA-프리 구조에서 첫 번째단 MDAC (multiplying digital-to-analog converter)와 플래시 ADC(flash ADC)는 서로 다른 입력 샘플링 경로를 가지기 때문에 RC시정수 차이에 의하여 입력 샘플링 부정합 문제가 초래된다.

따라서, SHA-프리 구조에서 나이퀴스트(Nyquist) 수준의 입력 주파수까지 성능을 유지하기 위해 부트스트랩(bootstrap) 기법을 적용한 샘플링 스위치을 사용하고, 정교한 포스트-레이아웃 모의실험을 통해 RC시정수를 일치시키는 방법을 사용할 수 있지만, 이 경우에도 공정, 전원전압 및 온도 등 환경 변화에 영향을 받는 문제점을 갖게 된다.

한편, CIS와 같은 각종 센서 제작 시 수용 가능한 입력 신호 범위를 충분히 확보하여 높은 동적 범위를 얻기 위해서는 광폭 입력 신호 처리가 요구되는데, 이를 위해 일부 시제품에서는 아날로그 회로를 thick-gate-oxide 트랜지스터로 제작하여 상대적으로 높은 전원전압에서 동작할 수 있도록 하고, 전력 효율을 높이기 위해 디지털 회로는 thin-gate-oxide 트랜지스터로 제작하여 낮은 전원전압에서 동작시키는 설계 기법이 사용되었다.

그러나, 이와 같은 설계 기법 역시 ADC에서 대부분의 전력이 소모되는 아날로그 블록의 전원전압이 높기 때문에 디지털 블록이 낮은 전원전압에서 동작한다 하더라도, 전체 ADC의 전력 효율을 크게 높이기는 어렵다는 문제점이 있다.

본 발명의 목적은 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터를 제공하는 데 있다.

본 발명의 다른 목적은 SHA-프리 구조에서 발생하는 샘플링 부정합 문제를 최소화할 수 있는 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 실시예에 따른 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터는, 클럭 신호를 생성하는 클럭 생성회로; 기준 전압을 발생하는 기준전압 발생기; 상기 생성된 클럭 신호에 따라 SAR동작을 수행하여 입력 신호를 샘플링하고, 잔류 전압을 생성하는 레인지-스케일링 기반의 SAR ADC(successive-approximation register analog-to- digital converter); 및 상기 잔류 전압을 증폭하는 잔류 전압 증폭기 및 상기 증폭된 잔류 전압과 잔류 전압 증폭기의 출력에 의해 선택된 기준 전압 간의 차이를 증폭하는 제1MDAC (multiplying digital-to-analog converter)로 구성된 공유 증폭기;를 포함하며, 상기 잔류 전압 증폭기와 제1MDAC는 서로 증폭기를 공유하는 것을 특징으로 한다.

일 실시예에 따라, 상기 SAR ADC는 입력 신호의 크기와 무관하게 아날로그 입력 신호를 왜곡 없이 샘플링하도록 부트스트랩 스위치를 사용하고, 샘플링된 전하가 저장되는 최상위 비트(MSB) 커패시터는 두 개로 분리되어 형성될 수 있다.

일 실시예에 따라, 상기 SAR 동작에 사용되는 기준전압과 제1MDAC의 증폭 구간에서 사용되는 기준전압과 분리되어 입력될 수 있다.

일 실시예에 따라, 상기 공유된 증폭기는 입력단이 2개로 분리될 수 있다.

일 실시예에 따라, 상기 입력단이 2개로 분리된 증폭기의 입력단 스위치에는 서로 위상의 일부가 중첩되는 클럭신호가 인가될 수 있다.

일 실시예에 따라, 상기 SAR ADC는, 저전압 소자만으로 구성되어, 상기 입력 신호를 기준전압의 두 배의 크기로 샘플링한 후 상기 샘플링된 입력 신호를 절반 크기로 스케일링할 수 있다.

본 발명은 광폭 입력을 위한 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터를 제안함으로써 종래에 많은 전력을 소모하고 입력 잡음에 영항을 주는 SHA(sample-and-hold amplifer)를 제거할 수 있고 동시에 SHA-프리 구조에서 발생하는 샘플링 부정합 문제를 최소화할 수 있는 효과가 있다.

또한, 본 발명은 입력단 SAR ADC에 레인지-스케일링 기법을 적용함으로써 별도의 고전압 소자 및 전원전압을 사용하지 않고 기준전압의 두 배의 크기를 가지는 광폭 입력 신호를 단일 전원전압 및 저전압 소자만으로 처리하여 ADC의 전력 효율을 극대화할 수 있는 효과가 있다.

그리고 본 발명은 전체 ADC 전력 소모에서 큰 비중을 차지하는 잔류 전압 증폭기와 제 2MDAC에 사용되는 증폭기를 서로 공유하도록 구성함으로써 전력 소모 및 면적을 최소화할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터의 구성도.
도 2는 본 발명의 일 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터의 동작 타이밍도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기반의 14비트 30 MS/s 복합 파이프라인 아날로그-디지털 컨버터의 동적 성능을 나타낸 그래프.
도 4는 본 발명의 일 실시예에 따른 레인지-스케일링 기법의 SAR DAC의 세부 구성도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 SAR DAC의 클럭 위상에 따른 동작 및 각 구성을 나타내는 도면.
도 6은 본 발명의 실시예에 따른 클럭 생성 회로의 구성도.
도 7은 본 발명의 실시예에 따른 중복된 동작 구간에 의해 발생하는 기준 전압 간섭을 나타낸 도면.
도 8은 본 발명의 실시예에 따른 기준 전압 간섭 최소화를 위해 분리된 전압 구동 회로도.
도 9는 본 발명의 실시예에 따른 잔류전압 증폭기의 공유 기법을 나타내는 도면.
도 10은 본 발명의 일 실시예에 따른 각 클럭 위상에 따른 공유된 증폭기의 동작을 나타내는 도면.
도 11은 본 발명의 일 실시예에 따른 분리된 두 쌍의 입력 기반의 잔류전압 증폭기의 구성도.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 발명을 실시하기 위한 구체적인 내용에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터의 구성도이다.

도 1을 참조하면, 본 발명에 따른 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터(100)는 SAR ADC (successive-approximation register analog-to-digital converter) (110), 공유 증폭기 (120), 제3 MDAC (130), 복수의 플래시 ADC (flash analog-to-digital converter)(140), 기준전류/전압 발생기(150), 클럭 생성 회로(160) 디지털 교정 회로 (digital correction logic) 모듈(170)을 포함하도록 구성될 수 있다.

SAR ADC (110)는 아날로그 입력 신호(V_IN)를 샘플링한 후 4비트로 양자화하여 잔류 전압(V_RESI)을 생성한다. 여기서, SAR ADC(110)는 기준전압의 두 배의 크기를 갖는 광폭 입력 신호를 처리하기 위하여 별도의 고전압 소자 및 전원전압을 사용하지 않고 저전압 소자만으로 구성될 수 있다.

상기 공유(Shared) 증폭기(120)는 잔류전압(residue) 증폭기와 제2MDAC (MDAC2)를 포함한다. 상기 잔류 전압 증폭기는 상기 생성된 잔류 전압을 증폭하고, 상기 제2MDAC는 잔류 전압 증폭기의 출력과 디지털 출력신호의 의해 선택된 기준 전압과의 차이를 증폭한다.

상기 제3MDAC(MDAC3)(130)은 공유 증폭기(120)의 출력과 제3플래시 ADC (ADC3)(140)의 디지털 출력 신호의 의해 선택된 기준전압과의 차이를 증폭한다.

상기 제4플래시 ADC(ADC4)(140)는 제3MDAC(MDAC3)(130)에서 출력된 아날로그 신호를 디지털 신호로 변환한다. 그리고 제4플래시 ADC(140)는 인터폴레이션 기법 및 2단 기준 전압 선택 기법을 적용하도록 구성될 수 있다.

상기 제2플래시 AD(ADC2)C(140) 및 제3플래시 ADC(ADC3)(140)는 저항열 공유 기법 및 인터폴레이션 기법을 적용하도록 구성될 수 있다.

상기 기준전류/전압 발생기(150)는 기준 전류 및 기준 전압을 발생하고, 상기 클럭 생성 회로(160)는 입력단의 메인 클럭신호를 생성한다. 이하에서는 기준전압을 중심으로 설명하기 대문에 간단히 기준 전압 발생기로 칭한다.

상기 디지털 교정 회로(170)는 SAR ADC(110)에서 출력된 4비트의 디지털 신호, 공유 증폭기(120)에서 증폭되어 제2플래시 ADC(140)에서 변환된 4비트의 디지털 신호, 공유 증폭기(120)내의 제2MDAC에서 증폭되고 제3플래시 ADC(140)에서 변환된 4비트의 디지털 신호 및 제3MDAC(130)에서 출력되어 제4플래시 ADC(140)에서 변환된 5비트의 디지털 신호를 교정하여 교정된 14비트 디지털 신호를 출력한다.

<샘플링 신호의 부정합을 해소하기 위한 입력단 구현>

SHA-프리 구조에서는 첫 번째 스테이지(단) 제MDAC(MDAC1) 및 제1플래시 ADC(ADC1)에 의해 입력 신호가 각각 샘플링되므로, 서로 다른 신호 경로에 의한 입력 샘플링 부정합 문제가 발생된다.

따라서 본 발명은 제1MDAC(MDAC1) 및 제2플래시 ADC(ADC1) 대신에, 파이프라인 ADC에서 첫 번째 스테이지 SAR ADC(110)에 레인지-스케일링 기법을 적용하는 복합적인 구조를 채택함으로써 입력 샘플링 부정합에 의한 성능 저하 없이 광폭 입력 신호를 처리할 수 있도록 한다.

즉, 외부에서 인가되는 입력 신호(V_IN)를 SAR ADC(110)에서 기준전압의 두 배의 크기로 샘플링하여 각종 잡음에 의한 영향을 최소화하되, 상기 샘플링된 입력 신호는 절반 크기(e.g., 1.5V_P-P)로 스케일링하여 상기 입력 신호(V_IN)보다 낮은 전원전압에서 동작하는 내부 회로가 왜곡 없이 신호를 처리할 수 있도록 하였다.

<기준전압의 부정합을 최소화하기 위한 레인지-스케일링 기법>

기존의 레인지-스케일링 기법에서는 외부로부터 인가되는 입력 신호(V_IN)의 크기를 변경 없이 그대로 처리하면서 필요로 하는 내부 스케일링된 신호를 동시에 처리하기 위해서는 사용되는 기준전압 외에 추가적인 기준전압이 요구된다. 이를 위해 하나의 레인지-스케일링 기법에서는 두 개의 기준전압을 사용하고, 다른 레인지-스케일링 기법에서는 추가적인 커패시터를 이용하여 상기 입력 신호를 그대로 처리하기 위한 기준전압을 생성한다. 그런데, 앞의 레인지-스케일링 기법에서는 두 기준전압 사이의 부정합으로 인한 성능 저하가 우려되기 때문에 기준 전압에 대한 보정을 수행하기 위한 추가적인 회로가 필요하며, 뒤의 레인지-스케일링 기법에서는 추가 커패시터의 사용으로 인해 전체 면적이 증가하게 된다. .

따라서, 본 발명은 입력단 SAR ADC(110)에서 스케일링된 신호를 처리하여 추가적인 기준전압이 요구되지 않는 새로운 레인지-스케일링 기법을 제안한다.

도 2는 본 발명의 일 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터의 동작 타이밍도이다.

도 2를 참조하면, SAR ADC(110)는 클럭생성 회로(160)에서 출력된 Q1X 클럭에서 기준전압(1.5V_P-P)의 2배인 3.0V_P-P의 아날로그 입력 신호(V_IN)를 샘플링하고, Q1Y 클럭에서는 SAR동작 즉, 상기 샘플링된 아날로그 입력 신호(V_IN)와 최상위 비트부터 하위비트까지 값들을 비교하여 입력 신호(V_IN)에 가장 근접한 값을 만들어 내는 동작을 통해 4비트를 결정한다.

이후 SAR 동작이 완료되어 생성된 잔류(residue) 전압(V_RESI)은 공유 증폭기(120)내의 제2MDAC(MDAC2)에서 증폭되어 제3MDAC(MDAC3)(130) 및 제2플래시 ADC(ADC2)(140)로 전달된다. 즉, Q1 클럭에서 공유 증폭기(120)의 제2MDAC(120)는 잔류 전압과 제2플래시 ADC(ADC2)(140)의 디지털 출력 신호의 의해 선택된 기준전압과의 차이를 넘겨주고, Q2클럭에서 상기 전압 차이를 증폭한다. 또한, 제3MDAC(130)는 Q2클럭에서 공유 증폭기(120)의 출력과 제3플래시 ADC(ADC3)(140)의 디지털 출력 신호의 의해 선택된 기준전압과의 차이를 증폭한다.

따라서, 제2플래시 ADC(ADC2)는 공유 증폭기(120)에서 출력된 아날로그 신호를 4비트의 디지털 신호로 변환하고, 제3플래시 ADC(ADC3)는 공유 증폭기(120)에서 증폭된 전압 차에 해당하는 아날로그 신호를 4비트의 디지털 신호로 변환한다. 또한, 상기 제3MDAC(130)은 공유 증폭기(120)의 출력과 제3플래시 ADC(140)의 디지털 출력 신호의 의해 선택된 기준전압과의 차이를 증폭하고, 제4플래시 ADC (ADC4)(140)는 제3MDAC(130)에서 출력된 아날로그 신호를 5비트의 디지털 신호로 변환한다.

따라서, 디지털 교정회로는 상기 입력된 17비트의 디지털 신호를 교정하여 최종적으로 14비트의 디지털 코드를 출력한다.

입력단의 클럭 생성 회로(160)는 외부에서 인가되는 30MHz의 마스터 클럭을 기반으로 하여 본 발명의 파이프라인 ADC에서 사용되는 메인 클럭과 SAR ADC (110)의 샘플링 및 322MHz의 온-칩 SAR 클럭을 만들어 주기 위한 Q1X 및 Q1Y 클럭을 생성한다. 이때, 4비트의 디지털 코드를 통해 Q1X 및 Q1Y 클럭의 듀티 싸이클(duty cycle)을 조절할 수 있으며, 상기 클럭들은 공정, 전원전압 및 온도 등 환경 변화에 의해 변동될 수 있는 SAR ADC (110)의 내부 클럭의 속도 및 입력 샘플링 시간을 고려하여 SAR ADC (110)가 적절하게 동작하도록 외부 컨트롤 신호를 통해 조절이 가능하다. 기본 동작 (nominal) 조건에서 디지털 컨트롤 신호가 1000일 때, Q1X 및 Q1Y 클럭이 논리 하이(high)인 시간은 Q1 클럭의 반주기의 각각 4분의 1 및 4분의 3 수준으로 설정되며, 지연 제어 회로(미도시)를 통해 2.4ns 수준의 범위에서 조절이 가능하다.

도 3a는 본 발명의 일 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터의 동적 성능을 나타내는 그래프로서 샘플링을 나타낸다.

도 3a는 샘플링 속도를 10 MS/s에서 30 MS/s까지 증가시킬 때, 4MHz의 차동 입력 신호에서 측정된 SNDR(signal-to-noise-and-distortion ratio) 및 SFDR (spurious-free-dynamic range)의 성능 변화를 나타낸다. 도 3a에 도시된 바와같이, 샘플링 속도가 30MS/s까지 증가하는 동안 측정된 시제품 ADC의 SNDR 및 SFDR은 각각 65.43dB, 78.85dB 이상의 수준을 유지한다.

도 3b는 본 발명의 일 실시예에 따른 광폭 입력을 위한 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터의 동적 성능을 나타내는 그래프로서 입력 주파수에 따른 SFDR 및 SNDR을 나타낸다.

도 3b는 30MS/s의 샘플링 속도에서 입력 주파수를 증가시킬 때의 SNDR 및 SFDR을 나타내며, 입력 신호를 나이퀴스트(Nyquist) 주파수까지 증가시킬 때 측정된 SNDR 및 SFDR은 각각 60.12dB, 70.12dB 이상 수준을 유지한다.

도 4는 본 발명의 일 실시예에 따른 레인지-스케일링 기법의 SAR ADC의 세부 구성도이다.

도 4를 참조하면, ADC의 입력단에 사용된 4비트 SAR ADC가 도시되어 있으며, 외부로부터 인가되는 3.0VP-P의 광폭 입력 신호를 입력 신호보다 낮은 1.8V의 전원전압에서 처리하기 위해 레인지-스케일링 기법을 적용하였다. 추가적으로 입력 신호의 크기와 무관하게 아날로그 입력 신호를 왜곡 없이 샘플링하도록 부트스트랩 스위치(40)를 사용하였으며, 필요한 스위치 크기에 대한 요구 사양을 줄이기 위해 최상위 비트(MSB) 커패시터(41)를 두 개로 분리하였다. 또한, SAR 동작을 위한 기준전압 V_{REF _ SAR}를 공유 증폭기(120)에 사용되는 기준전압 V_{REF _AMP}와 분리하여, SAR ADC의 고속 동작에 의한 기준전압 사이의 간섭을 최소화하였다.

도 5a 및 도 5b는 본 발명의 일 실시예에 따른 SAR DAC의 클럭 위상에 따른 동작 및 각 구성을 나타내는 도면이다.

도 5a 및 도 5b를 참조하면, 레인지-스케일링 기법의 동작을 살펴보면, 입력 샘플링 주기(Q1X) 동안 전체 샘플링 커패시터의 1/2에 해당하는 MSB 커패시터 (C_S/2)에서만 입력 신호를 샘플링하며, 나머지 커패시터들은 입력 공통모드 전압 (V_CM)으로 리셋된다. 이때, 제안하는 레인지-스케일링이 적용된 N비트 SAR DAC에서 샘플링 커패시터(C_S)에 저장된 전하는 수학식 1과 같이 나타낼 수 있다. 수식의 간결성을 위해 모든 식은 단일 경로 구조를 기준으로 표현하였다.

[수학식 1]

여기서, 샘플링 커패시터(C_S)는 2^NC_U 와 동일하며, C_U는 단위 커패시터이다.

이어서 도 5b와 같이 증폭 주기(Q1Y) 동안에는 제어 신호에 따라 기준전압(V_{REF_SAR})을 인가하여 SAR 동작을 수행하게 되는데, 이때 증폭 주기 동안의 전하는 하기 수학식 2와 같이 나타낼 수 있다.

[수학식 2]

전하 보전 법칙에 따라 입력 샘플링 동작 및 재분배 동작 동안의 전하가 보존된다. 따라서 수학식 1 및 수학식 2는 같아야 하므로 샘플링 커패시터(C_S)의 출력 노드의 전압은 수학식 3과 같이 나타낼 수 있다.

[수학식 3]

또한, 수학식 2의 G 및 R은 수학식 4와 같이 나타낼 수 있으며, 각각 하층이 그라운드 및 VREF에 연결된 커패시터의 합을 나타낸다.

[수학식 4]

상기 수학식 3에서 알 수 있듯이, 입력 신호(V_IN)는 1/2로 감소하게 되며, 이로 인해 낮은 전원전압에서도 광폭 입력 신호를 처리할 수 있게 된다.

본 발명에서 제안하는 레인지-스케일링 기법이 적용된 SAR ADC(110)에서는 외부에서 인가되는 30MHz 클럭의 반주기의 4분의 3 구간 동안 4비트를 결정하는 SAR 동작을 수행하며, 이를 위해 322MHz의 고속 클럭 동작이 요구된다. 본 발명에서는 다양한 SoC 응용을 위해 도 6과 같이 온-칩으로 내부 클럭 생성회로를 집적하였다. 제안하는 온-칩 클럭 생성회로는 공정 변화에 따른 기준전압 샘플링 및 프리앰프 증폭 구간을 최적화하기 위해 SAR 동작을 위한 클럭의 주기 및 듀티비(duty cycle)를 조절할 수 있도록 구현하였다.

도 6은 본 발명의 일 실시예에 따른 클럭 생성 회로도이고, 도 7은 본 발명의 일 실시예에 따른 중복된 동작 구간에 의한 기준 전압 간섭 문제를 나타내는 도면이며, 도 8은 본 발명의 일 실시예에 따른 기준 전압 간섭 최소화를 위해 분리된 전압 구동 회로도이다.

도 6 및 도 7을 참조하면, 고속으로 동작하는 입력단 SAR ADC(110)의 SAR 동작 구간과 공유 증폭기(120)내의 제2MDAC의 증폭 구간은 일부 중복된다. 만약 동일한 기준전압을 사용할 경우, SAR ADC(110)에서 발생하는 고속 동작(e.g., 322Mhz)과 상기 증폭 동작에 의해 기준전압이 불안정하게 되어 간섭이 발생한다.

이러한 기준 전압의 간섭 문제를 최소화하기 위해 본 발명은 도 8과 같이 SAR 동작 시 사용되는 기준전압(V_{REF _ SAR})과 공유 증폭기(120)의 증폭 구간에서 사용되는 기준전압(VR_{EF _AMP})의 구동회로를 별도로 분리하였다. 제안하는 구동회로에서 생성된 기준전압은 동일한 전압 레벨을 갖지만 정확도의 차이가 있기 때문에 SAR 동작을 위한 기준전압(V_{REF _ SAR})은 4비트를 가지면 되며 SAR 동작을 제외한 모든 동작에서 사용되는 V_{REF _AMP}는 14비트를 갖도록 설계된다.

따라서, 본 발명에서 SAR 동작을 위한 기준전압(V_{REF _ SAR})를 공유 증폭기(120)에 사용되는 기준전압(V_{REF _AMP})과 분리하여 사용할 경우에는 SAR ADC(110)의 고속 동작에 의한 기준전압 사이의 간섭이 최소화된다.

한편, 기준전압을 분리할 경우 기준전압 간 부정합으로 인해 성능이 저하될 수 있으며, 이를 극복하기 위해서는 별도의 보정회로가 요구된다. 그러나, 본 발명에서 제안된 입력단 SAR ADC(110)는 통상 파이프라인 구조에서 sub-ADC로 동작하므로 보정범위 내의 부정합은 디지털 교정회로에서 보정이 가능하다. 따라서 기준전압(V_{REF_SAR})의 부정합이 보정범위 내의 수준이면, 전체 ADC의 성능 저하에 영향을 끼치지 않는다. 따라서 기준전압 생성회로는 공유하되 기준전압의 안정적인 정착을 위해 사용하는 전압 구동회로만을 분리하여, SAR 동작을 위한 기준전압(V_{REF _ SAR})과 나머지 파이프라인 단에서 사용하는 기준전압(V_{REF _AMP})의 부정합이 보정범위 내로 유지되도록 하였다.

도 9는 본 발명에 따른 실시예에서 잔류전압 증폭기의 공유 기법을 나타내는 도면이고, 도 10은 본 발명의 실시예에 따른 각 클럭 위상에 따른 공유 증폭기의 동작을 나타내는 도면이다.

통상 증폭기 공유기법은 클럭을 기반으로 하는 스위치드(switched)-커패시터 구조에 적용 가능한 기법으로, 파이프라인 ADC에서 전체 주기의 반주기 동안만 증폭기가 사용되는 점을 바탕으로 증폭기 구조에 따라 다양하게 응용 가능하다.

도 9를 참조하면, 본 발명에 따른 복합 파이프라인 구조에서 SAR ADC(110)의 잔류전압 증폭기(Residue AMP)(50)와 제2MDAC(51)가 증폭기(AMP1, AMP2)를 공유하여 전력 효율을 극대화하였으며, 각 클럭 위상에 따른 공유 증폭기(AMP1, AMP2)의 동작을 도 10에 나타내었다. 회로 동작의 간결성을 위해 실제 회로로 구현된 차동 경로 구조가 아닌 단일 경로 구조로 나타내었다.

공유 증폭기(AMP1, AMP)의 동작을 도 2 및 도 10을 참조하여 살펴보면, Q1 클럭 동안 입력단 SAR ADC (110)는 Q1X 및 Q1Y 클럭을 이용해 입력 샘플링 및 SAR 동작을 수행하며, 제2MDAC(51)는 출력 잔류전압을 증폭한다. 다음 Q2 클럭 동안, 공유 증폭기(AMP1,AMP2)는 SAR ADC(110)의 잔류전압을 증폭하고, 제2MDAC(51)는 상기 공유 증폭기(AMP1, AMP2)의 출력 전압을 샘플링한다. 이때, Q1 및 Q2 클럭 동안 각각 공유 증폭기(AMP1, AMP2)의 입력 노드(IN1, IN2)는 리셋 된다. 이와 같이 증폭기 공유 시 발생하는 메모리 효과는 추가적인 리셋 타이밍 없이 증폭기의 입력단을 두 개로 각각 분리함으로써 최소화하였다.

도 11은 본 발명의 일 실시예에 따른 입력단이 분리된 공유 증폭기의 구성도이다.

도 11을 참조하면, 입력단이 분리된 공유 증폭기(AMP1, AM)2)에서는 위상의 일부가 중첩되는 클럭(Overlapped clock)(Q1B, Q2B)을 사용하여, 두 공유 증폭기(AMP1, AMP2)의 입력단 스위치가 모두 꺼지는 것을 방지함으로써 증폭된 신호의 최종 정착시간을 지연시키는 문제를 해결할 수 있다.

상술한 바와같이 본 발명은 광폭 입력을 위한 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터를 제안함으로써 종래에 많은 전력을 소모하고 입력 잡음에 영항을 주는 SHA (sample-and-hold amplifer)를 제거할 수 있고 동시에 SHA-프리 구조에서 발생하는 샘플링 부정합 문제를 최소화할 수 있다.

또한, 본 발명은 입력단 SAR ADC에 레인지-스케일링 기법을 적용함으로써 별도의 고전압 소자 및 전원전압을 사용하지 않고 기준전압의 두 배의 크기를 가지는 광폭 입력 신호를 단일 전원전압 및 저전압 소자만으로 처리하여 ADC의 전력 효율을 극대화할 수 있다.

그리고 본 발명은 전체 ADC 전력 소모에서 큰 비중을 차지하는 잔류 전압 증폭기와 제 2MDAC에 사용되는 증폭기를 서로 공유하도록 구성함으로써 전력 소모 및 면적을 최소화할 수 있다.

상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 상술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.

40 : 부트스트랩 스위치 41 : MSB커패시터
50 : 잔류 전압 증폭기 51 : 제2MDAC
110 : SAR ADC 120 : 공유 증폭기
130 : 제2MDAC 140 : 플래시 ADC 1~ADC 4
150 : 기준전류/전압 발생기 160 : 클럭 생성회로
170 : 디지털 교정회로

Claims (8)

1. 클럭 신호를 생성하는 클럭 생성회로;
   기준 전압을 발생하는 기준전압 발생기;
   상기 생성된 클럭 신호에 따라 SAR(successive-approximation register)동작을 수행하여 입력 신호를 샘플링하고, 잔류 전압을 생성하는 레인지-스케일링 기반의 SAR ADC(analog-to-digital converter); 및
   클럭신호에 따라 상기 잔류 전압을 증폭하는 잔류 전압 증폭기 및 상기 증폭된 잔류 전압과 잔류 전압 증폭기의 출력에 의해 선택된 기준 전압 간의 차이를 증폭하는 제1MDAC (multiplying digital-to-analog converter)로 구성된 공유 증폭기;를 포함하며,
   상기 잔류 전압 증폭기와 제1MDAC는 직렬 연결된 제1,제2증폭기를 공유하여,
   (a) 제1클럭 동안 잔류 전압 증폭기가 리셋인 상태에서 상기 제1MDAC는 출력단에서 피드백되는 전압을 제1,제2증폭기를 통해 증폭하고,
   (b) 다음 제2클럭 동안, 잔류 전압 증폭기는 SAR ADC에서 입력된 잔류전압을 제1,제2증폭기를 통해 증폭하고, 제1MDAC은 제1,제2증폭기에서 증폭되어 출력단에서 피드백되는 전압을 샘플링하는 것을 특징으로 하는 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터.
2. 제1항에 있어서, 상기 SAR ADC는
   입력 신호의 크기와 무관하게 아날로그 입력 신호를 왜곡 없이 샘플링하도록 부트스트랩 스위치를 사용하고, 샘플링된 전하가 저장되는 최상위 비트(MSB) 커패시터는 두 개로 분리되어 형성된 것을 특징으로 하는 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터.
3. 제1항에 있어서, 상기 SAR 동작에 사용되는 기준전압은
   제1MDAC의 증폭 구간에서 사용되는 기준전압과 분리되어 입력되는 것을 특징으로 하는 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터.
4. 제1항에 있어서, 상기 공유된 증폭기는
   2개로 분리된 입력단을 갖는 것을 특징으로 하는 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터.
5. 제4항에 있어서, 상기 공유 증폭기의 입력단 스위치에는 서로 위상의 일부가 중첩되는 클럭신호가 인가되는 것을 특징으로 하는 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터.
6. 제1항에 있어서, 상기 SAR ADC는,
   저전압 소자만으로 구성되어, 상기 입력 신호를 기준전압의 두 배의 크기로 샘플링한 후 샘플링된 입력 신호를 절반 크기로 스케일링하는 것을 특징으로 하는 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터.
7. 제1항에 있어서, 상기 잔류 전압 증폭기의 출력을 디지털 신호로 변환하는 제1플래시 ADC (flash analog-to-digital converter);
   상기 제1MDAC의 출력을 디지털 신호로 변환하고 상기 제1MDAC에 근거하여 선택신호를 추력하는 제2플래시 ADC;
   상기 제1MDAC의 출력과 상기 제2플래시 ADC에서 출력된 선택 신호에 따라 선택된 기준 전압과의 차이를 증폭하는 제2MDAC;
   상기 제2MDAC의 출력을 디지털 신호로 변환하는 제3플래시 ADC; 및
   상기 SAR ADC로부터 샘플링되어 양자화된 디지털 신호를 입력받고 상기 제1 내지 제3플래시 ADC로부터 디지털 신호를 입력받아 교정된 최종 디지털 신호를 출력하는 디지털 교정 회로; 더 포함하는 것을 특징으로 하는 레인지-스케일링 기반의 복합 파이프라인 아날로그-디지털 컨버터.
8. 제7항에 있어서, 상기 제1 및 제2플래시 ADC는,
   저항열 공유 기법 및 인터폴레이션 기법을 적용하도록 구성되는 것을 특징으로 하는 레인지-스케일링 기법 기반의 복합 파이프라인 아날로그-디지털 컨버터.

Images