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KR101662905B1 - 정전 방전 보호 개선 - Google Patents

정전 방전 보호 개선 Download PDF

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KR101662905B1
KR101662905B1 KR1020140174367A KR20140174367A KR101662905B1 KR 101662905 B1 KR101662905 B1 KR 101662905B1 KR 1020140174367 A KR1020140174367 A KR 1020140174367A KR 20140174367 A KR20140174367 A KR 20140174367A KR 101662905 B1 KR101662905 B1 KR 101662905B1
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헤이르트 헬링스
디미트리 린텐
Original Assignee
아이엠이씨 브이제트더블유
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Publication date
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Abstract

본원은 finFET 기술로 구현되는 정전 방전(ESD)보호 디바이스를 기술한다. 상기 디바이스는 감소된 두께의 얇은 트렌치 격리(STI)층(120')을 가져 높은 도핑의 드레인 주입(240,250)의 이동을 허용하고, 그것을 통해 STI층(120') 아래 연장된 영역들(290,300)을 형성해서, STI층(120')아래의 평면형 영역을 생성한다. 상기 영역들(290,300)은 기판(100) 및 STI층(120') 사이에 제공된 n-웰 층(180)에 형성된다. STI층(120') 아래의 평면형 영역 형성은 ESD 발생 동안 디바이스에서 생성된 열에너지 일부가 STI층 아래에 발생되어, 보다 효율적으로 기판(100)을 향해 소진될 수 있는 이점이 있다.

Description

정전 방전 보호 개선{IMPROVEMENTS IN OR RELATING TO ELECTROSTATIC DISCHARGE PROTECTION}
본 발명은 정전 방전 보호 개선(electrostatic discharge protection)에 관한 것이고, 구체적으로 핀 기반 전계 효과 트랜지스터(fin-based field effect transistor) 기술에서 그러한 보호(such protection)를 제공하는 것과 관련 있다.
핀 기반 FET(finFET) 기술에서의 정전 방전(ESD) 보호는, 핀들 사이의 얕은 트렌치 격리 (shallow trench isolation)(STI) 산화물(oxide)이 필수적으로(essentially) 사용되지 않기 때문에 평면 기술(planar technology)에서보다 더 많은 영역의 소비를 가져오는 것으로 알려져 있다. ESD 보호를 위해 요구되는 영역이 이와 같이 늘어날 수록 finFET 기술을 이용한 집적회로(ICs) 제조 비용이 증가한다.
미국 특허 제7,141,484호는 기판 상의 서로 인접한(adjacent to one other) 제1 반도체 핀 및 제2 반도체 핀 형성하고, 제1 반도체 핀 및 제2 반도체 핀들 상의 반도체 물질의 에피택셜 성장(epitaxially growing) 은 제1 반도체 핀으로부터 성장된 반도체 물질의 제1 부분과 제2 반도체 핀으로부터 성장된 반도체 물질의 제 2 부분을 결합시키며, 제1 반도체 핀 및 제2 반도체 핀들 상의 반도체 물질의 제1 단부 및 제2 단부에 다른 반도체 물질들을 주입하여 각각의 제1 주입 영역 및 제2 주입 영역을 형성하는 ESD 디바이스 형성 방법을 개시한다. p-n 접합은 반도체 물질의 제1 단부 및 제2 단부 사이에 형성되고, 상기 p-n접합은 ESD다이오드 접합, 또는 npn 또는 pnp의 양극성 접합 트랜지스터(BJT)의 접합을 형성한다.
그러나, ESD 보호에서, 열에너지의 축적으로 ESD 디바이스의 기능이 감소되지 않도록 디바이스에서 생성되는 열에너지가 빠르게 소진되는 것이 필수적이다. 미국 특허 제7700449호에 개시된 디바이스에서는, ESD가 발생할 때 생성된 열에너지의 소진을 허용하는 직접적인 경로가 없다.
따라서, 본 개시 내용의 목적은 벌크 finFET기술을 사용하여 구현된 ESD 디바이스에 개선된 열에너지 소진을 제공하는 것이다.
본 개시 내용의 다른 목적은 벌크(bulk) finFET기술을 사용하여 ESD디바이스 구현을 요하는 영역을 최소화하여 제조비용을 최소화하는 것이다.
본 개시 내용에 따르면, 반도체 기판; 제1 영역 및 제2 영역을 정의하는 제1 리세스를 포함하는 상기 반도체 기판 상의 격리층; 및 제1 영역 및 제2 영역 내의 상기 격리층의 제1 리세스를 통해 반도체 기판으로부터 돌출된 제1 핀을 포함하는 벌크 핀 기반 정전 방전 디바이스가 제공되고, 제1 핀의 한 부분 및 제 1영역의 기판 상부는 제1 도펀트로 균일하게 도핑되고, 제1 핀의 다른 부분 및 제2 영역의 기판 상부는 제2 도펀트로 균일하게 도핑된다.
기판 상부 도핑으로 인해, 핀에 생성된 열의 소진 경로가 제공된다. 이는 정전 방전 발생의 경우 높은 전류에 의해 생성된 열 에너지 소진을 위한 더욱 강력한 디바이스를 제공한다.
또한, 하나의 추가단계가 적용된 표준 HDD 제조공정에 제공되어 격리층의 각 리세스(recess)를 형성하므로 반도체 기판의 상부가 열 소진 경로(thermal dissipation path)를 제공할 수 있게 한다.
바람직한 실시예에서, 기판은 웰(well)을 더 포함하고, 제1 영역 및 제2 영역의 기판 상부는 웰 상부에 있다. 웰 및 반도체 기판은 다르게 도핑될 수 있다. 일실시예에서, 반도체 기판은 p-타입 물질을 포함할 수 있고, 웰은 n-웰(n-well)을 포함할 수 있다. 다른 실시예에서, 반도체 기판은 n-타입(n-type) 물질을 포함할 수 있고, 웰은 p-웰(p-well)을 포함할 수 있다.
이상적으로, 제1 영역 및 제2 영역의 기판 상부는 격리층 아래 수평으로 연장되어 평면형 영역(planar-like region)을 형성한다. 바람직한 실시예에서, 평면형 영역은 제1 핀의 아래로 연장된다.
디바이스는 또한 제1 핀 상에 형성된 게이트 전극 소자를 포함할 수 있고, 게이트 전극은 제1 영역 및 제2 영역을 분리한다. 게이트 전극 소자는 접지 전극을 포함할 수 있고, NMOS 또는 PMOS의 접지 게이트 전극일 수 있다.
다른 실시예에서, 제1 도펀트는 제2 도펀트와 실질적으로 동일한 타입이고, 제1 핀의 양 부분은 실질적으로 동일한 도펀트로 균일하게 도핑되고, 디바이스는 격리층의 제2 리세스 및 제2 리세스를 통해 반도체 기판으로부터 돌출된 제2 핀을 더 포함하고, 제2 리세스의 상부 및 제2 핀은 제1 핀 및 제1 리세스의 기판 상부와 반대로 도핑된다.
디바이스는 제1 리세스 및 제2 리세스를 분리하는 제3 영역을 더 포함할 수 있고, 제3 영역은 실질적으로 도핑되지 않는다.
일실시예에서, 제3 핀은 제3 영역의 격리층을 통해 돌출될 수 있고, 제3 핀은 실질적으로 도핑되지 않고, 제1 리세스 및 제1 핀을 제2 리세스 및 제2 핀으로부터 분리한다.
바람직하게는, 제1 핀 및 제2 핀은 서로 연결되어 다이오드를 형성할 수 있다.
바람직하게는, 제1 핀 및 제2 핀은 서로 연결되어 다이오드를 형성할 수 있다.
기판 상부 도핑으로 인해, 핀에 생성된 열의 소진 경로가 제공된다. 이는 정전 방전 발생의 경우 높은 전류에 의해 생성된 열 에너지 소진을 위한 더욱 강력한 디바이스를 제공한다.
또한, 하나의 추가단계가 적용된 표준 HDD 제조공정에 제공되어 격리층의 각 리세스(recess)를 형성하므로 반도체 기판의 상부가 열 소진 경로(thermal dissipation path)를 제공할 수 있게 한다.
본 발명을 잘 이해하기 위해서, 예로써 수반하는 도면을 참조할 것이다.
도 1a 및 도 1b는 표준 고농도 도핑 드레인(HDD) finFET 디바이스 공정 단계를 도시한다;
도 2a 내지 도 2c는 본 개시 내용에 따른 HDD finFET 디바이스공정 단계를 도시한다;
도 3은 ESD 보호에 사용된 표준 finFET 디바이스의 제1 측면의 부분 단면 사시도를 도시한다;
도 4는 ESD 보호에 사용된 표준 finFET 디바이스의 제2 측면의 부분 단면 사시도를 도시한다;
도 5 및 도 6은 도 3 및 도 4와 각각 유사하지만, 열 소진 경로가 제공되는 본 개시 내용의 finFET 디바이스를 도시한다;
도 7은 본 개시 내용에 따른 두 개의 핀을 포함하는 디바이스의 상면도를 도시한다;
도 8은 도 7과 유사하지만 본 발명에 따른 두 개의 핀 사이의 제3 핀을 포함한다.
본 발명은 특정한 도면을 참조해서 특정한 실시예에 대해 기재하지만, 이들로 한정되지 않는다. 기재된 도면은 개략적이지만 비제한적이다. 도면에서, 일부 요소의 크기는 설명하기 위해서 확대한 것으로 일정한 스케일로 그려진 것은 아닐 수도 있다.
본원에서 사용되는 동일 참조 부호는 동일 구성요소를 참조하기 위함이다.
본원에서 사용되는 용어 "도핑된"은, 예를 들면, n- 또는 p-타입과 같은 특정 타입의 도펀트를 포함하는 물질 및/또는 당업자가 용이하게 이해할 수 있는 바와 같이 물질의 특성을 효과적으로 변화시키는 도펀트 농도를 갖는 물질을 의미한다.
본 명세서에서 사용되는 용어인 "도핑되지 않은" 또는 "실질적으로 도핑되지 않은"은 도핑된 물질의 도펀트 농도보다 100배 이상 적은 도펀트 농도를 갖는 물질을 의미한다.
본 명세서에서 사용되는 용어인 "다르게 도핑된"은, 예를 들면, n 및 p 도펀트, n- 및 n+, p- 및 p+와 같이 다른 도펀트를 갖는 물질과 동일 도펀트로 도핑되지만 농도가 다른 물질을 의미한다.
본 명세서에서 사용되는 용어인 "반대의 타입" 또는 "반대로 도핑된"은, 예를 들면 n 타입과 같은 한 타입의 도펀트가, 예를 들면 피 타입과 같은 다른 타입의 도펀트와 반대의 타입임을 의미하고, 또한 한 타입의 도펀트는 n- 또는 n+ 타입의 도펀트를 포함하고, 다른 타입의 도펀트는 p- 또는 p+ 타입의 도펀트를 포함하고, 또는 그 반대도 마찬가지이다.
본원에서 사용되는 용어"유사한 타입"은, 예를 들면 n-타입과 같은 한 타입이지만 다른 도펀트 농도를 갖는 도펀트를 의미한다.
도 1a 및 도 1b를 참조하면 표준 HDD finFET 디바이스 제조 공정이 도시된다. 제 1 단계는 기판(100)을 제공하는 단계를 포함하고, 일례로 p-타입 물질과 같은 상기 기판은 위쪽으로 연장되어 도 1a와 같이 핀(110)을 형성한다. 핀(110)은 전형적으로 기판의 표면 위로 미리 정해진(predetermined) 높이를 갖는다. 전형적으로, n-웰(도시되지 않음)은 기판(100)상에 제공된다. 도시된 바와 같이 STI 또는 격리층(120)은 기판(100)(또는 n-웰)상에 형성되고, 핀(110)의 미리 정해진 높이 보다 작은 두께를 갖는다. 핀의 설정된 높이 값은 특정한 응용예(application)에 따라 결정됨은 용이하게 이해할 것이다.
게이트 전극(130)은 핀(110)상에 형성되고, 핀(110)의 한 부분(110a)은 디바이스의 한 부분을 형성하고, 핀(110)의 다른 부분(110b)은 디바이스의 다른 부분을 형성하고, 게이트 전극(130)아래에 세 번째 부분(도시되지 않음)이 형성된다. 이 단계에서, 핀(110)은 STI층(120)내에서 도핑되지 않는다.
HDD 주입 단계로 인해 STI층(120) 및 핀(110)내에 각각 선택적으로 주입된(implanted) 영역 또는 볼륨(140, 150 및 160, 170)이 발생한다. 다른 물질이 사용되어 주입 영역들(140, 150, 160, 170)의 도핑 농도를 변경할 수 있고, 이에 인해 국부적으로 상기 영역들의 STI 또는 격리층(120) 및 핀(110)의 특성이 변할 수 있다.
도 1b에 도시 된 바와 같이, 주입 영역(140, 160)은 일 측에 형성되고, 주입 영역(150,170)은 게이트 전극(130)의 다른 측에 형성된다.
일실시예에서, 도 1b에 도시 된 바와 같이, 최종 HDD 디바이스에는, 주입된 n+ 도펀트로 인해 핀 부(110a)의 드레인(drain)(160)이 형성되고, 주입된 p+ 도펀트로 인해 핀 부(110b)의 소스(sourece)(170)가 형성된다.
통상의 FET 디바이스에서, 소스 및 드레인은 유사한 도펀트를 갖지만, FET형 구조로부터 게이트 다이오드를 만들기 위해, 상기 도펀트가 반대 타입임은 이해될 것이다. 도펀트 타입 n+ 및 p+는 다이오드의 캐소드(일반적으로 n+로 칭함) 및 애노드(일반적으로 p+로 칭함)와 다르다.
또한, 주입 영역(140, 150)은 대신에 p+ 및 n+ 물질을 포함할 수 있어서, 상기 드레인 및 소스는 도1b에 도시된 바와 같이 게이트 전극(130)의 반대 측에 각각 형성될 수 있다. 전형적으로, p+ 도펀트는 인 및 비소를 포함할 수 있고, n+ 도펀트는 붕소 빛 갈륨을 포함할 수 있다. 그러나, 도펀트의 선택은 이러한 특정 물질 또는 원소에 한정되지 않는다.
주입 영역(140, 150)은 STI 또는 격리층(120) 상부의 분리된 영역으로 보이지만, 실제로 당업자가 이해할 수 있는 바와 같이 STI 격리층(120)안으로 주입된 것임은 용이하게 이해될 것이다. 도 1b에 도시된 바와 같이, 주입 영역(140, 150)은 명확성을 위해 별도로 표시되었다.
STI층(120)은 두께가30 nm 내지 90 nm, 전형적으로 60 nm여서 STI층(120)아래 도펀트의 이동을 효과적으로 차단하고 기판(100) 및/또는 존재하는 경우(도시되지 않음) n-웰로부터 주입 영역(140,150)의 열적 차단(thermally isolate)을 위한 열 장벽(thermal barrier)을 효과적으로 형성한다. 이는, 실리콘 단독에 비해, 일례로 실리콘 산화물(oxide)과 같은 전형적인 STI 물질의 열전도율(thermal conductivity)이 낮기 때문이다.
그 결과, ESD발생에 의한 핀(100)안에 생성된 열 에너지를 소진하는 효율적인 열 경로가 없다. 이는 열 에너지의 대부분이 핀 자체에 유지되어 ESD발생으로 인한 고 전류에 의해 생성된 열에너지가 디바이스를 녹이는 경향이 있어서, finFET 디바이스는 열 적 내구성의 관점에서 취약한 것으로 고려됨을 의미한다.
이와 비교하여, 도 2a 내지 도 2c는 본 개시 내용에 따른HDD finFET (200)(도 2c) 제조 공정 단계를 도시한다. 도 2a는 도 1a와 동일하며 여기에 다시 설명되지 않을 것이다. 상기 공정의 다음 단계는 도 2b에 도시된 바와 같이 게이트 전극(130)에 의해 커버되지 않는 부분의 STI 또는 격리층(120)을 에칭(etch)하는 것이다. 이는 실질적으로 게이트 전극(130)에 의해 커버되지 않는 부분의 STI 또는 격리층(120') 의 두께를 국부적으로(locally) 감소시키는 효과가 있다. 실질적으로 감소된 두께를 갖는 이 부분은 STI층 또는 격리층의 리세스를 효과적으로 형성한다. 적절한 마스크(도시되지 않음)는 동일 공정에서 제조된 다른 컴포넌트 또는 엘리먼트를 보호하는 데 사용되어, STI 또는 격리층(120')의 전체 두께를 줄이는 에칭과 함께 그것들이 에칭되지 않도록 한다.
이러한 특정 실시예에서, 게이트 전극(130) 또한 그 하부 영역을 보호하는 마스크 역할을 해서 제조 공정 동안 에칭 또는 주입되지 않도록 한다. 그러나 게이트 전극(130)의 존재는 에칭 및 주입 단계에 필수적이지 않고, 만일 존재한다면, 상기 마스크가 게이트 전극(130)의 아래에 있을 수 있는 영역을 보호하는데 적용될 수 있음이 이해될 것이다.
도 2c에 도시된 바와 같이 주입 단계는 STI 또는 격리층(120')의 주입 영역(240,250) 및 핀의 주입 영역(260, 270)를 형성하는 에칭 공정에 의해 형성된 리세스의 감소된 두께의 STI 또는 격리층(120')상에 수행된다. STI 또는 격리층(120')에 형성된 리세스 내의 주입은 기판 상부(도시되지 않음)및 제1 도펀트로 균일하게 도핑된 제1 영역(240)의 핀(260)의 일부 및 기판 상부(또한 도시되지 않음) 및 제2 도펀트로 균일하게 도핑된 제2 영역(250)의 핀(270)의 일부를 생성한다.
도 1b를 참조하여 전술한 바와 같이, 주입 영역(240)은 드레인을 형성하는 n+ 물질을 포함하고, 주입 영역(250)은 디바이스의 소스를 형성하는 p+ 물질을 포함한다. 이전과 같이, 주입영역은 p+ 및 n+물질을 각각 대신(instead) 포함할 수 있어서, 드레인 및 소스는 도 2c에 도시된 바와 같이 최종 HDD 디바이스(200)의 게이트 전극(130)의 반대 측에 형성될 수 있다.
도 2c에 도시된 바와 같이, 에칭된 STI 층(120')은, 예를 들면 20 nm이하의 두께와 같이 실질적으로 얇아서, 전술 한 바와 같이 n+ 및 p+ 물질 주입의 차단이 충분치 않고, 주입된 도펀트는 STI 또는 격리층(120') 아래에 연장되어 도 5에 도시된 바와 같이 감소된 두께의 STI 또는 격리층(120') 아래에 평면형 주입 영역을 형성하는 각각의 HDD 영역을 형성할 수 있다. 바람직한 실시예에서, 이 평면형 영역 또한 핀 자체(도시되지 않음) 아래에 수평으로 연장된다.
또한, 아래로 확장된 HDD 영역을 통해 STI 또는 격리층 아래로 전류의 일부가 흐른다. 이는 ESD 발생 동안 ESD 다이오드 상에 낮은 전압을 초래한다. 이 낮은 전압은 다시 디바이스 내의 낮은 열 에너지 생성을 초래한다. 게다가, ESD 발생으로 생성된 열 에너지 일부는 STI 또는 격리층 아래로 연장된 HDD 영역 근처에 생성되고, 이 열 에너지 또는 열은 보다 효율적으로 디바이스로부터 기판을 향해 제거될 수 있다.
주입에 사용되는 도펀트의 선택은 특정 HDD 디바이스의 작동에 의존함은 용이하게 이해될 것이다. 또한, 일부 finFET HDD 디바이스에서, 주입된 물질은, 만일 존재한다면 게이트 전극 양쪽에 대해 두 개의 유사하게 도핑된 영역을 제공할 수 있다.
칩의 특정 영역(이하 평면 ESD-영역이라 함)의 STI 또는 격리층(120)을 에칭함으로써, 결합된 finFET 및 평면 형 구조는 단일 리소그래피(lithography)단계(단일 마스크) 및 단일 에칭 단계의 추가에 의한 finFET 기술로 제조될 수 있다. 이는 예를 들면 감소된 영역과 같은 더 좋은 특성을 갖는 것으로 알려진, 균일한 전류 전도에 대해 많은 적용에 있어 보다 균일한 동작을 보이는, 결합된 finFET 및 "평면형"ESD 보호 구조를 생성한다.
본 개시 내용은 적용된 표준 HDD 주입 공정을 변경하지 않는 추가적인 에칭 단계를 제공하고, 따라서 제조 흐름 방해를 최소화한다.
본 개시 내용의 방법은 다양한 디바이스에 활용될 수 있고, 예를 들면 게이트 finFET(FF) 다이오드, STI FF 다이오드, 접지 게이트 nMOS(GGNMOS) 디바이스, 접지 게이트 pMOS(GGPMOS) 디바이스, MOS 클램프(MOS clamps), BJT 등이 있다.
본 개시 내용의 방법은 HDD 주입 단계를 참조하여 설명하였지만, 추가적인 더 복잡한 공정단계는 도 2a 내지 도 2c를 참조하여 상기 서술된 단계를 따를 수 있음을 알 수 있는데, 예를 들면, 이온 주입 단계(도시되지 않음)에 의해 수행된 소스 및/또는 드레인 영역의 에피택셜 성장단계가 있다.
또한, 특별한 주입 단계는 ESD 목적으로 제공될 수 있는데, 예를 들면, "깊은 n+" 및 "깊은 p+"주입은 HDD가 STI 또는 격리층(120')의 레벨 아래에 형성됨을 보장하는데 사용될 수 있다.
도 3 및 도 4는 도 1을 참조하여 상기 서술된 HDD주입 공정을 사용한 finFET 기술을 사용하여 제조 된 ESD 디바이스 각각의 부분 단면 사시도를 도시한다. 도 3는 일 측면도를 도시하고, 도 4는 다른 측면도를 도시한다.
도시된 바와 같이, 전형적으로 p- 또는 n-물질을 포함하는 기판(100)은 n-웰(180)이 기판(100)상에 형성되도록 제공된다. 상기 서술된 바와 같이 n-웰은 제1 리세스 및 제2 리세스의 기판 상부 일부를 포함할 수 있음을 알 수 있다. 도 4에 보다 명확히 도시된 바와 같이, STI 또는 격리층(120)은 STI 또는 격리층(120)을 통해 위로 연장된 핀(110)과 함께 n-웰(180) 상부에 형성된다.
n-웰(180)의 실제 도핑 농도는 제조 공정으로 인해 변화(graduated)할 수 있음은 용이하게 이해할 수 있을 것이고, 다른 수준은 명확성을 위해 표시되지 않는다. 기판(100)은 대략 5e13cm-3 내지 대략 2e16cm-3 사이의 도핑농도를 가질 수 있고, 가능한 한 대략 4e15cm-3의 도핑농도이다(여기서, 'e13', 'e16', 및 'e15'는 1013, 1016, 및 1015의 농도를 의미하고, 이는 반도체 분야에서 용이하게 이해될 것이다). n-웰(160)은 대략 2e16cm-3 내지 대략 7e18cm-3사이의 도핑농도를 가질 수 있다.
도 4에서 보다 명확히 도시된 바와 같이, 주입 영역(160, 170)은 STI 또는 격리층(120) 레벨의 약간 아래쪽으로 연장되지만, 실질적으로 핀(110)내에 남고 STI 또는 격리층(120) 아래로 또는 밑으로 연장되지 않는다.
도 5 및 도 6은, 전형적으로 p- 또는 n-물질을 포함하고 n-웰(280)이 기판(100) 상에 형성되도록 제공된 기판(100)의 도 3 및 도 4와 각각 유사하다. 상기 서술된 바와 같이, n-웰(280)이 제1 리세스 및 제2 리세스의 기판 상부 일부를 포함할 수 있음은 이해될 것이다. 도 6에 보다 명확히 도시된 바와 같이, STI 또는 격리층(120')은 STI 또는 격리층(120)을 통해 위쪽으로 연장된 핀(110)과 함께 n-웰(280) 상에 형성된다. 이 경우, 도 2a 내지 도 2c를 참조하여 상기 서술된 주입 단계 이전에, 리세스를 형성하기 위한 에칭으로 인해 STI 또는 격리층(120')의 두께가 실질적으로 감소함에 따라, 도 5 및 도 6에 도시된 바와 같이(도 6에서는 구역(300)만 도시됨) 주입 영역(260, 270)은 STI 또는 격리층(120') 아래에서 구역(290,300)으로 연장된다.
상기 서술한 바와 같이, STI 또는 격리층(120')아래의 구역(290, 300)이 생성되어서, 주입영역(260, 270)이 연장된다. 그 결과, 디바이스에 영구적 손상이 가해지지 않으므로, ESD 보호 디바이스의 동작은 ESD에 의해 영향을 받지 않고, ESD가 한번 제거되면 동작을 지속할 수 있다. 이는 디바이스 상 낮은 전압에 의한 것과 상기 서술된 바와 같이 생성된 열의 일부가 디바이스로부터 열이 용이하게 제거될 수 있는 STI층 아래에 있기 때문이다.
상기 서술된 HDD 디바이스는 게이트 전극이 주입을 마스킹하는데 사용되는 게이트 다이오드이다. 도 7 및 도 8을 참조하여 후술하는 바와 같이, 대안적인 실시예에서, 본 발명은 하나의 핀은 p-도핑, 다음 핀이 n-도핑, 그 다음 핀은 p-도핑, 등등이 되는 STI 다이오드에 적용될 수 있다.
이제 도 7을 참조하면, STI 또는 격리층(120)을 포함하는 디바이스(400)의 평면도가 도시되어 있고, STI 또는 격리층(120)에는 STI 또는 격리층(120)의 에칭으로 형성된 리세스(도시되지 않음)의 두 주입 영역(410,420)이 제공된다. 제 1핀(430)은 제 1영역(410)을 통해 돌출됨이 도시되고 제 2핀(440)은 제2영역(420)을 통해 돌출됨이 도시된다. 본 실시예에서는, 제 1영역(410)은 제 2영역(420)에 대해 반대로 도핑되고, 영역(410, 420)들은 분리되고 STI 또는 격리층(120)의 부분들(450, 460, 470)으로부터 격리된다.
도 8에서는, 도 7에 도시된 디바이스(400)와 유사한 디바이스(500)의 평면도가 도시된다. 사실상, 세 개의 핀(430, 440, 510)이 동일 기판에 형성되는데, 이 핀들에 게이트 전극은 없다. 상기 서술된 바와 같이 STI 또는 격리층(120)은 제1 영역 및 제2 영역(410, 420)에서 에칭되지만, 이제 도 7에 도시된 바와 같이 네 STI 영역 또는 구역(450, 470)이 있고, 구역(460)은 핀(510)(세 핀들의 각 면당 하나)에 의해 두 개의 추가 구역(520, 530)으로 분할되고, 두 개의 추가 구역(520, 530)은 에칭되어 도시된 모든 핀들 주위에 얇은 STI 영역 또는 구역을 제공한다. 디바이스(500)의 왼쪽의 에칭된 STI 영역 또는 구역(410)은 핀(430)과 함께, n+ HDD 마스크 및 n+ HDD 주입으로 n+로 도핑된다. 디바이스(500)의 오른쪽의 에칭된 다른 STI 구역(420)은 핀(440)과 함께, p+ HDD 마스크 및 p+ HDD 주입으로 p+로 도핑된다. 중간 핀(510)은 STI 영역 아래에 연장된 n+도핑 영역 및 p+도핑 영역 사이의 격리를 보장하기 위해 HDD도핑되지 않는다. 핀(510)은 도핑되지 않고, 따라서 만일 존재한다면 웰 또는 기판의 일부이다. 이러한 최종 구조는 "(n+영역(410))/(n+핀(430))/(n+영역(410))/(STI상 돌출된 핀(510)의 웰 또는 도핑되지 않은 기판)/(p+영역(420))/(p+핀(440))/(p+영역(420))"을 포함할 수 있고, 여기서 n+ 및 p+ 는 에칭된 STI구역 또는 리세스에서 HDD도핑되고, STI 또는 격리층(120)아래의 기판 또는 웰(도시되지 않음)로 연장된다.
대안적으로, 도 7에 도시된 바와 같이, 중간 핀은 주입 영역을 분리하는 넓은 STI 영역 또는 구역을 제공하도록 제거 될 수 있다. 이 경우, n+ 및 p+로 도핑된 영역사이의 분리는 마스킹에 의해 달성된다. 이러한 최종 구조는 "(n+영역(410))/(n+핀(430))/(n+영역(410))/(격리 영역(460) 또는 STI 아래의 웰 또는 도핑되지 않은 기판)/(p+영역(420))/(p+핀(440))/(p+영역(420))"을 포함할 수 있고, 여기서 "도핑되지 않은"은 현저히 적은 도핑을 의미하고, 통상적으로 n+ 또는 p+로 도핑된 영역 또는 핀보다 적어도 100배 이하이다.
본 개시 내용은 p타입 기판 상에 형성된 ESD디바이스에 관해 설명되었지만, 기판은 특정 적용에 관해 임의의 적절한 도핑을 가질 수 있음은 용이하게 이해될 것이다. 유사하게, n-웰의 사용은 상술하였지만, p-웰 또한 사용될 수 있고, 웰 도핑 타입과 기판 도핑 타입의 임의의 조합 등이 가능하다.
본 개시 내용은 특정 구현을 참조하여 설명 하였지만, 본 개시 내용은 ESD 발생에 의해 생성된 열이 ESD 보호 디바이스에 해로운 영향을 미칠 수 있는 다른 구현에 적용될 수 있음은 용이하게 이해 될 것이다.

100: 반도체 기판
120: 격리층
180: 웰

Claims (15)

  1. 벌크 핀 기반의(bulk fin-based) 정전 방전 보호 디바이스(electrostatic discharge protection device)에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 격리층(isolating layer); 및
    상기 격리층 내의 제1 리세스를 통해 상기 반도체 기판으로부터 돌출된(protruding) 제1 핀;
    을 포함하고,
    상기 제1 리세스는, 상기 격리층 위의 제1 영역 및 제2 영역, 및 상기 격리층 아래의 제1 기판 상부(upper substrate portion) 및 제2 기판 상부를 포함하고,
    상기 제1 핀의 일부 및 상기 제1 기판 상부는 제1 도펀트(dopant)로 도핑되고, 상기 제1 핀의 다른 일부 및 상기 제2 기판 상부는 제2 도펀트로 도핑되는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  2. 제1항에 있어서,
    상기 반도체 기판은 웰(well)을 더 포함하고,
    상기 제1 기판 상부 및 상기 제2 기판 상부는 상기 웰의 상부에 위치하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  3. 제2항에 있어서,
    상기 웰 및 상기 반도체 기판은 서로 다르게 도핑되는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  4. 제1항에 있어서,
    상기 제1 기판 상부 및 상기 제2 기판 상부는 상기 격리층 아래에서 수평으로 연장되어 평면형(planar-like) 영역을 형성하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  5. 제4항에 있어서,
    상기 평면형 영역은 상기 제1 핀 아래로 연장된, 벌크 핀 기반의 정전 방전 보호 디바이스.
  6. 제1항에 있어서,
    상기 제1 도펀트는 n-타입(n-type) 및 p-타입(p-type) 중 하나이고, 상기 제2 도펀트는 상기 n-타입 및 p-타입 중 다른 하나인, 벌크 핀 기반의 정전 방전 보호 디바이스.
  7. 제1항에 있어서,
    상기 제1 도펀트는 n-타입 및 p-타입 중 하나이고, 상기 제2 도펀트는 상기 n-타입 및 p-타입 중 상기 하나인, 벌크 핀 기반의 정전 방전 보호 디바이스.
  8. 제1항에 있어서,
    상기 제1 핀 상에 형성된 적어도 하나의 게이트 전극(gate electrode)을 더 포함하고, 상기 게이트 전극은 상기 제1 영역 및 상기 제2 영역을 분리하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  9. 제8항에 있어서,
    상기 게이트 전극은 접지(grounded) 게이트 전극을 포함하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  10. 제9항에 있어서,
    상기 접지 게이트 전극은 엔모스(NMOS) 접지 게이트 전극을 포함하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  11. 제9항에 있어서,
    상기 접지 게이트 전극은 피모스(PMOS) 접지 게이트 전극을 포함하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  12. 제1항에 있어서,
    상기 제1 도펀트는 상기 제2 도펀트와 동일한 타입이고, 상기 제1 핀의 양 부분(both parts)은 동일한 도펀트로 도핑되며,
    상기 디바이스는,
    상기 격리층 내의 제2 리세스; 및
    상기 제2 리세스를 통해 상기 반도체 기판으로부터 돌출된 제2 핀을 더 포함하고,
    상기 격리층 아래의 상기 제2 리세스의 기판 상부 및 상기 제2 핀은 상기 제1 핀 및 상기 격리층 아래의 상기 제1 리세스의 기판 상부와 반대로 도핑된, 벌크 핀 기반의 정전 방전 보호 디바이스.
  13. 제12항에 있어서,
    상기 제1 리세스 및 상기 제2 리세스를 분리하는 제3 영역을 더 포함하고,
    상기 제3 영역은 도핑되지 않은, 벌크 핀 기반의 정전 방전 보호 디바이스.
  14. 제13항에 있어서,
    상기 제3 영역의 상기 격리층을 통해 상기 반도체 기판으로부터 돌출된 제3 핀을 더 포함하고,
    상기 제3 핀은 도핑되지 않으며, 상기 제3 핀은 상기 제1 리세스 및 상기 제1 핀을 상기 제2 리세스 및 상기 제2 핀과 분리시키는, 벌크 핀 기반의 정전 방전 보호 디바이스.
  15. 제12항에 있어서,
    상기 제1 핀 및 상기 제2 핀은 서로 연결되어 얕은 트렌치 격리 다이오드(shallow trench isolation diode)를 형성하는, 벌크 핀 기반의 정전 방전 보호 디바이스.
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