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KR101611804B1 - 부품 내장 배선판, 부품 내장 배선판의 제조 방법 - Google Patents

부품 내장 배선판, 부품 내장 배선판의 제조 방법 Download PDF

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Publication number
KR101611804B1
KR101611804B1 KR1020157002082A KR20157002082A KR101611804B1 KR 101611804 B1 KR101611804 B1 KR 101611804B1 KR 1020157002082 A KR1020157002082 A KR 1020157002082A KR 20157002082 A KR20157002082 A KR 20157002082A KR 101611804 B1 KR101611804 B1 KR 101611804B1
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KR
South Korea
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wiring
insulating layer
layer
wiring board
wiring pattern
Prior art date
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KR1020157002082A
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Inventor
겐지 사사오까
Original Assignee
다이니폰 인사츠 가부시키가이샤
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Publication date
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Priority claimed from JP2007302883A external-priority patent/JP5176500B2/ja
Priority claimed from JP2007322062A external-priority patent/JP5515210B2/ja
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Abstract

제1 절연층과, 제1 절연층에 대하여 적층 형상으로 위치하는 제2 절연층과, 제2 절연층에 매설되고, 또한 단자 패드를 갖는 반도체 칩과, 상기 단자 패드에 전기적으로 접속된, 그리드 형상 배열의 표면 실장용 단자를 구비한 반도체 소자와, 제2 절연층에 더 매설된 전기/전자 부품과, 제1 절연층과 제2 절연층 사이에 끼워져 형성된, 반도체 소자용의 제1 실장용 랜드와 전기/전자 부품용의 제2 실장용 랜드를 포함하는 배선 패턴과, 반도체 소자의 표면 실장용 단자와 제1 실장용 랜드를 전기적으로 접속하는 제1 접속 부재와, 전기/전자 부품의 단자와 제2 실장용 랜드를 전기적으로 접속하고, 또한 제1 부재와 동일한 재료인 제2 접속 부재를 구비하는 부품 내장 배선판이 개시된다.

Description

부품 내장 배선판, 부품 내장 배선판의 제조 방법 {PART BUILT-IN WIRING BOARD, AND MANUFACTURING METHOD FOR THE PART BUILT-IN WIRING BOARD}
본 발명은 절연판 중에 부품이 매설, 실장된 부품 내장 배선판에 관한 것이며, 특히 복수종의 부품이 혼합 적재되어 매설, 실장된 부품 내장 배선판에 관한 것이다. 또한, 본 발명은 절연판 중에 부품이 매설, 실장된 부품 내장 배선판에 관한 것이며, 특히 반도체 칩이 플립 접속에 의해 매설, 실장된 부품 내장 배선판에 관한 것이다. 또한, 본 발명은 절연판 중에 부품이 매설, 실장된 부품 내장 배선판 및 그 제조 방법에 관한 것이며, 특히 단자가 협소 피치로 형성된 예를 들어 반도체 칩과 같은 부품이 매설, 실장된 부품 내장 배선판 및 그 제조 방법에 관한 것이다.
복수종의 부품이 혼합 적재되어 매설, 실장된 부품 내장 배선판의 예로서, 일본 특허 공개 제2003-197849호 공보에 기재된 것이 있다. 상기 문헌에 개시된 배선판에서는, 칩 콘덴서(칩 캐패시터) 등의 수동 부품에 추가하여, 반도체 칩이 매설의 대상 부품으로 되어 있다. 반도체 칩과 같은 반도체 부품이 매설됨으로써, 부품 내장 배선판으로서의 부가 가치는, 수동 부품만 갖는 경우에 비하여 각별히 커진다.
배선판 중에 반도체 부품을 매설, 실장하는 경우, 배선판 자체가, 최근에는 다층판이라도 두꺼운 두께를 갖는 것이 아니며, 필연적으로 통상은, 예를 들어 베어 칩과 같은 가능한 한 두께가 없는 형태의 것을 이용하게 된다. 베어 칩을 이용하는 경우, 상기 문헌에서도 개시되어 있는 바와 같이, 배선판의 내층 배선 패턴 상에 페이스 다운으로 이것을 실장하는 형태가 두께의 절약상 유리하다. 일반적으로, 배선 패턴 상에 페이스 다운으로 반도체 칩을 실장하는 기술은, 플립 칩 접속으로서 알려져 있으며, 그 기술을 원용할 수 있다.
플립 칩 접속은, 배선 패턴에 의한 랜드에 대하여, 반도체 칩 상에 형성된, 미세 피치의 접속 패드를 위치 정렬하는 기술을 포함하고 있으며, 위치 정밀도의 확보상, 배선 패턴을 갖는 작업물의 크기를 그다지 크게 할 수는 없다. 한편, 배선 패턴에 대하여, 칩 콘덴서 등의 수동 부품을 실장하는 기술은, 부품과 배선 패턴의 접속 부재로서 땜납이나 도전성 접착제를 이용하는, 소위 표면 실장 기술이다. 이 경우의 배선 패턴에 대한 부품의 위치 정렬 정밀도는, 플립 칩 접속의 경우보다 거칠게 끝나며, 따라서 생산성을 고려하여, 비교적 큰 작업물에도 대응한 생산 설비를 이용 가능하도록 되어 있다.
배선판 중에, 수동 부품 및 반도체 부품과 같은 복수종의 부품이 혼합 적재되어 매설, 실장되는 부품 내장 배선판에서는, 그로 인해, 수동 부품의 실장을 위해서는 표면 실장 기술이, 반도체 칩의 실장을 위해서는 플립 칩 접속 기술이 각각 이용되게 된다. 따라서, 별개의 공정이 필요하여, 생산성을 향상시키는 측면에서 하나의 과제가 발생한다. 또한, 플립 칩 접속에서는, 큰 작업물에 대응할 수 없다고 하는 점으로부터도 생산성 향상에 불리하다.
또한, 반도체 칩이 플립 접속에 의해 매설, 실장된 부품 내장 배선판의 예로서, 하기 일본 특허 공개 제2003-197849호 공보에 기재된 것이 있다. 반도체 칩(베어 칩)을 플립 접속하면 그 실장에서 발생하는 두께는 최소한에 가깝게 절약되며, 따라서 플립 접속은 반도체 소자를 배선판 중에 내장하는 경우의 유력한 방법이 된다.
플립 접속은, 예를 들어 반도체 칩 상에 형성된 단자 패드 상에 Au 범프를 더 형성하고, 이것을 접착제(언더필 수지)를 개재하여 배선판 상에 형성된 배선 패턴에 압접함으로써 이룰 수 있다. 여기에서 고려점은, Au 범프와 배선 패턴의 저저항 접속 및 그 접속 신뢰성의 확보이다. 이로 인해 배선 패턴 표면에는 높은 세정도가 요구되며, 자주 행해지는 방법으로서 배선 패턴의 표층에도 Au 도금층을 형성해 둔다.
일반적으로는, 배선판의 주면 상에 반도체 칩을 플립 접속하는 경우에는, 배선 패턴 중 접속에 이용하는 부위만을 남겨 땜납 레지스트와 같은 보호층을 형성하고, 그 후, 접속에 이용하는 부위에 Au 도금층을 형성하고 있다. 이에 의해, 저렴하다고는 할 수 없는 Au 도금을 최소한의 면적에 한정시켜 실시할 수 있다.
반도체 칩을 배선판 중에 매설하는 경우이며, 이것을 플립 접속하는 경우에는, 상기와 같은 주면 상에의 반도체 칩의 플립 접속과는 몇가지 사정이 다르게 된다. 우선, 땜납 레지스트가 내층의 절연층의 일부가 되어 버리는 것의 영향이다. 일반적으로, 땜납 레지스트와 배선판에서 사용되는 절연판 재료와의 밀착성은, 절연판 재료끼리의 그것 만큼은 강하지 않다. 따라서, 내층으로서의 땜납 레지스트를 생략한 구성을 채용하면, Au 도금을 넓은 면적에서 실시할 필요가 있어 제조 비용에 영향을 미친다. Au 도금층과 절연판 재료의 접착성도 강하다고는 할 수 없으며, 이 점에서도 과제가 남는다.
또한, 반도체 칩이 매설, 실장된 부품 내장 배선판의 예로서, 하기 일본 특허 공개 제2003-197849호 공보에 기재된 것이 있다. 상기 공보에 개시되어 있는 바와 같이 반도체 칩(베어 칩)을 직접 배선판 중에 매설, 실장하면, 그 내장 구조는 보다 단순하게 할 수 있다.
그러나, 최근의 반도체 칩에서의 다단자화나 그 협소화는 눈부시며, 이러한 최첨단의 반도체 칩을 직접 다층 배선판 중에 매설, 실장하고자 하면, 일반적인 빌드업 기판의 배선 룰로는 대응할 수 없는 사태도 발생하고 있다. 예를 들어, 반도체 칩의 단자 피치가 50㎛ 이하인 케이스도 있으며, 일반적인 빌드업 기판에서의 패터닝 방법에서는 최첨단 기술이라도 70㎛ 피치 정도가 한계이다.
또한, 가령 배선판의 배선 룰을 대응할 수 있게 되었다고 하여도, 실장 장치가 대응할 수 있는 작업물의 크기에 한계가 발생한다. 즉, 일반적으로 프린트 배선판의 제조는, 작업 효율의 향상을 위해, 1매의 작업물 크기를 가능한 한 크게 하는 것이 좋다. 이에 의해 1매의 작업물 중에 제품을 다면 배치하여 동시에 제조한다. 예를 들어 작업물 크기는 400mm×500mm이다. 그러나, 큰 작업물에서는, 기판의 치수 정밀도나 위치 정밀도, 패턴 마무리 정밀도 등의 정밀도 지표가 악화되기 때문에, 배선판의 배선 룰이 협소화할수록, 실장 장치는 작은 작업물 크기에 대응하게 되지 않을 수 없게 된다. 이에 의해, 제조 효율이 악화된다.
또한, 반도체 칩을 직접 배선판 중에 매설, 실장하는 경우에는, 반도체 칩의 스크리닝을 단체로는 행할 수 없어, 부품 내장 배선판으로서 형성된 후의 공정에서 이것을 행하게 된다. 따라서, 반도체 칩의 불량을 원인으로서, 배선판으로서의 제조 공정이 헛되이 되는 일이 적지 않게 발생하여, 비용 관리상의 과제가 된다.
일본 특허 공개 제2003-197849호 공보
본 발명은 절연판 중에 부품이 매설, 실장된 부품 내장 배선판에 있어서, 복수종의 부품이 혼합 적재되어 매설, 실장되는 경우라도 큰 생산성과 저비용을 실현하는 것이 가능한 부품 내장 배선판을 제공하는 것을 목적으로 한다. 또한, 본 발명은, 절연판 중에 반도체 칩이 플립 접속으로 매설, 실장된 부품 내장 배선판에 있어서, 플립 접속의 신뢰성 및 배선판으로서의 기능성을 보전한 후에, 저비용으로 제조가 가능한 부품 내장 배선판 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 상기한 사정을 고려하여 이루어진 것으로, 단자가 협소 피치로 형성된 예를 들어 반도체 칩과 같은 부품이 매설, 실장된 부품 내장 배선판 및 그 제조 방법에 있어서, 제조 효율을 확보하고, 또한 내장 부품의 불량이 원인이 되어 배선판으로서의 제조 공정이 헛수고로 돌아가는 것을 피할 수 있는 부품 내장 배선판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 형태인 부품 내장 배선판은, 제1 절연층과, 상기 제1 절연층에 대하여 적층 형상으로 위치하는 제2 절연층과, 상기 제2 절연층에 매설되고, 또한 단자 패드를 갖는 반도체 칩과, 상기 단자 패드에 전기적으로 접속된, 그리드 형상 배열의 표면 실장용 단자를 구비한 반도체 소자와, 상기 제2 절연층에 더 매설된 전기/전자 부품과, 상기 제1 절연층과 상기 제2 절연층 사이에 끼워져 형성된, 상기 반도체 소자용의 제1 실장용 랜드와 상기 전기/전자 부품용의 제2 실장용 랜드를 포함하는 배선 패턴과, 상기 반도체 소자의 상기 표면 실장용 단자와 상기 제1 실장용 랜드를 전기적으로 접속하는 제1 접속 부재와, 상기 전기/전자 부품의 단자와 상기 제2 실장용 랜드를 전기적으로 접속하고, 또한 상기 제1 부재와 동일한 재료인 제2 접속 부재를 구비하는 것을 특징으로 한다.
즉, 이 부품 내장 배선판은, 복수종의 부품 중 하나로서 반도체 소자를, 또 하나로서 전기/전자 부품을 동시에 매설하여 구비하고 있다. 여기에서, 반도체 소자는, 반도체 칩과 그리드 형상 배열의 표면 실장용 단자를 갖고 있고, 반도체 칩은 단자 패드를 갖고 있다. 반도체 칩의 단자 패드와 표면 실장용 단자는 전기적으로 접속되어 있다. 따라서, 반도체 소자로서는, 그리드 형상 배열의 표면 실장용 단자에 의해 배선판에 실장될 수 있다.
반도체 소자가 표면 실장용 단자를 가짐으로써, 이것을 배선판에 실장하기 위해서는, 전기/전자 부품과 마찬가지로 표면 실장 기술을 이용할 수 있다. 또한, 표면 실장용 단자가 특히 그리드 형상 배열인 것, 즉 면 배치인 것에 의해, 반도체 소자로서의 평면 면적을 최대한 좁게 하는 것이 가능하게 되어 있어, 반도체 칩과 마찬가지로 면적적인 내장의 용이성이 확보되어 있다. 따라서, 복수종의 부품이 혼합 적재되어 매설, 실장되는 경우라도 큰 생산성과 저비용을 실현한 부품 내장 배선판이 된다.
또한, 본 발명의 다른 형태인 부품 내장 배선판은, 제1 절연층과, 상기 제1 절연층에 대하여 적층 형상으로 위치하는 제2 절연층과, 상기 제2 절연층에 매설된, 단자 패드를 갖는 반도체 칩과, 상기 제1 절연층과 상기 제2 절연층 사이에 끼워져 형성되고, 상기 반도체 칩용의 실장용 랜드를 포함하고 또한 상기 제2 절연층측의 표면이 조면화된 배선 패턴과, 상기 반도체 칩의 상기 단자 패드와 상기 배선 패턴의 상기 실장용 랜드 사이에 형성되고, 상기 단자 패드와 상기 실장용 랜드를 전기적, 기계적으로 접속하는 도전성 범프와, 상기 반도체 칩과 상기 제1 절연층 및 상기 배선 패턴과의 사이에 형성된 수지를 구비하는 것을 특징으로 한다.
즉, 반도체 칩을 그 단자 패드 상의 도전성 범프를 통하여 배선판에 플립 접속으로 양호하게 매설, 실장하기 때문에, 배선판 상의 랜드를 포함하는 배선 패턴은 표면이 조면화된 상태로 되어 있다. 실험에 따르면, 표면이 조면화된 배선 패턴과 도전성 범프의 전기적 접속은, 조면화가 되어 있지 않은 배선 패턴의 경우보다, 현저하게 저저항 접속 및 그 접속 신뢰성의 향상이 실현된다. 표면 조면화가 이루어진 배선 패턴과 절연층의 접착성도 좋고 배선판으로서의 기능성에 악영향도 발생하지 않는다.
또한, 본 발명의 또 다른 형태인 부품 내장 배선판의 제조 방법은, 제1 절연판 상에 적층된 금속박을 패터닝하고, 반도체 칩을 실장하기 위한 랜드를 포함하는 배선 패턴을 형성하는 공정과, 상기 랜드를 포함하는 상기 배선 패턴의 표면 상을 조면화하는 공정과, 단자 패드를 갖고 상기 단자 패드 상에 도전성 범프가 형성 설치된 반도체 칩을, 상기 조면화가 이루어진 배선 패턴의 상기 랜드의 위치에 상기 도전성 범프의 위치를 맞추어 플립 접속하는 공정과, 상기 제1 절연판과는 다른 제2 절연판 중에, 상기 플립 접속이 이루어진 상기 반도체 칩을 메우도록, 상기 제1 절연판에 적층 형상으로 상기 제2 절연판을 일체화하는 공정을 구비하는 것을 특징으로 한다.
이 제조 방법은, 상기의 부품 내장 배선판을 제조하는 예 중 하나이다.
본 발명의 또 다른 (제4) 형태인 부품 내장 배선판은, 절연판과, 상기 절연판 상에 형성된 배선 패턴을 갖는 중간 기판과, 상기 배선 패턴을 통하여 상기 중간 기판에 실장된 반도체 칩과, 상기 중간 기판 및 상기 반도체 칩을 매설하는 절연층과, 상기 절연층 중에 설치된, 상기 배선 패턴에 전기적으로 도통하는 내층 배선층을 갖는 다층 배선판을 구비하는 것을 특징으로 한다.
즉, 이 부품 내장 배선판은, 반도체 칩이 중간 기판에 실장되고, 이 중간 기판마다 절연층 중에 매설되어 있다. 중간 기판에 형성된 배선 패턴은 다층 배선판의 내층 배선층과 전기적으로 도통한다. 이러한 구성에 의해, 부품 내장에 관하여, 다층 배선판의 배선 룰에, 중간 기판의 배선 룰이 대응하면 되게 되어, 단자가 협소 피치의 부품이라도 용이하게 내장할 수 있다. 즉, 배선판으로서 큰 작업물 크기를 사용하여 제조 효율을 확보할 수 있다. 또한, 부품의 불량 검사에는, 중간 기판에 부품이 실장된 단계를 이용할 수 있다. 따라서, 내장 부품의 불량이 원인으로 배선판으로서의 제조 공정이 헛수고로 돌아가는 것을 피할 수 있다.
또한, 본 발명의 또 다른 (제5) 형태인 부품 내장 배선판의 제조 방법은, 제1 절연판과 상기 제1 절연판 상에 형성된 제1 배선 패턴을 갖는 중간 기판과, 상기 제1 배선 패턴을 통하여 상기 중간 기판에 실장된 반도체 칩을 구비한 중간 실장 기판을 준비하는 공정과, 상기 제1 절연판과는 다른 제2 절연판 상에 상기 중간 실장 기판이 위치하도록, 또한 상기 제1, 제2 절연판과는 다른 제3 절연판 중에 상기 중간 실장 기판이 매립되도록, 또한 상기 제1 배선 패턴이 상기 제2 또는 제3 절연판에 형성된 제2 배선 패턴에 전기적으로 도통하도록, 상기 제2 절연판에 적층 형상으로 상기 제3 절연판을 일체화하는 공정을 구비하는 것을 특징으로 한다.
이 제조 방법은, 상기의 부품 내장 배선판을 제조하는 예 중 하나이다.
도 1은, 본 발명의 일 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도.
도 2a, 도 2b는, 각각 도 1에 도시한 부품 내장 배선판에 사용된 반도체 소자(42)를 모식적으로, 약간 상세하게 도시하는 하면도 및 단면도.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g는, 도 1에 도시한 부품 내장 배선판에 사용된 반도체 소자(42)에 대하여 그 제조 과정예를 모식적 단면으로 도시하는 공정도.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f는, 도 1에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e는, 도 1에 도시한 부품 내장 배선판의 제조 과정의 다른 일부를 모식적 단면으로 도시하는 공정도.
도 6은, 도 1에 도시한 부품 내장 배선판의 제조 과정의 또 다른 일부를 모식적 단면으로 도시하는 공정도.
도 7은, 본 발명의 다른 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도.
도 8은, 도 7에 도시한 부품 내장 배선판에서의 반도체 칩(41)과 배선층(22)의 접속 부분을 약간 상세하게 또한 모식적으로 도시하는 단면 구조도.
도 9a 내지 도 9f는, 도 7에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도.
도 10a 내지 도 10e는, 도 7에 도시한 부품 내장 배선판의 제조 과정의 다른 일부를 모식적 단면으로 도시하는 공정도.
도 11은, 도 7에 도시한 부품 내장 배선판의 제조 과정의 또 다른 일부를 모식적 단면으로 도시하는 공정도.
도 12a, 도 12b는, 각각 도 1에 도시한 부품 내장 배선판을 샘플로서 실제로 제조하여 기능 평가한 결과를 나타내는 표.
도 13은, 도 12a, 도 12b에 나타낸 평가에 있어서, 특히 조면화 후의 표면 거칠기의 차이에 의한 불량 발생 빈도의 차이의 결과를 나타내는 표.
도 14는, 본 발명의 또 다른 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도.
도 15a, 도 15b, 도 16c는, 도 14 중에 도시한 중간 실장 기판의 제조 과정의 예를 모식적 단면으로 도시하는 공정도.
도 16a, 도 16b, 도 16c, 도 16d, 도 16e는, 도 14에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도.
도 17a, 도 17b, 도 17c, 도 17d, 도 17e는, 도 14에 도시한 부품 내장 배선판의 제조 과정의 다른 일부를 모식적 단면으로 도시하는 공정도.
도 18은, 도 14에 도시한 부품 내장 배선판의 제조 과정의 또 다른 일부를 모식적 단면으로 도시하는 공정도.
도 19는, 본 발명의 또 다른 (제4) 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도.
도 20은, 도 19 중에 도시한 중간 실장 기판의 구성을 모식적으로 도시하는 단면도.
도 21은, 도 19에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도.
도 22는, 본 발명의 또 다른 (제5) 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도.
도 23은, 도 22 중에 도시한 중간 실장 기판의 구성을 모식적으로 도시하는 단면도.
도 24는, 도 22에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도.
도 25는, 본 발명의 또 다른 (제6) 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도.
도 26은, 도 25에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도.
본 발명의 일 형태에서의 실시 형태로서, 상기 제2 절연층이, 적어도 2개의 절연층의 적층이며, 상기 적어도 2개의 절연층의 사이에 끼워져 형성된 제2 배선 패턴과, 상기 제2 절연층의 적층 방향 일부를 관통하여 상기 배선 패턴의 면과 상기 제2 배선 패턴의 면 사이에 설치되고, 또한 도전성 조성물로 이루어지고, 또한 적층 방향으로 일치하는 축을 갖고 상기 축의 방향으로 직경이 변화하고 있는 형상인 층간 접속체를 더 구비하는 것으로 할 수 있다. 이 층간 접속체는, 전기/전자 부품 및 반도체 소자를 매립하고 있는 제2 절연층의 적층 방향 일부를 관통하는 층간 접속체의 일례이며, 예를 들어 도전성 조성물의 스크린 인쇄에 의해 형성된 도전성 범프를 유래로 하는 층간 접속체이다.
또한, 실시 형태로서, 상기 제1 접속 부재 및 상기 제2 접속 부재가, 주석을 주성분으로 하는 땜납인 것으로 할 수 있다. 이에 따르면, 제조 공정으로서, 반도체 소자 및 전기/전자 부품을 땜납의 리플로우에 의해 동시에 배선판 내에 내장, 실장할 수 있다. 납 프리 땜납도 이용할 수 있다.
또한, 실시 형태로서, 상기 제1 접속 부재 및 상기 제2 접속 부재가, 구리의 입자를 유래로 하는 미세 구조를 갖고 또한 주석을 주성분으로 하는 땜납인 것으로 할 수 있다. 이에 따르면, 배선판의 주면 상에 부품 실장이 될 때의 열에 의해 내장 부품용의 땜납이 재용융되는 일이 있어도 효과적으로 접속 불량 등의 불량 발생을 방지할 수 있다.
또한, 실시 형태로서, 상기 제1 접속 부재 및 상기 제2 접속 부재가 도전성 조성물인 것으로 할 수 있다. 이에 따르면, 접속 부재로서 내열성의 확보가 용이해진다. 그 결과, 배선판의 주면 상에 부품 실장될 때의 열에 의해 내장 부품의 접속부에 접속 불량 등이 발생하는 것을 효과적으로 방지할 수 있다.
또한, 실시 형태로서, 상기 반도체 소자에서의 상기 표면 실장용 단자와 상기 단자 패드와의 상기 전기적 접속이, 상기 반도체 칩 상에 형성된 재배선층에 의해 이루어지고 있는 것으로 할 수 있다. 이러한 재배선층을 사용한 경우, 반도체 소자 중의 패키지 상당 부분을 약간의 두께 및 체적으로 할 수 있고, 배선판 내에 내장함으로써 적성을 갖는다.
또한, 실시 형태로서, 상기 반도체 소자의 두께가, 상기 전기/전자 부품의 높이보다 얇은 것으로 할 수 있다. 이에 따르면, 제조 공정으로서, 반도체 소자에 대하여 적층시에 가해지는 적층 방향의 힘이, 전기/전자 부품에 의해 억제되므로, 반도체 소자가 제조시에 파괴되는 등의 불량을 효과적으로 방지할 수 있다.
또한, 실시 형태로서, 상기 반도체 소자의 상기 표면 실장용 단자가 LGA의 단자인 것으로 할 수 있다. LGA를 이용한 표면 실장에서는, 땜납 볼 등의 범프를 사용하지 않고 배선판에 실장하는 것이 가능하고, 높이 방향의 크기를 억제할 수 있으므로, 보다 내장하는 데에 적성이 있다.
또한, 실시 형태로서, 상기 반도체 소자의 상기 표면 실장용 단자가 표층으로서 Ni/Au 도금층을 갖는 것으로 할 수 있다. 표면 실장용 단자가 이러한 도금층을 표층에 가짐으로써, 양호한 납땜과 그 접속의 고신뢰성을 얻을 수 있다.
또한, 실시 형태로서, 상기 반도체 소자의 상기 표면 실장용 단자가 표층으로서 주석 도금층을 갖는 것으로 할 수도 있다. 보다 저렴하지만, 양호한 납땜과 그 접속의 고신뢰성을 얻을 수 있다.
또한, 실시 형태로서, 상기 반도체 소자의 상기 표면 실장용 단자가 표층으로서 Cu인 것으로 할 수 있다. Cu라도 납땜이 가능하며, 또한 이 경우, 반도체 소자로서의 구성이 보다 간단해질 가능성이 높고, 보다 저렴하게 제조가 가능하다.
또한, 본 발명의 다른 형태에서의 실시 형태로서, 상기 제2 절연층이 적어도 2개의 절연층의 적층이고, 상기 적어도 2개의 절연층 사이에 끼워져 형성된 제2 배선 패턴과, 상기 제2 절연층의 적층 방향 일부를 관통하여 상기 배선 패턴의 면과 상기 제2 배선 패턴의 면 사이에 설치되고, 또한 도전성 조성물로 이루어지고, 또한 적층 방향으로 일치하는 축을 갖고 상기 축의 방향으로 직경이 변화하고 있는 형상인 층간 접속체를 더 구비하는 것으로 할 수 있다.
이 층간 접속체는, 반도체 칩을 매립하고 있는 제2 절연층의 적층 방향 일부를 관통하는 층간 접속체의 일례이며, 예를 들어 도전성 조성물의 스크린 인쇄에 의해 형성된 도전성 범프를 유래로 하는 층간 접속체이다. 이 층간 접속체는, 제2 배선 패턴과 배선 패턴 사이에 설치되는데, 배선 패턴의 표면이 조면화되어 있기 때문에, 이 배선 패턴과 층간 접속체의 접속 신뢰성의 향상도 초래하게 되어 바람직하다.
또한, 실시 형태로서, 상기 배선 패턴이 그 재료로서 Cu를 갖고, 상기 도전성 범프가 그 재료로서 Au를 갖는 것으로 할 수 있다. 배선 패턴으로서 Cu는 무엇보다도 일반적이고 저렴하며, 도전성 범프가 Au이면 Cu와의 접속 상응성이 좋아 바람직하다.
여기에서, 상기 배선 패턴의 상기 표면이, 십점 표면 거칠기 Rz의 평가에서 0.45㎛를 초과하는 표면 거칠기인 것으로 할 수 있다. 실험에 따르면, 배선 패턴의 표면 거칠기가 0.45㎛를 초과하면, 초기 도통 시험에서 도전성 범프와의 도통이 불량하다고 판정되는 샘플의 발생이 없어진다.
또한, 본 발명의 또 다른 형태인 제조 방법의 실시 형태로서, 상기 제2 절연판이 적어도 2개의 절연층의 적층이고, 또한 상기 적어도 2개의 절연층의 사이에 끼워져 형성된 제2 배선 패턴과, 상기 제2 배선 패턴의 면에 접하고, 또한 상기 제2 절연판의 적층 방향 일부를 관통하여 헤드부가 노출되고, 또한 도전성 조성물로 이루어지고, 또한 적층 방향으로 일치하는 축을 갖고 상기 축의 방향으로 직경이 변화하고 있는 형상인 층간 접속체를 갖고, 상기 제1 절연판에 적층 형상으로 상기 제2 절연판을 일체화하는 상기 공정이, 상기 제2 절연판의 상기 층간 접속체의 상기 헤드부가, 상기 조면화가 이루어진 상기 배선 패턴에 접촉하도록 이루어지는 것으로 할 수 있다.
여기에서의 층간 접속체는, 반도체 칩을 매립하고 있는 제2 절연층의 적층 방향 일부를 관통하는 층간 접속체의 일례이며, 예를 들어 도전성 조성물의 스크린 인쇄에 의해 형성된 도전성 범프를 유래로 하는 층간 접속체이다. 이 층간 접속체는, 제2 배선 패턴과 배선 패턴 사이에 설치되게 되며, 이에 따르면, 배선 패턴의 표면이 조면화되어 있기 때문에, 이 배선 패턴과 층간 접속체의 접속 신뢰성의 향상도 초래되어 바람직하다.
또한, 실시 형태로서, 상기 금속박이 그 재료로서 Cu를 갖고, 상기 도전성 범프가 그 재료로서 Au를 갖는 것으로 할 수 있다. 배선 패턴으로서 Cu는 무엇보다도 일반적이고 저렴하며, 도전성 범프가 Au이면 Cu와의 접속 상응성이 좋아 바람직하다.
여기에서, 상기 조면화가 십점 표면 거칠기 Rz의 평가에서 0.45㎛를 초과하는 표면 거칠기가 되도록 이루어지는 것으로 할 수 있다. 실험에 따르면, 배선 패턴의 표면 거칠기가 0.45㎛를 초과하면, 초기 도통 시험에서 도전성 범프와의 도통이 불량하다고 판정되는 샘플의 발생이 없어진다.
여기에서, 상기 조면화가 Cu를 흑화 환원 처리함으로써 이루어지는 것으로 할 수 있다. 또한, 상기 조면화가 Cu를 마이크로 에칭함으로써 이루어지는 것으로 할 수도 있다. 이들 조면화 방법은, 일반적으로 채용될 수 있는 조면화의 방법예이다.
또한, 본 발명의 또 다른 (제4) 형태에서의 실시 형태로서, 상기 중간 기판의 상기 배선 패턴과 상기 다층 배선판의 상기 내층 배선층과의 상기 전기적 도통이, 상기 배선 패턴과 상기 내층 배선층 사이에 설치되도록 상기 다층 배선판의 상기 절연층의 두께 방향 일부를 관통하여 설치된 층간 접속체를 통하여 이루어지는 것으로 할 수 있다. 이것은, 예를 들어 다층 배선판에서 사용하는 층간 접속체를 중간 기판의 배선 패턴과의 전기적 도통에도 이용하는 형태이며, 제조 공정에서는 이 전기적 도통으로 인해 새로운 공정이 발생하지 않아, 비용 저감에 기여한다.
여기에서, 상기 층간 접속체가, 상기 반도체 칩이 실장되어 있는 상기 배선 패턴의 면과 동일한 측의 상기 배선 패턴의 면에 접촉하여 상기 내층 배선층과의 사이에 설치되어 있는 것으로 할 수 있다. 이것은 배선 패턴의 표면측을 내층 배선층과의 전기적 도통에 이용하는 형태이다.
또한, 상기 층간 접속체가, 상기 반도체 칩이 실장되어 있는 상기 배선 패턴의 면과는 반대측의 상기 배선 패턴의 면에 접촉하여 상기 내층 배선층과의 사이에 설치되어 있는 것으로 할 수도 있다. 이것은 배선 패턴의 이면측을 내층 배선층과의 전기적 도통에 이용하는 형태이다.
또한, 상기 중간 기판의 상기 배선 패턴이, 서로 전기적으로 도통하여 상기 절연판의 한쪽 면 및 다른쪽 면에 각각 형성되고, 상기 반도체 칩이, 상기 배선 패턴 중의 상기 절연판의 상기 한쪽 면에 형성된 배선 패턴을 통하여 상기 중간 기판에 실장되고, 상기 층간 접속체가, 상기 절연판의 상기 다른쪽의 면에 형성된 상기 배선 패턴에 접촉하여 상기 내층 배선층과의 사이에 설치되어 있는 것으로 할 수도 있다. 이것은 배선 패턴을 중간 기판의 절연판의 양면에 형성하고, 반도체 칩을 그 한쪽 면에 실장하고, 다른쪽 면의 배선 패턴을 내층 배선층과의 전기적 도통에 이용하는 형태이다.
또한, 여기에서, 상기 다층 배선판이, 상기 층간 접속체와 동일한 조성의 세로 방향 도전체를 갖는 것으로 할 수 있다. 이것은 다층 배선판에서 사용하는 층간 접속체를 중간 기판의 배선 패턴과의 전기적 도통에도 이용한 형태이며, 제조 공정에서는 이 전기적 도통으로 인해 새로운 공정이 발생하지 않아, 비용 저감에 기여한다.
또한, 실시 형태로서, 상기 중간 기판의 상기 배선 패턴과 상기 다층 배선판의 상기 내층 배선층과의 상기 전기적 도통이, 상기 배선 패턴과 상기 내층 배선층 사이에 형성된 땜납 또는 이방성 도전성 소재에 의해 이루어지고 있는 것으로 할 수 있다. 이에 따르면, 중간 기판의 배선 패턴과 내층 배선층과의 위치 정렬의 공정이 새롭게 필요하지만, 패턴끼리의 위치 정렬이므로 보다 미세한 패턴끼리의 접속이 가능하게 되는 등 그들간의 접속이 확실해진다.
또한, 실시 형태로서, 상기 반도체 칩이, 상기 중간 기판에 대하여 플립 접속되어 있는 것으로 할 수 있다. 플립 접속의 경우에는 높이 방향의 치수를 보다 억제할 수 있으므로 배선판 중에 내장하는 데에도 상황이 좋다. 또한, 중간 기판에 와이어 본딩을 통하여 반도체 칩이 실장되어 있는 경우에도 내장은 가능하다.
또한, 실시 형태로서, 상기 중간 기판의 상기 절연판의 두께가, 상기 다층 배선판을 구성하는 복수층의 절연층 중 어느 것보다도 얇은 것으로 할 수 있다. 이에 따르면, 중간 기판이 내장되는 것의 영향이, 다층 배선판의 복수의 절연층 중의 보다 적은 층수에 한정되고, 내층 배선층에서의 패턴 형성의 자유도가 그다지 감소하지 않는다.
또한, 실시 형태로서, 상기 중간 기판의 상기 절연판이 굴곡성이 있는 소재인 것으로 할 수 있다. 절연판이 굴곡성이 있는 소재인 중간 기판의 대표예로서, TCP(tape carrier package) 구조가 이용 가능하며, 이에 따르면 그 많은 제조 실적으로부터 보다 저비용화를 기대할 수 있다.
또한, 본 발명의 또 다른 (제5) 형태인 제조 방법의 실시 형태로서, 상기 제1 배선 패턴과 상기 제2 배선 패턴의 상기 전기적 도통이, 상기 제2 또는 제3 절연판의 두께 방향 일부를 관통하여 설치된 층간 접속체를 통하여 이루어지도록, 상기 제2 절연판에 적층 형상으로 상기 제3 절연판을 일체화하는 상기 공정이 이루어지는 것으로 할 수 있다. 이것은, 예를 들어 다층 배선판에서 사용하는 층간 접속체를 중간 기판의 배선 패턴과의 전기적 도통에도 이용하는 형태이며, 제조 공정에서는 이 전기적 도통으로 인해 새로운 공정이 발생하지 않아, 비용 저감에 기여한다.
또한, 실시 형태로서, 상기 제1 배선 패턴과 상기 제2 배선 패턴의 상기 전기적 도통이, 상기 제1 배선 패턴과 상기 제2 배선 패턴 사이에 땜납 또는 이방성 도전성 필름을 형성함으로써 얻어지는 것으로 할 수 있다. 이에 따르면, 제1 배선 패턴과 제2 배선 패턴의 위치 정렬의 공정이 새롭게 필요하지만, 그만큼 그들간의 접속이 확실해진다.
이상을 근거로 하여, 이하에서는 본 발명의 실시 형태를 도면을 참조하면서 설명한다. 도 1은, 본 발명의 일 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도이다. 도 1에 도시한 바와 같이, 이 부품 내장 배선판은 절연층(11)(제1 절연층), 절연층(12), 절연층(13), 절연층(14), 절연층(15)(12, 13, 14, 15로 제2 절연층), 배선층(배선 패턴)(21), 배선층(22), 배선층(23)(제2 배선 패턴), 배선층(24), 배선층(25), 배선층(26)(=합계 6층), 층간 접속체(31), 층간 접속체(32), 층간 접속체(34), 층간 접속체(35), 스루홀 도전체(33), 칩 부품(41)(전기/전자 부품), 반도체 소자(웨이퍼 레벨ㆍ칩 스케일 패키지에 의함)(42), 접속 부재(땜납)(51, 52), 땜납 레지스트(61, 62)를 갖는다.
즉, 이 배선판은, 내장 부품으로서, 서로 이종의 부품인 칩 부품(41)과 반도체 소자(42)를 갖는다. 칩 부품(41)은, 소위 표면 실장용의 칩 부품이며, 여기에서는 예를 들어 칩 콘덴서이다. 그 평면적인 크기는, 예를 들어 0.6mm×0.3mm이다. 양단부에 단자(41a)를 갖고, 그 하측이 배선층(22)에 의한 실장용 랜드에 대향 위치하고 있다. 칩 부품(41)의 단자(41a)와 실장용 랜드는 접속 부재(51)에 의해 전기적ㆍ기계적으로 접속되어 있다.
반도체 소자(42)는, 웨이퍼 레벨ㆍ칩 스케일 패키지에 의한 소자이며, 반도체 칩과, 상기 반도체 칩 상에 형성된 그리드 형상 배열의 표면 실장용 단자(42a)를 적어도 구비하고 있다. 그 구조예 및 제조 공정예에 대해서는 상세한 것을 후술한다(도 2, 도 3). 표면 실장용 단자(42a)는, 반도체 칩이 원래 갖는 단자 패드로부터 재배선층을 개재하여 전기적으로 도통하면서 그 위치를 재배치하여 형성된 단자이다. 이러한 재배치에 의해, 단자로서의 배치 밀도가 반도체 칩 상의 단자 패드의 그것보다 거칠게 되어 있다. 이에 의해, 반도체 소자(42)는, 칩 부품(41)과 마찬가지의 표면 실장 기술에 의해, 배선층(22)에 의한 실장용 랜드에 접속 부재(땜납)(52)를 통하여 실장할 수 있다.
부품 내장 배선판으로서의 다른 구조에 대하여 설명하면, 배선층(21, 26)은 배선판으로서의 양쪽 주면 상의 배선층이며, 그 위에 각종 부품(도시하지 않음)이 실장될 수 있다. 실장에서 땜납(도시하지 않음)이 실려야 할 배선층(21, 26)의 랜드 부분을 제외하고 양쪽 주면 상에는, 땜납 접속시에 용융된 땜납을 랜드 부분에 한정시키고 또한 그 후에는 보호층으로서 기능하는 땜납 레지스트(61, 62)가 형성되어 있다(두께는 각각 예를 들어 20㎛ 정도). 랜드 부분의 표층에는, 내부식성이 높은 Ni/Au의 도금층(도시하지 않음)을 형성하도록 하여도 된다.
또한, 배선층(22, 23, 24, 25)은 각각 내층의 배선층이며, 순서대로 배선층(21)과 배선층(22)의 사이에 절연층(11)이, 배선층(22)과 배선층(23)의 사이에 절연층(12)이, 배선층(23)과 배선층(24)의 사이에 절연층(13)이, 배선층(24)과 배선층(25)의 사이에 절연층(14)이, 배선층(25)과 배선층(26)의 사이에 절연층(15)이 각각 위치하고, 이들 배선층(21 내지 26)을 이격시키고 있다. 각 배선층(21 내지 26)은, 예를 들어 각각 두께 18㎛의 금속(구리)박으로 이루어져 있다.
각 절연층(11 내지 15)은, 절연층(13)을 제외하고 예를 들어 각각 두께 100㎛, 절연층(13)만 예를 들어 두께 300㎛이고, 각각 예를 들어 유리 에폭시 수지로 이루어지는 단단한 소재이다. 특히 절연층(13)은, 내장된 칩 부품(41) 및 반도체 소자(42)에 상당하는 위치 부분이 개구부로 되어 있고, 칩 부품(41) 및 반도체 소자(42)를 매설하기 위한 공간을 제공한다. 절연층(12, 14)은, 내장된 칩 부품(41) 및 반도체 소자(42)를 위한 절연층(13)의 상기 개구부 및 절연층(13)의 스루홀 도전체(33) 내부의 공간을 메우도록 변형 진입되어 있어 내부에 공극이 되는 공간은 존재하지 않는다.
배선층(21)과 배선층(22)은, 그들 패턴의 면 사이에 설치되고 또한 절연층(11)을 관통하는 층간 접속체(31)에 의해 도통할 수 있다. 마찬가지로, 배선층(22)과 배선층(23)은, 그들 패턴의 면 사이에 설치되고 또한 절연층(12)을 관통하는 층간 접속체(32)에 의해 도통할 수 있다. 배선층(23)과 배선층(24)은, 절연층(13)을 관통하여 형성된 스루홀 도전체(33)에 의해 도통할 수 있다. 배선층(24)과 배선층(25)은, 그들 패턴의 면 사이에 설치되고 또한 절연층(14)을 관통하는 층간 접속체(34)에 의해 도통할 수 있다. 배선층(25)과 배선층(26)은, 그들 패턴의 면 사이에 설치되고 또한 절연층(15)을 관통하는 층간 접속체(35)에 의해 도통할 수 있다.
층간 접속체(31, 32, 34, 35)는, 각각 도전성 조성물의 스크린 인쇄에 의해 형성되는 도전성 범프를 유래로 하는 것이며, 그 제조 공정에 의거하여 축 방향(도 1의 도시에서 상하의 적층 방향)으로 직경이 변화하고 있다. 그 직경은 굵은 측에서 예를 들어 200㎛이다.
이상, 본 실시 형태에 관한 부품 내장 배선판의 구조를 대략 설명하였다. 다음으로, 이 부품 내장 배선판에 사용된 반도체 소자(42)에 대하여, 그 구성을 도 2a, 도 2b를 참조하여 약간 상세하게 설명한다. 도 2a, 도 2b는, 각각 도 1에 도시한 부품 내장 배선판에 사용된 반도체 소자(42)를 모식적으로 약간 상세하게 도시하는 하면도 및 단면도이다. 도 2a에서의 A-Aa 위치에서의 화살표 방향 단면이 도 2b이다. 도 2a, 도 2b에 있어서, 도 1 중에 도시한 구성 요소와 동일한 것에는 동일 부호를 붙이고 있다.
도 2a에 도시한 바와 같이, 이 반도체 소자(42)는, 표면 실장용 단자(42a)가 그리드 형상으로 배치되어 있다. 단자(42a)의 배치 피치는, 예를 들어 0.2mm 내지 1.0mm이다. 단자(42a)가 배치된 면의 중앙 부근은, 반도체 소자(42)로서 필요한 단자수가 적은 경우에는, 단자(42a)가 배치되지 않는 형태로 할 수도 있다.
이 반도체 소자(42)는, 배선판 중에 내장을 위해 실장되기 전의 형태로서, 단자(42a) 상에 땜납 볼이 없는, 소위 LGA(land grid array)의 형태이다. 이러한 땜납 볼이 없는 구성으로 함으로써 높이 방향의 실장 크기를 억제하고, 보다 내장에의 적성을 향상시키고 있다. 내장되는 배선판의 두께가 허용되면, 단자(42a) 상에 땜납 볼이 탑재된 소위 BGA(ball grid array)도 이용할 수 있다.
반도체 소자(42)의 단면 방향에는, 도 2b에 도시한 바와 같이 표면 실장용 단자(42a)가, 절연층(42e) 상에 또한 절연층(42e)을 관통하는 부분을 통하여 재배선층(42b)에 접촉하도록 형성되어 있다. 또한, 재배선층(42b)은, 절연층(42e)과 반도체 칩 사이에 형성된 절연층(42d) 상에, 또한 절연층(42d)을 관통하는 부분을 통하여 반도체 칩 상의 단자 패드(42c)에 접촉하도록 형성되어 있다.
단자 패드(42c)는, 통상, 반도체 칩의 각 변을 따라 일렬로 줄이어 설치되어 있으므로, 그 배치 피치는 비교상 좁다. 즉, 그 배치 피치와, 그리드 형상으로 배치되고, 배치 피치가 비교적 넓게 되어 있는 표면 실장용 단자(42a)의 배치 피치와의 도통을 중개하기 위해, 재배선층(42b)이 형성된다. 이러한 구성에 의해, 이 반도체 소자(42)는 표면 실장이 가능한 형태임에도 불구하고, 평면적으로는 반도체 칩과 동일한 면적이고, 두께 방향으로도 반도체 칩 그 자체보다 약간 두꺼운 정도의 크기로 되어 있다. 또한, 반도체 소자(42)로서 보다 얇게 하기 위해, 반도체 칩의 이면을, 연삭 공정을 마련하여 연삭해 두도록 하여도 된다. 예를 들어, 총 두께를 0.3mm 정도 이하로 해 둘 수 있다.
다음으로, 이러한 반도체 소자(42)의 제조 공정예에 대하여 도 3a 내지 도 3g을 참조하여 설명한다. 도 3a 내지 도 3g는, 도 1에 도시한 부품 내장 배선판에 사용된 반도체 소자(42)에 대하여 그 제조 과정예를 모식적 단면으로 도시하는 공정도이다. 도 3a 내지 도 3g에 있어서, 이미 설명한 도면 중에 도시한 구성 요소와 동일한 것에는 동일 부호를 붙이고 있다.
우선, 도 3a에 도시한 바와 같이, 반도체 웨이퍼(42w)이며 그 면 위에 복수의 반도체 디바이스가 이미 형성된 것을 준비한다. 반도체 웨이퍼(42w)의 면 위에는, 각각의 반도체 디바이스의 외부 접속부로서 단자 패드(42c)가 형성되어 있다. 단자 패드(42c)는, 통상, 와이어 본딩을 행하는 데에 필요한 면적을 갖고 있고, 또한 와이어 본딩을 행하는 데에 지장이 없을 정도의 배치 피치를 갖고 각 반도체 디바이스의 4변을 따라 형성되어 있다. 이 배치 피치는, 일반적인 표면 실장을 행하는 단자의 배치 피치보다 좁다.
다음으로, 도 3b에 도시한 바와 같이, 패드(42c)를 덮도록 반도체 웨이퍼(42w) 위 전체면에 절연층(42d)을 형성한다. 형성 방법은, 주지의 방법을 이용하여도 되지만, 예를 들어 반도체 웨이퍼(42w) 상에 절연 재료인 폴리이미드를 적하하여 스핀 코팅하고, 두께를 예를 들어 1㎛ 정도로 형성할 수 있다.
다음으로, 도 3c에 도시한 바와 같이, 패드(42c) 상의 절연층(42d)을 선택적으로 에칭 제거하여 절연층(42d)에, 패드(42c)를 통과하는 개구부(71)를 형성한다. 선택적으로 에칭하기 위해서는, 포토리소그래피 등의 주지의 방법을 적용할 수 있다. 또한, 도 3b 및 도 3c에 도시하는 방법 대신에, 패드(42c) 위를 제외하고 선택적으로 절연층(42d)을 형성하는 방법을 이용하여도 된다. 선택적으로 절연층(42d)을 형성하는 것도 마찬가지로 주지의 방법에 의해 행할 수 있다.
개구부(71)를 형성하면, 다음으로 도 3d에 도시한 바와 같이, 개구부(71) 내를 충전하고 또한 필요한 패턴을 갖도록 도전 재료로 재배선층(42b)을 절연층(42d) 상에 형성한다. 재배선층(42b)은, 재료로서 예를 들어 Al이나 Au, Cu 등을 사용할 수 있다. 형성 방법으로서는 스퍼터링, 증착, 도금 등 중에서 사용하는 재료를 고려하여 적당한 것을 선택할 수 있다. 패턴화를 위해서는, 사용하는 재료를 고려한 후, 절연층(42d) 상에 전면적으로 형성한 후 불필요한 부분을 에칭 제거하거나, 또는 절연층(42d) 상에 소정 패턴의 레지스트 마스크를 형성하고 또한 재배선층(42b)이 되는 층을 형성하거나 하여 행할 수 있다. 재배선층(42b)의 두께는, 예를 들어 1㎛ 정도로 할 수 있다.
재배선층(42b)을 형성하면, 다음으로 도 3e에 도시한 바와 같이, 재배선층(42b) 위를 덮어 절연층(42e)을 형성하고, 또한 절연층(42e)을 선택적으로 에칭 제거하여 절연층(42e)에 재배선층(42b)에 통과하는 개구부(72)를 형성한다. 이 도 3e에 도시하는 공정은, 절연층(42d)의 형성 및 그 가공의 공정인 도 3b, 도 3c와 마찬가지의 요령에 의해 행할 수 있다. 절연층(42e)을 선택적으로 형성하는 방법을 선택한 경우도 마찬가지이다.
개구부(72)를 형성하면, 다음으로 도 3f에 도시한 바와 같이 개구부(72) 내를 충전하고 또한 절연층(42e) 상의 소정의 배치 위치를 차지하도록 표면 실장용 단자(42a)를 도전 재료로 형성한다. 이 도전 재료에는, 예를 들어 Al이나 Au, Cu 등을 사용할 수 있다. 형성 방법으로서는 스퍼터링, 증착, 도금 등 중에서 사용하는 재료를 고려하여 적당한 것을 선택할 수 있다. 선택적으로 형성하기 위해서는, 사용하는 재료를 고려한 후, 절연층(42e) 상에 전면적으로 형성한 후 불필요한 부분을 에칭 제거하거나, 또는 절연층(42d) 상에 소정 패턴의 레지스트 마스크를 형성하고 또한 표면 실장용 단자(42a)가 되는 층을 형성하거나 하여 행할 수 있다. 표면 실장용 단자(42a)의 층은, 그 두께를 예를 들어 1㎛ 정도로 할 수 있다.
표면 실장용 단자(42a)는, 또한 그 도전 재료가 Cu나 Al이면 그 표층을 Ni/Au의 도금층, 또는 Sn(주석)의 도금층으로 덮도록 처리를 가하여도 된다. 이러한 도금을 실시하기 위해서는 예를 들어 무전해 도금 공정을 이용할 수 있다. 소정 재료의 도금층을 가짐으로써, 배선판 내에의 내장을 위한 표면 실장에 있어서 양호한 납땜과 그 접속 신뢰성을 얻을 수 있다.
표면 실장용 단자(42a)가 형성되면, 마지막으로 도 3g에 도시한 바와 같이, 반도체 웨이퍼(42w)를 다이싱하여 개개의 반도체 소자(42)를 얻는다. 이와 같이 하여 얻어진 반도체 소자(42)는, 표면 실장용 단자(42a)에 의해, 이미 설명한 바와 같이 칩 부품과 마찬가지로 표면 실장 공정에 이용할 수 있다.
또한, 도 3a 내지 도 3g에 있어서는, 다이싱하기 전의 웨이퍼(42w)를 사용하여 표면 실장용 단자(42a)를 형성하는 방법을 설명하였지만, 이것은 보다 생산성을 높여 형성하는 예를 나타낸 것이며, 당연히 다이싱한 후의 개개의 반도체 칩에 대하여 마찬가지의 방법으로 표면 실장용 단자(42a)를 형성할 수도 있다.
도 3g에 도시한 바와 같은 반도체 소자(42)의 변형예로서는, 재배선층(42b)과 표면 실장용 단자(42a)를 동일 층으로서 형성하는 예를 들 수 있다. 이 경우에는 재배선으로서 필요한 패턴을 갖도록, 또한 이 패턴에 연락하여 표면 실장용 단자(42a)의 패턴을 갖도록 도전 재료의 층을 절연층(42d) 상에 형성한다. 이 도전 재료의 층은, 절연층(42d)에 형성된 개구부(71) 내를 충전하고 있다. 그리고, 이 도전 재료의 층 중의 표면 실장용 단자(42a)의 부분을 제외하고 전체면을 절연층(42e)으로 덮도록 형성한다. 이에 의해서도, 반도체 디바이스의 단자 패드(42c)를 재배치한 표면 실장용 단자(42a)를 갖는 반도체 소자를 얻을 수 있다.
이상 설명한 바와 같이, 이 실시 형태에 관한 부품 내장 배선판은, 복수종의 부품 중 하나로서 반도체 소자(42)를, 또 하나로서 칩 부품(41)을 동시에 매설하여 구비하고 있다. 여기에서, 반도체 소자(42)는, 반도체 칩과 그리드 형상 배열의 표면 실장용 단자(42a)를 갖고 있다. 따라서, 반도체 소자(42)를 배선판에 내장하기 위해 실장할 때, 칩 부품(41)과 마찬가지의 표면 실장 기술을 동시에 적용할 수 있다. 따라서, 복수종의 부품을 동시에 실장하는 표면 실장 기술을 이용할 수 있고, 이 때 생산성을 고려하여 비교적 큰 작업물을 사용할 수 있다. 따라서, 큰 생산성과 저비용을 실현한 부품 내장 배선판이 된다.
또한, 표면 실장용 단자(42a)가 특히 그리드 형상 배열인 것, 즉 면 배치인 것에 의해, 반도체 소자(42)로서의 평면 면적을 최대한 작게 하는 것이 가능하다. 또한, 표면 실장용 단자(42a)와 반도체 칩 상의 단자 패드(42c)와의 전기적 접속이, 반도체 칩 상에 형성된 재배선층(42b)에 의해 이루어져 있으므로, 반도체 소자(42)로서의 두께도 반도체 칩 바로 그것과 비교하여 그다지 두껍게 되지 않는다. 즉, 반도체 소자(42)의 면적 및 두께라는 관점에서, 반도체 칩과 마찬가지의 내장 용이성이 확보되어 있다. 한편, 반도체 칩을 내장하는 경우에 필요한 플립 칩 접속만큼 고정밀한 위치 정렬 공정을 필요로 하는 것은 아니다. 따라서, 이것도 생산성의 향상과 저비용화에 기여한다.
또한, 내장, 매설하는 반도체 소자(42)로서, 상기의 설명과 같은 웨이퍼 레벨ㆍ칩 스케일 패키지의 것이 아니라, 다른 패키지품(예를 들어, 반도체 칩과 표면 실장용 소자(42a) 사이에 인터포즈 기판을 갖는 형태)으로 하는 것도 가능하다. 이 경우에는 소자로서의 면적 및 두께가, 웨이퍼 레벨ㆍ칩 스케일 패키지의 것보다 필연적으로 커지지만, 부품 내장에 이용하는 기판측의 사양대로로는 대응할 수 있다. 이 경우에도 칩 부품(41)과 마찬가지의 표면 실장 기술을 반도체 소자(42)에 동시에 적용할 수 있는 이점은 유지된다.
다음으로, 도 1에 도시한 부품 내장 배선판의 제조 공정을 도 4a 내지 도 4f, 도 5a 내지 도 5e, 및 도 6을 참조하여 설명한다. 이들 도면은 각각 도 1에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도이다. 이들 도면에 있어서 도 1 중에 도시한 구성 요소와 동일 또는 동일 상당의 것에는 동일 부호를 붙이고 있다.
도 4a 내지 도 4f의 설명부터 시작한다. 도 4a 내지 도 4f는, 도 1 중에 도시한 각 구성 중 절연층(11)을 중심으로 한 부분의 제조 공정을 도시하고 있다. 우선, 도 4a에 도시한 바와 같이, 두께 예를 들어 18㎛의 금속박(전해 동박)(22A) 상에, 예를 들어 스크린 인쇄에 의해, 층간 접속체(31)가 되는 페이스트 상태의 도전성 조성물을 거의 원추형의 범프 형상(저면 직경 예를 들어 200㎛, 높이 예를 들어 160㎛)으로 형성한다. 이 도전성 조성물은, 페이스트 상태의 수지 중에 은, 금, 구리 등의 금속 미세 입자 또는 탄소 미세 입자를 분산시킨 것이다. 설명의 편의상 금속박(22A)의 하면에 인쇄하고 있지만, 상면이어도 된다(이하의 각 도면도 동일함). 층간 접속체(31)의 인쇄 후 이것을 건조시켜 경화시킨다.
다음으로, 도 4b에 도시한 바와 같이, 금속박(22A) 상에 두께 예를 들어 공칭 100㎛의 FR-4의 프리프레그(11A)를 적층하여 층간 접속체(31)를 관통시키고, 그 헤드부가 노출되도록 한다. 노출시 혹은 그 후 그 선단을 소성 변형으로 찌부러 뜨려도 된다(어떻든 층간 접속체(31)의 형상은, 적층 방향으로 일치하는 축을 갖고 그 축 방향으로 직경이 변화하고 있음). 계속해서, 도 4c에 도시한 바와 같이, 프리프레그(11A) 상에 금속박(전해 동박)(21A)을 적층 배치하여 가압ㆍ가열하고 전체를 일체화한다. 이 때, 금속박(21A)은 층간 접속체(31)와 전기적 도통 상태가 되고, 프리프레그(11A)는 완전하게 경화하여 절연층(11)이 된다.
다음으로, 도 4d에 도시한 바와 같이, 한쪽 측의 금속박(22A)에 예를 들어 주지의 포토리소그래피에 의한 패터닝을 실시하고, 이것을 실장용 랜드를 포함하는 배선 패턴(22)으로 가공한다. 그리고, 가공에 의해 얻어진 실장용 랜드 상에, 도 4e에 도시한 바와 같이 예를 들어 스크린 인쇄에 의해 크림 땜납(51A, 52A)을 인쇄ㆍ적용한다. 크림 땜납(51A, 52A)은, 스크린 인쇄를 이용하면 용이하게 소정 패턴으로 인쇄할 수 있다. 스크린 인쇄 대신에 디스펜서를 사용할 수도 있다.
크림 땜납(51A, 52A)은, 이들 대신에 경화 전의 도전성 조성물을 사용하도록 하여도 된다. 도전성 조성물로 하면 경화 후의 내열성이 높고, 완성된 후의 배선판으로서의 부품 실장시에 가해지는 열에 의해 접속 불량이 발생하는 것을 효과적으로 방지할 수 있다.
다음으로, 칩 부품(41) 및 반도체 소자(42)를 크림 땜납(51A, 52A)을 통하여 실장용 랜드 상에 각각 예를 들어 마운터로 적재하고, 또한 그 후 크림 땜납(51A, 52A)을 리플로우시키기 위해 가열(예를 들어 220℃ 내지 250℃)을 행한다. 이상에 의해, 도 4f에 도시한 바와 같이 접속 부재(51, 52)를 통하여 칩 부품(41) 및 반도체 소자(42)가 배선층(22)의 실장용 랜드 상에 접속된 상태의 배선판 소재(1)가 얻어진다. 이 배선판 소재(1)를 사용하는 후속 공정에 대해서는 도 6에서 설명한다.
크림 땜납(51A, 52A) 중에 분산되어 있는 땜납 입자의 조성으로서는, 예를 들어 주석을 주성분으로 하는 납 프리의 것(Sn-3Ag-0.5Cu)으로 할 수 있다. 또한, 재용융하기 어렵게 하기 위해, 땜납 입자에 추가하여 구리 입자를 플럭스 중에 분산시킨 구성의 것을 사용할 수도 있다. 이러한 구성에서는, 땜납 입자를 예를 들어 217℃ 내지 221℃에서 용융하여 구리 입자의 표면을 덮는다. 이 때, 구리 입자의 표면을 덮은 땜납의 주석 성분이 구리와의 화합물 Cu6Sn5를 형성한다. 이에 의해 구리 입자를 제외한 부분의 주석 성분은 감소한다. 표면이 구리-주석 화합물로 덮여진 구리 입자는, 화합물 Cu6Sn5에 의해 일부 서로 연결되는 경우도 있다.
이와 같이 하여 형성된 접속 부재(51, 52)에 따르면, 이 부품 내장 배선판이 부품 실장에 이용될 때에, 재용융에 의한 신뢰성 열화를 효과적으로 방지할 수 있다. 즉, 화합물 Cu6Sn5는 융점이 600℃ 이상으로 높아, 부품 실장시에 용융되는 일은 없다. 또한, 구리 입자를 제외한 부분의 주석은 당초의 땜납 입자의 그것에 비하여 감소되어 있어, 설령 재용융하여도 그 체적 변화가 작아 주변에의 영향이 억제되어 있다. 따라서, 부품 내장 배선판으로서 신뢰성이 저하하기 어려워진다.
크림 땜납(51A, 52A) 중의 구리 입자는, 다른 금속, 예를 들어 은, 금, 알루미늄, 구리-주석 합금 등의 금속 입자로 하는 것도 가능하다. 또한, 조성이 예를 들어 Sn-3Ag-0.5Cu인 땜납 입자는, 그 입경으로서 예를 들어 10㎛ 내지 20㎛의 것을 사용할 수 있다. 또한, 접속 부재(51, 52)에서의, 표면이 구리-주석 화합물로 덮여진 구리 입자의 입경은, 예를 들어 3㎛ 내지 40㎛로 할 수 있다. 또한, 접속 부재(51, 52)에서의 구리 입자가 차지하는 비율은, 예를 들어 5wt% 내지 50wt%로 할 수 있다.
다음으로, 도 5a 내지 도 5e를 참조하여 설명한다. 도 5a 내지 도 5e는, 도 1 중에 도시한 각 구성 중 절연층(13) 및 절연층(12)을 중심으로 한 부분의 제조 공정을 도시하고 있다. 우선, 도 5a에 도시한 바와 같이, 양면에 예를 들어 두께 18㎛의 금속박(전해 동박)(23A, 24A)이 적층된 예를 들어 두께 300㎛의 FR-4의 절연층(13)을 준비하고, 그 소정 위치에 스루홀 도전체를 형성하기 위한 관통 구멍(83)을 뚫고, 또한 내장하는 칩 부품(41) 및 반도체 소자(42)에 상당하는 부분에 부품용 개구부(81, 82)를 형성한다.
다음으로, 무전해 도금 및 전해 도금을 행하여, 도 5b에 도시한 바와 같이 관통 구멍(83)의 내벽에 스루홀 도전체(33)를 형성한다. 이 때 개구부(81, 82)의 내벽에도 도전체가 형성된다. 또한, 도 5c에 도시한 바와 같이, 금속박(23A, 24A)을 주지의 포토리소그래피를 이용하여 소정으로 패터닝하여 배선층(23, 24)을 형성한다. 배선층(23, 24)의 패터닝 형성에 의해, 개구부(81, 82)의 내벽에 형성된 도전체도 제거된다.
다음으로, 도 5d에 도시한 바와 같이, 배선층(23) 상의 소정의 위치에 층간 접속체(32)가 되는 도전성 범프(저면 직경 예를 들어 200㎛, 높이 예를 들어 160㎛)를 페이스트 상태 도전성 조성물의 스크린 인쇄에 의해 형성한다. 계속해서, 도 5e에 도시한 바와 같이, 절연층(12)으로 해야 할 FR-4의 프리프레그(12A)(공칭 두께 예를 들어 100㎛)를 배선층(23)측에 프레스기를 사용하여 적층한다. 프리프레그(12A)에는 절연층(13)과 마찬가지의, 내장하는 칩 부품(41) 및 반도체 소자(42)에 상당하는 부분의 개구부를 미리 형성해 둔다.
도 5e의 적층 공정에서는, 층간 접속체(32)의 헤드부를 프리프레그(12A)에 관통시킨다. 또한, 도 5e에서의 층간 접속체(32)의 헤드부의 파선은, 이 단계에서 그 헤드부를 소성 변형시켜 찌부러뜨려 두는 경우와 소성 변형시키지 않는 경우의 두가지가 있을 수 있는 것을 나타낸다. 이상에 의해 얻어진 배선판 소재를 배선판 소재(2)로 한다.
이상의 도 5a 내지 도 5e에 도시한 공정은, 이하와 같은 수순으로 하는 것도 가능하다. 도 5a의 단계에서는, 관통 구멍(83)만 형성하고 내장 부품용의 개구부(81, 82)를 형성하지 않고 계속되는 도 5b부터 도 5d까지의 공정을 행한다. 다음으로, 도 5e에 상당하는 공정으로서, 프리프레그(12A)(개구가 없는 것)의 적층을 행한다. 그리고, 절연층(13) 및 프리프레그(12A)에 부품 내장용의 개구부를 동시에 형성한다고 하는 공정이다.
다음으로, 도 6을 참조하여 설명한다. 도 6은, 상기에서 얻어진 배선판 소재(1, 2) 등을 적층하는 배치 관계를 나타내는 도면이다. 여기에서, 도시한 상측의 배선판 소재(3)는, 하측의 배선판 소재(1)와 마찬가지의 공정을 적용하고, 또한 그 후 층간 접속체(34) 및 프리프레그(14A)를, 도시한 중간의 배선판 소재(2)에서의 층간 접속체(32) 및 프리프레그(12A)와 마찬가지로 하여 형성하여 얻어진 것이다.
단, 배선판 소재(3)는, 부품(칩 부품(41) 및 반도체 소자(42)) 및 이것을 접속하기 위한 부위(실장용 랜드)가 없는 구성이며, 또한 프리프레그(14A)에는 칩 부품(41)용의 개구부, 반도체 소자(42)용의 개구부를 형성하지 않는다. 그 밖에는 금속박(전해 동박)(26A), 절연층(15), 층간 접속체(35), 배선층(25), 프리프레그(14A), 층간 접속체(34) 모두 각각 배선판 소재(1)의 금속박(21A), 절연층(11), 층간 접속체(31), 배선층(22), 배선판 소재(2)의 프리프레그(12A), 층간 접속체(32)와 동일하다.
도 6에 도시한 바와 같은 배치로 각 배선판 소재(1, 2, 3)를 적층 배치하여 프레스기로 가압ㆍ가열한다. 이에 의해, 프리프레그(12A, 14A)가 완전하게 경화하여 전체가 적층ㆍ일체화된다. 이 때, 가열에 의해 얻어지는 프리프레그(12A, 14A)의 유동성에 의해, 칩 부품(41) 및 반도체 소자(42)의 주변 공간 및 스루홀 도전체(33) 내부의 공간에는 프리프레그(12A, 14A)가 변형 진입하여 공극은 발생하지 않는다. 또한, 배선층(22, 24)은, 층간 접속체(32, 34)에 각각 전기적으로 접속된다.
이 프레스 공정에 있어서, 반도체 소자(42)에 가해지는 프레스력을 완화하고 그 파괴 등의 불량 발생을 억제하기 위해서는, 칩 부품(41)의 높이에 비하여 반도체 소자(42)의 높이를 약간 낮게 해 두도록 하면 바람직하다. 많은 어플리케이션에서 반도체 소자(42)의 수는 적으며(예를 들어 1개), 또한 이것을 둘러싸도록 칩 부품(41)이 배치되는 경우가 많기 때문이다. 이와 같이 둘러싸서 배치된 칩 부품(41)이 보다 더 프레스력을 부담하여 반도체 소자(42)에 가해지는 프레스력은 작아진다.
도 6에 도시하는 적층 공정 후, 상하 양면의 금속박(26A, 21A)을 주지의 포토리소그래피를 이용하여 소정으로 패터닝하고, 또한 땜납 레지스트(61, 62)의 층을 형성함으로써, 도 1에 도시한 바와 같은 부품 내장 배선판을 얻을 수 있다.
변형예로서, 중간의 절연층(13)에 형성된 스루홀 도전체(33)에 대해서는, 층간 접속체(31)나 층간 접속체(32)와 마찬가지의 것으로 하는 구성도 당연히 있을 수 있다. 또한, 층간 접속체(31, 32, 34, 35)에 대하여, 설명한 도전성 조성물 인쇄에 의한 도전성 범프를 유래로 하는 것 이외에, 예를 들어 금속판 에칭에 의해 형성된 금속 범프, 도전성 조성물 충전에 의한 접속체, 도금에 의해 형성된 도체 범프 등을 유래로 하는 것 등 중에서 적절하게 선택, 채용할 수도 있다. 또한, 외측의 배선층(21, 26)은, 마지막 적층 공정 후에 패터닝하여 얻는 것 이외에, 각 배선판 소재(1, 3)의 단계에서(예를 들어, 도 4d의 단계에서) 형성하도록 하여도 된다.
또한, 도 6에 도시한 적층 공정에 있어서, 배선판 소재(1, 2)에 대해서는, 프리프레그(12A) 및 층간 접속체(32)의 부분을 배선판 소재(2)의 측이 아니라 배선판 소재(1)의 측에 형성해 두도록 하여도 된다. 즉, 층간 접속체(32)의 형성 및 프리프레그(12A)의 적층을, 배선판 소재(1)의 배선층(22) 상(절연층(11) 상)에서 미리 행하도록 한다. 이 경우, 실장된 칩 부품(41) 및 반도체 소자(42)가, 일견 층간 접속체(32)를 스크린 인쇄로 형성할 때에 간섭 요인이 되는 것처럼 보이지만, 칩 부품(41) 및 반도체 소자(42)로서 충분히 얇은 부품의 경우에는 실제적으로 간섭 요인으로는 되지 않는다. 프리프레그(12A)의 적층 공정시에는, 칩 부품(41) 및 반도체 소자(42)의 두께를 흡수할 수 있는 쿠션재를 개재시켜 가압ㆍ가열하면 면내 방향으로 균일하게 프리프레그(12A)를 적층할 수 있다.
다음으로, 도 7은, 본 발명의 다른 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도이다. 도 7에 도시한 바와 같이, 이 부품 내장 배선판은 절연층(111)(제1 절연층), 절연층(112), 절연층(113), 절연층(114), 절연층(115)(112, 113, 114, 115로 제2 절연층), 배선층(121), 배선층(122)(배선 패턴), 배선층(123)(제2 배선 패턴), 배선층(124), 배선층(125), 배선층(126)(=합계 6층), 층간 접속체(131), 층간 접속체(132), 층간 접속체(134), 층간 접속체(135), 스루홀 도전체(133), 반도체 칩(141), 도전성 범프(142), 언더필 수지(151)(수지)를 갖는다.
반도체 칩(141)은, 플립 접속에 의해 도전성 범프(142)를 통하여 내층의 배선층(122)에 전기적, 기계적으로 접속되어 있다. 이 접속을 위해, 반도체 칩(141)이 갖는 단자 패드(도시하지 않음) 상에 미리 도전성 범프(142)가 형성 설치되고, 이 도전성 범프(142)에 위치를 맞추어 배선층(122)에는 내장 부품 실장용 랜드가 패턴 형성되어 있다. 도전성 범프(142)는, 재질로서 예를 들어 Au이며, 미리 단자 패드 상에 스터드 형상으로 형성된 것이다. 반도체 칩(141)과 배선층(122) 및 절연층(111)과의 사이에는, 플립 접속 부분의 기계적 및 화학적인 보호를 위해 언더필 수지(151)가 채워져 있다.
도전성 범프(142)와의 접속에 이용되는 부분을 포함하여 배선층(122)의 절연층(112)측의 표면은, 표면 거칠기가 적절하게 커지도록 처리가 이루어진 조면화 표면(122a)으로 되어 있다. 조면화 표면(122a)을 형성함으로써, 도전성 범프(142)와의 접속의 저저항성 및 그 신뢰성을 확보한다. 이와 같이 하면, 배선층(122)의 절연층(112)측의 표면의 세정도를 늘리기 위해 Au 도금을 실시하는 것이나, 그 도금 면적을 될 수 있는 한 증가시키지 않도록 땜납 레지스트층을 형성하는 것 등은 고려할 필요가 없다. 따라서, 보다 저비용이 실현되고, 또한 절연층(112)과 Au 도금층이나 땜납 레지스트층과의 밀착이 불완전하여 배선판으로서의 기능이 손상될 우려도 피할 수 있다.
배선층(122)의 표면을 조면화 표면(122a)으로 하는 것 이외의 구조, 즉 반도체 칩(141), 도전성 범프(142), 배선층(122) 및 절연층(111), 언더필 수지(151)가 이루는 구조 자체에 대해서는, 일반적으로 다용되고 있는 플립 접속에서 얻어지는 구조이면 되며, 따라서 큰 비용 증가는 발생하지 않는다. 조면화 표면(122a)은, 또한 배선층(122)과 절연층(112)의 접착성의 향상, 및 배선층(122)과 층간 접속체(132)의 전기적 접속의 신뢰성의 향상에도 공헌하고 있고 부차적으로도 바람직하다.
여기에서, 반도체 칩(141)과 배선층(122)의 접속 부분의 미세한 구조에 대하여 도 8을 참조하여 설명한다. 도 8은, 도 7에 도시한 부품 내장 배선판에서의 반도체 칩(141)과 배선층(122)의 접속 부분을 약간 상세하게 또한 모식적으로 도시하는 단면 구조도이다. 도 8에 있어서, 도 7 중에 도시한 구성과 동일한 것에는 동일 부호를 붙이고 있다. 도 8에 도시한 바와 같이, 미세한 구조로서, 도전성 범프(142)가 배선층(122)에 압접된 상태에서 배선층(122)의 조면화 표면(122a)의 요철이 찌부러지고, 이에 의해 배선층(122)의 신생면이 노출되어 도전성 범프(142)에 접촉되어 있다. 따라서 양호한 접속이 실현된다.
도 7을 다시 참조하여 부품 내장 배선판으로서의 다른 구조에 대하여 설명하면, 외측의 배선층(121, 126)과는 다른 배선층(122, 123, 124, 125)은 각각 내층의 배선층이며, 순서대로 배선층(121)과 배선층(122)의 사이에 절연층(111)이, 배선층(122)과 배선층(123)의 사이에 절연층(112)이, 배선층(123)과 배선층(124)의 사이에 절연층(113)이, 배선층(124)과 배선층(125)의 사이에 절연층(114)이, 배선층(125)과 배선층(126)의 사이에 절연층(115)이 각각 위치하고, 이들 배선층(121 내지 126)을 이격시키고 있다. 각 배선층(121 내지 126)은, 예를 들어 각각 두께 18㎛의 금속(구리)박으로 이루어져 있다.
각 절연층(111 내지 115)은, 절연층(113)을 제외하고 예를 들어 각각 두께 100㎛, 절연층(113)만 예를 들어 두께 300㎛이며, 각각 예를 들어 유리 에폭시 수지로 이루어지는 단단한 소재이다. 특히 절연층(113)은, 내장된 반도체 칩(141)에 상당하는 위치 부분이 개구부로 되어 있고, 반도체 칩(141)을 내장하기 위한 공간을 제공한다. 절연층(112, 114)은, 내장된 반도체 칩(141)을 위한 절연층(113)의 상기 개구부 및 절연층(113)의 스루홀 도전체(133) 내부의 공간을 메우도록 변형 진입되어 있어 내부에 공극이 되는 공간은 존재하지 않는다.
배선층(121)과 배선층(122)은, 그들 패턴의 면 사이에 설치되고 또한 절연층(111)을 관통하는 층간 접속체(131)에 의해 도통할 수 있다. 마찬가지로, 배선층(122)과 배선층(123)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(112)을 관통하는 층간 접속체(132)에 의해 도통할 수 있다. 배선층(123)과 배선층(124)은, 절연층(113)을 관통하여 형성된 스루홀 도전체(133)에 의해 도통할 수 있다. 배선층(124)과 배선층(125)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(114)을 관통하는 층간 접속체(134)에 의해 도통할 수 있다. 배선층(125)과 배선층(126)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(115)을 관통하는 층간 접속체(135)에 의해 도통할 수 있다.
층간 접속체(131, 132, 134, 135)는, 각각 도전성 조성물의 스크린 인쇄에 의해 형성되는 도전성 범프를 유래로 하는 것이며, 그 제조 공정에 의거하여 축 방향(도 7의 도시에서 상하의 적층 방향)으로 직경이 변화하고 있다. 그 직경은 굵은 측에서 예를 들어 200㎛이다.
이상과 같이, 이 실시 형태에 관한 부품 내장 배선판은, 반도체 칩(141)을 그 단자 패드 상에 형성된 도전성 범프(142)를 통하여 플립 접속으로 양호하게 매설, 실장하기 때문에, 랜드를 포함하는 내층의 배선층(122)의 절연층(112)측의 표면이 조면화되어 있는 데에 특징이 있다. 이에 의해, 반도체 칩(141)과 배선층(122)의 저저항 접속 및 그 접속 신뢰성 향상이 이루어진다. 조면화 표면(122a)을 갖는 배선층(122)과 절연층(112)의 접착성도 좋아 배선판으로서의 기능성에 악영향도 발생하지 않는다. 또한, 배선층(122)과 층간 접속체(132)의 전기적 접속의 신뢰성도 향상되어 있다.
다음으로, 도 7에 도시한 부품 내장 배선판의 제조 공정을 도 9a 내지 도 9f, 도 10f 내지 도 10e, 및 도 11을 참조하여 설명한다. 이들 도면은 각각 도 7에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도이다. 이들 도면에 있어서 도 7 중에 도시한 구성 요소와 동일 또는 동일 상당의 것에는 동일 부호를 붙이고 있다.
도 9a 내지 도 9f의 설명부터 시작한다. 도 9a 내지 도 9f는, 도 7 중에 도시한 각 구성 중 절연층(111)을 중심으로 한 부분의 제조 공정을 도시하고 있다. 우선, 도 9a에 도시한 바와 같이, 두께 예를 들어 18㎛의 금속박(전해 동박)(122A) 상에 예를 들어 스크린 인쇄에 의해 층간 접속체(131)가 되는 페이스트 상태의 도전성 조성물을 거의 원추형의 범프 형상(저면 직경 예를 들어 200㎛, 높이 예를 들어 160㎛)으로 형성한다. 이 도전성 조성물은, 페이스트 상태의 수지 중에 은, 금, 구리 등의 금속 미세 입자 또는 탄소 미세 입자를 분산시킨 것이다. 설명의 편의상 금속박(122A)의 하면에 인쇄하고 있지만, 상면이어도 된다(이하의 각 도면도 동일함). 층간 접속체(131)의 인쇄 후 이것을 건조시켜 경화시킨다.
다음으로, 도 9b에 도시한 바와 같이, 금속박(122A) 상에 두께 예를 들어 공칭 100㎛의 FR-4의 프리프레그(111A)를 적층하여 층간 접속체(131)를 관통시키고, 그 헤드부가 노출되도록 한다. 노출시 혹은 그 후 그 선단을 소성 변형으로 찌부러뜨려도 된다(어떻든 층간 접속체(131)의 형상은, 적층 방향으로 일치하는 축을 갖고 그 축 방향으로 직경이 변화하는 형상임). 계속해서, 도 9c에 도시한 바와 같이, 프리프레그(131A) 상에 금속박(전해 동박)(121A)을 적층 배치하여 가압ㆍ가열하고 전체를 일체화한다. 이 때, 금속박(121A)은 층간 접속체(131)와 전기적 도통 상태가 되고, 프리프레그(111A)는 완전하게 경화하여 절연층(111)이 된다.
다음으로, 도 9d에 도시한 바와 같이, 한쪽 측의 금속박(122A)에 예를 들어 주지의 포토리소그래피에 의한 패터닝을 실시하고, 이것을 실장용 랜드를 포함하는 배선층(122)으로 가공한다. 또한, 패터닝된 배선층(122)의 표면을 조면화 처리하여 조면화 표면(122a)으로 한다. 이것에는, 구체적으로 예를 들어 흑화 환원 처리나 마이크로 에칭 처리를 채용할 수 있다. 마이크로 에칭 처리로서는, 예를 들어 CZ 처리(메크사 상품명)나 본드 필름 처리(아토테크사 상품명)가 있다.
또한, 동박의 표면을 조면화하는 처리는, 일반적으로 동박 상에 적층되는 절연 수지와의 밀착성을 향상시키기 위하여 행해지고 있으므로, 이 처리와 동시의 처리로서 상기 조면화 처리를 행하도록 하여도 된다. 이에 따르면, 새로운 처리로서 상기 조면화 처리를 행할 필요가 없고 효율적으로 제조가 가능하다. 단, 조면화의 정도에 대해서는 플립 접속에서의 저저항성 및 그 신뢰성을 고려하여 적당한 정도를 지향해야만 한다(후술함).
다음으로, 도 9e에 도시한 바와 같이, 반도체 칩(141)이 실장되어야 할 절연층(111) 상의 위치에 예를 들어 디스펜서를 사용하여 경화 전의 언더필 수지(151A)를 적용한다. 계속해서, 도 9f에 도시한 바와 같이, 도전성 범프(142)를 수반한 반도체 칩(141)을 예를 들어 플립 칩 본더를 사용하여, 배선층(122)의 실장용 랜드에 위치 정렬하여 압접한다. 압접 후, 그 접속 강도의 향상을 위해, 및 언더필 수지(151A)를 경화하기 위해 가열 공정을 행한다. 이상에 의해, 도전성 범프(142)를 통하여 반도체 칩(141)이 배선층(122)의 실장용 랜드 상에 접속되고, 또한 반도체 칩(141)과 배선층(122) 및 절연층(111)과의 사이에 언더필 수지(151)가 채워진 상태의 배선판 소재(101)가 얻어진다. 이 배선판 소재(101)를 사용하는 후속 공정에 대해서는 도 11에서 후술한다.
다음으로, 도 10a 내지 도 10e를 참조하여 설명한다. 도 10a 내지 도 10e는, 도 7 중에 도시한 각 구성 중 절연층(113) 및 절연층(112)을 중심으로 한 부분의 제조 공정을 도시하고 있다. 우선, 도 10a에 도시한 바와 같이, 양면에 예를 들어 두께 18㎛의 금속박(전해 동박)(123A, 124A)이 적층된 예를 들어 두께 300㎛의 FR-4의 절연층(113)을 준비하고, 그 소정 위치에 스루홀 도전체를 형성하기 위한 관통 구멍(172)을 뚫고, 또한 내장하는 반도체 칩(141)에 상당하는 부분에 개구부(171)를 형성한다.
다음으로, 무전해 도금 및 전해 도금을 행하고, 도 10b에 도시한 바와 같이 관통 구멍(172)의 내벽에 스루홀 도전체(133)를 형성한다. 이 때 개구부(171)의 내벽에도 도전체가 형성된다. 또한, 도 10c에 도시한 바와 같이, 금속박(123A, 124A)을 주지의 포토리소그래피를 이용하여 소정으로 패터닝하여 배선층(123, 124)을 형성한다. 배선층(123, 124)의 패터닝 형성에 의해, 개구부(171)의 내벽에 형성된 도전체도 제거된다.
다음으로, 도 10d에 도시한 바와 같이, 배선층(123) 상의 소정의 위치에 층간 접속체(132)가 되는 도전성 범프(저면 직경 예를 들어 200㎛, 높이 예를 들어160㎛)를 페이스트 상태 도전성 조성물의 스크린 인쇄에 의해 형성한다. 계속해서, 도 10e에 도시한 바와 같이, 절연층(112)으로 해야 할 FR-4의 프리프레그(112A)(공칭 두께 예를 들어 100㎛)를 배선층(123)측에 프레스기를 사용하여 적층한다. 프리프레그(112A)에는, 절연층(113)과 마찬가지의 내장하는 반도체 칩(141)에 상당하는 부분의 개구부를 미리 형성해 둔다.
이 적층 공정에서는, 층간 접속체(132)의 헤드부를 프리프레그(112A)에 관통시킨다. 또한, 도 10e에서의 층간 접속체(132)의 헤드부의 파선은, 이 단계에서 그 헤드부를 소성 변형시켜 찌부러뜨려 두는 경우와 소성 변형시키지 않는 경우의 두가지가 있을 수 있는 것을 나타낸다. 이 공정에 의해, 배선층(123)은 프리프레그(112A)측으로 가라앉아 위치한다. 이상에 의해 얻어진 배선판 소재를 배선판 소재(102)로 한다.
또한, 이상의 도 10a 내지 도 10e에 도시한 공정은, 이하와 같은 수순으로 하는 것도 가능하다. 도 10a의 단계에서는, 관통 구멍(172)만 형성하고 내장 부품용의 개구부(171)를 형성하지 않고 계속되는 도 10b부터 도 10d까지의 공정을 행한다. 다음으로, 도 10e에 상당하는 공정으로서, 프리프레그(112A)(개구가 없는 것)의 적층을 행한다. 그리고, 절연층(113) 및 프리프레그(112A)에 부품 내장용의 개구부를 동시에 형성한다고 하는 공정이다.
다음으로, 도 11을 참조하여 설명한다. 도 11은, 상기에서 얻어진 배선판 소재(101, 102) 등을 적층하는 배치 관계를 나타내는 도면이다.
도 11에 있어서, 도시한 상측의 배선판 소재(103)는, 하측의 배선판 소재(101)와 마찬가지의 공정을 적용하고, 또한 그 후 층간 접속체(134) 및 프리프레그(114A)를 도시한 중간의 배선판 소재(102)에서의 층간 접속체(132) 및 프리프레그(112A)와 마찬가지로 하여 형성하여 얻어진 것이다. 단, 부품(반도체 칩(141)) 및 이것을 접속하기 위한 부위(실장용 랜드)가 없는 구성이며, 또한 프리프레그(114A)에는 반도체 칩(141)용의 개구부도 형성하지 않는다. 그 밖에는 금속박(전해 동박)(126A), 절연층(115), 층간 접속체(135), 배선층(125), 프리프레그(114A), 층간 접속체(134) 모두 각각 배선판 소재(101)의 금속박(121A), 절연층(111), 층간 접속체(131), 배선층(122), 배선판 소재(102)의 프리프레그(112A), 층간 접속체(132)와 동일하다.
도 11에 도시한 바와 같은 배치로 각 배선판 소재(101, 102, 103)를 적층 배치하여 프레스기로 가압ㆍ가열한다. 이에 의해, 프리프레그(112A, 114A)가 완전하게 경화하여 전체가 적층ㆍ일체화된다. 이 때, 가열에 의해 얻어지는 프리프레그(112A, 114A)의 유동성에 의해, 반도체 칩(141)의 주변 공간 및 스루홀 도전체(133) 내부의 공간에는 프리프레그(112A, 114A)가 변형 진입하여 공극은 발생하지 않는다. 또한, 배선층(122, 124)은, 층간 접속체(132, 134)에 각각 전기적으로 접속된다. 이 적층 공정에서는 배선층(122)의 표면에 조면화 표면(122a)이 형성되어 있음으로써, 절연층(112)과 배선층(122)의 밀착성이 향상되고, 또한 층간 접속체(132)와 배선층(122)의 전기적 접속의 신뢰성이 향상된다. 이것에 대해서는 이미 설명한 바와 같다.
도 11에 도시하는 적층 공정 후, 상하 양면의 금속박(126A, 121A)을 주지의 포토리소그래피를 이용하여 소정으로 패터닝하고, 또한 땜납 레지스트(161, 162)의 층을 형성함으로써, 도 7에 도시한 바와 같은 부품 내장 배선판을 얻을 수 있다.
변형예로서, 중간의 절연층(113)에 형성된 스루홀 도전체(133)에 대해서는, 층간 접속체(131)나 층간 접속체(132)와 마찬가지의 것으로 하는 구성도 당연히 있을 수 있다. 또한, 외측의 배선층(121, 126)은, 마지막 적층 공정 후에 패터닝하여 얻는 것 이외에, 각 배선판 소재(101, 103)의 단계에서(예를 들어 도 10d의 단계에서) 형성하도록 하여도 된다.
또한, 도 11에 도시한 적층 공정에 있어서, 배선판 소재(101, 102)에 대해서는, 프리프레그(112A) 및 층간 접속체(132)의 부분을 배선판 소재(102)의 측이 아니라 배선판 소재(101)의 측에 형성해 두도록 하여도 된다. 즉, 층간 접속체(132)의 형성 및 프리프레그(112A)의 적층을, 배선판 소재(101)의 배선층(122) 상(절연층(111) 상)에서 미리 행하도록 한다. 이 경우, 실장된 반도체 칩(141)이 일견 층간 접속체(132)를 스크린 인쇄로 형성할 때에 간섭 요인이 되는 것처럼 보이지만, 반도체 칩(141)으로서 충분히 얇은 부품의 경우에는 실제적으로 간섭 요인으로는 되지 않는다. 프리프레그(112A)의 적층 공정시에는, 반도체 칩(141)의 두께를 흡수할 수 있는 쿠션재를 개재시켜 가압ㆍ가열하면 면내 방향으로 균일하게 프리프레그(112A)를 적층할 수 있다.
다음으로, 도 7에 도시한 부품 내장 배선판을 샘플로 하여 실제로 제조하고 기능 평가한 결과에 대하여 도 12a, 도 12b를 참조하여 설명한다. 도 12a, 도 12b는, 도 7에 도시한 부품 내장 배선판을 샘플로 하여 실제로 제조하고 기능 평가한 결과를 나타내는 표이다. 전제로서 도 12a에는, 내장한 반도체 칩(141)의 여러 인자를 나타낸다. 사용한 반도체 칩(141)은, 평가를 위한 테스트 칩이며, 도 12a에 나타낸 바와 같이 크기가 3.0mm×3.0mm, 두께가 200㎛, 단자수가 30핀, 단자 피치가 300㎛인 각 인자이며, 도전성 범프(142)로서 Au 스터드 범프가 형성 설치된 것이다.
도 12b에 나타낸 바와 같이, 비교를 위해 배선층(122)에 조면화 처리를 행한 경우, 행하지 않은 경우, 각각에 대하여 부품 내장 배선판으로서 100샘플을 제조, 준비하고, 이들 범프마다의 접속 저항, 초기 도통 평가, 열충격 시험 실시 후의 도통 평가를 행하였다.
범프마다의 접속 저항으로서는, 1범프당 10mΩ 이상의 접속 저항의 범프를 갖는 샘플을 도통 NG(도통 불량)로 판정하였다. 이 결과, 표에 나타낸 바와 같이, 배선층(122)에 조면화 처리를 행한 샘플에서는, 초기 도통 평가에서 NG 발생률은 0%이었던 것에 대하여, 조면화 처리를 행하지 않은 샘플에서는, 15%의 NG 발생률이었다. 또한, 초기 도통 평가에서 NG로 판정되지 않은 샘플에 대하여, 표에 나타낸 바와 같은 열충격 시험을 행한 후에 마찬가지의 도통 평가를 행한 바, 조면화 처리를 행한 샘플에서는, 계속해서 NG 발생률은 0%이었던 것에 대하여, 조면화 처리를 행하지 않은 샘플에서는, 열충격 시험 전에 NG가 아니었던 75샘플 중 15샘플이 NG(NG 발생률 20%)로 되었다.
따라서, 배선층(122) 표면의 조면화 처리는, 반도체 칩(141)과 배선층(122)의 저저항 접속의 실현 및 그 접속 신뢰성의 향상에 크게 기여하고 있는 것을 데이터 상에서 확인할 수 있었다.
다음으로, 도 13은 도 12에 나타낸 평가에 있어서, 특히 조면화 후의 표면 거칠기의 차이에 의한 불량 발생 빈도의 차이의 결과(초기 도통 평가)를 나타내는 표이다. 여기에서 표면 거칠기는, JIS에서 규정된 십점 평균 거칠기 Rz로 나타내고 있다. 도 13에서의 Rz=0.2㎛는, 도 12b의 조면화 처리가 없는 경우에 상당하고, 도 13에서의 Rz=0.75㎛는, 도 12b의 조면화 처리가 있는 경우에 상당하고 있다. 도 13에 나타낸 바와 같이, 배선층(122)의 조면화 처리 후의 표면 거칠기 Rz가 0.45㎛까지 커지면, 초기 도통 평가로서 거의 NG 발생이 없어지며, 따라서 이 값을 초과하는 Rz로 하는 것이 바람직하다고 생각된다. Rz가 2.5㎛까지 커져도 초기 도통 평가로서 문제가 없는 것도 판명되었다.
다음으로, 도 14는, 또한 본 발명의 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도이다. 도 14에 도시한 바와 같이, 이 부품 내장 배선판은, 절연층(211), 절연층(212), 절연층(213), 절연층(214), 절연층(215), 배선층(221), 배선층(222), 배선층(223), 배선층(224), 배선층(225), 배선층(226)(=합계 6층, 이 중 배선층(222, 223, 224, 225)은 내층 배선층), 층간 접속체(세로 방향 도전체)(231), 층간 접속체(232), 층간 접속체(232a), 층간 접속체(234), 층간 접속체(235), 스루홀 도전체(층간 접속체(231) 등과는 이종의 세로 방향 도전체)(233), 반도체 칩(241), 도전성 범프(242), 언더필 수지(243), 중간 기판(251)(절연판(251a)과 배선 패턴(251b)을 구비함), 땜납 레지스트(261), 땜납 레지스트(262)를 갖는다.
이 배선판에서는, 반도체 칩(241)은, 중간 기판(251)을 개재하여 내장되어 있다. 즉, 반도체 칩(241)은, 미리 중간 기판(251)에 실장(플립 접속)되어 중간 실장 기판으로 되고, 이 중간 실장 기판이 내장의 대상 부품으로 되어 있다. 이러한 중간 실장 기판으로서는, 예를 들어 TCP라고 불리는 반도체 패키지의 일 형태를 이용할 수 있다. TCP에서의 중간 기판(251)은, 통상 캐리어 기판이라고 불린다.
중간 기판(251)에는, 절연판(251a) 상에, 반도체 칩(241)을 실장하기 위한 랜드와, 내층 배선층(223)과의 전기적 도통을 위해 층간 접속체(232a)가 맞닿는 랜드를 포함하는 배선 패턴(251b)이 형성되어 있다. 반도체 칩(241)과 배선 패턴(251b)의 전기적 접속은, 예를 들어 반도체 칩(241)에 형성된 단자 패드(도시하지 않음) 상에 Au(금)의 스터드 형상의 범프(도전성 범프(242))를 형성 설치하고, 이 범프를 배선 패턴(251b)의 소정 위치에 압접함으로써 이루어지고 있다. 반도체 칩(241)과 중간 기판(251)의 간극에는, 도전성 범프(242)에 의한 이들 실장 부위를 보강, 보호하기 위해 언더필 수지(243)가 채워져 있다.
부품 내장 배선판으로서의 다른 구조에 대하여 설명하면, 배선층(221, 226)은 각각 최외의 배선층이며, 배선층(222, 223, 224, 225)은 각각 이미 설명한 바와 같이 내층 배선층이다. 순서대로, 배선층(221)과 배선층(222)의 사이에 절연층(211)이, 배선층(222)과 배선층(223)의 사이에 절연층(212)이, 배선층(223)과 배선층(224)의 사이에 절연층(213)이, 배선층(224)과 배선층(225)의 사이에 절연층(214)이, 배선층(225)과 배선층(226)의 사이에 절연층(215)이 각각 위치하고, 이들 배선층(221 내지 226)을 이격시키고 있으며, 이들에 의해 다층 배선판이 구성되어 있다. 각 배선층(221 내지 226)은, 예를 들어 각각 두께 18㎛의 금속(구리)박으로 이루어져 있다.
각 절연층(211 내지 215)은, 절연층(213)을 제외하고 예를 들어 각각 두께 100㎛, 절연층(213)만 예를 들어 두께 300㎛이고, 각각 예를 들어 유리 에폭시 수지로 이루어지는 단단한 소재이다. 특히 절연층(213)은, 내장된 반도체 칩(241)에 상당하는 위치 부분이 개구부로 되어 있고, 반도체 칩(241)을 내장하기 위한 공간을 제공한다. 절연층(212, 214)은, 내장된 반도체 칩(241)을 위한 절연층(213)의 상기 개구부 및 절연층(213)의 스루홀 도전체(233) 내부의 공간을 메우도록 변형 진입되어 있어 내부에 공극이 되는 공간은 존재하지 않는다.
배선층(221)과 배선층(222)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(211)을 관통하는 층간 접속체(231)에 의해 도통할 수 있다. 마찬가지로, 배선층(222)과 배선층(223)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(212)을 관통하는 층간 접속체(232)에 의해 도통할 수 있다. 배선층(223)과 배선층(224)은, 절연층(213)을 관통하여 형성된 스루홀 도전체(233)에 의해 도통할 수 있다. 배선층(224)과 배선층(225)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(214)을 관통하는 층간 접속체(234)에 의해 도통할 수 있다. 배선층(225)과 배선층(226)은, 그들의 패턴의 면 사이에 설치되고 또한 절연층(215)을 관통하는 층간 접속체(235)에 의해 도통할 수 있다.
배선층(221, 226) 상에는, 각종 부품(도시하지 않음)이 실장될 수 있다. 실장에서 땜납(도시하지 않음)이 실려야 할 배선층(221, 226)의 랜드 부분을 제외하고, 땜납 접속시에 용융된 땜납을 랜드 부분에 한정시키고 또한 그 후는 보호층으로서 기능하는 땜납 레지스트(261, 262)가 형성되어 있다(두께는 각각 예를 들어 20㎛ 정도). 랜드 부분의 표층에는, 내부식성이 높은 Ni/Au의 도금층(도시하지 않음)을 형성하도록 하여도 된다.
층간 접속체(231, 232, 232a, 234, 235)는, 각각 도전성 조성물의 스크린 인쇄에 의해 형성되는 도전성 범프를 유래로 하는 것이며, 그 제조 공정에 의거하여 축 방향(도 14의 도시에서 상하의 적층 방향)으로 직경이 변화하고 있다. 그 직경은 굵은 측에서 예를 들어 200㎛이다. 또한, 층간 접속체(232a)는, 내층의 배선층(223)과 중간 기판(251)이 구비하는 배선 패턴(251b)의 상면 사이에 설치되고 또한 절연층(212)을 관통하여 설치되어 있다. 이와 같이, 내장 부품의 중간 실장 기판은 층간 접속체(232a)를 통하여 내층의 배선층(223)에 전기적으로 도통한다.
이상과 같은 구성의 부품 내장 배선판에서는, 실용적인 다층 배선판의 배선 룰과, 내장되는 반도체 칩(241)의 단자 패드의 배치 밀도와의 부적응을 해소할 수 있다. 즉, 반도체 칩(241)의 단자 패드의 배치 피치가 부품 내장 배선판의 배선 룰보다 협소하여도, 중간 기판(251)을 설치함으로써 배선 패턴(251b)으로서 내층 배선층(223)과의 도통 부분에서 패턴을 거칠게 하여 대응할 수 있다. 따라서, 중간 실장 기판을 통상의(=단자 피치가 협소하지 않은) 내장 부품과 마찬가지로 취급하는 것이 가능하고, 제조 과정에 있어서 작업물 크기를 작게 할 필요는 없으며, 비용 증가를 피할 수 있다.
또한, 도시한 바와 같이, 중간 기판(251)의 절연판(251a)의 두께가, 적층 구조의 절연층(211 내지 215)의 어느 것보다도 얇고, 이에 의해 중간 기판(251)이 내장되는 것에 의한, 내층 배선층에서의 패턴 형성 영역의 제한은 많아도 그 1층에서만(이 실시 형태에서는 내층의 배선층(222)) 발생한다. 따라서, 내층 배선층(222 내지 225)에서의 패턴 형성의 자유도에 영향이 적어 바람직하다.
또한, 반도체 칩(241)이 직접 배선판 중에 내장되는 구조의 경우와 달리, 반도체 칩(241)의 스크리닝(불량 검사)을 중간 실장 기판의 단계에서 행하는 것이 가능하게 된다. 따라서, 다층 배선 기판으로서 조립되고 나서 반도체 칩(241)을 검사할 필요가 없고, 내장 부품의 불량이 원인으로, 고가의 배선판 및 배선판 제조 프로세스 등의 부가 가치를 덧붙여 처분하는 불필요한 비용이 발생하지 않는다.
또한, 중간 기판(251)과 내층의 배선층(223)과의 전기적 도통이 층간 접속체(232a)를 통하여 이루어지고 있고, 이 층간 접속체(232a)는, 배선층(223)과 배선층(222)을 도통하기 위한 층간 접속체(232)와 동일 공정에서 형성하는 것이 가능하다(상세하게는 더 후술함). 따라서, 부품 내장을 위해 증가하는 공정은 약간이며, 이 점에서도 비용 절감이 실현된다.
여기에서, 중간 실장 기판에 대하여 그 구성과 제조 공정예를 도 15a 내지 도 15c를 참조하여 설명한다. 도 15a 내지 도 15c는, 도 14 중에 도시한 중간 실장 기판의 제조 과정의 예를 모식적 단면으로 도시하는 공정도이다. 도 15a 내지 도 15b에 있어서, 도 14 중에 도시한 구성 요소와 동일하거나 또는 대응하는 것에는 동일 부호를 붙이고 있다.
우선, 두께 예를 들어 40㎛의 폴리이미드의 절연판(51a) 상에 Cu(구리)박(두께 예를 들어 9㎛)이 적층된 적층판을 준비하고, 그 Cu박을 소정으로 패턴화하여 배선 패턴(251b)을 형성한다(도 15a). 배선 패턴(251b)은, 이미 설명한 바와 같이 반도체 칩(241)을 실장하기 위한 랜드 및 내층 배선층(223)과의 도통을 위해 층간 접속체(232a)의 좁은 측이 맞닿는 랜드를 포함한다. 또한, 전술한 TCP에서는, 당초 Cu박이 적층된 폴리이미드의 절연판(251a)이 다수 이어져 테이프 형상으로 되어 있고, 이 테이프 형상인 채로 Cu박의 패턴 형성 및 이하의 공정을 행할 수 있다. 폴리이미드는 굴곡성이 있어 테이프 형상으로 하여 취급하는 데에 적합하다.
다음으로, 도 15b에 도시한 바와 같이, 반도체 칩(241)이 실장되어야 할 중간 기판(251) 상의 위치에 예를 들어 디스펜서를 사용하여 경화 전의 언더필 수지(243A)를 적용한다. 계속해서, 도 15c에 도시한 바와 같이, Au의 도전성 범프(242)를 수반한 반도체 칩(241)(두께는 예를 들어 100㎛)을 예를 들어 플립 칩 본더를 사용하여, 배선 패턴(251b)의 랜드에 위치 정렬하여 압접한다. 압접 후, 그 접속 강도의 향상을 위해, 및 언더필 수지(243A)를 경화하기 위해 가열 공정을 행한다. 이상에 의해, 반도체 칩(241)이 실장된 중간 실장 기판을 얻을 수 있다. 또한, 언더필 수지(243A)는, 반도체 칩(241)을 배선 패턴(251b)에 압접한 후에, 그들 간극에 액상의 언더필 수지(243A)를 모관 현상을 이용하여 주입하여 채우도록 하여도 된다.
도 14, 도 15a 내지 도 15c에 있어서는, 내장 부품으로서 중간 기판(251)에 반도체 칩(241)이 플립 접속된 것을 예로 들고 있지만, 이에 한정하지 않고, 예를 들어 중간 기판(251)에 반도체 칩(241)이 페이스 업으로 적재, 고정되고, 그 단자 패드와 중간 기판(251)의 배선 패턴(251b)과의 접속이 본딩 와이어로 이루어지고 있는 형태의 것도 이용할 수 있다. 이 경우에는 본딩 와이어의 설치를 행한 후, 반도체 칩(241)의 페이스 상과 배선 패턴(251b) 상의 본딩 와이어가 접속된 부위를 수지로 덮어 경화하여 이들의 보호 부재로 한다.
다음으로, 도 14에 도시한 부품 내장 배선판의 제조 공정을 도 16a 내지 도 16e, 도 17a 내지 도 17e, 및 도 18을 참조하여 설명한다. 이들 도면은 각각 도 14에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도이다. 이들 도면에 있어서, 도 14 중에 도시한 구성 요소와 동일 또는 동일 상당의 것에는 동일 부호를 붙이고 있다.
도 16a 내지 도 16e의 설명부터 시작한다. 도 16a 내지 도 16e는, 도 14 중에 도시한 각 구성 중 절연층(211)을 중심으로 한 부분의 제조 공정을 도시하고 있다. 우선, 도 16a에 도시한 바와 같이, 두께 예를 들어 18㎛의 금속박(전해 동박)(222A) 상에 예를 들어 스크린 인쇄에 의해, 층간 접속체(231)가 되는 페이스트 상태의 도전성 조성물을 거의 원추형의 범프 형상(저면 직경 예를 들어 200㎛, 높이 예를 들어 160㎛)으로 형성한다. 이 도전성 조성물은, 페이스트 상태의 수지 중에 은, 금, 구리 등의 금속 미세 입자 또는 탄소 미세 입자를 분산시킨 것이다. 설명의 편의상 금속박(222A)의 하면에 인쇄하고 있지만, 상면이어도 된다(이하의 각 도면도 동일함). 층간 접속체(231)의 인쇄 후 이것을 건조시켜 경화시킨다.
다음으로, 도 16b에 도시한 바와 같이, 금속박(222A) 상에 두께 예를 들어 공칭 100㎛의 FR-4의 프리프레그(211A)를 적층하여 층간 접속체(231)를 관통시키고, 그 헤드부가 노출되도록 한다. 노출시 혹은 그 후 그 선단을 소성 변형으로 찌부러뜨려도 된다(어떻든 층간 접속체(231)의 형상은, 적층 방향으로 일치하는 축을 갖고 그 축 방향으로 직경이 변화하는 형상임). 계속해서, 도 16c에 도시한 바와 같이, 프리프레그(231A) 상에 금속박(전해 동박)(221A)을 적층 배치하여 가압ㆍ가열하고 전체를 일체화한다. 이 때, 금속박(221A)은 층간 접속체(231)와 전기적 도통 상태가 되고, 프리프레그(211A)는 완전하게 경화하여 절연층(211)이 된다.
다음으로, 도 16d에 도시한 바와 같이, 한쪽 측의 금속박(222A)에 예를 들어 주지의 포토리소그래피에 의한 패터닝을 실시하고, 이것을 배선층(222)으로 가공한다. 이 패터닝에서는 다음에 설명하는 중간 실장 기판이 위치해야 할 영역에 있어서 금속박(222A)이 제거된다. 단, 이에 한정하지 않고, 동일 영역에 있어서 금속박(222A)이 잔존하도록 하여도 된다. 이 경우에서도 동일 영역의 금속박(222A)은, 중간 실장 기판의 절연판(251a)에 접촉할 뿐이다.
다음으로, 도 16e에 도시한 바와 같이, 절연층(211) 상의 소정 위치에, 이미 설명한 중간 실장 기판을 예를 들어 마운터를 사용하여 적재하고, 또한 그 상태에서 중간 실장 기판을 절연층(211) 상에 고정한다. 이 고정에는, 예를 들어 접착제를 절연층(211) 상 또는 절연판(251a) 상에 미리 도포해 두는 등으로 대응할 수 있다. 이상에 의해, 반도체 칩(241)이 실장된 중간 실장 기판이 소정 위치에 적재, 고정된 상태의 배선판 소재가 얻어진다. 이 배선판 소재를 사용하는 후속 공정에 대해서는 도 18에서 후술한다.
다음으로, 도 17a 내지 도 17e를 참조하여 설명한다. 도 17a 내지 도 17e는, 도 14 중에 도시한 각 구성 중 절연층(213) 및 절연층(212)을 중심으로 한 부분의 제조 공정을 도시하고 있다. 우선, 도 17a에 도시한 바와 같이, 양면에 예를 들어 두께 18㎛의 금속박(전해 동박)(223A, 224A)이 적층된 예를 들어 두께 300㎛의 FR-4의 절연층(213)을 준비하고, 그 소정 위치에 스루홀 도전체를 형성하기 위한 관통 구멍(272)을 뚫고, 또한 내장하는 반도체 칩(241)에 상당하는 부분에 개구부(271)를 형성한다.
다음으로, 무전해 도금 및 전해 도금을 행하고, 도 17b에 도시한 바와 같이 관통 구멍(272)의 내벽에 스루홀 도전체(233)를 형성한다. 이 때 개구부(271)의 내벽에도 도전체가 형성된다. 또한, 도 17c에 도시한 바와 같이, 금속박(223A, 224A)을 주지의 포토리소그래피를 이용하여 소정으로 패터닝하여 배선층(223, 224)을 형성한다. 배선층(223, 224)의 패터닝 형성에 의해, 개구부(271)의 내벽에 형성된 도전체도 제거된다.
다음으로, 도 17d에 도시한 바와 같이, 배선층(223) 상의 소정의 위치에 층간 접속체(232, 232a)가 되는 도전성 범프(저면 직경 예를 들어 200㎛, 높이 예를 들어 160㎛)를 페이스트 상태 도전성 조성물의 스크린 인쇄에 의해 형성한다. 계속해서, 도 17e에 도시한 바와 같이, 절연층(212)으로 해야 할 FR-4의 프리프레그(212A)(공칭 두께 예를 들어 100㎛)를 배선층(223)측에 프레스기를 사용하여 적층한다. 프리프레그(212A)에는, 절연층(213)과 마찬가지의 내장하는 반도체 칩(241)에 상당하는 부분의 개구부를 미리 형성해 둔다.
이 적층 공정에서는, 층간 접속체(232)의 헤드부를 프리프레그(212A)에 관통시킨다. 또한, 도 17e에서의 층간 접속체(232)의 헤드부의 파선은, 이 단계에서 그 헤드부를 소성 변형시켜 찌부러뜨려 두는 경우와 소성 변형시키지 않는 경우의 두가지가 있을 수 있는 것을 나타낸다. 이 공정에 의해, 배선층(223)은 프리프레그(212A)측으로 가라앉아 위치한다. 이상에 의해 얻어진 배선판 소재를 배선판 소재(202)로 한다.
또한, 이상의 도 17a 내지 도 17e에 도시한 공정은, 이하와 같은 수순으로 하는 것도 가능하다. 도 17a의 단계에서는, 관통 구멍(272)만 형성하고 내장 부품용의 개구부(271)를 형성하지 않고 계속되는 도 17b부터 도 17d까지의 공정을 행한다. 다음으로, 도 17e에 상당하는 공정으로서, 프리프레그(212A)(개구가 없는 것)의 적층을 행한다. 그리고, 절연층(213) 및 프리프레그(212A)에 부품 내장용의 개구부를 동시에 형성한다고 하는 공정이다.
다음으로, 도 18을 참조하여 설명한다. 도 18은, 상기에서 얻어진 배선판 소재 등을 적층하는 배치 관계를 나타내는 도면이다. 도 18에 있어서 도시된 하측의 배선판 소재(201)는, 도 16a 내지 도 16e에 도시한 공정에 의해 얻어진 것이다.
도 18의 도시된 상측의 배선판 소재(203)는, 하측의 배선판 소재(201)와 마찬가지의 공정을 적용하고, 또한 그 후 층간 접속체(234) 및 프리프레그(214A)를 도시된 중간의 배선판 소재(22)에서의 층간 접속체(232, 232a) 및 프리프레그(212A)와 마찬가지로 하여 형성하여 얻어진 것이다. 단, 반도체 칩(241)을 포함하는 중간 실장 기판이 없는 구성이며, 또한 프리프레그(214A)에는 반도체 칩(241)용의 개구부도 형성하지 않는다. 그 밖에는 금속박(전해 동박)(226A), 절연층(215), 층간 접속체(235), 배선층(225), 프리프레그(214A), 층간 접속체(234) 모두 각각 배선판 소재(201)의 금속박(221A), 절연층(211), 층간 접속체(231), 배선층(222), 배선판 소재(202)의 프리프레그(212A), 층간 접속체(232, 232a)와 동일하다.
도 18에 도시한 바와 같은 배치로 각 배선판 소재(201, 202, 203)를 적층 배치하여 프레스기로 가압ㆍ가열한다. 이에 의해, 프리프레그(212A, 214A)가 완전하게 경화하여 전체가 적층ㆍ일체화된다. 이 때, 가열에 의해 얻어지는 프리프레그(212A, 214A)의 유동성에 의해, 반도체 칩(241)의 주변 공간 및 스루홀 도전체(233) 내부의 공간에는 프리프레그(212A, 214A)가 변형 진입하여 공극은 발생하지 않는다.
또한, 적층에 의해, 배선층(222, 224)은, 층간 접속체(232, 234)의 헤드부에 맞닿아져 각각 전기적으로 접속된다. 동시에 중간 실장 기판의 배선 패턴(251b)은, 층간 접속체(232a)의 헤드부에 맞닿아져 전기적으로 접속된다. 이와 같이 내장 부품의 중간 실장 기판에서의 배선 패턴(251b)은, 다층 배선판으로서의 층간 접속체(232)와 동시에 형성된 층간 접속체(232a)에 의해 내층 배선층(223)에 전기적 도통이 이루어지므로, 이 전기적 도통으로 인해 새로운 공정이 발생하지 않는다. 따라서, 비용 저감에 기여한다.
도 18에 도시하는 적층 공정 후, 상하 양면의 금속박(226A, 221A)을 주지의 포토리소그래피를 이용하여 소정으로 패터닝하고, 또한 땜납 레지스트(261, 262)의 층을 형성함으로써, 도 14에 도시한 바와 같은 부품 내장 배선판을 얻을 수 있다.
변형예로서, 중간의 절연층(213)에 형성된 스루홀 도전체(233)에 대해서는, 층간 접속체(231)나 층간 접속체(232)와 마찬가지의 것으로 하는 구성도 당연히 있을 수 있다. 또한, 외측의 배선층(221, 226)은, 마지막 적층 공정 후에 패터닝하여 얻는 것 이외에, 각 배선판 소재(201, 203)의 단계에서(예를 들어 도 16d의 단계에서) 형성하도록 하여도 된다.
다음으로, 본 발명의 또 다른 실시 형태에 관한 부품 내장 배선판에 대하여 도 19를 참조하여 설명한다. 도 19는, 다른 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도이다. 도 19에 있어서, 이미 설명한 구성 요소와 동일하거나 또는 상당하는 것에는 동일 부호를 붙이고, 추가하는 것이 없는 한 그 설명을 생략한다.
이 실시 형태에서는, 중간 실장 기판으로서, 절연판(251a), 배선 패턴(251b), 이면 배선 패턴(251c), 층간 접속체(251d)를 구비한 중간 기판(251A)에, 도전성 범프(242)를 통하여 반도체 칩(241)이 실장된 것을 사용하고 있다. 또한, 다층 배선판 내에의 그 내장의 위치가, 거의 절연층(212)과 절연층(213)의 경계 부근으로 되어 있다. 또한, 중간 실장 기판과 내층의 배선층의 전기적 접속이, 중간 기판(251A)의 이면 배선 패턴(251c)에 헤드부가 맞닿아진 층간 접속체(232aA)를 통하여 이루어지고 있다. 층간 접속체(232aA)는, 도 14에 도시한 실시 형태의 경우와 달리 도면에서 상측이 좁은 직경이다. 이 상황은 배선층(222)과 배선층(223)의 층간 접속체(232A)도 마찬가지이다.
도 20은, 도 19 중에 도시한 중간 실장 기판의 구성을 모식적으로 도시하는 단면도이다. 도 20에 있어서, 이미 설명한 도면 중에 등장한 것과 동일한 구성에는 동일 부호를 붙이고 있다. 중간 기판(251A)에서 사용된 층간 접속체(251d)의 형성 방법으로서는, 예를 들어 도전성 조성물을 Cu박 상에 스크린 인쇄하여 얻어지는 도전성 범프를 이용하는 방법을 채용할 수 있다(절연 재료가 상이하지만, 도 16a 내지 도 16c에 도시하는 공정에 유사함). 층간 접속체(251d)를 관통하여 구비한 양면 Cu박의 절연판(251a)에 있어서, 그 양면 Cu박을 소정으로 패터닝하여 배선 패턴(251b, 251c)을 얻을 수 있다.
도 21은, 도 19에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도이다. 구체적으로는 배선판 소재 등을 적층하는 배치 관계를 나타내는 도면이며, 전술한 실시 형태에서의 도 18에 도시한 공정에 상당하여 이루어지는 것이다. 도 21에 있어서, 이미 설명한 구성 요소와 동일 또는 동일 상당의 것에는 동일 부호를 붙이고 있다.
도 21에 도시한 바와 같이, 이 실시 형태에서는 배선판 소재(202A)로서, 프리프레그(212A)의 적층, 및 층간 접속체(232, 232a)가 형성되어 있지 않은 것을 사용한다. 단, 중간 기판(251A)에 의한 중간 실장 기판을, 미리 소정의 위치에 도시한 바와 같이 설치 고정해 둔다. 이 고정에는 접착제를 이용할 수 있다. 배선층(223)은, 중간 기판(251A)의 배선 패턴(251b)과의 접촉이 없도록 미리 패터닝해 둔다.
또한, 배선판 소재(201A)에 대해서는, 프리프레그(212A) 및 층간 접속체(232A, 232aA)를 설치한 것을 준비한다. 즉, 층간 접속체(232A, 232aA)의 형성 및 프리프레그(212A)의 적층을, 중간 실장 기판이 없는 배선판 소재(201)의 배선층(222) 상(절연층(211) 상)에서 미리 행하도록 한다. 결과적으로 배선판 소재(201A)는, 배선판 소재(203)와 마찬가지의 구성이 된다.
도 21에 도시한 바와 같은 배치에서 각 배선판 소재(201A, 202A, 203)를 적층 배치하여 프레스기로 가압ㆍ가열한다. 이에 의해, 프리프레그(212A, 214A)가 완전하게 경화하여 전체가 적층ㆍ일체화된다. 이 때, 가열에 의해 얻어지는 프리프레그(212A) 또는 프리프레그(214A)의 유동성에 의해, 반도체 칩(241)의 주변 공간 및 스루홀 도전체(233) 내부의 공간에는 프리프레그(212A, 214A)가 변형 진입하여 공극은 발생하지 않는다.
또한, 적층에 의해, 배선층(223, 224)은 층간 접속체(232A, 234)의 헤드부에 맞닿아져 각각 전기적으로 접속된다. 동시에, 중간 실장 기판의 이면 배선 패턴(251c)은, 층간 접속체(232aA)의 헤드부에 맞닿아져 전기적으로 접속된다. 이와 같이, 내장 부품의 중간 실장 기판에서의 배선 패턴(251c)은, 다층 배선판으로서의 층간 접속체(232A)와 동시에 형성된 층간 접속체(232aA)에 의해 내층 배선층(222)에 전기적 도통이 이루어지므로, 이 전기적 도통으로 인해 새로운 공정이 발생하지 않는다. 따라서, 전술한 실시 형태와 마찬가지로 비용 저감에 기여한다.
다음으로, 본 발명의 또 다른 실시 형태에 관한 부품 내장 배선판에 대하여 도 22를 참조하여 설명한다. 도 22는, 또 다른 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도이다. 도 22에 있어서, 이미 설명한 구성 요소와 동일하거나 또는 상당하는 것에는 동일 부호를 붙이고, 추가하는 것이 없는 한 그 설명을 생략한다.
이 실시 형태에서는, 중간 실장 기판으로서, 절연판(251aA), 배선 패턴(251b)을 구비한 중간 기판(251B)에, 도전성 범프(242)를 통하여 반도체 칩(241)이 실장된 것을 사용하고 있다. 또한, 다층 배선판 내에의 그 내장의 위치가, 도 19에 도시한 실시 형태와 마찬가지로, 거의 절연층(212)과 절연층(213)의 경계 부근으로 되어 있다. 또한, 중간 실장 기판과 내층의 배선층의 전기적 접속이, 중간 기판(251B)의 배선 패턴(251b)의 이면측(반도체 칩(241)이 실장되어 있는 측과 반대의 면)에 헤드부가 맞닿아진 층간 접속체(232aA)를 통하여 이루어지고 있다. 이 전기적 접속을 위해, 절연판(251aA)은, 층간 접속체(232aA)의 헤드부가 맞닿아지는 부위에 있어서 관통되어 있다.
도 23은, 도 22 중에 도시한 중간 실장 기판의 구성을 모식적으로 도시하는 단면도이다. 도 23에 있어서, 이미 설명한 도면 중에 등장한 것과 동일한 구성에는 동일 부호를 붙이고 있다. 중간 기판(251B)에서의 절연판(251aA)의 관통 부분의 형성 방법으로서는, 배선 패턴(251b)의 패턴 형성 후, 절연판(251aA)의 이면측으로부터 그 소정 부위를, 예를 들어 에칭 가공이나 레이저 가공하는 방법을 채용할 수 있다.
도 24는, 도 22에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도이다. 구체적으로는, 배선판 소재 등을 적층하는 배치 관계를 나타내는 도면이며, 상기 각 실시 형태에서의 도 18 또는 도 21에 도시한 공정에 상당하여 이루어지는 것이다. 도 24에 있어서, 이미 설명한 구성 요소와 동일 또는 동일 상당의 것에는 동일 부호를 붙이고 있다.
도 24에 도시한 바와 같이, 이 실시 형태의 적층 공정은, 도 21에 도시한 것과 유사하다. 배선판 소재(202B)로서, 도 23에 도시한, 중간 기판(251B)에 의한 중간 실장 기판이 소정의 위치에 설치 고정된 것을 사용한다. 이 고정에는 접착제를 이용할 수 있다. 배선층(223)은, 중간 기판(251B)의 배선 패턴(251b)과의 접촉이 없도록 미리 패터닝해 둔다.
배선판 소재(201A)에 대해서는, 도 21에 도시한 실시 형태와 마찬가지이다. 도 24에 도시한 바와 같은 배치로 각 배선판 소재(201A, 202B, 203)를 적층 배치하여 프레스기로 가압ㆍ가열한다. 이에 의해, 프리프레그(212A, 214A)가 완전하게 경화하여 전체가 적층ㆍ일체화된다. 이 때, 가열에 의해 얻어지는 프리프레그(212A) 또는 프리프레그(214A)의 유동성에 의해, 반도체 칩(241)의 주변 공간 및 스루홀 도전체(233) 내부의 공간에는 프리프레그(212A, 214A)가 변형 진입하여 공극은 발생하지 않는다.
또한, 적층에 의해, 배선층(223, 224)은, 층간 접속체(232A, 234)의 헤드부에 맞닿아져 각각 전기적으로 접속된다. 동시에, 중간 실장 기판에서의 배선 패턴(251b)의 이면측은, 층간 접속체(232aA)의 헤드부에 맞닿아져 전기적으로 접속된다. 이와 같이, 내장 부품의 중간 실장 기판에서의 배선 패턴(251b)은, 다층 배선판으로서의 층간 접속체(232A)와 동시에 형성된 층간 접속체(232aA)에 의해 내층 배선층(222)에 전기적 도통이 이루어지므로, 이 전기적 도통으로 인해 새로운 공정이 발생하지 않는다. 따라서, 전술한 각 실시 형태와 마찬가지로 비용 저감에 기여한다.
다음으로, 본 발명의 또 다른 실시 형태에 관한 부품 내장 배선판에 대하여 도 25를 참조하여 설명한다. 도 25는, 또 다른 실시 형태에 관한 부품 내장 배선판의 구성을 모식적으로 도시하는 단면도이다. 도 25에 있어서, 이미 설명한 구성 요소와 동일하거나 또는 상당하는 것에는 동일 부호를 붙이고, 추가하는 것이 없는 한 그 설명을 생략한다.
이 실시 형태에서는, 중간 실장 기판으로서, 절연판(251a), 배선 패턴(251b)을 구비한 중간 기판(251)에, 도전성 범프(242)를 통하여 반도체 칩(241)이 실장된 것(즉, 도 14에 도시한 실시 형태에서 사용한 것과 구성이 동일한 것)을 사용하고 있다. 또한, 다층 배선판 내에의 그 내장의 위치는, 도 19, 도 22에 도시한 실시 형태와 마찬가지로, 거의 절연층(212)과 절연층(213)의 경계 부근으로 되어 있다. 또한, 중간 실장 기판과 내층의 배선층의 전기적 접속이, 중간 기판(251)의 배선 패턴(251b)과 내층의 배선층(223) 사이에 형성된 이방성 도전성 필름(252)을 통하여 이루어지고 있다.
도 26은, 도 24에 도시한 부품 내장 배선판의 제조 과정의 일부를 모식적 단면으로 도시하는 공정도이다. 구체적으로는, 배선판 소재 등을 적층하는 배치 관계를 나타내는 도면이며, 상기 각 실시 형태에서의 도 18, 도 21, 도 24에 도시한 공정에 상당하여 이루어지는 것이다. 도 26에 있어서, 이미 설명한 구성 요소와 동일 또는 동일 상당의 것에는 동일 부호를 붙이고 있다.
도 26에 도시한 바와 같이, 이 실시 형태의 적층 공정은, 도 21, 도 24에 도시한 것과 유사하다. 배선판 소재(202C)로서, 중간 기판(251)에 의한 중간 실장 기판이, 이방성 도전성 필름(252)을 통하여 절연층(213) 상의 배선층(223)에 전기적, 기계적으로 설치 고정된 것을 사용한다. 이 고정에는 이방성 도전성 필름(252) 자체가 갖는 경화성 수지를 이용할 수 있다. 배선 패턴(251b)과 배선층(223)의 위치 정렬을 필요로 하기 때문에 공정이 증가하지만, 패턴끼리의 위치 정렬이므로 보다 미세한 패턴끼리의 접속이 가능하게 되는 등 확실한 접속을 실현할 수 있다. 또한, 이방성 도전성 필름(252)으로서는, 이방성 도전성 소재 일반(예를 들어 이방성 도전성 수지)을 사용 가능하다. 또한, 이방성 도전성 필름(252) 대신에 땜납(제조 공정으로서는 크림 땜납)을 사용하는 형태도 있을 수 있다.
배선판 소재(201B)에 대해서는, 중간 기판(251)의 배선 패턴(251b)에 맞닿는 층간 접속체(층간 접속체(232a, 232aA))가 없는 것을 사용한다. 그 나머지는 도 21, 도 24에 도시한 실시 형태의 배선판 소재(201A)와 마찬가지이다. 도 26에 도시한 바와 같은 배치로 각 배선판 소재(201B, 202C, 203)를 적층 배치하여 프레스기로 가압ㆍ가열한다. 이에 의해, 프리프레그(212A, 214A)가 완전하게 경화하여 전체가 적층ㆍ일체화된다. 이 때, 가열에 의해 얻어지는 프리프레그(212A) 또는 프리프레그(214A)의 유동성에 의해, 반도체 칩(241)의 주변 공간 및 스루홀 도전체(233) 내부의 공간에는 프리프레그(212A, 214A)가 변형 진입하여 공극은 발생하지 않는다. 또한, 적층에 의해, 배선층(223, 224)은 층간 접속체(232A, 234)의 헤드부에 맞닿아져 각각 전기적으로 접속된다.
도 25, 도 26에 도시한 실시 형태의 변형예로서는, 도 19, 도 22에 도시한 실시 형태와 같이, (중간 기판(251) 대신에) 중간 기판(251A 또는 251B)을 갖는 중간 실장 기판을 사용하고, 층간 접속체(232aA)를 설치하여 이것도 중간 실장 기판과의 전기적 접속에 이용하는 형태도 생각할 수 있다. 즉, 이 경우, 중간 실장 기판의 이면측에서는 층간 접속체(232aA)를 통하여 내층의 배선층(222)과의 전기적 접속이 이루어지고, 중간 실장 기판의 표면측에서는 이방성 도전성 필름(252) 또는 땜납을 개재하는 내층의 배선층(223)과의 전기적 접속이 이루어진다.
<산업상 이용가능성>
본 발명에 관한 부품 내장 배선판은, 배선 기판의 제조 산업에 있어서 제조할 수 있고, 또한 각종 전자 기기 제조 산업 등에 있어서 사용할 수 있다. 본 발명에 관한 부품 내장 배선판의 제조 방법은, 배선 기판의 제조 산업에 있어서 사용할 수 있다.
1: 배선판 소재
2: 배선판 소재
3: 배선판 소재
11: 절연층
11A: 프리프레그
12: 절연층
12A: 프리프레그
13: 절연층
13A: 프리프레그
14: 절연층
14A: 프리프레그
15: 절연층
21: 배선층(배선 패턴)
21A: 금속박(동박)
22: 배선층(배선 패턴)
22A: 금속박(동박)
23: 배선층(배선 패턴)
23A: 금속박(동박)
24: 배선층(배선 패턴)
24A: 금속박(동박)
25: 배선층(배선 패턴)
26: 배선층(배선 패턴)
26A: 금속박(동박)
31, 32, 34, 35: 층간 접속체(도전성 조성물 인쇄에 의한 도전성 범프)
33: 스루홀 도전체
41: 칩 부품(전기/전자 부품)
41a: 단자
42: 반도체 소자(웨이퍼 레벨ㆍ칩 스케일 패키지에 의함)
42a: 표면 실장용 단자
42b: 재배선층
42c: 단자 패드
42d, 42e: 절연층
42w: 반도체 웨이퍼
51, 52: 접속 부재(땜납 또는 도전성 조성물)
51A, 51B: 크림 땜납 또는 경화 전 도전성 조성물
61, 62: 땜납 레지스트
71, 72: 개구부
81, 82: 부품용 개구부
83: 관통 구멍
101: 배선판 소재
102: 배선판 소재
103: 배선판 소재
111: 절연층
111A: 프리프레그
112: 절연층
112A: 프리프레그
113: 절연층
113A: 프리프레그
114: 절연층
114A: 프리프레그
115: 절연층
121: 배선층(배선 패턴)
121A: 금속박(동박)
122: 배선층(배선 패턴)
122a: 조면화 표면
122A: 금속박(동박)
123: 배선층(배선 패턴)
123A: 금속박(동박)
124: 배선층(배선 패턴)
124A: 금속박(동박)
125: 배선층(배선 패턴)
126: 배선층(배선 패턴)
126A: 금속박(동박)
131, 132, 134, 135: 층간 접속체(도전성 조성물 인쇄에 의한 도전성 범프)
133: 스루홀 도전체
141: 반도체 칩
142: 도전성 범프(Au 스터드 범프)
151: 언더필 수지
151A: 언더필 수지(경화 전)
161, 162: 땜납 레지스트
171: 부품용 개구부
172: 관통 구멍
201, 201A: 배선판 소재
202, 202A, 202B, 202C: 배선판 소재
203: 배선판 소재
211: 절연층
211A: 프리프레그
212: 절연층
212A: 프리프레그
213: 절연층
214: 절연층
214A: 프리프레그
215: 절연층
221: 배선층
221A: 금속박(동박)
222: 내층 배선층
222A: 금속박(동박)
223: 내층 배선층
223A: 금속박(동박)
224: 내층 배선층
224A: 금속박(동박)
225: 내층 배선층
226: 배선층
226A: 금속박(동박)
231, 232, 232A, 234, 235: 층간 접속체(도전성 조성물 인쇄에 의한 도전성 범프)
232a, 232aA: 층간 접속체(도전성 조성물 인쇄에 의한 도전성 범프)
233: 스루홀 도전체
241: 반도체 칩
242: 도전성 범프(Au 스터드 범프)
243: 언더필 수지
243A: 언더필 수지(경화 전)
251, 251A, 251B: 중간 기판(캐리어 기판)
251a, 251aA: 절연판
251b: 배선 패턴
251c: 이면 배선 패턴
251d: 층간 접속체
252: 이방성 도전성 필름
261, 262: 땜납 레지스트
271: 부품용 개구부
272: 관통 구멍

Claims (23)

  1. 제1 절연층과,
    상기 제1 절연층에 대하여 적층 형상으로 위치하는 제2 절연층과,
    상기 제2 절연층에 매설된, 단자 패드를 갖는 반도체 칩과,
    상기 제1 절연층과 상기 제2 절연층에 끼워져 형성되고, 상기 반도체 칩용의 실장용 랜드를 포함하는 배선 패턴과,
    상기 반도체 칩의 상기 단자 패드와 상기 배선 패턴의 상기 실장용 랜드 사이에 형성되고, 상기 단자 패드와 상기 실장용 랜드를 전기적, 기계적으로 접속하는 도전성 범프와,
    상기 반도체 칩과 상기 제1 절연층 및 상기 배선 패턴과의 사이에 형성된 수지
    를 구비하고,
    상기 배선 패턴은, 상기 도전성 범프와의 접속 신뢰성을 증가시키기 위해 상기 실장용 랜드의 부위에서 상기 도전성 범프측의 표면이 조면화되어 있고, 또한 상기 제2 절연층과의 접착성을 증가시키기 위해 상기 제2 절연층측의 표면이 조면화되어 있는, 부품 내장 배선판.
  2. 제1항에 있어서, 상기 제2 절연층이, 적어도 2개의 절연층의 적층이고,
    상기 적어도 2개의 절연층의 사이에 끼워져 형성된 제2 배선 패턴과,
    상기 제2 절연층의 적층 방향 일부를 관통하여 상기 배선 패턴의 면과 상기 제2 배선 패턴의 면 사이에 설치되고, 또한 도전성 조성물로 이루어지고, 또한 적층 방향으로 일치하는 축을 갖고 상기 축의 방향으로 직경이 변화하는 형상인 층간 접속체
    를 더 구비하는, 부품 내장 배선판.
  3. 제1항 또는 제2항에 있어서, 상기 배선 패턴이 그 재료로서 Cu를 갖고, 상기 도전성 범프가 그 재료로서 Au를 갖는, 부품 내장 배선판.
  4. 제3항에 있어서, 상기 배선 패턴의 상기 표면이, 십점 표면 거칠기 Rz의 평가에서 0.45㎛를 초과하는 표면 거칠기인, 부품 내장 배선판.
  5. 제1 절연판 상에 적층된 금속박을 패터닝하고, 반도체 칩을 실장하기 위한 랜드를 포함하는 배선 패턴을 형성하는 공정과,
    상기 배선 패턴의 표면을 상기 랜드의 부분을 포함하여 조면화하는 공정과,
    단자 패드를 갖고 상기 단자 패드 상에 도전성 범프가 형성 설치된 반도체 칩을, 상기 조면화가 이루어진 배선 패턴의 상기 랜드의 위치에 상기 도전성 범프의 위치를 맞추어 플립 접속하는 공정과,
    상기 제1 절연판과는 다른 제2 절연판 중에, 상기 플립 접속이 이루어진 상기 반도체 칩을 매립하도록, 상기 배선 패턴의 상기 표면이 조면화된 것에 의해 상기 표면과의 접착성 향상을 이용하면서 상기 제1 절연판에 적층 형상으로 상기 제2 절연판을 일체화하는 공정
    을 구비하는, 부품 내장 배선판의 제조 방법.
  6. 제5항에 있어서, 상기 제2 절연판이, 적어도 2개의 절연층의 적층이고, 또한 상기 적어도 2개의 절연층의 사이에 끼워져 형성된 제2 배선 패턴과, 상기 제2 배선 패턴의 면에 접하고, 또한 상기 제2 절연판의 적층 방향 일부를 관통하여 헤드부가 노출되고, 또한 도전성 조성물로 이루어지고, 또한 적층 방향으로 일치하는 축을 갖고 상기 축의 방향으로 직경이 변화하는 형상인 층간 접속체를 갖고,
    상기 제1 절연판에 적층 형상으로 상기 제2 절연판을 일체화하는 상기 공정이, 상기 제2 절연판의 상기 층간 접속체의 상기 헤드부가, 상기 조면화가 이루어진 상기 배선 패턴에 접촉하도록 이루어지는, 부품 내장 배선판의 제조 방법.
  7. 제5항 또는 제6항에 있어서, 상기 금속박이 그 재료로서 Cu를 갖고, 상기 도전성 범프가 그 재료로서 Au를 갖는, 부품 내장 배선판의 제조 방법.
  8. 제7항에 있어서, 상기 조면화가, 십점 표면 거칠기 Rz의 평가에서 0.45㎛를 초과하는 표면 거칠기로 되도록 이루어지는, 부품 내장 배선판의 제조 방법.
  9. 제7항에 있어서, 상기 조면화가, Cu를 흑화 환원 처리함으로써 이루어지는, 부품 내장 배선판의 제조 방법.
  10. 제7항에 있어서, 상기 조면화가, Cu를 마이크로 에칭함으로써 이루어지는, 부품 내장 배선판의 제조 방법.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267845A (ja) * 2009-05-15 2010-11-25 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
KR20110002616A (ko) * 2009-07-02 2011-01-10 삼성에스디아이 주식회사 보호회로 기판 및 이차 전지 및 전지 팩
JP2011018782A (ja) * 2009-07-09 2011-01-27 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011035211A (ja) * 2009-08-03 2011-02-17 Dainippon Printing Co Ltd 部品実装モジュール、部品実装モジュール内蔵配線板、部品実装モジュール内蔵配線板の製造方法
KR101633398B1 (ko) * 2010-02-16 2016-06-24 삼성전자주식회사 랜드와 솔더 레지스트의 단차를 감소할 수 있는 랜드 그리드 어레이 패키지.
JP2011222553A (ja) * 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板及びその製造方法
JP2011249745A (ja) * 2010-04-28 2011-12-08 Denso Corp 多層基板
JP5359993B2 (ja) * 2010-05-25 2013-12-04 大日本印刷株式会社 部品内蔵配線板、部品内蔵配線板の製造方法
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
TWI501365B (zh) * 2010-10-13 2015-09-21 Ind Tech Res Inst 封裝單元及其堆疊結構與製造方法
TWI460801B (zh) * 2010-10-22 2014-11-11 Tsung Chi Wang A wafer-level semiconductor wafer packaging method and a semiconductor wafer package
CN102593018B (zh) * 2011-01-11 2016-04-20 王琮淇 晶圆级半导体晶片封装方法及半导体晶片封装体
KR101305570B1 (ko) * 2011-05-04 2013-09-09 엘지이노텍 주식회사 인쇄회로기판의 제조 방법
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
AU2012269735B2 (en) * 2011-06-16 2016-04-21 ResMed Pty Ltd Humidifier and layered heating element
KR101294509B1 (ko) * 2011-07-15 2013-08-07 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
CN103052281A (zh) * 2011-10-14 2013-04-17 富葵精密组件(深圳)有限公司 嵌入式多层电路板及其制作方法
KR101875946B1 (ko) * 2011-11-29 2018-08-02 엘지이노텍 주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
WO2013121976A1 (ja) * 2012-02-17 2013-08-22 株式会社村田製作所 部品内蔵基板
US9743522B2 (en) 2012-09-26 2017-08-22 Apple Inc. Printed circuit board with compact groups of devices
JP5716972B2 (ja) * 2013-02-05 2015-05-13 株式会社デンソー 電子部品の放熱構造およびその製造方法
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
JP2015018979A (ja) * 2013-07-12 2015-01-29 イビデン株式会社 プリント配線板
US9978719B2 (en) 2014-01-28 2018-05-22 Infineon Technologies Austria Ag Electronic component, arrangement and method
SG10201400396WA (en) * 2014-03-05 2015-10-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and stacked package module with the same
KR101862496B1 (ko) * 2014-03-12 2018-05-29 인텔 코포레이션 패키지 몸체 내에 배치된 수동 마이크로 전자 디바이스를 갖는 마이크로 전자 패키지, 그 제조 방법 및 그를 포함하는 컴퓨팅 디바이스
CN106233461B (zh) * 2014-04-24 2019-03-15 瑞萨电子株式会社 半导体装置及其制造方法
TWI500369B (zh) * 2014-04-30 2015-09-11 Unimicron Technology Corp 嵌埋有電子元件之封裝基板之製作方法
JP2014195124A (ja) * 2014-06-30 2014-10-09 Dainippon Printing Co Ltd 部品内蔵配線板の製造方法
WO2016088522A1 (ja) * 2014-12-05 2016-06-09 ソニー株式会社 多層配線基板および表示装置、並びに電子機器
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
JP2017009725A (ja) * 2015-06-19 2017-01-12 ソニー株式会社 表示装置
KR20230020008A (ko) * 2015-08-28 2023-02-09 쇼와덴코머티리얼즈가부시끼가이샤 반도체 장치 및 그 제조 방법
TWI672982B (zh) 2016-03-22 2019-09-21 慧榮科技股份有限公司 印刷電路板組裝物
US10925164B2 (en) 2016-09-23 2021-02-16 Apple Inc. Stackable passive component
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
KR102123813B1 (ko) * 2017-08-23 2020-06-18 스템코 주식회사 연성 회로 기판 및 그 제조 방법
CN209045531U (zh) * 2017-09-15 2019-06-28 Pep创新私人有限公司 一种半导体芯片封装结构
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
CN109862695A (zh) * 2017-11-30 2019-06-07 宏启胜精密电子(秦皇岛)有限公司 内埋式电路板及其制作方法
EP4340555A3 (en) * 2018-06-11 2024-09-04 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Method of manufacturing a component carrier with a stepped cavity and a stepped component assembly being embedded within the stepped cavity
CN110783728A (zh) * 2018-11-09 2020-02-11 广州方邦电子股份有限公司 一种柔性连接器及制作方法
US11894325B2 (en) * 2018-11-15 2024-02-06 Rohm Co., Ltd. Semiconductor device having a resin that seals a rewiring
US11137241B2 (en) * 2019-03-27 2021-10-05 Vishay Advanced Technologies, Ltd. Three dimensional strain gage
JP7249852B2 (ja) * 2019-04-11 2023-03-31 新光電気工業株式会社 部品内蔵基板及び部品内蔵基板の製造方法
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
TWI738007B (zh) * 2019-06-19 2021-09-01 力成科技股份有限公司 半導體封裝結構及其製造方法
CN112509933B (zh) * 2021-02-04 2021-11-23 广东科翔电子科技股份有限公司 一种ic载板全埋置元器件工艺方法
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044641A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 半導体素子内蔵配線基板およびその製造方法
JP2007295008A (ja) * 2007-07-30 2007-11-08 Dainippon Printing Co Ltd 電子部品内蔵配線基板の製造方法
JP2007305636A (ja) * 2006-05-09 2007-11-22 Dainippon Printing Co Ltd 部品実装モジュール
JP7097597B2 (ja) * 2017-12-05 2022-07-08 株式会社サンセイアールアンドディ 遊技機

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0797597B2 (ja) 1989-06-02 1995-10-18 松下電器産業株式会社 半導体装置
JPH07201917A (ja) 1993-12-28 1995-08-04 Matsushita Electric Ind Co Ltd 回路形成基板とその製造方法
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
JP2000269269A (ja) 1999-03-15 2000-09-29 Toshiba Corp 半導体実装用基板と半導体装置および半導体装置の製造方法
JP2001044642A (ja) 1999-07-26 2001-02-16 Ibiden Co Ltd 配線板の製造方法
JP2001257453A (ja) * 2000-03-09 2001-09-21 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
KR100817646B1 (ko) 2000-03-10 2008-03-27 스태츠 칩팩, 엘티디. 플립칩 상호연결 구조물
CN1278413C (zh) * 2000-09-25 2006-10-04 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2002270989A (ja) 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd セラミック電子部品およびその製造方法
JP3477486B2 (ja) * 2001-09-13 2003-12-10 松下電器産業株式会社 電子部品の実装体の製造方法
JP2003197849A (ja) 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
JP2003229513A (ja) * 2001-11-29 2003-08-15 Sony Corp 素子内蔵基板および素子内蔵基板の製造方法
US6744142B2 (en) 2002-06-19 2004-06-01 National Central University Flip chip interconnection structure and process of making the same
DE10235332A1 (de) * 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
JP3894091B2 (ja) * 2002-10-11 2007-03-14 ソニー株式会社 Ｉｃチップ内蔵多層基板及びその製造方法
CN1577819A (zh) * 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
JP4024188B2 (ja) * 2003-07-16 2007-12-19 大日本印刷株式会社 半導体チップ内蔵配線板の製造方法
US7180169B2 (en) * 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same
JPWO2005069364A1 (ja) * 2004-01-13 2007-12-27 松下電器産業株式会社 実装済基板、電子部品実装方法、電子部品、及び配線基板
JP2005322878A (ja) * 2004-04-09 2005-11-17 Dainippon Printing Co Ltd 印刷配線基板の組付パネル、印刷配線基板の実装用単位シート、リジッド−フレキシブル基板及びこれらの製造方法
JP4361826B2 (ja) * 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
JP4597631B2 (ja) * 2004-10-13 2010-12-15 大日本印刷株式会社 部品内蔵配線板、部品内蔵配線板の製造方法
JP2006196560A (ja) 2005-01-12 2006-07-27 Canon Inc 半導体装置
TWI260056B (en) * 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
JP4736451B2 (ja) 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器
JP4846258B2 (ja) 2005-03-31 2011-12-28 京セラＳｌｃテクノロジー株式会社 配線基板及びその製造方法
JP2006294650A (ja) 2005-04-05 2006-10-26 Oki Electric Ind Co Ltd 電子部品の実装方法
JP4718889B2 (ja) 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体及びその製造方法
DE102005032489B3 (de) 2005-07-04 2006-11-16 Schweizer Electronic Ag Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren
JP2007035689A (ja) * 2005-07-22 2007-02-08 Matsushita Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP4945974B2 (ja) 2005-09-09 2012-06-06 大日本印刷株式会社 部品内蔵配線板
WO2007034629A1 (ja) 2005-09-20 2007-03-29 Murata Manufacturing Co., Ltd. 部品内蔵モジュールの製造方法および部品内蔵モジュール
JP2008311243A (ja) 2005-09-28 2008-12-25 Panasonic Corp 部品内蔵基板、部品内蔵基板を備えた電子機器、および、部品内蔵基板の製造方法
JP4935139B2 (ja) 2006-03-28 2012-05-23 大日本印刷株式会社 多層プリント配線板
JP2007281160A (ja) 2006-04-06 2007-10-25 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよび該回路部品内蔵モジュールの製造方法
US8410604B2 (en) * 2010-10-26 2013-04-02 Xilinx, Inc. Lead-free structures in a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044641A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 半導体素子内蔵配線基板およびその製造方法
JP2007305636A (ja) * 2006-05-09 2007-11-22 Dainippon Printing Co Ltd 部品実装モジュール
JP2007295008A (ja) * 2007-07-30 2007-11-08 Dainippon Printing Co Ltd 電子部品内蔵配線基板の製造方法
JP7097597B2 (ja) * 2017-12-05 2022-07-08 株式会社サンセイアールアンドディ 遊技機

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