KR101582503B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
외부 스트레스 및 정전기 방전에 의한 형상 불량이나 특성 불량 등의 반도체 장치의 불량을 저감하기 위해서다. 신뢰성이 높은 반도체 장치를 제공하기 위해서다. 또한, 제작 공정 중에 있어서도, 상기 불량을 저감함으로써 반도체 장치의 제조 수율을 향상시키기 위해서다. 반도체 장치는, 외부 스트레스에 대한 내(耐)충격층, 또는 그 충격을 확산하는 충격 확산층에 의하여 협지된 반도체 집적 회로와 반도체 집적 회로를 덮는 도전층을 갖는다. 반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
보다 소형화(小型化), 박형화가 도모된 반도체 집적 회로 칩(IC칩이라고도 한다)에 있어서, 외적(外的) 스트레스에 대한 그 강도를 높이는 것은 중요하다.
칩의 강도를 향상시키기 위해서, 칩을 보강하는 방법이 여러가지 제안된다(특허 문헌 1: 일본국 공개 특허출원번호 2006-139802 참조). 예를 들어, 특허 문헌 1에 있어서는, 칩을 보강 금속판 사이에 끼우고, 밀봉용 수지로 덮음으로써 경화하는 방법이 보고된다.
또한, 휴대하여 사용되는 반도체 집적 회로 칩은, 휴대시, 보관시, 사용시에 있어서의 외부로부터의 정전기 방전에 의한 반도체 집적 회로 칩의 파괴(정전기 파괴)가 일어난다고 하는 문제가 있고, 그 대책도 보고된다(예를 들어, 특허 문헌 2: 일본국 공개 특허출원번호 2000-231619 참조).
특허 문헌 2에서는, 휴대시, 보관시의 반도체 집적 회로 칩은 모든 외부 단자가 단락됨으로써, 정전기 방전에 의한 반도체 집적 회로 칩의 파괴에 대한 내성(耐性)을 향상시킨다.
그러나, 특허 문헌 1과 같이, 보강용 금속판을 형성하면, 반도체 장치가 두껍고, 대형화해 버리는 문제가 있다.
따라서, 박형화 및 소형화를 달성하면서 외부 스트레스, 및 정전기 방전에 대해서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공하는 것이 일 목적이다. 또한, 제작 공정에 있어서도, 형상이나 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작하는 것이 다른 목적이다.
반도체 장치에 외부로부터 주어지는 힘(외부 스트레스라고도 한다)에 대한 내충격층, 그 힘을 확산하는 충격 확산층, 및 반도체 집적 회로를 덮는 도전층을 형성한다. 도전층은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하여서(국부적인 전위차가 발생하지 않아서), 반도체 집적 회로의 정전기 파괴를 방지할 수 있다. 도전층은 반도체 집적 회로의 한쪽 면을 덮도록(중첩하도록) 형성된다. 안테나를 형성할 때는, 반도체 집적 회로의 안테나를 형성하지 않는 측에 형성된다. 또한, 도전층은 반도체 집적 회로와 전기적으로 접속되지 않는다.
반도체 장치에 외부로부터 주어지는 힘(외부 스트레스라고도 한다)에 대한 내충격층, 또한 그 힘을 더욱 확산하는 충격 확산층을 형성함으로써, 국소적으로 걸리는 힘을 경감(輕減)할 수 있다. 이 때문에, 반도체 장치의 파손이나 특성 불량 등을 방지할 수 있다.
반도체 장치에 있어서, 적어도 하나의 충격 확산층은 반도체 집적 회로에 접하여 형성된다. 반도체 집적 회로와 접하여 형성됨으로써, 보다 외부로부터 반도체 집적 회로에 걸리는 힘을 확산함으로써 저감하는 효과가 있다.
반도체 장치에 있어서, 반도체 집적 회로는 한 쌍의 충격 확산층, 또한 내충격층에 의하여 협지된다. 반도체 집적 회로는 기판 위에서 제작되고, 내충격층에 접착하여 기판으로부터 박리된다. 본 명세서에 있어서, 반도체 집적 회로를 기판으로부터 박리함으로써, 반도체 집적 회로가 형성되는 면을 박리면이라고 부른다. 본 발명의 일 실시형태에 있어서, 반도체 장치가 한 쌍의 내충격층 및 한 쌍의 충격 확산층을 갖는 경우, 반도체 집적 회로의 박리면은 충격 확산층(제 2 충격 확산층)에 접하고 다른 쪽의 면은 내충격층(제 1 내충격층)과 접하여 있다. 제 1 충격확산층은, 제 1 내충격층보다 외측(반도체 집적 회로가 형성되지 않는 측)에 형성되고, 제 2 내충격층은 제 2 충격 확산층보다 외측(반도체 집적 회로가 형성되지 않는 측)에 형성된다.
도전층은 도전성을 가지면 좋다. 두께가 얇은 도전층의 시트 저항이 1.0×102Ω/□ 이상 1.0×107Ω/□ 이하(보다 바람직하게는, 1.0×102Ω/□ 이상 1.0×104Ω/□ 이하)가 바람직하다.
이러한 도전층은 안테나가 송수신해야 하는 전파를 투과하는 두께의 재료를 사용하여 형성한다. 따라서, 정전기 파괴에 내성이 있고, 신뢰성이 높고, 송수신할 수 있는 반도체 장치를 제공할 수 있다.
도전층으로서 금속, 금속질화물, 금속산화물 등의 막, 및 그들의 적층을 사용할 수 있다.
도전층은, 예를 들어, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 백금, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 실리콘, 게르마늄, 지르코늄, 또는 바륨 중으로부터 선택된 원소; 또는 상기 원소를 주성분으로 하는 합금 재료, 화합물 재료, 질화물 재료, 또는 산화물 재료로 형성하면 좋다.
질화물 재료로서는, 질화탄탈, 질화티타늄 등을 사용할 수 있다.
산화물 재료로서는, 인듐주석산화물(ITO), 실리콘산화물을 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연 등을 사용할 수 있다. 또한, 산화아연(ZnO)을 포함하는 인듐아연산화물(IZO(Indium Zinc Oxide)), 산화아연(ZnO), 갈륨(Ga)을 포함하는 산화아연, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등도 사용하여도 좋다.
또한, 반도체에 불순물 원소 등을 첨가하여 도전성을 갖는 반도체 막 등을 사용할 수 있다. 예를 들어, 인 등의 불순물 원소를 도핑한 다결정 실리콘 막 등을 사용할 수 있다.
또한, 도전층으로서 도전성 고분자(도전성 폴리머라고도 한다)를 사용하여도 좋다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 또는 그들 2종류 이상의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체적인 예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산) 등을 들 수 있다.
도전성 고분자를 포함하는 도전층에는 유기 수지나 도펀트(할로겐류(類), 루이스산, 무기산, 유기산, 천이 금속 할로겐화물, 유기 시아노 화합물, 비이온성 계면 활성제 등)를 포함시켜도 좋다.
도전층은 스퍼터링법, 플라즈마 CVD법, 증착법 등의 각종 건식법, 도포법, 인쇄법, 또는 액적토출법(잉크젯법) 등의 각종 습식법에 의하여 형성할 수 있다. 그 도전층의 두께는 5nm 이상 200nm 이하가 바람직하다.
도전층은, 반도체 집적 회로에 접착한 내충격층(또는 충격 확산층)에 형성하여도 좋거나 반도체 집적 회로에 접착하기 전에 충격 확산층에 형성하여도 좋다. 도전층을 반도체 집적 회로에 접착하기 전에 충격 확산층에 형성하고, 충격 확산층과 내충격층의 사이에 도전층을 갖는 구성으로 하면, 도전층 표면이 노출되지 않으므로 산화, 마모(摩耗), 균열 등의 도전층의 열화를 방지할 수 있다.
또한, 도전층 위의 보호층을 적층하여도 좋다. 예를 들어, 도전층으로서 티타늄 막을 형성하고, 티타늄 막 위에 보호층으로서 산화티타늄막을 적층하면 좋다. 반도체 장치의 표면에 도전층을 형성하는 경우라도, 보호층이 반도체 장치의 최표면(最表面)에 형성되기 때문에, 도전층의 열화를 방지할 수 있다.
내충격층으로서는, 섬유체에 유기 수지가 함침(含浸)된 구조체를 사용할 수 있다. 내충격층은 탄성률이 13GPa 이상, 파단 계수가 300MPa 미만이 바람직하다.
충격 확산층으로서는, 탄성률이 낮고 또 파단(破斷) 강도가 높은 재료를 사용하는 것이 바람직하고, 고무 탄성을 갖는 막을 사용하면 좋다. 충격 확산층은 탄성률 5GPa 이상 12GPa 이하, 파단 계수 300MPa 이상이 바람직하다.
충격 확산층은 고강도 재료로 형성되는 것이 바람직하다. 고강도 재료의 대표예로서는, 폴리비닐알콜계 수지, 폴리에스테르계 수지, 폴리아미드계 수지, 폴리에틸렌계 수지, 아라미드계 수지, 폴리파라페닐렌벤조비스옥사졸 수지, 유리 수지 등이 있다. 탄성을 갖는 고강도 재료로 형성되는 충격 확산층을 형성하면, 국소적인 가압(加壓) 등의 하중(荷重)을 층 전체에 확산하여 흡수하기 위해서, 반도체 장치의 파손을 방지할 수 있다.
보다 구체적으로는, 충격 확산층으로서 아라미드 수지, 폴리에틸렌나프탈레이트(PEN) 수지, 폴리에테르 술폰(PES) 수지, 폴리페닐렌설파이드(PPS) 수지, 폴리이미드(PI) 수지 등을 사용하여도 된다.
본 명세서에 있어서, “전치”(전재(轉載)라도고 한다)란, 어느 기판에 형성된 반도체 집적 회로를 상기 기판으로부터 박리하고, 다른 기판에 옮기는 것을 말한다. 즉, 반도체 집적 회로를 형성하는 장소를 다른 기판으로 변경하는 것을 말한다.
본 발명의 일 실시형태에 따른 반도체 장치는, 한 쌍의 제 1 내충격층과 제 2 내충격층 사이에 협지된 반도체 집적 회로; 및 상기 반도체 집적 회로가 형성되지 않는 상기 제 1 내충격층 및 상기 제 2 내충격층 중 한쪽과 반대측에 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 구비한다.
본 발명의 일 실시형태에 따른 반도체 장치는, 한 쌍의 제 1 내충격층과 제 2 내충격층 사이에 협지된 반도체 집적 회로; 상기 반도체 집적 회로와 상기 제 2 내충격층의 사이에 충격 확산층; 및 상기 반도체 집적 회로가 형성되지 않는 상기 제 1 내충격층 및 상기 제 2 내충격층 중 한쪽과 반대측에 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 구비한다. 상기 충격 확산층은 제 1 내충격층 및 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
본 발명의 일 실시형태에 따른 반도체 장치는, 한 쌍의 제 1 내충격층과 제 2 내충격층 사이에 협지된 반도체 집적 회로; 상기 반도체 집적 회로와 상기 제 2 내충격층의 사이에 충격 확산층; 및 상기 제 2 내충격층과 상기 충격 확산층의 사이에는 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 구비한다. 상기 충격 확산층은 상기 제 1 내충격층 및 상기 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
본 발명의 일 실시형태에 따른 반도체 장치는, 한 쌍의 제 1 내충격층과 제 2 내충격층 사이에 협지된 반도체 집적 회로; 상기 반도체 집적 회로가 형성되지 않은 상기 제 1 내충격층의 표면 위의 제 1 충격 확산층; 상기 반도체 집적 회로와 상기 제 2 내충격층의 사이에 제 2 충격 확산층; 상기 반도체 집적 회로가 형성되지 않는 상기 제 1 내충격층 및 상기 제 2 내충격층 중 한쪽과 반대측에 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 구비한다. 상기 제 1 충격 확산층 및 상기 제 2 충격 확산층 각각은, 상기 제 1 내충격층 및 상기 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
본 발명의 일 실시형태에 따른 반도체 장치는, 한 쌍의 제 1 내충격층과 제 2 내충격층 사이에 협지된 반도체 집적 회로; 상기 반도체 집적 회로가 형성되지 않은 상기 제 1 내충격층의 표면 위의 제 1 충격 확산층]; 상기 반도체 집적 회로와 상기 제 2 내충격층의 사이에 제 2 충격 확산층; 및 상기 제 2 내충격층과 상기 제 2 충격 확산층의 사이에 상기 반도체 집적 회로를 덮는 도전층을 구비한다. 상기 제 1 충격 확산층 및 상기 제 2 충격 확산층은 상기 제 1 내충격층 및 상기 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
상기 구성에 있어서, 반도체 장치에는, (반도체 집적 회로를 사이에 끼운 도전층과 반대에) 상기 도전층이 형성되지 않은 상기 반도체 집적회로의 반대측에 신호를 상기 외부로부터/에 수신 및 송신하는 안테나가 형성되어도 된다. 예를 들어, 제 2 내충격층과 반대의 외측에 상기 도전층을 형성하는 경우, 상기 반도체 집적 회로와 상기 제 1 내충격층의 사이에 안테나를 형성하면 좋다. 또한, 반도체 집적 회로 위에 보호층을 형성하여도 좋다. 예를 들어, 반도체 집적 회로 위에 형성된 상기 안테나를 덮도록 보호층으로서 무기 절연층을 형성하면 좋다.
본 발명의 일 실시형태에 따른 반도체 장치의 제작 방법은, 기판 위에 박리층을 통하여 반도체 집적 회로를 형성하는 단계; 상기 반도체 집적 회로에 제 1 내충격층을 접착하여, 상기 반도체 집적 회로를 상기 기판으로부터 박리하는 단계; 제 2 내충격층을 상기 기판으로부터 박리된 상기 반도체 집적 회로에 접착하는 단계; 상기 반도체 집적 회로가 형성되지 않는 상기 제 1 내충격층 및 상기 제 2 내충격층 중 한쪽과 반대측에 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 형성하는 단계를 포함한다.
본 발명의 일 실시형태에 따른 반도체 장치의 제작 방법은, 기판 위에 박리층을 통하여 반도체 집적 회로를 형성하는 단계;, 상기 반도체 집적 회로에 제 1 내충격층을 접착하고, 상기 반도체 집적 회로를 상기 기판으로부터 박리하는 단계; 제 2 내충격층과 충격 확산층을 접착하는 단계; 상기 제 2 내충격층에 접착된 상기 충격 확산층을 상기 기판으로부터 박리된 상기 반도체 집적 회로에 접착하는 단계; 및 상기 반도체 집적 회로가 형성되지 않는 상기 제 1 내충격층 및 상기 제 2 내충격층 중 한쪽과 반대측에 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 형성하는 단계를 포함한다. 상기 충격 확산층은 제 1 내충격층 및 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
본 발명의 일 실시형태에 따른 반도체 장치의 제작 방법은, 기판 위에 박리층을 통하여 반도체 집적 회로를 형성하는 단계; 상기 반도체 집적 회로에 제 1 내충격층을 접착하고, 상기 반도체 집적 회로를 상기 기판으로부터 박리하는 단계; 충격 확산층의 표면들 중 한쪽의 면에 도전층을 형성하는 단계;, 제 2 내충격층과, 상기 도전층이 형성된 상기 충격 확산층의 표면들 중 한쪽의 면을 서로 접착시키는 단계; 및 상기 제 2 내충격층에 접착된 상기 충격 확산층의 다른 쪽의 면을 상기 기판으로부터 박리된 반도체 집적 회로에 접착하는 단계를 포함한다. 상기 충격 확산층은 제 1 내충격층 및 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
본 발명의 일 실시형태에 따른 반도체 장치의 제작 방법은, 기판 위에 박리층을 통하여 반도체 집적 회로를 형성하는 단계; 제 1 내충격층과 제 1 충격 확산층을 각각 상기 반도체 집적 회로와 상기 제 1 내충격층에 각각 접착하고, 상기 반도체 집적 회로를 상기 기판으로부터 박리하는 단계; 제 2 내충격층과 제 2 충격 확산층을 서로 접착하는 단계; 상기 제 2 내충격층에 접착된 상기 제 2 충격 확산층을 상기 기판으로부터 박리된 상기 반도체 집적 회로에 접착하는 단계; 및 상기 반도체 집적 회로가 형성되지 않는 상기 제 1 내충격층 및 상기 제 2 내충격층 중 한쪽과 반대측에 상기 반도체 집적 회로를 덮는(중첩하는) 도전층을 형성하는 단계를 포함한다. 상기 제 1 충격 확산층 및 제 2 충격 확산층 각각은, 상기 제 1 내충격층 및 상기 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
본 발명의 일 실시형태에 따른 반도체 장치의 제작 방법은, 기판 위에 박리층을 통하여 반도체 집적 회로를 형성하는 단계; 제 1 내충격층과 제 1 충격 확산층을 각각 상기 반도체 집적 회로와 상기 제 1 내충격층에 각각 접착하고, 상기 반도체 집적 회로를 상기 기판으로부터 박리하는 단계; 제 2 충격 확산층의 표면들 중 한쪽의 면에 도전층을 형성하는 단계; 제 2 내충격층과 상기 도전층을 서로 접착하는 단계; 및 상기 제 2 내충격층에 접착된 상기 제 2 충격 확산층의 다른 쪽의 면을 상기 기판으로부터 박리된 상기 반도체 집적 회로에 접착하는 단계를 포함한다. 상기 제 1 충격 확산층 및 상기 제 2 충격 확산층은 제 1 내충격층 및 제 2 내충격층보다 탄성률이 낮고, 또 파단 강도가 높다.
충격 확산층은 접착층에 의하여 반도체 집적 회로와 접착되어도 좋고, 이 경우, 반도체 집적 회로와 충격 확산층의 사이에 접착층이 있다. 또한, 내충격층과 충격 확산층, 또는 내충격층과 반도체 집적 회로를 가열 및 가압 처리에 의하여 접착시킬 수 있다.
또한, 본 발명의 일 실시형태에 의하면, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리킨다. 본 발명의 실시예를 사용하여 반도체 소자(트랜지스터, 메모리 소자 또는, 다이오드 등)를 포함하는 회로를 갖는 반도체 장치나, 프로세서 회로를 갖는 칩 등의 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는(중첩하는) 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지하다. 또한, 반도체 집적 회로를 협지하는 한 쌍의 충격 확산층과 내충격층에 의하여, 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 제작 공정에 있어서도, 형상 결함과 특성 불량을 방지하여, 수율 좋게 반도체 장치를 제작할 수 있다.
도 1a 내지 도 1c는 반도체 장치를 각각 설명하는 도면,
도 2a 및 도 2b는 반도체 장치를 각각 설명하는 도면,
도 3a 내지 도 3d는 반도체 장치의 제작 방법을 설명하는 도면,
도 4a 내지 도 4c는 반도체 장치의 제작 방법을 설명하는 도면,
도 5a 내지 도 5c는 반도체 장치의 제작 방법을 설명하는 도면,
도 6a 내지 도 6e는 반도체 장치의 제작 방법을 설명하는 도면,
도 7a 내지 도 7c는 반도체 장치의 제작 방법을 설명하는 도면,
도 8a 및 도 8b는 반도체 장치의 제작 방법을 설명하는 도면,
도 9a 내지 도 9g는 반도체 장치의 적용예를 각각 설명하는 도면,
도 10은 반도체 장치를 설명하는 도면,
도 11a 내지 도 11c는 반도체 장치를 각각 설명하는 도면,
도 12는 반도체 장치에 의하여 얻어지는 마이크로프로세서의 구성을 도시하는 블록도,
도 13은 반도체 장치에 의하여 얻어지는 RFCPU의 구성을 도시하는 블록도,
도 14a 내지 도 14d는 반도체 장치의 제작 방법을 설명하는 도면,
도 15a 내지 도 15c는 반도체 장치의 제작 방법을 설명하는 도면,
도 16a 내지 도 16c는 반도체 장치의 제작 방법을 설명하는 도면,
도 17a 및 도 17b는 반도체 장치를 각각 설명하는 도면,
도 18a 및 도 18b는 반도체 장치를 각각 설명하는 도면,
도 19a 및 도 19b는 반도체 장치를 설명하는 도면,
도 20a 내지 도 20c는 반도체 장치의 제작 방법을 설명하는 도면,
도 21a 내지 도 21c는 반도체 장치의 제작 방법을 설명하는 도면,
도 22a 및 도 22b는 반도체 장치를 각각 설명하는 도면,
도 23은 신뢰성 평가의 결과를 도시하는 그래프,
도 24a 내지 도 24e는 반도체 장치를 각각 설명하는 도면,
도 25a 내지 도 25c는 반도체 장치를 각각 설명하는 도면,
도 26a 및 도 26b는 반도체 장치를 각각 설명하는 도면,
도 27a 내지 도 27e는 반도체 장치의 제작 방법을 설명하는 도면,
도 28a 및 도 28b는 반도체 장치의 제작 방법을 설명하는 도면,
도 29a 내지 도 29c는 반도체 장치의 제작 방법을 설명하는 도면,
도 30a 및 도 30b는 반도체 장치의 제작 방법을 설명하는 도면,
도 31a 내지 도 31d는 반도체 장치의 제작 방법을 설명하는 도면,
도 32a 및 도 32b는 반도체 장치를 각각 설명하는 도면,
도 33a 및 도 33b는 반도체 장치를 각각 설명하는 도면,
도 34a 및 도 34b는 반도체 장치를 각각 설명하는 도면,
도 35a 및 도 35b는 반도체 장치를 각각 설명하는 도면,
도 36은 신뢰성 평가의 결과를 도시하는 그래프,
도 37은 신뢰성 평가의 결과를 도시하는 그래프다.
도 2a 및 도 2b는 반도체 장치를 각각 설명하는 도면,
도 3a 내지 도 3d는 반도체 장치의 제작 방법을 설명하는 도면,
도 4a 내지 도 4c는 반도체 장치의 제작 방법을 설명하는 도면,
도 5a 내지 도 5c는 반도체 장치의 제작 방법을 설명하는 도면,
도 6a 내지 도 6e는 반도체 장치의 제작 방법을 설명하는 도면,
도 7a 내지 도 7c는 반도체 장치의 제작 방법을 설명하는 도면,
도 8a 및 도 8b는 반도체 장치의 제작 방법을 설명하는 도면,
도 9a 내지 도 9g는 반도체 장치의 적용예를 각각 설명하는 도면,
도 10은 반도체 장치를 설명하는 도면,
도 11a 내지 도 11c는 반도체 장치를 각각 설명하는 도면,
도 12는 반도체 장치에 의하여 얻어지는 마이크로프로세서의 구성을 도시하는 블록도,
도 13은 반도체 장치에 의하여 얻어지는 RFCPU의 구성을 도시하는 블록도,
도 14a 내지 도 14d는 반도체 장치의 제작 방법을 설명하는 도면,
도 15a 내지 도 15c는 반도체 장치의 제작 방법을 설명하는 도면,
도 16a 내지 도 16c는 반도체 장치의 제작 방법을 설명하는 도면,
도 17a 및 도 17b는 반도체 장치를 각각 설명하는 도면,
도 18a 및 도 18b는 반도체 장치를 각각 설명하는 도면,
도 19a 및 도 19b는 반도체 장치를 설명하는 도면,
도 20a 내지 도 20c는 반도체 장치의 제작 방법을 설명하는 도면,
도 21a 내지 도 21c는 반도체 장치의 제작 방법을 설명하는 도면,
도 22a 및 도 22b는 반도체 장치를 각각 설명하는 도면,
도 23은 신뢰성 평가의 결과를 도시하는 그래프,
도 24a 내지 도 24e는 반도체 장치를 각각 설명하는 도면,
도 25a 내지 도 25c는 반도체 장치를 각각 설명하는 도면,
도 26a 및 도 26b는 반도체 장치를 각각 설명하는 도면,
도 27a 내지 도 27e는 반도체 장치의 제작 방법을 설명하는 도면,
도 28a 및 도 28b는 반도체 장치의 제작 방법을 설명하는 도면,
도 29a 내지 도 29c는 반도체 장치의 제작 방법을 설명하는 도면,
도 30a 및 도 30b는 반도체 장치의 제작 방법을 설명하는 도면,
도 31a 내지 도 31d는 반도체 장치의 제작 방법을 설명하는 도면,
도 32a 및 도 32b는 반도체 장치를 각각 설명하는 도면,
도 33a 및 도 33b는 반도체 장치를 각각 설명하는 도면,
도 34a 및 도 34b는 반도체 장치를 각각 설명하는 도면,
도 35a 및 도 35b는 반도체 장치를 각각 설명하는 도면,
도 36은 신뢰성 평가의 결과를 도시하는 그래프,
도 37은 신뢰성 평가의 결과를 도시하는 그래프다.
본 발명의 실시형태 및 예시에 대해서 첨부도면을 사용하여 설명한다. 그렇지만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경 및 변형될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태 및 예시의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 참조부호를 도면 전체에 걸쳐서 공통하게 붙이고, 그 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 보다 신뢰성이 높은 반도체 장치, 및 수율이 좋은 반도체 장치의 제작 방법을 도 1a 내지 도 1c, 도 2a 및 2b, 도 3a 내지 도 3d를 사용하여 자세히 설명한다.
본 실시형태의 반도체 장치에 있어서, 반도체 집적 회로는 제작시의 기판으로부터 박리되고, 가요성(可撓性)을 갖는 내충격층들 사이에 협지된다. 또한, 본 명세서에서는, 반도체 집적 회로가 제작되는 기판을 제작 기판이라고도 한다. 따라서, 반도체 집적 회로는 제작 기판에 박리층을 통하여 형성된다.
도 1a 및 도 1b에 본 실시형태의 반도체 장치를 각각 나타낸다. 도 1a에 있어서, 반도체 집적 회로(100)는, 제 1 내충격층(112), 제 2 내충격층(102), 제 1 충격 확산층(113), 및 제 2 충격 확산층(103) 사이에 협지된다. 제 2 충격 확산층(103)은, 반도체 집적 회로(100)와 제 2 내충격층(102)의 사이에 형성된다. 제 2 내충격층(102)보다 외측(제 2 충격 확산층(103)이 형성되지 않는 측)에 도전층(140)이 형성된다.
도전층(140)은 반도체 집적 회로(100)를 덮도록 반도체 집적 회로(100)와 겹치는 영역 전체 면에 형성된다. 다시 말하면, 도전층(140)은 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 또한, 도전층(140)은 반도체 집적 회로(100)와 전기적으로 접속되지 않는다. 도전층(140)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지(국부적인 전위차가 발생하지 않아서)하여서, 반도체 집적 회로(100)의 정전기 파괴를 방지할 수 있다.
도전층(140)은, 반도체 집적 회로(100)에 있어서 어느 한쪽의 면을 덮도록 형성되어도 좋기 때문에, 도 17a 및 도 17b에 도시하는 바와 같이, 제 1 내충격층(112)의 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성할 수도 있다. 도 17a 및 도 17b의 구성에 있어서, 안테나를 형성하는 경우, 안테나를 형성하지 않는 측의 면은, 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도전층(140)은, 상기 안테나가 형성되지 않고 상기 제 2 충격 확산층(103) 및 제 2 내충격층(102)이 형성되는 반도체 집적 회로(100)의 반대측에 형성되는 것이 바람직하다.
도전층(140)은 도전성을 가지면 좋다. 두께가 얇은 도전층(140)의 시트 저항이 1.0×102Ω/□ 이상 1.0×107Ω/□ 이하(보다 바람직하게는, 1.0×102Ω/□ 이상 1.0×104Ω/□ 이하)가 바람직하다.
이러한 도전층(140)은 안테나가 송수신해야 하는 전파를 투과하기에 충분히 두께가 얇은 재료로 형성한다. 따라서, 정전기 파괴에 내성을 갖는 신뢰성이 높고, 전파를 송수신할 수 있는 반도체 장치를 제공할 수 있다.
도전층(140)으로서 금속, 금속질화물, 금속산화물 등의 막, 또는 그들의 적층을 사용할 수 있다.
도전층(140)은, 예를 들어, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 백금, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 실리콘, 게르마늄, 지르코늄 또는 바륨 중으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료, 화합물 재료, 질화물 재료 또는 산화물 재료로 형성하면 좋다.
질화물 재료로서는, 질화탄탈, 질화티타늄 등을 사용할 수 있다.
산화물 재료로서는, 인듐주석산화물(ITO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연 등을 사용할 수 있다. 또한, 산화아연(ZnO)을 포함하는 인듐아연산화물(IZO(Indium Zinc Oxide)), 산화아연(ZnO), 갈륨(Ga)을 포함하는 산화아연, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등도 사용하여도 좋다.
또한, 반도체에 불순물 원소 등을 첨가하여 도전성을 갖는 반도체 막 등을 사용할 수 있다. 예를 들어, 인 등의 불순물 원소를 도핑한 다결정 실리콘 막 등을 사용할 수 있다.
또한, 도전층(140)으로서 도전성 고분자(도전성 폴리머라고도 한다)를 사용하여도 좋다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 또는 이들 2종류 이상의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체적인 예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 폴리(3-아닐린술폰산) 등을 들 수 있다.
도전성 고분자를 포함하는 도전층(140)에는 유기 수지나 도펀트(할로겐류, 루이스산, 무기산, 유기산, 천이 금속 할로겐화물, 유기 시아노 화합물, 비이온성 계면 활성제 등)를 포함시켜도 좋다.
도전층(140)은 스퍼터링법, 플라즈마 CVD법, 증착법 등의 각종 건식법, 도포법, 인쇄법, 또는 액적토출법(잉크젯법) 등의 각종 건식법에 의하여 형성할 수 있다. 상기 도전층의 두께는 5nm 이상 200nm 이하가 바람직하다.
또한, 도전층(140) 위의 보호층을 적층하여도 좋다. 예를 들어, 도전층(140)으로서 티타늄 막(막 두께가 10nm 이상 50nm 이하 정도)을 형성하고, 티타늄 막 위에 보호층으로서 산화티타늄막을 적층하면 좋다. 반도체 장치의 표면에 도전층(140)을 형성하는 경우라도, 보호층이 반도체 장치의 최표면에 형성되기 때문에, 도전층의 열화를 방지할 수 있다. 보호층은 막 두께가 10nm 이상 200nm 이하 정도로 하면 좋다.
제 1 내충격층(112) 및 제 2 내충격층(102)은 섬유체에 유기 수지가 함침된 구조체를 사용한다. 제 1 내충격층(112)은 섬유체(160)에 유기 수지(161)가 함침된 구조체이고, 제 2 내충격층(102)은 섬유체(150)에 유기 수지(151)가 함침된 구조체이다.
반도체 집적 회로(100)의 박리면은 제 2 충격 확산층(103)에 접하고 다른 쪽의 면은 제 1 내충격층(112)에 접하여 형성된다. 제 1 충격 확산층(113)은 제 1 내충격층(112)의 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성되고, 제 2 내충격층(102)은 제 2 충격 확산층(103)의 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성된다.
섬유체(160)가 섬유 다발을 날실 및 씨실로서 제직(製織)한 직포의 상면도를 도 1c에 도시한다.
도 1c에 도시하는 바와 같이, 섬유체(160)는 일정 간격을 둔 날실 및 일정 간격을 둔 씨실로 짜인다. 이러한 날실 및 씨실을 사용하여 제직된 섬유체에는 날실 및 씨실이 존재하지 않는 영역을 갖는다. 이러한 섬유체(160)는, 유기 수지(161)가 함침되는 비율이 높아지고, 섬유체(160)와 반도체 집적 회로의 밀착성을 높일 수 있다.
또한, 섬유체(160)는, 날실 및 씨실의 밀도가 높고, 날실 및 씨실이 존재하지 않는 영역의 비율이 낮아도 좋다.
섬유체(160)에 유기 수지(161)가 함침된 구조체는, 프리프레그(prepreg)라고도 불린다. 프리프레그는, 구체적으로는 섬유체에 매트릭스 수지를 유기 용제로 희석한 바니시(varnish)를 함침시킨 후, 건조하여 유기 용제를 휘발시켜 매트릭스 수지를 반경화시킨 것이다. 구조체의 두께는, 10㎛ 이상 100㎛ 이하가 바람직하고, 더 바람직하게는 10㎛ 이상 30㎛ 이하이다. 이러한 두께의 구조체를 사용함으로써, 박형으로 만곡할 수 있는 반도체 장치를 제작할 수 있다. 또한, 내충격층은 탄성률 13GPa 이상, 파단 계수는 300MPa 미만이 바람직하다. 예를 들어, 내충격층으로서 탄성률 13GPa 이상 15GPa 이하, 파단 계수 140MPa의 프리프레그를 사용할 수 있다.
또한, 섬유체에 유기 수지가 함침된 구조체는 복수층을 적층시켜도 좋다. 이 경우, 단층의 섬유체에 유기 수지가 함침된 구조체를 복수 적층시킴으로써 구조체를 형성하여도 좋고, 또는 복수 적층된 섬유체에 유기 수지를 함침시킨 구조체이어도 좋다. 또한, 단층의 섬유체에 유기 수지가 함침된 구조체를 복수 적층시킬 때, 각 구조체간에 다른 층을 끼워도 좋다.
유기 수지(161)로서, 에폭시 수지, 불포화폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드트리아진 수지, 또는 시아네이트 수지 등의 열경화성 수지를 사용할 수 있다. 또는, 유기 수지(161)로서, 폴리페닐렌 옥사이드 수지, 폴리에테르 이미드 수지, 또는 불소 수지 등의 열 가소성 수지를 사용할 수 있다. 또한, 유기 수지(161)로서 상기 열 가소성 수지 및 상기 열 경화성 수지의 복수를 사용하여도 좋다. 상기 유기 수지를 사용함으로써, 열 처리에 의하여 섬유체를 반도체 집적 회로에 접착시킬 수 있다. 또한, 유기 수지(161)는 유리 전이 온도가 높을수록, 국소적 가압에 대해서 파괴되기 어렵기 때문에, 바람직하다.
유기 수지(161) 또는 섬유의 다발 내에 고열 전도성 필러(filler)을 분산시켜도 좋다. 고열 전도성 필러로서는, 질화알루미늄, 질화붕소, 질화실리콘, 아루미나 등을 들 수 있다. 또한, 고열 전도성 필러로서는, 은, 구리 등의 금속 입자를 들 수 있다. 고열 도전성 필러가 유기 수지 또는 섬유 다발 내에 포함되는 경우에, 반도체 집적 회로에서의 발열을 외부에 방출하기 쉽다. 이 때문에, 반도체 장치의 축열을 억제할 수 있고, 반도체 장치의 파괴를 저감할 수 있다.
섬유체(160)는 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용한 직포 또는 부직포를 사용하는 것이 바람직하다. 고강도 섬유로서는, 구체적으로는, 인장 탄성률 또는 영율(young’s modulus)이 높은 섬유이다. 고강도 섬유의 대표예로서는, 폴리비닐알콜계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유를 들 수 있다. 유리 섬유로서는, E 유리, S 유리, D 유리, Q 유리 등을 사용한 유리 섬유를 들 수 있다. 또한, 섬유체(160)는, 한 종류의 상기 고강도 섬유로 형성되어도 좋거나, 복수의 상기 고강도 섬유로 형성되어도 좋다.
섬유체(160)는, 섬유(단사)의 속(束)(이하, 섬유의 속을 사속(絲束)이라고 부름)을 날실 및 씨실에 사용하여 제직한 직포, 또는 복수종의 섬유의 사속을 랜덤 또는 일 방향으로 퇴적시킨 부직포이어도 좋다. 직포의 경우, 평직물, 능직물, 수직물 등을 적절하게 사용할 수 있다.
사속의 단면은 원형이라도 좋거나, 타원형이라도 좋다. 섬유 사속으로서, 고압수류, 액체를 매체로 한 고주파의 진동, 연속 초음파의 진동, 롤에 의한 가압 등에 의해서, 개섬(開纖) 가공을 한 섬유 사속을 사용하여도 좋다. 개섬 가공을 한 섬유 사속은 사속 폭이 넓어지고, 두께 방향의 단사수를 삭감할 수 있고, 사속의 단면이 타원형 또는 평판형이 된다. 섬유 사속으로서 저연사를 사용함으로써, 사속의 편평화하기 쉽고, 사속의 단면 형상이 타원 형상 또는 평판 형상이 된다. 이와 같이, 단면이 타원 형상 또는 평판 형상인 사속을 사용함으로써, 섬유체(160)의 두께를 얇게 할 수 있다. 따라서, 이 섬유체(160)의 두께를 얇게 할 수 있고, 박형의 반도체 장치를 제작할 수 있다.
또한, 본 실시형태의 도면에 있어서는, 섬유체(160)는 단면이 타원형의 사속으로 평직된 직포로서 도시된다.
또한, 섬유 사속 내부로의 유기 수지의 침투율을 높이기 위해서, 섬유에 표면 처리가 실시되어도 좋다. 예를 들어, 그 표면 처리로서, 섬유 표면을 활성화시키기 위한 코로나 방전 처리, 플라즈마 방전 처리 등을 들 수 있다. 또한, 실란 커플링제, 또는 티타네이트 커플링제를 사용한 표면 처리를 들 수 있다.
또한, 충격 확산층(제 1 충격 확산층 및 제 2 충격 확산층 각각)으로서는, 탄성률이 낮고, 또 파단 강도가 높은 재료를 사용하는 것이 바람직하고, 고무 탄성을 갖는 막을 사용하면 좋다. 충격 확산층은 탄성률 5GPa 이상 12GPa 이하, 파단 계수 300MPa 이상이 바람직하다.
충격 확산층은 고강도 재료로 형성되는 것이 바람직하다. 고강도 재료의 대표예로서는, 폴리비닐알콜계 수지, 폴리에스테르계 수지, 폴리아미드계 수지, 폴리에틸렌계 수지, 아라미드계 수지, 폴리파라페닐렌벤조비스옥사졸 수지, 유리 수지 등이 있다. 탄성을 갖는 고강도 재료로 형성되는 충격 확산층을 형성하면, 국소적인 가압 등의 하중을 층 전체에 확산하여 흡수하므로, 반도체 장치의 파손을 방지할 수 있다.
보다 구체적으로는, 충격 확산층으로서, 아라미드 수지, 폴리에틸렌나프탈레이트(PEN) 수지, 폴리에테르설폰(PES) 수지, 폴리페닐렌설파이드(PPS) 수지, 폴리이미드(PI) 수지 등을 사용할 수 있다. 본 실시형태에서는, 충격 확산층으로서 아라미드 수지 필름(탄성률 10GPa, 파단 계수 480MPa)을 사용한다.
도 1b는 반도체 집적 회로(100)와 제 2 충격 확산층(103)을 접착층(104)을 사용하여 접착하고, 제 1 내충격층(112)과 제 1 충격 확산층(113)을 접착층(114)으로 접착하는 예이다. 본 실시형태에서는, 제 2 충격 확산층(103)으로서 아라미드 필름을 사용하고, 접착층(104)으로서 아크릴 수지를 사용한다. 접착층(104)은 충격 확산층과 반도체 집적 회로를 고착할 수 있으면 좋고, 열 경화 수지, 자외선 경화 수지, 아크릴 수지계, 우레탄 수지계, 에폭시 수지계, 실리콘(silicone) 수지계 등을 사용할 수 있다. 제 1 내충격층(112)과 제 1 충격 확산층(113)을 가열 및 가압 처리에 의하여 접착하는 경우는, 접착층(114)을 사용하지 않아도 좋다. 접착층은 두께가 3㎛ 이상 15㎛ 이하 정도로 하면 좋다.
또한, 반도체 집적 회로 위에 보호층을 형성하여도 좋다. 도 2a 및 도 2b에 반도체 집적 회로(100) 위에 보호층으로서 무기 절연층(105)을 형성하는 예를 각각 도시한다. 또한, 도 2a 및 도 2b는 반도체 집적 회로(100) 위에 안테나(101)를 형성하고, 안테나(101) 위에 무기 절연층(105)을 형성한 예를 각각 나타낸다. 무기 절연층(105)으로 안테나(101)를 덮음으로써, 안테나로서 기능하는 도전층의 산화 등을 방지할 수 있다.
도전층(140)은, 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 안테나(101)를 형성하는 경우는, 안테나(101)가 형성되지 않는 상기 반도체 집적회로(100)의 반대측에(도 2a에서는 제 2 내충격층(102) 측)에 형성된다. 또한, 도 18a 및 도 18b와 같이, 제 2 충격 확산층(103)과 제 2 내충격층(102)의 사이에 도전층(140)을 형성하여도 좋다.
안테나(101)가 형성되지 않는 측이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도 18b와 같이, 상기 도전층(140)과 상기 안테나(101) 사이에 반도체 집적 회로(100)가 삽입된 상기 안테나(101)의 반대에 도전층(140)을 형성하여, 도전층(140)에 의하여 정전기 파괴에 의한 불량을 경감할 수 있다.
무기 절연층(105)은 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의하여, 무기 화합물을 사용하여 단층 또는 적층으로 형성한다. 무기 화합물의 대표예로서는, 실리콘산화물 또는 실리콘질화물을 들 수 있다. 실리콘산화물 및 실리콘질화물의 대표예로서는, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘 등이 있다. 또한, 본 명세서에 있어서, 산화질화실리콘막이란, 질소보다도 산소가 많은 것을 말한다. 또한, 질화산화실리콘막이란, 산소보다도 질소가 많은 것을 말한다.
또한, 무기 절연층(105)을 적층 구조로 하여도 좋다. 예를 들어, 무기 화합물을 적층하여 무기절연층(105)을 형성하여도 좋다. 대표적으로는, 산화실리콘, 질화산화실리콘, 또는 산화질화실리콘의 2개 이상을 적층하여 무기절연층(105)을 형성하여도 좋다.
본 발명의 일 실시형태에 따른 반도체 장치의 제작 방법을 도 3a 내지 도 3d를 사용하여 설명한다. 제작 기판인 절연 표면을 갖는 기판(110) 위에 박리층(111)을 통하여 반도체 집적 회로(100)를 형성한다(도 3a 참조).
제작 기판인 기판(110)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 형성된 금속 기판 등을 사용할 수 있다. 또한, 본 실시형태의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 좋다. 반도체 장치의 제작 공정에 있어서, 그 공정에 맞추어 제작 기판을 적절히 선택할 수 있다.
박리층(111)은, 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등에 의하여 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 실리콘(Si)에서 선택된 원소, 또는 그 원소를 주성분으로 하는 합금 재료, 또는 상기 원소를 주성분으로 하는 화합물 재료로 된 층을, 단층 또는 적층으로 형성한다. 실리콘을 포함하는 층의 결정 구조는 비정질, 미결정 또는 다결정이어도 좋다. 또한, 여기서의 범주 내에서, 도포법은 스핀코팅법, 액적토출법, 및 디스펜서법을 포함한다.
박리층(111)이 단층 구조일 경우, 바람직하게는, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 포함한 층을 형성한다. 또는, 텅스텐의 산화물 또는 텅스텐의 산화질화물을 포함하는 층, 몰리브덴의 산화물 또는 몰리브덴의 산화질화물을 포함하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 텅스텐과 몰리브덴의 혼합물의 산화질화물을 포함하는 층을 형성한다. 또한, 텅스텐과 몰리브덴의 혼합물은, 텅스텐과 몰리브덴의 합금에 해당한다.
박리층(111)이 적층 구조일 경우, 바람직하게는, 1층째로서 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성하고, 2층째로서 텅스텐, 몰리브덴 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화질화물 또는 질화산화물을 형성한다.
박리층(111)으로서, 텅스텐을 포함하는 층과 텅스텐의 산화물을 포함하는 층의 적층 구조를 형성하는 경우, 먼저 텅스텐을 포함하는 층을 형성하고, 그 상층에 산화물로 형성되는 절연층을 형성함으로써, 텅스텐 층과 절연층의 계면에 텅스텐의 산화물을 포함하는 층이 형성되는 것을 활용하여도 좋다. 또한, 텅스텐을 포함하는 층의 표면을 열 산화 처리, 산소 플라즈마 처리, 오존수 등의 산화력이 강한 용액을 사용하는 처리 등을 행하여 텅스텐의 산화물을 포함하는 층을 형성하여도 좋다. 또한, 플라즈마 처리나 가열 처리는 산소, 질소, 일산화이질소, 일산화이질소 단체, 또는 상기 가스와 그 이외의 가스의 혼합 기체 분위기하에서 행하여도 좋다. 이것은 텅스텐의 질화물, 산화질화물 또는 질화산화물을 포함하는 층을 형성하는 경우도 마찬가지다. 텅스텐을 포함하는 층을 형성한 후, 그 상층에 질화실리콘층, 산화질화실리콘층, 또는 질화산화실리콘층을 형성하면 좋다.
또한, 상기 공정에 의하면, 기판(110)에 접하도록 박리층(111)을 형성하지만, 본 발명은 이 공정에 한정되지 않는다. 기판(110)에 접하도록 하지(base)가 되는 절연층을 형성하고, 그 절연층에 접하도록 박리층(111)을 형성하여도 좋다.
반도체 집적 회로(100)와 제 1 내충격층(112)을 서로 접착하고, 박리층(111)을 따라 반도체 집적 회로(100)를 기판(110)으로부터 박리한다. 따라서, 반도체 집적 회로(100)는 제 1 내충격층(112) 측에 형성된다(도 3b 참조).
본 실시형태에서는, 제 1 내충격층(112)으로서 섬유체(160)에 유기 수지(161)가 함침된 구조체를 사용한다. 구조체를 가열하고 압착함으로써 구조체의 유기 수지를 가소화(可塑化) 또는 경화한다. 또한, 유기 수지가 가소성 유기 수지인 경우, 이 후, 실온까지 냉각함으로써 가소화한 유기 수지를 경화한다. 유기 수지는 가열 및 압착에 의하여 반도체 집적 회로에 밀착하도록 균일하게 확대되어 경화한다. 상기 구조체를 압착하는 공정은 대기압하 또는 감압하에서 행한다.
또한, 반도체 집적회로를 다른 기판에의 전치(轉置) 공정은, 기판과 반도체 집적 회로의 사이에 박리층을 형성하고, 박리층과 반도체 집적 회로의 사이에 금속 산화막을 형성하고, 상기 금속 산화막을 결정화에 의하여 취약화(脆弱化)함으로써 상기 반도체 집적 회로를 박리하는 방법; 내열성이 높은 기판과 반도체 집적 회로의 사이에 수소를 포함하는 비정질 실리콘 막을 형성하고, 레이저 빔의 조사 또는 에칭에 의하여 상기 비정질 실리콘 막을 제거함으로써 상기 반도체 집적 회로를 박리하는 방법; 기판과 반도체 집적 회로의 사이에 박리층을 형성하고, 박리층과 반도체 집적 회로의 사이에 금속 산화막을 형성하고, 상기 금속 산화막을 결정화에 의하여 취약화하고, 박리층의 일부를 용액이나 NF3, BrF3, ClF3 등의 불화할로겐 가스를 사용하여 에칭하여 제거한 후, 취약화된 금속 산화막을 따라 상기 반도체 집적 회로를 박리하는 방법; 및 반도체 집적 회로가 형성된 기판을 기계적으로 절단 또는 용액이나 NF3, BrF3, ClF3 등의 불화할로겐 가스를 사용한 에칭에 의하여 제거하는 방법 중 어느 하나에 의해 적절히 행해질 수 있다. 또는, 박리층으로서 질소, 산소나 수소 등을 포함하는 막(예를 들어, 수소를 포함하는 비정질 실리콘 막, 수소 함유 합금막, 또는 산소 함유 합금막)을 사용하고, 박리층에 레이저 빔을 조사하여 박리층 내에 함유하는 질소, 산소나 수소를 가스로서 방출시킴으로써, 반도체 집적 회로와 기판의 박리를 촉진하는 방법을 사용하여도 좋다.
상기 박리 방법을 조합함으로써, 보다 용이하게 전치 공정을 행할 수 있다. 즉, 레이저 빔의 조사, 가스나 용액 등에 의한 박리층에의 에칭, 예리한 나이프 등에 의한 기계적인 절단을 행하여, 박리층과 반도체 집적 회로를 박리하기 쉬운 상태로 하고 나서, 물리적인 힘(기계 등에 의한)에 의하여 박리할 수도 있다.
또한, 박리층과 반도체 집적 회로의 계면에 액체를 침투시켜 제작 기판으로부터 반도체 집적 회로를 박리하여도 좋다.
제 2 내충격층(102)도, 제 1 내충격층(112)과 마찬가지로, 섬유체(150)에 유기 수지(151)가 함침된 구조체를 사용하여 형성된다. 구조체를 가열하여 압착함으로써 제 2 충격 확산층(103)과 제 2 내충격층(102)을 서로 접착한다. 제 2 내충격층(102)에 형성되지 않은 제 2 충격 확산층(103)의 표면에 접착층(104)을 형성한다.
반도체 집적 회로(100)가 노출되는 박리면에 접착층(104)을 접착하고, 반도체 집적 회로(100) 및 제 2 충격 확산층(103)을 제 1 내충격층(112)과 제 2 내충격층(102) 사이에 협지한다.
다음에, 제 2 내충격층(102)의 표면에 도전층(140)을 형성한다(도 3c 참조). 본 실시형태에서는, 도전층(140)은 스퍼터링법에 의하여 막 두께 10nm의 티타늄막을 형성한다.
또한, 반도체 집적 회로(100)가 형성되지 않는 상기 제 1 내충격층(112)의 반대측에 접착층(114)을 사용하여 제 1 충격 확산층(113)을 접착한다(도 3d 참조).
도전층(140)은 반도체 집적 회로(100)에 접착한 제 1 내충격층(112), 제 2 내충격층(102), 및 제 1 충격 확산층(113)의 외측에 형성하여도 좋거나, 반도체 집적 회로(100)에 접착되지 않은 제 2 충격 확산층(103) 및 제 1 충격 확산층(113) 중 어느 한쪽보다 내측(반도체 집적 회로(100) 측)에 형성하여도 좋다. 도전층(140)을 반도체 집적 회로(100)에 접착되지 않은 제 2 충격 확산층(103) 및 제 1 충격 확산층(113) 중 어느 한쪽보다 내측(반도체 집적 회로(100) 측)에 형성하고, 제 2 충격 확산층(103)과 제 2 내충격층(102)의 사이에 도전층(140)을 갖는 구성, 또는 제 1 충격 확산층(113)과 제 1 내충격층(112)의 사이에 도전층(140)을 갖는 구성으로 하면, 도전층(140)의 표면이 노출되지 않기 때문에, 산화, 마모, 균열 등의 도전층(140)의 열화를 방지할 수 있다.
도 16a 내지 도 16c에 도시하는 바와 같이, 제 1 충격 확산층(113)을 제 1 내충격층(112)과 반도체 집적 회로(100)를 접착하는 공정으로 동시에 제 1 내충격층(112)에 접착하여 형성하여도 좋다.
도 3a와 마찬가지로, 제작 기판인 절연 표면을 갖는 기판(110) 위에 박리층(111)을 통하여 반도체 집적 회로(100)를 형성한다(도 16a 참조).
반도체 집적 회로(100) 위에 제 1 내충격층(112) 및 제 1 충격 확산층(113)을 형성하여 가열 및 가압 처리를 행함으로써, 반도체 집적 회로(100)에 제 1 내충격층(112) 및 제 1 충격 확산층(113)을 접착하고나서, 박리층(111)을 따라 기판(110)으로부터 상기 반도체 집적 회로(100), 제 1 내충격층(112) 및 제 1 충격 확산층(113)을 박리한다(도 16b 참조). 반도체 집적 회로(100)와 제 1 내충격층(112)의 접착 공정, 제 1 내충격층(112)과 제 1 충격 확산층(113)의 접착 공정은 동시에 행하여도 좋거나, 다른 공정으로 행하여도 좋다.
반도체 집적 회로(100)의 박리면에 제 2 내충격층(102)이 적층된 제 2 충격 확산층(103)을 접착층(104)을 사용하여 접착하고, 제 2 내충격층(102)의 외측에 도전층(140)을 형성하고, 반도체 장치를 제작한다(도 16c 참조).
도 20a 내지 도 20c 및 도 21a 내지 도 21c에 제 1 충격 확산층(113)에 도전층(140)을 형성하는 예를 도시한다.
도 20a는 도 3a에 대응하고, 기판(110) 위에 박리층(111)을 통하여 반도체 집적 회로(100)가 형성된다. 다음, 미리 도전층(140)이 형성된 제 1 충격 확산층(113)의 도전층(140)이 형성되지 않는 면과 제 1 내충격층(112)을 가열, 가압 처리에 의하여 접착한다. 반도체 집적 회로(100)는, 박리층(111)을 따라 제 1 내충격층(112)에 접착하되고 기판(110)으로부터 박리된다(도 20b 참조). 다음, 제 2 충격 확산층(103)과 제 2 내충격층(102)을 가열, 가압 처리에 의하여 접착하고, 반도체 집적 회로(100)의 노출되는 박리면에 접착층(104)을 접착한다(도 20c 참조). 도 20c에서는, 도전층(140)은 제 1 충격 확산층(113)보다 외측(반도체 집적 회로가 형성되지 않는 측)에 형성된다.
도 21a도 도 3a에 대응하고, 기판(110) 위에 박리층(111)을 통하여 반도체집적 회로(100)가 형성된다. 다음, 미리 도전층(140)이 형성된 제 1 충격 확산층(113)의 도전층(140)이 형성된 면과 제 1 내충격층(112)을 가열, 가압 처리에 의하여 접착하고, 제 1 충격 확산층(113)과 제 1 내충격층(112)에 접착하여 반도체 집적 회로(100)를 박리한다(도 21b 참조). 다음, 제 2 충격 확산층(103)과 제 2 내충격층(102)을 가열, 가압 처리를 행함으로써 접착하고, 반도체 집적 회로(100)가 노출되는 박리면에 접착층(104)을 접착한다(도 21c 참조). 도 21c에서는, 도전층(140)은 제 1 충격 확산층(113)보다 내측(반도체 집적 회로가 형성되지 않는 측)에 형성된다.
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서 가압 처리를 행하여도 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 화로를 협지하는 한 쌍의 충격 확산층, 및 한 쌍의 내충격층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 제작 공정에 있어서도 형상이나 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명에 따른 높은 신뢰성을 부여하는 것을 목적으로 하는 반도체 장치의 다른 예를 도 22a 및 도 22b를 사용하여 설명한다. 이하에 설명하는 본 실시형태의 구성에 있어서, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 전체에 걸쳐서 공통적으로 붙이고, 그 설명은 생략한다.
도 22a 및 도 22b에 본 실시형태의 반도체 장치를 각각 도시한다. 도 22a에 있어서, 반도체 집적 회로(100)는 제 1 내충격층(112) 및 제 1 충격 확산층(113)과 제 2 충격 확산층(103) 사이에 협지되고, 제 2 충격 확산층(103)보다 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 도전층(140)이 형성된다.
도전층(140)은, 반도체 집적 회로(100)에 있어서, 어느 한쪽의 면을 덮도록 형성하는 구성이라면 좋기 때문에, 제 1 충격 확산층(113)보다 외측(반도체 집적 회로(100)가 형성되지 않는 측), 또는 제 1 충격 확산층(113)과 제 1 내충격층(112)의 사이에 형성할 수도 있다.
그러나, 도 22b에 도시하는 바와 같이, 안테나(101)를 형성하는 경우, 안테나를 형성하지 않는 면이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도전층(140)은 안테나가 형성되지 않고, 제 2 충격 확산층(103)이 형성되는 반도체 집적 회로(100)의 반대측에 형성하는 것이 바람직하다.
도전층(140)은 반도체 집적 회로(100)를 덮도록 반도체 집적 회로(100)와 겹치는 영역의 전체 면에 형성한다. 즉, 도전층(140)은 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 도전층(140)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하기 위해서(국부적인 전위차가 발생하지 않도록 하기 위해서), 반도체 집적 회로(100)의 정전기 파괴를 방지할 수 있다.
또한, 반도체 장치에 외부로부터 주어지는 힘(외부 스트레스라고도 한다)에 대한 제 1 내충격층(112), 또한 그 힘을 확산하는 제 1 충격 확산층(113) 및 제 2 충격 확산층(103)을 형성함으로써, 국소적으로 걸리는 힘을 경감할 수 있기 때문에, 반도체 장치의 파손이나 특성 불량 등을 방지할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 내충격층과 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명에 따른 높은 신뢰성을 부여하는 것을 목적으로 하는 반도체 장치의 다른 예를 도 19a 및 도 19b를 사용하여 설명한다. 이하에 설명하는 본 실시형태의 구성에 있어서, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 전체에 걸쳐서 공통적으로 붙이고, 그 설명은 생략한다.
도 19a 및 도 19b에 본 실시형태의 반도체 장치를 각각 도시한다. 도 19a에 있어서, 반도체 집적 회로(100)는 제 1 충격 확산층(113)과 제 2 충격 확산층(103) 사이에 협지되고, 제 2 충격 확산층(103)보다 외측에 도전층(140)이 형성된다.
도전층(140)은, 반도체 집적 회로(100)에 있어서, 어느 한쪽의 면을 덮도록 형성하는 구성이라면 좋기 때문에, 제 1 충격 확산층(113)보다 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성할 수도 있다.
그러나, 도 19b에 도시하는 바와 같이, 안테나(101)를 형성하는 경우, 안테나를 형성하지 않는 면이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도전층(140)은 안테나가 형성되지 않고 상기 제 2 충격 확산층(103) 및 상기 제 2 내충격층(102)이 형성되는 반도체 집적 회로(100)의 반대측에 형성되는 것이 바람직하다.
도전층(140)은 반도체 집적 회로(100)를 덮도록 반도체 집적 회로(100)와 겹치는 영역의 전체 면에 형성한다. 즉, 도전층(140)은 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 도전층(140)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하기 위해서(국부적인 전위차가 발생하지 않게 하기 위해서), 반도체 집적 회로(100)의 정전기 파괴를 방지할 수 있다.
또한, 반도체 장치에 외부로부터 주어지는 힘(외부 스트레스라고도 한다)을 확산하는 제 1 충격 확산층(113) 및 제 2 충격 확산층(103)을 형성함으로써, 국소적으로 걸리는 힘을 경감할 수 있기 때문에, 반도체 장치의 파손이나 특성 불량 등을 방지할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 보다 신뢰성이 높은 반도체 장치, 및 수율이 좋은 반도체 장치의 제작 방법을 도 4a 내지 도 4c와, 도 5a 내지 도 5c를 사용하여 자세히 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor)에 관해서 설명한다.
제작 기판인 절연 표면을 갖는 기판(200) 위에 박리층(201)을 통하여 트랜지스터(210), 트랜지스터(211), 절연막(212), 절연막(213), 절연층(214)이 형성되고, 반도체 집적 회로(250)가 형성된다(도 4a 참조).
트랜지스터(210)는 박막 트랜지스터이고, 소스 영역 또는 드레인 영역(224a, 224b), 소스 영역 또는 드레인 영역(224a, 224b)보다 저농도 불순물 영역인 불순물 영역(223a, 223b), 채널 형성 영역(226), 게이트 절연층(227), 게이트 전극층(228), 사이드 월 구조의 절연층(229a, 229b)을 포함한다. 소스 영역 또는 드레인 영역(224a, 224b)은, 소스 전극층 또는 드레인 전극층으로서 기능하는 배선층(230a, 230b)과 접하여 전기적으로 접속한다. 본 실시형태에서는, 트랜지스터(210)는 p채널형 박막 트랜지스터이며, 소스 영역 또는 드레인 영역(224a, 224b), LDD(Lightly Doped Drain) 영역인 불순물 영역(223a, 223b)에 p형 도전성을 부여하는 불순물 원소(예를 들어, 붕소(B), 알루미늄(Al), 또는 갈륨(Ga) 등)를 포함한다.
트랜지스터(211)는 박막 트랜지스터이며, 소스 영역 또는 드레인 영역(204a, 204b), 소스 영역 또는 드레인 영역(204a, 204b)보다 저농도 불순물 영역인, 불순물 영역(203a, 203b), 채널 형성 영역(206), 게이트 절연층(207), 게이트 전극층(208), 사이드 월 구조의 절연층(209a, 209b)을 포함한다. 소스 영역 또는 드레인 영역(204a, 204b)은 소스 전극층 또는 드레인 전극층으로서 기능하는 배선층(210a, 210b)과 접하여 전기적으로 접속한다. 본 실시형태에서는, 트랜지스터(211)는 n채널형 박막 트랜지스터이며, 소스 영역 또는 드레인 영역(204a, 204b), LDD 영역인 불순물 영역(203a, 203b)에 n형 도전성을 부여하는 불순물 원소(예를 들어, 인(P)이나 비소(As) 등)를 포함한다.
제 1 내충격층(262)으로서 섬유체(280)에 유기 수지(281)가 함침된 구조체를 사용한다. 반도체 집적 회로(250)와 제 1 내충격층(262)을 서로 접착하고, 박리층(201)을 따라 반도체 집적 회로(250)를 기판(200)으로부터 박리한다. 따라서, 반도체 집적 회로(250)는 제 1 내충격층(262) 측에 형성된다(도 4b 및 도 4c 참조).
제 2 내충격층(252)도 제 1 내충격층(262)과 마찬가지로, 섬유체(270)에 유기 수지(271)가 함침된 구조체를 사용하여 형성된다. 구조체를 가열하여 압착함으로써, 도전층(260)이 형성된 충격 확산층(253)과 제 2 내충격층(252)을 접착한다(도 5b 참조). 도전층(260)은 제 2 내충격층(252)과 접착하기 전에 충격 확산층(253)에 형성된다. 충격 확산층(253)의 제 2 내충격층(252)에 형성되지 않은 면에는 접착층(254)을 형성한다.
도전층(260)은 반도체 집적 회로(250)를 덮도록 반도체 집적 회로(250)와 중첩하는 영역의 전체 면에 형성한다. 즉, 도전층(260)은 반도체 집적 회로(250)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 도전층(260)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하기 위해서(국부적인 전위차가 발생하지 않도록 하기 위해서), 반도체 집적 회로(250)의 정전기 파괴를 방지할 수 있다.
반도체 집적 회로(250)의 노출되는 박리면에 접착층(254)을 접착한다(도 5b 참조). 또한, 반도체 집적 회로(250)가 형성되지 않는 제 1 내충격층(262)의 반대측에 제 1 충격 확산층(263)을 접착층(264)을 사용하여 접착하고, 제 1 내충격층(262), 제 2 내충격층(252), 제 1 충격 확산층(263), 및 제 2 충격 확산층(253) 사이에 협지된 반도체 집적 회로(250)를 갖는 반도체 장치를 제작할 수 있다(도 5c 참조).
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서, 가압 처리를 행하여도 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적화 회로를 협지하는 한 쌍의 내충격층, 및 반도체 집적 회로 아래에 적층된 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에서 제작한 반도체 장치는, 가요성을 갖는 내충격층 및 충격 확산층을 사용함으로써, 가요성을 갖는 반도체 장치로 할 수 있다.
트랜지스터(210), 트랜지스터(211)가 갖는 반도체 층을 형성하는 재료는, 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용하여 기상 성장법이나 스퍼터링법으로 제작되는 비정질(아모퍼스, 이하, "AS"라고도 한다) 반도체, 상기 비정질 반도체를 광 에너지나 열 에너지를 이용하여 결정화시킨 다결정 반도체, 또는 미결정(세미아모퍼스 또는 마이크로 크리스털이라고도 한다. 이하 "SAS"라고도 한다) 반도체 등을 사용할 수 있다. 반도체 층은 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등으로 형성할 수 있다.
미결정 반도체 막은, 깁스 자유 에너지(Gibbs free energy)를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유 에너지적으로 안정한 제 3 상태를 갖는 반도체이며, 단거리 질서를 갖고 격자 왜곡을 갖는다. 주상(柱狀) 결정 또는 침상(針狀) 결정이 기판 표면에 대하여 법선 방향으로 성장한다. 미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수 측으로 시프트하여 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 아모퍼스 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 또는 그 이상 포함시킨다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희 가스 원소를 포함시켜 격자 왜곡을 더욱 촉진시킴으로써, 안정성이 증가되고 양호한 미결정 반도체 막이 얻어진다.
이 미결정 반도체 막은 주파수가 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD법, 또는 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는 SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 수소화 실리콘을 수소로 희석하여 형성할 수 있다. 또한, 수소화 실리콘 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 일종 또는 복수종의 희가스 원소로 희석하여 미결정 반도체 막을 형성할 수 있다. 이 때의 수소화 실리콘에 대하여 수소의 유량비를 5:1 내지 200:1, 바람직하게는 50:1 내지 150:1, 더 바람직하게는, 100:1로 한다.
아모퍼스 반도체로서는 대표적으로는 수소화 아모퍼스 실리콘, 결정성 반도체로서는 대표적으로는 폴리실리콘 등을 들 수 있다. 폴리실리콘(다결정 실리콘)에는 800℃ 이상의 프로세스 온도를 거쳐서 형성되는 폴리실리콘을 주재료로서 사용한 소위 고온 폴리실리콘이나, 600℃ 이하의 프로세스 온도로 형성되는 폴리실리콘을 주재료로서 사용한 소위 저온 폴리실리콘, 또한 결정화를 촉진하는 원소 등을 사용하여 비정질실리콘을 결정화시킨 폴리실리콘 등을 포함하고 있다. 물론, 상술한 바와 같이, 미결정 반도체 또는 반도체 층의 일부에 결정상(crystal phase)을 포함하는 반도체를 사용할 수도 있다.
또한, 반도체의 재료로서는 실리콘(Si), 게르마늄(Ge) 등의 단체 외에 GaAs, InP, SiC, ZnSe, GaN, SiGe 등과 같은 화합물 반도체도 사용할 수 있다. 또한, 산화물 반도체인 산화아연(ZnO), 산화주석(SnO2), 산화마그네슘아연, 산화갈륨, 인듐산화물, 및 상기 산화물 반도체의 복수로 구성되는 산화물 반도체 등을 사용할 수 있다. 예를 들어, 산화아연과 인듐산화물과 산화갈륨으로 구성되는 산화물 반도체 등도 사용할 수 있다. 또한, 산화아연을 반도체 층에 사용하는 경우, 게이트 절연층을 Y2O3, Al2O3, TiO2, 그들의 적층 등을 사용하면 좋고, 게이트 전극층, 소스 전극층, 드레인 전극층으로서는 ITO, Au, Ti 등을 사용하면 좋다. 또한, In이나 Ga 등을 첨가한 ZnO를 사용하여도 된다.
반도체 층에, 결정성 반도체 층을 사용하는 경우, 그 결정성 반도체 층의 제작 방법은, 다양한 방법(레이저 결정화법, 열 결정화법, 또는 니켈 등의 결정화를 촉진하는 원소를 사용한 열 결정화법 등)을 사용하면 좋다. 또한, ＳＡＳ인 미결정 반도체를 레이저 조사하여 결정화함으로써, 결정성을 높일 수도 있다. 결정화 촉진을 위한 원소가 도입되지 않는 경우, 비정질 실리콘 막에 레이저 빔을 조사하기 전에 1시간 동안 질소 분위기하에서 500℃로 가열함으로써 비정질 실리콘 막의 함유 수소 농도를 1×1020atoms/cm3 이하까지 방출시킨다. 이 이유는, 수소를 많이 포함한 비정질 실리콘 막에 레이저 빔을 조사하면 비정질 실리콘 막이 파괴되기 때문이다.
비정질 반도체 층에의 금속 원소의 도입 방법으로서는, 상기 금속 원소를 비정질 반도체 층의 표면 또는 그 내부에 존재시킬 수 있는 방법이라면 특히 한정되지 않고, 예를 들어, 스퍼터링법, CVD법, 플라즈마 처리법(플라즈마 CVD법도 포함한다), 흡착법, 금속염의 용액을 도포하는 방법을 사용할 수 있다. 이들의 방법 중에서 용액을 사용하는 방법은 간편하고, 금속 원소의 농도 조정이 용이한 점에서 유용하다. 또한, 이 때 비정질 반도체 층의 표면의 습윤성을 개선하고, 비정질 반도체 층의 표면 전체에 수용액을 널리 퍼지게 하기 위해, 산소 분위기 중에서의 UV광의 조사, 열 산화법, 하이드록시 라디칼을 포함하는 오존수 또는 과산화수소에 의한 처리 등에 의해, 산화막을 형성하는 것이 바람직하다.
또한, 비정질 반도체층을 결정화하여, 결정성 반도체층을 형성하는 결정화 공정에서, 비정질 반도체 층에 결정화를 촉진하는 원소(촉매 원소, 금속 원소라고도 한다)를 첨가하여, 열 처리(550℃ 내지 750℃에서 3분 내지 24시간)에 의해 결정화를 행하여도 좋다. 결정화를 촉진하는 원소로서는 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로부터 선택된 일종 또는 복수 종류를 사용할 수 있다.
결정화를 촉진하는 원소를 결정성 반도체 층으로부터 제거, 또는 경감시키기 위해, 결정성 반도체 층에 접하여, 불순물 원소를 포함하는 반도체 층을 형성하고, 게터링 싱크로서 기능시킨다. 불순물 원소로서는, n형 도전성을 부여하는 불순물 원소, p형 도전성을 부여하는 불순물 원소나 희 가스 원소 등을 사용할 수 있고, 예를 들어 인(P), 질소(N), 비소(As), 안티몬(Sb), 비스무트(Bi), 붕소(B), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)으로부터 선택된 1종 또는 복수종을 사용할 수 있다. 결정화를 촉진하는 원소를 포함하는 결정성 반도체 층에, 희 가스 원소를 포함하는 반도체 층을 형성하고, 열 처리(550℃ 내지 750℃에서 3분 내지 24시간)를 행한다. 결정성 반도체 층 중에 포함되는 결정화를 촉진하는 원소는 희 가스 원소를 포함하는 반도체 층 중으로 이동하여, 결정성 반도체 층 중의 결정화를 촉진하는 원소는 제거, 또는 경감된다. 그후, 게터링 싱크로 된 희 가스 원소를 포함하는 반도체 층을 제거한다.
비정질 반도체 층의 결정화는, 열 처리와 레이저 빔 조사에 의한 결정화를 조합하여도 좋고, 열 처리나 레이저 빔 조사를 단독으로 복수회 행하여도 좋다.
또한, 결정성 반도체 층을 직접 기판에 플라즈마법에 의하여 형성하여도 좋다. 또한, 플라즈마법을 사용하여 결정성 반도체 층을 선택적으로 기판에 형성하여도 좋다.
게이트 절연층(207) 및 게이트 절연층(227) 각각은, 산화실리콘, 또는 산화실리콘과 질화실리콘의 적층 구조로 형성하면 좋다. 게이트 절연층(207) 및 게이트 절연층(227) 각각은 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상산화 또는 고상질화에 의하여 형성하면 좋다. 이것은, 단결정 반도체 층을 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성하는 게이트 절연층은 치밀하고 절연 내압이 높고 신뢰성이 뛰어나기 때문이다. 예를 들어, 아산화질소(N2O)를 Ar로 1배 내지 3배(유량 비율)로 희석하고, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체 층의 표면을 산화 또는 질화시킨다. 이 처리에 의하여 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하여, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상 성장법에 의하여 산화질화실리콘막을 형성하여 게이트 절연층을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연층을 형성할 수 있다.
또한, 게이트 절연층(207) 및 게이트 절연층(227)으로서 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연층(207) 및 게이트 절연층(227)에 고유전율 재료를 사용함으로써, 게이트 리크 전류를 저감할 수 있다.
게이트 전극층(208, 228)은 CVD법이나 스퍼터링법, 액적토출법 등을 사용하여 형성할 수 있다. 게이트 전극층은 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, 및 Ba 중에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘 막으로 대표되는 반도체 막이나 AgPdCu 합금을 사용하여도 좋다. 또한, 단층 구조라도 좋고, 복수 층의 구조라도 좋고, 예를 들어, 질화텅스텐 막과 몰리브덴 막의 2층 구조로 하여도 좋고, 막 두께가 50nm의 텅스텐 막, 막 두께가 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막 두께가 30nm의 질화티타늄막을 순차로 적층한 3층 구조로 하여도 좋다. 또한, 3층 구조로 하는 경우, 제 1 도전막의 텅스텐 대신에 질화텅스텐을 사용하여도 좋고, 제 2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금(Al-Ti)막을 사용하여도 좋고, 제 3 도전막의 질화티타늄막 대신에 티타늄막을 사용하여도 좋다.
게이트 전극층(208, 228)에 가시광에 대해서 투광성을 갖는 투광성의 재료를 사용할 수도 있다. 투광성의 도전 재료로서는, 인듐주석산화물(ITO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연 등을 사용할 수 있다. 또한, 산화아연(ZnO)을 포함하는 인듐아연산화물(IZO(Indium Zinc Oxide)), 산화아연(ZnO), ZnO에 갈륨(Ga)을 도핑한 것, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등도 사용하여도 좋다.
게이트 전극층(208, 228)을 형성하기 위해서 에칭에 의한 가공이 필요할 때, 마스크를 형성하고, 드라이 에칭 또는 드라이 에칭에 의하여 가공하면 좋다. ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하고, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극의 온도 등)을 적절히 조절함으로써, 전극층을 테이퍼 형상으로 에칭할 수 있다. 또한, 에칭용 가스로서는, Cl2, BCl3, SiCl4, CCl4 등을 대표로 하는 염소계 가스; CF4, SF6, NF3 등을 대표로 하는 불소계 가스; 또는 O2를 적절히 사용할 수 있다.
절연층(209a, 209b, 229a, 229b)은 게이트 전극층, 반도체 층을 덮는 절연층을 형성한 후, 이것을 RIE(Reactive Ion Etching: 반응성 이온 에칭)법에 의한 이방성의 에칭에 의해서 가공하여, 자기 정합적으로 사이드 월 구조의 절연층(209a, 209b, 229a, 229b)을 형성하면 좋다. 여기에서, 절연층에 대해서 특히 한정은 없고, TEOS(tetraethyl orthosilicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화실리콘인 것이 바람직하다. 절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECR CVD, 스퍼터링 등의 방법에 의해서 형성할 수 있다.
본 실시형태에서는, 싱글 게이트 구조의 트랜지스터를 설명하지만, 더블 게이트 구조 등의 멀티 게이트 구조의 트랜지스터이어도 좋다. 이 경우, 반도체 층의 상방, 하방에 게이트 전극층을 형성하여도 좋고, 반도체 층의 한 측(상방 또는 하방)에만 복수의 게이트 전극층을 형성하여도 좋다.
또한, 트랜지스터의 소스 영역 및 드레인 영역에 실리사이드를 형성하여도 좋다. 실리사이드는 반도체 층의 소스 영역 및 드레인 영역 위에 도전막을 형성하고, 가열 처리, GRTA법, LRTA법 등에 의하여 노출된 소스 영역 및 드레인 영역의 반도체 층 중의 실리콘과 도전막을 반응시켜 형성한다. 레이저 조사나 램프에 의한 광 조사에 의하여 실리사이드를 형성하여도 좋다. 실리사이드를 형성하는 도전막의 재료로서는, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다.
소스 전극층 또는 드레인 전극층으로서 각각 기능하는 배선층(210a, 210b, 230a, 230b)은, PVD법, CVD법, 증착법 등에 의하여 도전막을 형성한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 인쇄법, 전해도금법 등에 의하여 소정의 장소에 선택적으로 배선층을 형성할 수 있다. 또한, 리플로우법, 다마신법을 사용하여도 좋다. 배선층(210a, 210b, 230a, 230b)의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, 및 Ba 등의 금속, Si나 Ge 등의 반도체, 또는 그 합금, 또는 그 질화물을 사용하여 형성하면 좋다. 또한, 투광성의 재료도 사용할 수 있다.
투광성의 도전성 재료로서, 인듐주석산화물(ITO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO)을 포함하는 인듐아연산화물(IZO(indium zinc oxide)), 산화아연(ZnO), ZnO에 갈륨(Ga)을 도프한 것, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등을 사용할 수 있다.
절연막(212, 213, 214) 각각은, 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 질화알루미늄, 또는 산화질화알루미늄, 그 이외의 무기 절연성 재료를 사용할 수 있다.
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서, 가압 처리를 행하여도 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 한 쌍의 충격 확산층, 및 한 쌍의 내충격층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 제작 공정에 있어서도 형상이나 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작할 수 있다.
본 발명의 실시형태에 따른 반도체 장치는, 반도체 소자로서는 전계 효과 트랜지스터는 물론이고 반도체 층을 사용하는 기억 소자 등도 적용할 수 있고, 다용도에 걸쳐 요구되는 기능을 갖는 반도체 장치를 제작하고, 제공할 수 있다.
(실시형태 5)
본 실시형태에서는, 보다 고집적화, 박형화, 및 소형화를 부여하는 것을 목적으로 한 반도체 장치, 및 반도체 장치의 제작 방법에 있어서, 메모리를 갖는 반도체 장치의 일례에 관하여 도 6a 내지 도 6e, 도 7a 내지 도 7c, 및 도 8a, 도 8b를 사용하여 설명한다.
본 실시형태의 반도체 장치는, 메모리에 메모리 셀 어레이 및 그 메모리 셀 어레이를 구동하는 구동 회로부를 갖는다.
절연 표면을 갖는 제작 기판인 기판(300) 위에 박리층(301)을 형성하고, 박리층(301) 위에 하지막으로서 기능하는 절연막(302)을 형성한다.
다음, 절연막(302) 위에 반도체 막을 형성한다. 반도체 막은 25nm 내지 200nm(바람직하게는, 30nm 내지 150nm)의 두께로 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등의 방법에 의하여 형성하면 좋다.
본 실시형태에서는, 절연막(302) 위에 비정질 반도체 막을 형성하고, 비정질 반도체 막을 레이저 결정화시킴으로써, 결정성 반도체 막인 반도체 막을 형성한다.
이렇게 하여 얻어진 반도체 막에 대하여, 박막 트랜지스터의 임계값 전압을 제어하기 위해서 미량의 불순물 원소(붕소 또는 인)의 도핑을 선택적으로 행한다. 이 불순물 원소의 도핑은, 결정화 공정 전의 비정질 반도체 막에 행해도 좋다. 비정질 반도체 막에 불순물 원소를 도핑하면, 그 후의 결정화를 위한 가열 처리에 의해, 불순물의 활성화도 행할 수 있다. 또한, 도핑 시에 생기는 결함 등도 개선할 수 있다.
다음에, 반도체 막을 마스크로서 사용하여 원하는 형상으로 가공한다. 본 실시형태에서는, 반도체 막 위에 형성된 산화막을 제거한 후, 다른 산화막을 형성한다. 그리고, 포토 마스크를 제작하고, 포토리소그래피법을 사용한 가공 처리에 의하여 반도체 층(303, 304, 305, 306)을 형성한다. 반도체 층의 단부에는 경사각(테이퍼 각)을 형성하여도 좋다.
에칭 가공은 플라즈마 에칭(드라이 에칭) 또는 웨트 에칭의 어느 쪽을 채용하여도 좋다. 대면적 기판을 처리하기 위해서는, 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 사용하여 He나 Ar 등의 불활성 가스를 적절히 가하여도 좋다. 또한, 대기압 방전의 에칭 가공을 적용하면, 국소적인 방전 가공도 가능하고, 기판의 전체 면에 마스크를 형성할 필요는 없다.
반도체 층(305) 위에 절연막(310)을 형성한다. 절연막(310)은 산화실리콘 또는 산화실리콘과 질화실리콘의 적층 구조로 형성하면 좋다. 절연막(310)은 플라즈마 CVD법이나 감압 CVD법에 의하여 절연층을 퇴적함으로써 형성하여도 좋지만, 바람직하게는, 플라즈마 처리에 의한 고상 산화 또한 고상 질화에 의하여 형성하면 좋다. 이것은, 반도체 층(대표적으로는, 실리콘 층)을 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성한 절연층은 치밀하고 절연 내압이 높고 신뢰성이 뛰어나기 때문이다. 절연막(310)은 전하 축적층(311)에 전하를 주입하기 위한 터널 절연층으로서 사용되므로, 견고한 절연막이 바람직하다. 이 절연막(310)은 1nm 내지 20nm, 바람직하게는 3nm 내지 6nm의 두께로 형성하는 것이 바람직하다.
플라즈마 처리에 의하여 형성되는 적합한 절연막(310)의 일례는, 산화 분위기 하의 플라즈마 처리에 의해 반도체 층 위에 3nm 내지 6nm의 두께로 산화실리콘층을 형성하고, 그 후 질소 분위기 하에서 그 산화실리콘층의 표면을 질화 플라즈마로 처리한 질소 플라즈마 처리층을 형성한다. 구체적으로는, 우선 산소 분위기하에서의 플라즈마 처리에 의하여 반도체 층 위에 3㎚ 내지 6㎚의 두께로 산화실리콘층을 형성한다. 그 후, 계속해서 질소 분위기하에서 플라즈마 처리를 행함으로써 그 산화실리콘층의 표면 또는 표면 근방에 질소 농도가 높은 질소 플라즈마 처리층을 형성한다. 또한, "표면 근방"이란, 산화실리콘층의 표면으로부터 대략 0.5nm 내지 1.5nm의 깊이를 가리킨다. 예를 들어, 질소 분위기하에서 플라즈마 처리를 행함으로써, 산화실리콘층의 표면으로부터 대략 1㎚의 깊이에 질소를 20at.% 내지 50at.%의 비율로 함유한 구조가 된다.
반도체 층의 대표예로서의 실리콘층의 표면을 플라즈마 처리로 산화함으로써, 계면에 왜곡이 없는 치밀한 산화층을 형성할 수 있다. 또한, 상기 산화층을 플라즈마 처리로 질화함으로써, 표면의 일부의 산소를 질소로 치환하여 질화층을 형성함으로써, 그 층을 더 치밀화할 수 있다. 따라서, 절연 내압이 높은 절연층을 형성할 수 있다.
어쨌든, 상기와 같은 플라즈마 처리에 의한 고상 산화 처리 또는 고상 질화 처리를 사용함으로써, 내열 온도가 700℃ 이하인 유리 기판을 사용하여도, 950℃ 내지 1050℃의 온도에서 형성되는 열 산화막과 동등한 절연층을 얻을 수 있다. 즉, 불휘발성 메모리 소자의 터널 절연층으로서 신뢰성이 높은 터널 절연층을 형성할 수 있다.
전하 축적층(311)을 절연막(310) 위에 형성한다. 이 전하 축적층(311)은 단층이라도 좋고, 적층된 구조이어도 좋다.
전하 축적층(311)으로서는, 반도체 재료 또는 도전성 재료의 층 또는 입자로 형성된 부유 게이트로 할 수 있다. 반도체 재료로서는, 실리콘, 실리콘 게르마늄 등을 들 수 있다. 실리콘을 사용하는 경우, 아모퍼스실리콘이나 폴리실리콘을 사용할 수 있다. 또한, 인이 도핑된 폴리실리콘을 사용할 수 있다. 도전성 재료로서는, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금, 상기 원소를 조합한 합금막(대표적으로는, Mo-W 합금막, 또는 Mo-Ta 합금막), 혹은 도전성을 부여한 실리콘막으로 형성하면 좋다. 이러한 재료로 이루어진 도전층 아래에는 질화탄탈, 질화텅스텐, 질화티타늄, 질화몰리브덴 등의 질화물, 텅스텐실리사이드, 티타늄실리사이드, 몰리브덴실리사이드 등의 실리사이드를 형성하여도 좋다. 또한, 상기 반도체 재료끼리, 도전성 재료끼리, 또는 반도체 재료 및 도전성 재료의 적층 구조로 하여도 좋다. 예를 들어, 실리콘층 및 게르마늄층의 적층 구조로 하여도 좋다.
또한, 전하 축적층(311)으로서 절연성이고, 전하를 유지하는 트랩을 갖는 층으로 형성할 수도 있다. 이러한 재료의 대표예로서, 실리콘 화합물, 게르마늄 화합물이 있다. 실리콘 화합물로서는, 질화실리콘, 산화질화실리콘, 수소가 첨가된 산화질화실리콘 등이 있다. 게르마늄 화합물로서는, 질화게르마늄, 산소가 첨가된 질화게르마늄, 질소가 첨가된 산화게르마늄, 산소 및 수소가 첨가된 질화게르마늄, 질소 및 수소가 첨가된 산화게르마늄 등의 게르마늄 화합물 등이 있다.
다음, 반도체 층(303, 304, 306)을 덮는 마스크를 형성한다. 그 마스크와 전하 축적층(311)을 마스크로 하여 n형 도전성을 부여하는 불순물 원소를 첨가하고, n형 불순물 영역(362a), n형 불순물 영역(362b)을 형성한다. 본 실시형태에서는, 불순물 원소로서 n형 도전성을 부여하는 불순물 원소인 인(P)을 사용한다. 여기서는, n형 불순물 영역(362a), n형 불순물 영역(362b)에 n형 도전성을 부여하는 불순물 원소가 1×1017atoms/cm3 내지 5×1018atoms/cm3 정도의 농도로 포함되도록 첨가한다. 반도체 층(303, 304, 306)을 덮는 마스크를 제거한다.
반도체 층(306) 위의 산화막을 제거하고, 반도체 층(305), 반도체 층(306), 절연막(310) 및 전하 축적층(311)을 덮는 게이트 절연층(309)을 형성한다. 메모리 셀 어레이에 있어서는, 게이트 절연층(309)의 막 두께가 두꺼우면, 박막 트랜지스터 및 메모리 소자의 고전압에 대한 내성을 높게 할 수 있음에 따라서, 신뢰성을 높일 수 있다.
또한, 반도체 층(305)의 상방에 형성된 게이트 절연층(309)은 후에 완성되는 메모리 소자에 있어서 컨트롤 절연층으로서 기능하지만, 반도체 층(306) 위에 형성되는 박막 트랜지스터에 있어서는, 게이트 절연층으로서 기능한다. 이 때문에, 본 명세서에서는, 그 층을 게이트 절연층(309)이라고 부른다.
반도체 층(303) 및 반도체 층(304) 위의 산화막을 제거하고, 반도체 층(303) 및 반도체 층(304)을 덮는 게이트 절연층(308)을 형성한다(도 6a 참조). 게이트 절연층(308)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 구동 회로부에 형성되는 박막 트랜지스터의 게이트 절연층(308)의 두께는 1nm 이상 10nm 이하, 보다 바람직하게는, 5nm 정도로 하면 좋다. 게이트 절연층(308)을 박막화하면, 구동 회로부에 있어서 트랜지스터를 저전압으로 고속으로 동작시킬 수 있는 효과가 있다.
게이트 절연층(308)은 산화실리콘, 또는 산화실리콘과 질화실리콘의 적층 구조로 형성하면 좋다. 게이트 절연층(308)은, 플라즈마 CVD법이나 감압 CVD법에 의하여 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상 산화 또는 고상 질화에 의하여 형성하면 좋다. 이것은, 반도체 층을 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성하는 게이트 절연층이 치밀하고 절연 내압이 높고, 신뢰성이 뛰어나기 때문이다.
또한, 게이트 절연층(308)으로서, 고유전율 재료를 사용하여도 좋다. 게이트 절연층(308)에 고유전율 재료를 사용함으로써, 게이트 리크 전류를 저감할 수 있다. 고유전율 재로로서는, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등을 사용할 수 있다. 또한, 플라즈마 처리에 의한 고상 산화에 의하여, 산화 실리콘 층을 형성하여도 좋다.
또한, 얇은 산화실리콘막의 형성 방법으로서는, GRTA법, LRTA법 등을 사용하여 반도체 영역 표면을 산화하고, 열 산화막을 형성한다. 이에 따라, 얇은 산화실리콘막을 형성할 수도 있다. 또한, 낮은 성막 온도로 게이트 리크 전류가 적은 치밀한 절연막을 형성하기 위해서는, 아르곤 등의 희 가스 원소를 반응 가스에 포함시키고, 형성되는 절연막 중에 혼입시키는 것이 바람직하다.
다음, 게이트 절연층(308) 및 게이트 절연층(309) 위에 각각 게이트 전극층으로서 사용하는 두께 20nm 내지 100nm의 제 1 도전막과 두께 100nm 내지 400nm의 제 2 도전막을 적층한다. 제 1 도전막 및 제 2 도전막은 스퍼터링법, 증착법, CVD법 등의 방법에 의하여 형성할 수 있다. 제 1 도전막 및 제 2 도전막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 제 1 도전막 및 제 2 도전막으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 좋다. 또한, 상기 도전막은, 2층 구조에 한정되지 않고, 예를 들어 제 1 도전막으로서 두께 50nm의 텅스텐막, 제 2 도전막으로서 두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 제 3 도전막으로서 두께 30nm의 질화 티타늄막을 순차 적층한 3층 구조로 하여도 좋다. 3층 구조로 하는 경우, 제 1 도전막의 텅스텐막 대신에 질화텅스텐을 사용하여도 좋고, 제 2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 사용하여도 되고, 제 3 도전막의 질화 티타늄 막 대신에 티타늄 막을 사용하여도 좋다. 또한, 단층 구조라도 좋다. 본 실시형태에서는, 제 1 도전막으로서 질화 탄탈막을 두께 30nm로 형성하고, 제 2 도전막으로서 텅스텐(W)막을 두께 370nm로 형성한다.
제 1 도전막과 제 2 도전막을 에칭 가공하여 제 1 게이트 전극층(312, 313, 314), 제 2 게이트 전극층(316, 317, 318), 제 1 제어 게이트 전극층(315) 및 제 2 제어 게이트 전극층(319)을 형성한다(도 6b 참조).
본 실시형태에서는, 제 1 게이트 전극층, 제 2 게이트 전극층(제 1 제어 게이트 전극층, 제 2 제어 게이트 전극층)을 수직한 측면을 갖고 형성하는 예를 나타내지만, 본 발명은 그것에 한정되지 않는다. 제 1 게이트 전극층 및 제 2 게이트 전극층(제 1 제어 게이트 전극층, 제 2 제어 게이트 전극층)의 양쪽 모두가 테이퍼 형상을 가져도 좋고, 상기 제 1 게이트 전극층 및 제 2 게이트 전극층 중 어느 한쪽의 게이트 전극층(제 1 제어 게이트 전극층, 또는 제 2 제어 게이트 전극층)의 한 층만이 테이퍼 형상을 갖고, 다른 쪽은 이방성 에칭에 의하여 수직한 측면을 가져도 좋다. 테이퍼 각도도 상기 적층된 게이트 전극층간에 달라도 좋고, 동일하여도 좋다. 테이퍼 형상을 가짐으로써, 그 위에 적층하는 막의 피복성이 향상하고, 결함이 경감되므로 신뢰성이 향상된다.
게이트 전극층(및 제어 게이트 전극층)을 형성할 때의 에칭 공정에 의하여 게이트 절연층(308, 309)은 다소 에칭되고, 두께가 감소하는(소위 막 감소) 경우가 있다.
다음, 반도체 층(304, 305, 306)을 덮는 마스크(321, 363)를 형성한다. 마스크(321, 363), 제 1 게이트 전극층(312), 제 2 게이트 전극층(316)을 마스크로 하여, p형 도전성을 부여하는 불순물 원소(320)를 첨가하고, p형 불순물 영역(322a), p형 불순물 영역(322b)을 형성한다. 본 실시형태에서는, 불순물 원소로서 붕소(B)를 사용한다. 여기서는, p형 불순물 영역(122a), p형 불순물 영역(322b)에 p형 도전성을 부여하는 불순물 원소가 1×1020atoms/cm3 내지 5×1021atoms/cm3 정도의 농도로 포함되도록 첨가한다. 또한, 반도체 층(303)에 채널 형성 영역(323)이 형성된다(도 6c 참조).
p형 불순물 영역(322a), p형 불순물 영역(322b)은 고농도 p형 불순물 영역이며, 소스 영역, 드레인 영역으로서 기능한다.
다음, 반도체 층(303)을 덮는 마스크(325)를 형성한다. 마스크(325), 제 1 게이트 전극층(313), 제 2 게이트 전극층(317), 제 1 게이트 전극층(314a), 제 2 게이트 전극층(318), 제 1 제어 게이트 전극층(315), 및 제 2 제어 게이트 전극층(319)을 마스크로 하여 n형 도전성을 부여하는 불순물 원소(324)를 첨가하고, n형 불순물 영역(326a, 326b, 364a, 327a, 327b, 328a, 328b)을 형성한다. 본 실시형태에서는, 불순물 원소로서 인(P)을 사용한다. 여기서는, n형 불순물 영역(326a, 326b, 327a, 327b, 328a, 328b)에 n형 도전성을 부여하는 불순물 원소가 5×1019atoms/cm3 내지 5×1020atoms/cm3 정도의 농도로 포함되도록 첨가한다. 또한, 반도체 층(304)에 채널 형성 영역(329), 반도체 층(305)에 채널 형성 영역(330), 및 반도체 층(306)에 채널 형성 영역(331)이 형성된다(도 6d 참조).
n형 불순물 영역(326a, 326b, 327a, 327b, 328a, 328b)은 고농도 n형 불순물 영역이고, 소스 영역 또는 드레인 영역으로서 기능한다. 한편, n형 불순물 영역(364a), n형 불순물 영역(364b)은 저농도 불순물 영역이며, LDD(lightly doped drain) 영역이 된다.
마스크(325)를 O2 애싱이나 레지스트 박리액에 의하여 제거하고, 산화막도 제거한다. 그 후, 게이트 전극층의 측면을 덮도록 절연막, 소위 사이드 월을 형성하여도 좋다. 사이드 월은 플라즈마 CVD법이나 감압 CVD(LPCVD)법을 사용하여 실리콘을 갖는 절연막에 의하여 형성할 수 있다.
불순물 원소를 활성화시키기 위해서, 가열 처리, 강광의 조사, 또는 레이저 빔의 조사를 행하여도 좋다. 활성화와 동시에, 게이트 절연층에의 플라즈마 대미지나 게이트 절연층과 반도체 층의 계면에 플라즈마 대미지를 회복할 수 있다.
다음, 게이트 전극층 및 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시형태에서는, 절연막(367)과 절연막(368)의 적층 구조로 한다. 절연막(367)과 절연막(368)은 스퍼터링법, 또는 플라즈마 CVD법을 사용한 질화실리콘막, 질화산화실리콘막, 산화질화실리콘막, 산화실리콘막이라도 좋고, 다른 실리콘을 포함하는 절연막을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
또한, 질소 분위기 중에서 300℃ 내지 550℃에서 1시간 내지 12시간의 열 처리를 행하고, 반도체 층을 수소화하는 공정을 행한다. 바람직하게는, 이 공정은, 400℃ 내지 500℃에서 행한다. 이 공정을 거쳐 층간 절연층인 절연막(367)에 포함되는 수소에 의하여 반도체 층의 댕글링 본드를 종단할 수 있다. 본 실시형태에서는, 410℃에서 1시간 가열 처리를 행한다.
절연막(367) 및 절연막(368)은, 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드라이크카본(DLC), 및 질소 함유 탄소막(CN) 등의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성될 수 있다. 또한, 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다.
다음, 레지스트 마스크를 사용하여, 절연막(367), 절연막(368), 게이트 절연층(308), 게이트 절연층(309)에 반도체 층에 도달하는 콘택트 홀(개구부)을 형성한다. 에칭은 사용하는 재료의 선택 비율에 의하여 1회로 행하여도 좋고, 복수회로 행하여도 좋다. 에칭에 의하여 절연막(368), 절연막(367), 게이트 절연층(308), 게이트 절연층(309)을 제거하여, 소스 영역 및 드레인 영역인 p형 불순물 영역(322a, 322b)과, n형 불순물 영역(326a, 326b, 327a, 327b, 328a, 328b)에 도달하는 개구부를 형성한다. 에칭은 웨트 에칭이라도 드라이 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 웨트 에칭의 에천트는, 불소수소암모늄 및 불화암모늄을 포함하는 혼합용액과 같은 불산계의 용액을 사용하면 좋다. 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사용할 수 있다. 또한 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 첨가하는 불활성 원소로서는 He, Ne, Ar, Kr, Xe로부터 선택된 일종 또는 복수종의 원소를 사용할 수 있다.
개구부를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 및 드레인 전극층인 배선층(369a, 369b, 370a, 370b, 371a, 371b, 372a, 372b)을 형성한다. 배선층은 PVD법, CVD법, 증착법 등으로 도전막을 형성한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적토출법, 인쇄법, 전해도금법 등으로 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또한, 리플로우법, 또는 다마신법을 사용하여도 좋다. 소스 전극층과 드레인 전극층의 재료로서는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr 또는 Ba 등의 금속; 또는 Si나 Ge; 그의 합금 또는 그의 질화물을 사용할 수 있다. 또한, 이들의 적층 구조로 하여도 좋다. 본 실시형태에서는, 티타늄(Ti)을 두께 60nm 형성하고, 질화티타늄막을 두께 40nm 형성하고, 알루미늄을 두께 700nm 형성하고, 티타늄(Ti)을 두께 200nm 형성하여 적층 구조로 하고, 원하는 형상으로 가공한다.
상술한 공정으로, 구동 회로부에 p형 불순물 영역을 갖는 p채널형 박막 트랜지스터(373)와 n채널형 불순물 영역을 갖는 n채널형 박막 트랜지스터(374)를 형성하고; 메모리 셀 어레이에 n형 불순물 영역을 갖는 메모리 소자(375)와 n형 불순물 영역을 갖는 n채널형 박막 트랜지스터(376)를 형성한, 반도체 집적 회로(350)를 제작할 수 있다(도 6e 참조).
본 실시형태에서는, 반도체 집적 회로(350) 위에 절연층(390)을 형성한다(도 7a 참조). 다음에, 절연층(390) 위에 안테나로서 기능하는 도전층(380)을 형성하고, 도전층(380) 위에 보호층으로서 무기 절연층(381)을 형성한다(도 7b 참조).
제 1 내충격층(382)으로서, 섬유체(386)에 유기 수지(387)가 함침된 구조체를 사용한다. 구조체를 가열하여 압착함으로써, 반도체 집적 회로(350), 제 1 내충격층(382), 제 1 충격 확산층(391)을 접착하고, 박리층(301)을 따라 반도체 집적 회로(350)를 기판(300)으로부터 박리한다. 따라서, 반도체 집적 회로(350)는, 제 1 내충격층(382) 측에 형성된다(도 7c 참조).
제 2 내충격층(385)도 제 1 내충격층(382)과 마찬가지로, 섬유체(386)에 유기 수지(387)가 함침된 구조체를 사용한다. 구조체를 가열하여 압착함으로써, 제 2 충격 확산층(388)과 제 2 내충격층(385)을 서로 접착한다(도 8a 참조). 제 2 내충격층(385)이 형성되지 않는 제 2 충격 확산층(388)의 표면에 접착층(389)을 형성한다.
반도체 집적 회로(350)의 노출되는 박리면에 접착층(389)을 접착하고, 반도체 집적 회로(350)를 제 1 충격 확산층(391) 및 제 1 내충격층(382)과, 제 2 충격 확산층(388) 및 제 2 내충격층(385)과의 사이에 협지한다. 또한, 제 2 내충격층(385)보다 외측(제 2 충격 확산층(388)이 형성되지 않는 측)에 도전층(395)을 형성한다(도 8b 참조).
도전층(395)은 반도체 집적 회로(350)를 덮도록 반도체 집적 회로(350)와 중첩하는 영역의 전체 면에 형성한다. 도전층(395)은, 반도체 집적 회로(350)의 한쪽의 면을 덮도록(중첩하도록) 형성되고, 안테나로서 기능하는 도전층(380)이 형성되지 않은 반도체 집적 회로(350)의 반대측에 형성된다. 도전층(395)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하기 위해서(국부적인 전위차가 발생하지 않도록 하기 위해서), 반도체 집적 회로(350)의 정전기 파괴를 방지할 수 있다.
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서 가압 처리를 행하여도, 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 한 쌍의 충격 확산층 및 한 쌍의 내충격층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 제작 공정에 있어서도 형상이나 특성의 불량을 방지하고, 수율 좋게 반도체 장치를 제작할 수 있다.
(실시형태 6)
본 실시형태에서는, 보다 신뢰성이 높은 반도체 장치, 및 수율이 좋은 반도체 장치의 제작 방법의 일 형태를 도 25a 내지 도 25c, 도 26a, 도 26b, 도 27a 내지 도 27e를 사용하여 자세히 설명한다. 이하에 설명하는 본 실시형태의 구성에 있어서, 실시형태 1과 동일한 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 전체에 걸쳐서 공통적으로 붙이고, 그 설명은 생략한다.
본 실시형태의 반도체 장치에 있어서, 반도체 집적 회로는 제작시의 기판으로부터 박리되고, 가요성(可撓性)을 갖는 내충격층과 충격 확산층에 협지된다. 또한, 본 명세서에서는, 반도체 집적 회로가 제작되는 기판을 제작 기판이라고도 한다. 따라서, 반도체 집적 회로는 제작 기판 위에 박리층을 통하여 형성된다.
도 25a 및 도 25b에 본 실시형태의 반도체 장치를 도시한다. 도 25a에 있어서, 반도체 집적 회로(100)는, 제 1 내충격층(112) 및 제 2 내충격층(102) 사이에 협지되고, 반도체 집적 회로(100)와 제 2 내충격층(102)의 사이에 충격 확산층(103), 제 2 내충격층(102)보다 외측(충격 확산층(103)이 형성되지 않는 측)에 도전층(140)이 형성된다.
도전층(140)은 반도체 집적 회로(100)를 덮도록 반도체 집적 회로(100)와 겹치는 영역 전체 면에 형성된다. 도전층(140)은 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 또한, 도전층(140)은 반도체 집적 회로와 전기적으로 접속되지 않는다. 도전층(140)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하여서(국부적인 전위차가 발생하지 않아서), 반도체 집적 회로(100)의 정전기 파괴를 방지할 수 있다.
도전층(140)은 반도체 집적 회로(100)에 있어서 어느 한쪽의 면을 덮도록 형성하는 구성이라면 좋기 때문에, 도 32a 및 도 32b에 도시하는 바와 같이, 제 1 내충격층(112)보다 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성할 수도 있다. 도 32a 및 도 32b의 구성에 있어서, 안테나를 형성하는 경우, 안테나를 형성하지 않는 측의 면이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도전층(140)은, 안테나가 형성되지 않고 충격 확산층(103) 및 제 2 내충격층(102)이 형성되는 반도체 집적 회로(100)의 반대측에 형성되는 것이 바람직하다.
도전층(140)은, 도전성을 가지면 좋다. 도전층(140)은, 시트 저항이 1.0×102Ω/□ 이상 1.0×107Ω/□ 이하(보다 바람직하게는, 1.0×102Ω/□ 이상 1.0×104Ω/□ 이하)가 바람직하다.
이러한 도전층(140)은 안테나가 송수신해야 하는 전파를 투과하기에 충분이 얇은 두께의 재료로 형성된다. 따라서, 정전기 파괴에 내성을 갖는 신뢰성이 높고, 전파를 송수신할 수 있는 반도체 장치를 제공할 수 있다.
도전층(140)으로서, 금속, 금속질화물, 금속산화물 등의 막, 또는 이 막들 중 임의의 막의 적층을 사용할 수 있다.
도전층(140)은, 예를 들어, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 백금, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 실리콘, 게르마늄, 지르코늄, 바륨 중으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료, 화합물 재료, 질화물 재료, 산화물 재료로 형성하면 좋다.
질화물 재료로서는, 질화탄탈, 질화티타늄 등을 사용할 수 있다.
산화물 재료로서는, 인듐주석산화물(ITO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 유기인듐, 유기주석, 산화아연 등을 사용할 수 있다. 또한, 산화아연(ZnO)을 포함하는 인듐아연산화물(IZO(Indium Zinc Oxide)), 산화아연(ZnO), 갈륨(Ga)을 포함하는 산화아연, 산화주석(SnO2), 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물 등도 사용하여도 좋다.
또한, 반도체에 불순물 원소 등을 첨가하여 도전형을 갖는 반도체 막 등을 사용할 수 있다. 예를 들어, 인 등의 불순물 원소를 도핑한 다결정 실리콘 막 등을 사용할 수 있다.
또한, 도전층(140)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 사용하여도 좋다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 또는 이들 2종류 이상의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체적인 예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-하이드록시피롤), 폴리(3-메틸-4-하이드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카복실피롤), 폴리(3-메틸-4-카복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카복실티오펜), 폴리(3-메틸-4-카복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰산), 또는 폴리(3-아닐린술폰산) 등을 들 수 있다.
도전성 고분자를 포함하는 도전층(140)에는 유기 수지나 도펀트(할로겐류, 루이스산, 무기산, 유기산, 천이 금속 할로겐화물, 유기 시아노 화합물, 비이온성 계면 활성제 등)를 포함시켜도 좋다.
도전층(140)은 스퍼터링법, 플라즈마 CVD법, 증착법 등의 각종 건식법, 도포법, 인쇄법, 또는 액적토출법(잉크젯법) 등의 각종 건식법에 의하여 형성할 수 있다. 도전층(140)의 두께는 5nm 이상 200nm 이하가 바람직하다.
또한, 도전층(140) 위에 보호층을 적층하여도 좋다. 예를 들어, 도전층(140)으로서 티타늄 막(두께가 10nm 이상 50nm 이하 정도)을 형성하고, 티타늄 막 위에 보호층으로서 산화티타늄막을 적층하면 좋다. 보호층이 반도체 장치의 최표면에 형성되기 때문에, 도전층(140)을 반도체 장치의 표면에 형성하는 경우라도, 도전층의 열화를 방지할 수 있다. 보호층은, 두께가 10nm 이상 200nm 이하 정도로 하면 좋다.
제 1 내충격층(112) 및 제 2 내충격층(102) 각각은 섬유체에 유기 수지가 함침된 구조체를 사용한다. 제 1 내충격층(112)은 섬유체(160)에 유기 수지(161)가 함침된 구조체, 제 2 내충격층(102)은 섬유체(150)에 유기 수지(151)가 함침된 구조체이다.
섬유체(160)가 섬유 사속을 날실 및 씨실로서 제직한 직포의 상면도를 도25c에 도시한다.
도 25c에 도시하는 바와 같이, 섬유체(160)는 일정 간격을 둔 날실 및 일정 간격을 둔 씨실로 짜인다.
또한, 본 실시형태의 도면에 있어서는, 섬유체(160)는 단면이 타원형의 사속으로 평직된 직포로 도시된다.
본 실시형태에서는, 충격 확산층으로서 아라미드 수지 필름(탄성률 10GPa, 파단 계수 480MPa)을 사용한다.
도 25b는 반도체 집적 회로(100)와 충격 확산층(103)을 접착층(104)을 사용하여 고착하는 예이다. 본 실시형태에서는, 충격 확산층(103)으로서 아라미드 필름을 사용하고, 접착층(104)으로서 아크릴 수지를 사용한다.
또한, 반도체 집적 회로 위에 보호층을 형성하여도 좋다. 도 26a 및 도 26b에 반도체 집적 회로(100) 위에 보호층으로서 무기 절연층(105)을 형성하는 예를 각각 도시한다. 또한, 도 26a 및 도 26b는 반도체 집적 회로(100) 위에 안테나(101)를 형성하고, 안테나(101) 위에 무기 절연층(105)을 형성하는 예를 각각 나타낸다. 무기 절연층(105)으로 안테나(101)를 덮음으로써, 안테나로서 기능하는 도전층의 산화 등을 방지할 수 있다.
도전층(140)은, 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 안테나(101)를 형성하는 경우는, 안테나(101)를 형성하지 않는 반도체 집적 회로(100)의 반대측(도 26a에서는 제 2 내충격층(102) 측)에, 도전층(140)을 형성한다. 또한, 도 33a 및 도 33b와 같이, 제 2 충격 확산층(103)과 제 2 내충격층(102)의 사이에 도전층(140)을 형성하여도 좋다.
안테나(101)를 형성하지 않는 측이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 반도체 집적 회로(100)를 통하여 안테나(101)를 형성하는 면과 반대측에 도전층(140)을 형성하면, 도전층(140)에 의하여 정전기 파괴에 의한 불량을 경감할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제작 방법은, 도 27a 내지 도 27e를 사용하여 설명한다. 제작 기판인 절연 표면을 갖는 기판(110) 위에 박리층(111)을 통하여 반도체 집적 회로(100)를 형성한다(도 27a 참조).
반도체 집적 회로(100)와 제 1 내충격층(112)을 서로 접착하고, 박리층(111)을 따라 반도체 집적 회로(100)를 기판(110)으로부터 박리한다. 따라서, 반도체 집적 회로(100)는 제 1 내충격층(112) 측에 형성된다(도 27b 참조).
본 실시형태에서는, 제 1 내충격층(112)으로서 섬유체(160)에 유기 수지(161)가 함침된 구조체를 사용한다. 구조체를 가열하고 압착함으로써 구조체의 유기 수지를 가소화(可塑化) 또는 경화한다. 또한, 유기 수지가 가소성 유기 수지인 경우, 이 후, 실온까지 냉각함으로써 가소화한 유기 수지를 경화한다. 유기 수지는 가열 및 압착에 의하여 반도체 집적 회로에 밀착하도록 균일하게 확대되어 경화한다. 상기 구조체를 압착하는 공정은 대기압하 또는 감압하에서 행한다.
제 2 내충격층(102)도 제 1 내충격층(112)과 마찬가지로 섬유체(150)에 유기 수지(151)가 함침된 구조체를 사용한다. 구조체를 가열하여 압착함으로써 충격 확산층(103)과 제 2 내충격층(102)을 서로 접착한다(도 27c 참조). 충격 확산층(103)의 제 2 내충격층(102)이 형성되지 않는 면에는 접착층(104)을 형성한다.
반도체 집적 회로(100)의 노출되는 박리면에 접착층(104)을 접착한다(도 27d 참조).
다음에, 제 2 내충격층(102)의 표면에 도전층(140)을 형성한다(도 27e 참조). 본 실시형태에서는, 도전층(140)은 스퍼터링법에 의하여 두께 10nm의 티타늄막을 형성한다.
도전층(140)은 반도체 집적 회로(100)에 접착한 제 1 내충격층(112), 제 2 내충격층(102)에 형성하여도 좋고, 반도체 집적 회로(100)에 접착하기 전에 충격 확산층(103)에 형성하여도 좋다. 도전층(140)을 반도체 집적 회로(100)에 접착하기 전에 충격 확산층(103)에 형성하고, 충격 확산층(103)과 제 2 내충격층(102)의 사이에 도전층(140)을 갖는 구성으로 하면, 도전층(140)의 표면이 노출되지 않기 때문에, 산화, 마모, 균열 등의 도전층(140)의 열화를 방지하는 효과가 있다.
도 31a 내지 도 31d에 충격 확산층(103)에 도전층(140)을 형성하는 예를 도시한다. 도 31a 및 도 31b는, 도 27a 및 도 27b에 대응하고, 기판(110)으로부터 박리층(111)을 따라 제 1 내충격층(112)에 접착하여 반도체 집적 회로(100)를 박리한다. 다음, 미리 도전층(140)이 형성된 충격 확산층(103)과 제 2 내충격층(102)을 가열, 가압 처리함으로써 접착한다(도 31c 참조). 도 31c에 있어서 충격 확산층(103)의 제 2 내충격층(102)과 접착하는 면에는 도전층(140)을 미리 형성하고, 충격 확산층(103)의 다른 면에는 접착층(104)을 형성한다.
반도체 집적 회로(100)의 노출되는 박리면에 접착층(104)을 접착한다(도 31d 참조).
이상의 공정으로, 제 1 내충격층(112) 및 제 2 내충격층(102) 사이에 협지된 반도체 집적 회로(100) 및 충격 확산층(103)과 도전층(140)을 갖는 반도체 장치를 제작할 수 있다.
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서 가압 처리를 행하여도 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 한 쌍의 내충격층, 및 반도체 집적 회로 아래에 적층된 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명에 따라 높은 신뢰성을 달성하는 것을 목적으로 하는 반도체 장치의 다른 예를 도 34a 및 도 34b를 사용하여 설명한다. 이하에 설명하는 본 실시형태의 구성에 있어서, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 전체에 걸쳐서 공통적으로 붙이고, 그 설명은 생략한다.
도 34a 및 도 34b에 본 실시형태의 반도체 장치를 도시한다. 도 34a에 있어서, 반도체 집적 회로(100)는 제 1 내충격층(112) 및 제 2 내충격층(102) 사이에 협지되고, 제 2 내충격층(102)보다 외측에 도전층(140)이 형성된다.
도전층(140)은, 반도체 집적 회로(100)에 있어서, 어느 한쪽의 면을 덮도록 형성하는 구성이라면 좋기 때문에, 제 1내충격층(112)보다 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성될 수도 있다.
그러나, 도 34b에 도시하는 바와 같이, 안테나(101)를 형성하는 경우, 안테나(101)가 형성되지 않은 측이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도전층(140)은 안테나(101)가 형성되지 않고 제 2 내충격층(102)이 형성되는 반도체 집적 회로(100)의 반대측에 형성하는 것이 바람직하다.
도전층(140)은 반도체 집적 회로(100)를 덮도록 반도체 집적 회로(100)와 겹치는 영역의 전체 면에 형성한다. 즉, 도전층(140)은 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 도전층(140)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하여서(국부적인 전위차가 발생하지 않아서), 반도체 집적 회로(100)의 정전기 파괴를 방지할 수 있다.
또한, 반도체 장치에 외부로부터 주어지는 힘(외부 스트레스라고도 한다)에 대한 제 1 내충격층(112) 및 제 2 내충격층(102)을 형성함으로써, 국소적으로 걸리는 힘을 경감할 수 있기 때문에, 반도체 장치의 파손이나 특성 불량 등을 방지할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 내충격층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명에 따라 높은 신뢰성을 달성하는 것을 목적으로 하는 반도체 장치의 다른 예를 도 35a 및 도 35b를 사용하여 설명한다. 이하에 설명하는 본 실시형태의 구성에 있어서, 실시형태 1과 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 전체에 걸쳐서 공통적으로 붙이고, 그 설명은 생략한다.
도 35a 및 도 35b에 본 실시형태에 따른 반도체 장치를 각각 도시한다. 도 35a에 있어서, 반도체 집적 회로(100)는 제 1 내충격층(112) 및 충격 확산층(103) 사이에 협지되고, 충격 확산층(103)보다 외측에 도전층(140)이 형성된다.
도전층(140)은, 반도체 집적 회로(100)에 있어서, 어느 한쪽의 면을 덮도록 형성하는 구성이라면 좋기 때문에, 제 1 내충격층(112)보다 외측(반도체 집적 회로(100)가 형성되지 않는 측)에 형성할 수도 있다.
그러나, 도 35b에 도시하는 바와 같이, 안테나(101)를 형성하는 경우, 안테나(101)가 형성되지 않는 측이 정전기 방전(ESD)에 대한 내성이 약하기 때문에, 도전층(140)은 안테나(101)가 형성되지 않고 충격 확산층(103)이 형성되는 반도체 집적 회로(100)의 반대측에 형성하는 것이 바람직하다.
도전층(140)은 반도체 집적 회로(100)를 덮도록 반도체 집적 회로(100)와 겹치는 영역의 전체 면에 형성한다. 즉, 도전층(140)은 반도체 집적 회로(100)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 도전층(140)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하여서(국부적인 전위차가 발생하지 않아서), 반도체 집적 회로(100)의 정전기 파괴를 방지할 수 있다.
또한, 반도체 장치에 외부로부터 주어지는 힘(외부 스트레스라고도 한다)을 확산하는 제 1 내충격층(112) 및 제 2 내충격층(102), 또는 그 힘을 더욱 확산하는 충격 확산층(103)을 형성함으로써, 국소적으로 걸리는 힘을 경감할 수 있기 때문에, 반도체 장치의 파손이나 특성 불량 등을 방지할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 내충격층 및 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 9)
본 실시형태에서는, 보다 신뢰성이 높은 반도체 장치, 및 수율이 좋은 반도체 장치의 제작 방법을 도 4a 내지 도 4c, 및 도 28a 및 도 28b를 사용하여 자세히 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 CMOS에 관해서 설명한다.
도 28a는 실시형태 4에 있어서의 도 4c의 다음의 공정이다. 따라서, 실시형태 4와 마찬가지로 제작 공정을 행하면 좋고, 도 4a 내지 도 4c의 공정의 자세한 설명은 생략한다.
제 1 내충격층(262)으로서 섬유체(280)에 유기 수지(281)가 함침된 구조체를 사용한다. 반도체 집적 회로(250)와 제 1 내충격층(262)을 접착하고, 박리층(201)을 따라 반도체 집적 회로(250)를 기판(200)으로부터 박리한다. 따라서, 반도체 집적 회로(250)는 제 1 내충격층(262) 측에 형성된다.
제 2 내충격층(252)도 제 1 내충격층(262)과 마찬가지로, 섬유체(270)에 유기 수지(271)가 함침된 구조체를 사용한다. 구조체를 가열하여 압착함으로써, 도전층(260)이 형성된 충격 확산층(253)과 제 2 내충격층(252)을 접착한다(도 28a 참조). 도전층(260)은 제 2 내충격층(252)과 접착하기 전에 충격 확산층(253)에 형성된다. 충격 확산층(253)의 제 2 내충격 확산층(252)이 형성되지 않는 면에 접착층(254)을 형성한다.
도전층(260)은 반도체 집적 회로(250)를 덮도록 반도체 집적 회로(250)와 중첩하는 영역의 전체 면에 형성한다. 도전층(260)은 반도체 집적 회로(250)의 한쪽의 면을 덮도록(중첩하도록) 형성된다. 도전층(260)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하여서(국부적인 전위차가 발생하지 않아서), 반도체 집적 회로(250)의 정전기 파괴를 방지할 수 있다.
반도체 집적 회로(250)의 노출되는 박리면에 접착층(254)을 접착하고, 제 1 내충격층(262) 및 제 2 내충격층(252) 사이에 협지된 반도체 집적 회로(250) 및 충격 확산층(253)을 갖는 반도체 장치를 제작할 수 있다(도 28b 참조).
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서, 가압 처리를 행하여도 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적화 회로를 협지하는 한 쌍의 내충격층, 및 반도체 집적 회로 아래에 적층된 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 강도를 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태에서 제작한 반도체 장치는, 가요성을 갖는 내충격층, 및 충격 확산층을 사용함으로써, 가요성을 갖는 반도체 장치로 할 수 있다.
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서, 가압 처리를 행하여도 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적 회로를 협지하는 한 쌍의 내충격층, 및 한 쌍의 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 10)
본 실시형태에서는, 보다 고집적화, 박형화, 및 소형화를 부여하는 것을 목적으로 한 반도체 장치, 및 반도체 장치의 제작 방법에 있어서, 메모리를 갖는 반도체 장치의 일례에 관하여 도 6a 내지 도 6e, 도 29a 내지 도 29c, 및 도 30a 및 도 30b를 사용하여 설명한다.
본 실시형태의 반도체 장치는, 메모리에 메모리 셀 어레이 및 메모리 셀 어레이를 구동하는 구동 회로부를 갖는다.
도 29a는 실시형태 5에 있어서의 도 6e의 다음의 공정이다. 따라서, 실시형태 5와 마찬가지로 제작공정을 행하면 좋고, 도 6a 내지 도 6e의 공정의 자세한 설명은 생략한다.
본 실시형태에서는 반도체 집적 회로(350)에 절연층(390)을 형성한다(도 29a 참조). 다음에, 절연층(390) 위에 안테나로서 기능하는 도전층(380)을 형성하고, 도전층(380) 위에 보호층으로서 무기 절연층(381)을 형성한다(도 29b 참조).
제 1 내충격층(382)으로서 섬유체(383)에 유기 수지(384)가 함침된 구조체를 사용한다. 반도체 집적 회로(350)와 제 1 내충격층(382)을 접착하고, 박리층(301)을 따라 반도체 집적 회로(350)를 기판(300)으로부터 박리한다. 따라서, 반도체 집적 회로(350)는 제 1 내충격층(382) 측에 형성된다(도 29c 참조).
제 2 내충격층(385)도 제 1 내충격층(382)과 마찬가지로 섬유체(386)에 유기 수지(387)가 함침된 구조체를 사용한다. 구조체를 가열하여 압착함으로써 충격 확산층(388)과 제 2 내충격층(385)을 접착한다(도 30a 참조). 충격 확산층(388)의 제 2 내충격층(385)이 형성되지 않는 면에는 접착층(389)을 형성한다.
반도체 집적 회로(350)의 노출되는 박리면에 접착층(389)을 접착하고, 제 1 내충격층(382)과 제 2 내충격층(385) 사이에 반도체 집적 회로(350) 및 충격 확산층(388)을 협지한다. 또한, 제 2 내충격층(385)보다 외측(충격 확산층(388)이 형성되지 않는 측)에 도전층(395)을 형성한다(도 30b 참조).
도전층(395)은 어느 한쪽의 면에 있어서, 반도체 집적 회로(350)를 덮도록 반도체 집적 회로(350)와 중첩하는 영역 전체 면에 형성한다. 즉, 도전층(395)은, 반도체 집적 회로(350)의 한쪽의 면을 덮도록(중첩하도록) 형성되고, 안테나로서 기능하는 도전층(380)이 형성되지 않는 반도체 집적 회로(350)의 반대측에 형성된다. 도전층(395)은 정전기 방전에 의하여 인가되는 정전기를 확산하여 놓아주어서, 또는 전하의 국부적인 존재(국재화)를 방지하여서(국부적인 전위차가 발생하지 않아서), 반도체 집적 회로(350)의 정전기 파괴를 방지할 수 있다.
이상의 공정으로, 본 실시형태의 메모리를 갖는 반도체 장치를 제작할 수 있다.
반도체 집적 회로에 접하여 충격 확산층을 형성하기 때문에, 제작 공정에 있어서, 가압 처리를 행하여도, 반도체 집적 회로에 파손이나 특성 불량 등의 악영향을 주지 않는다. 따라서, 수율 좋게 반도체 장치를 제작할 수 있다.
반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지한다. 또한, 반도체 집적화 회로를 협지하는 한 쌍의 내충격층 및 반도체 집적 회로 아래에 적층된 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 11)
본 발명의 실시형태에 따른 반도체 장치에 있어서, 반도체 집적 회로에 포함되는 반도체 소자로서 다양한 형태의 전계 효과 트랜지스터를 사용할 수 있다. 본 실시형태에서는, 본 발명의 실시형태를 적용할 수 있는 반도체 소자로서, 단결정 반도체 층을 갖는 전계 효과 트랜지스터에 대해서 자세히 설명한다.
이하, 절연 표면을 갖는 기판인 제작 기판 위에 단결정 반도체 기판으로 단결정 반도체 층을 형성하고, 반도체 집적 회로부에 포함되는 반도체 소자를 형성하는 방법을 도 14a 내지 도 14d, 및 도 15a 내지 도 15c를 사용하여 설명한다.
도 14a에 도시하는 단결정 반도체 기판(1108)은 청정화되어, 전계로 가속된 이온을 그 표면으로부터 소정의 깊이에 조사하고, 취화층(1110)을 형성한다. 이온의 조사는 제작 기판에 전치하는 단결정 반도체 층의 두께를 고려하여 행해진다. 이온을 조사할 때의 가속 전압은 이러한 두께를 고려하여 단결정 반도체 기판(1108)에 조사되도록 한다. 본 발명에서는, 단결정 반도체 기판에 이온을 조사하고, 이온에 의하여 미소한 공동을 가지도록 취약화된 영역을, 취화층이라고 한다.
단결정 반도체 기판(1108)에는, 시판(市販)의 단결정 반도체 기판을 사용할 수 있다. 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 또는 단결정 실리콘 게르마늄 기판 등, 제 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판도 사용할 수 있다. 반도체 기판으로서 다결정 반도체 기판을 사용하여도 좋다. 물론, 단결정 반도체 기판은, 원형의 웨이퍼에 한정되지 않으며, 다양한 형상의 단결정 반도체 기판을 사용할 수 있다. 예를 들어, 직사각형, 오각형 또는 육각형 등의 다각형 기판을 사용할 수 있다. 물론, 시판하는 원형상의 단결정 반도체 웨이퍼를 단결정 반도체 기판에 사용하는 것도 가능하다. 원형상의 단결정 반도체 웨이퍼에는, 실리콘이나 게르마늄 등의 반도체 웨이퍼, 갈륨비소나 인듐인 등의 화합물 반도체 웨이퍼 등이 있다. 단결정 반도체 웨이퍼의 대표예는 단결정 실리콘 웨이퍼이고, 직경 5 인치(125mm), 직경 6 인치(150mm), 직경 8 인치(200mm), 직경 12 인치(300mm) 사이즈, 직경 400mm, 직경 450mm의 원형의 웨이퍼를 사용할 수 있다. 또한, 직사각형의 단결정 반도체 기판은, 시판하는 원형상의 단결정 반도체 웨이퍼를 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서(dicer) 혹은 와이어 소(wire-saw) 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로 박편화하기 전의 반도체 기판 제조용의 잉곳을, 그 단면이 직사각형이 되도록 직방체형으로 가공하고, 이 직방체형의 잉곳을 박편화함으로써도, 직사각형상의 단결정 반도체 기판을 제조할 수 있다. 또한, 단결정 반도체 기판의 두께는 특히 한정되지 않지만, 단결정 반도체 기판을 재이용하는 것을 고려하면, 두꺼운 쪽이 1장의 원료 웨이퍼로부터 보다 많은 단결정 반도체 층을 형성할 수 있기 때문에, 바람직하다. 시장에 유통하고 있는 단결정 실리콘 웨이퍼의 두께는, 그 사이즈는 SEMI 규격에 준하고, 예를 들어 직경 6인치의 웨이퍼는 두께 625㎛, 직경 8인치의 웨이퍼는 두께 725㎛, 직경 12인치의 웨이퍼는 두께 775㎛로 되어 있다. 또한, SEMI 규격의 웨이퍼의 두께는 공차 ±25㎛를 포함하고 있다. 물론, 원료가 되는 단결정 반도체 기판의 두께는, SEMI 규격에 한정되지 않고, 잉곳을 슬라이스(slice)할 때에 그 두께를 적절히 조절할 수 있다. 물론, 재이용된 단결정 반도체 기판(1108)을 사용할 때는, 그 두께는 SEMI 규격보다 얇게 된다. 제작 기판 위에 얻어지는 단결정 반도체 층은 모체가 되는 반도체 기판을 선택함으로써 결정될 수 있다.
또한, 단결정 반도체 기판(1108)은, 제조하는 반도체 소자(본 실시형태에서는 전계 효과 트랜지스터)에 따라, 결정 면방위를 선택하면 좋다. 예를 들어, 결정 면방위로서 {100}면, {110}면 등을 갖는 단결정 반도체 기판을 사용할 수 있다.
본 실시형태는, 단결정 반도체 기판의 소정의 깊이에 수소, 헬륨, 또는 불소를 이온 조사함으로써 첨가하고, 그 후, 열 처리를 행하여 표층의 단결정 반도체 층을 박리하는 이온 조사 박리법을 사용한다. 또는, 다공성(porous) 실리콘 위에 단결정 실리콘을 에피택시얼 성장(epitaxial growth)시킨 후, 다공성 실리콘층을 워터젯(waterjet)으로 벽개하여 박리하는 방법을 이용하여도 좋다.
단결정 반도체 기판(1108)으로서 단결정 실리콘 기판을 사용하고, 희불산으로 표면을 처리하고, 자연 산화막의 제거와 표면에 부착하는 먼지 등의 오염물도 제거하여 단결정 반도체 기판(1108) 표면을 청정화한다.
취화층(1110)은, 이온을 이온 도핑법(ID법이라고 함)이나 이온 주입법(II법이라고 함)에 의해서 조사하면 좋다. 취화층(1110)은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 첨가함으로써 형성된다. 할로겐 원소로서 불소 이온을 조사하는 경우에는 소스 가스로서 BF3를 사용하면 좋다. 또한, 이온 주입이란, 이온화된 가스를 질량 분리하여 반도체 기판에 조사하는 방식을 가리킨다.
예를 들어, 이온 주입법을 사용하여, 이온화한 수소 가스를 질량 분리하고, H+이온만(또는 H2 +이온만)을 선택적으로 가속하여 단결정 반도체 기판에 조사할 수 있다.
이온 도핑법은, 이온화한 가스를 질량 분리하지 않고, 플라즈마 중에서 복수종의 이온종을 만들고, 그것들을 가속하여 단결정 반도체 기판에 조사한다. 예를 들어, H+, H2 +, H3 + 이온을 포함하는 수소에서는, 조사되는 이온은, 대표적으로는 H3 + 이온이 50% 이상, 예를 들어 H3 + 이온이 80%, 다른 이온(H+, H2 + 이온)이 20%가 일반적이다. H3 + 이온의 이온종만으로서 첨가하는 것도 여기에서는 이온 도핑이라고 한다.
또한, 하나 또는 복수의 동일한 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 예를 들어, 수소 이온을 조사하는 경우에는, H+, H2 +, H3 + 이온을 포함시킴과 동시에, H3 + 이온의 비율을 높이는 것이 바람직하다. 수소 이온을 조사하는 경우에는, H+, H2 +, H3 + 이온을 포함시키는 것과 동시에, H3 + 이온의 비율을 높이면 조사 효율을 높일 수 있어, 조사 시간을 단축할 수 있다. 이와 같은 구성으로 함으로써, 박리를 용이하게 행할 수 있다.
이하, 이온 도핑법과 이온 주입법에 대해서 자세히 설명한다. 이온 도핑법에 사용하는 이온 도핑 장치(ID 장치라고도 한다)에서는, 플라즈마 공간이 넓고, 대량의 이온을 단결정 반도체 기판에 조사할 수 있다. 한편, 이온 주입법에 사용하는 이온 주입 장치(II 장치라고도 한다)는, 플라즈마로부터 추출한 이온을 질량 분석하여 특정의 이온 종만을 반도체 기판에 주입할 수 있는 특징을 갖고, 기본적으로 점 빔을 스캔시켜 처리한다.
플라즈마 발생 방법으로서는, 어느 장치나, 예를 들어, 필라멘트를 가열하여 나오는 열전자에 의해 플라즈마 상태를 만들고 있다. 그러나, 생성되는 수소 이온(H+, H2 +, H3 +)이 반도체 기판에 조사될 때의 수소 이온종의 비율은, 이온 도핑법과 이온 주입법에서 크게 다르다.
H3 +를 보다 많이 조사하는 관점에 있어서는, 이온 주입 정치보다 이온 도핑 장치를 사용하는 것이 바람직하다.
단결정 실리콘 기판에 수소 이온이나 불소 이온과 같은 할로겐 이온을 조사한 경우, 첨가된 수소 또는 불소가 실리콘 결정 격자 내의 실리콘 원자를 녹아웃(knock out)함으로써(축출함으로써) 공백 부분을 효과적으로 만들어내고, 취화층에 미소한 공동(空洞)을 만든다. 이 경우, 비교적 저온의 열 처리에 의해 취화층에 형성된 미소한 공동의 체적 변화가 일어나고, 취화층을 따라 분리함으로써 얇은 단결정 반도체 층을 형성할 수 있다. 불소 이온을 조사한 후에, 수소 이온을 조사해서 공동 내에 수소를 포함하도록 하여도 좋다. 단결정 반도체 기판으로부터 얇은 단결정 반도체 층을 분리하기 위해 형성하는 취화층에 형성된 미소한 공동의 체적 변화를 이용하여 분리하므로, 이와 같이 불소 이온이나 수소 이온의 작용을 유효하게 이용하는 것이 바람직하다.
또한, 단결정 반도체 기판과 상기 단결정 반도체 층과 접합하는 절연층과의 사이에 보호층을 형성하여도 좋다. 보호층은, 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층 중에서 선택된 한 층 또는 복수의 층으로 이루어지는 적층 구조에 의하여 형성할 수 있다. 이들 층은, 단결정 반도체 기판에 취화층이 형성되기 전에 단결정 반도체 기판 위에 형성할 수 있다. 또한, 단결정 반도체 기판에 취화층을 형성한 후에 단결정 반도체 기판 위에 형성하여도 좋다.
또한, 산화질화실리콘층이란, 질소보다도 산소를 더 많이 함유하는 층이고, 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘층이란, 산소보다도 질소를 더 많이 함유하는 층이고, RBS 및 HFS를 사용하여 측정한 경우에, 농도범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위내에 포함되는 것으로 한다.
취화층의 형성에 있어서는 이온을 고 도즈(dose) 조건으로 조사할 필요가 있고, 단결정 반도체 기판(1108)의 표면이 거칠게 되어 버리는 경우가 있다. 이 때문에, 이온이 조사되는 표면에 질화실리콘막, 질화산화실리콘막, 또는 산화실리콘막 등에 의해 이온 조사에 대한 보호층을 50nm 내지 200nm의 두께로 형성하여도 좋다.
예를 들어, 단결정 반도체 기판(1108) 위에 보호층으로서 플라즈마 CVD법에 의해 산화질화실리콘막(두께 5nm 내지 300nm, 바람직하게는 30nm 내지 150nm(예를 들어, 50nm))과 질화산화실리콘막(두께 5nm 내지 150nm, 바람직하게는 10nm 내지 100nm (예를 들어, 50nm))의 적층을 형성한다. 일례로서는, 단결정 반도체 기판(1108) 위에 산화질화실리콘막을 두께 50nm로 형성하고, 상기 산화질화실리콘막 위에 질화산화실리콘막을 두께 50nm로 형성하여 적층한다. 산화질화실리콘막 대신에, 유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 실리콘막을 사용하여도 된다.
또한, 단결정 반도체 기판(1108)을 탈지(脫脂) 세정하고, 표면의 산화막을 제거하여 열산화를 행하여도 좋다. 열산화로서는 일반적인 드라이 산화도 되지만, 산화 분위기 중에 할로겐을 첨가한 산화를 행하는 것이 바람직하다. 예를 들어, 산소에 대하여 HCl을 0.5부피% 내지 10부피%(바람직하게는, 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도로 열 처리를 한다. 적합하게는 950℃ 내지 1100℃의 온도로 열산화를 행하면 좋다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 3.5시간으로 하면 좋다. 형성되는 산화막의 두께로서는, 10nm 내지 1000nm(바람직하게는, 50nm 내지 200nm), 예를 들어 100nm의 두께로 한다.
할로겐을 포함하는 물질로서는 HCl 외에도 HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2, 디클로로에틸렌 등으로부터 선택된 일종 또는 복수종을 적용할 수 있다.
이와 같은 온도 범위에서 열 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는 특히 금속 불순물을 제거하는 효과가 있다. 즉, 염소의 작용에 의해 금속 등의 불순물이 휘발성의 염화물이 되어 기상(氣相) 중으로 이탈하여 제거된다. 그 열처리는, 단결정 반도체 기판(1108)의 표면을 화학적 기계 연마(CMP) 처리를 한 경우에 이로운 효과를 갖는다. 또한, 수소는 단결정 반도체 기판(1108)과 형성되는 절연층의 계면의 결함을 보상해서 계면의 국재 준위 밀도를 저감하는 효과를 갖고, 단결정 반도체 기판(1108)과 절연층의 계면이 불활성화되어서 전기적 특성이 안정화한다.
이 열 처리에 의해 형성된 산화막중에 할로겐을 포함시킬 수 있다. 할로겐 원소는 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함됨으로써, 그 산화막은, 금속 등의 불순물을 포획하여 단결정 반도체 기판(1108)의 오염을 방지하는 보호층으로서의 기능을 발현시킬 수 있다.
취화층(1110)을 형성할 때, 가속 전압과 전체 이온수는, 단결정 반도체 기판 위에 퇴적한 막의 두께와, 목적으로 하는 단결정 반도체 기판으로부터 분리되어 제작 기판 위에 전치되는 단결정 반도체 층의 두께와, 조사하는 이온 종에 의해 조정할 수 있다.
예를 들어, 이온 도핑법으로, 원료로서 수소 가스를 사용하고, 가속 전압을 40kV, 전체 이온수 2×1016 ions/cm2로 이온을 조사하여 취화층을 형성할 수 있다. 보호층의 두께를 두껍게 하면, 동일 조건으로 이온을 조사하여 취화층을 형성한 경우, 목적으로 하는 단결정 반도체 기판으로부터 분리하여 제작 기판 위에 전치(전재)되는 단결정 반도체 층으로서, 얇은 단결정 반도체층을 형성할 수 있다. 예를 들어, 이온종(H+, H2 +, H3 + 이온)의 비율에 따르지만, 상기 조건으로 취화층을 형성하고, 보호층으로서 단결정 반도체 기판 위에 산화질화실리콘막(두께 50nm)과 질화산화실리콘막(두께 50nm)을 보호층으로서 적층하는 경우, 제작 기판에 전치되는 단결정 반도체층의 두께는 약 120nm가 된다. 또는, 단결정 반도체 기판 위에 산화질화실리콘막(두께 100nm)과 질화산화실리콘막(두께 50nm)을 보호층으로서 적층하는 경우는, 제작 기판에 전치되는 단결정 반도체층의 두께는 약 70nm가 된다.
헬륨(He)이나 수소를 원료 가스로 하는 경우, 가속 전압을 10kV 내지 200kV의 범위에서, 도즈량을 1×1016ions/cm2 내지 6×1016 ions/cm2의 범위에서 조사하여 취화층을 형성할 수 있다. 헬륨을 원료 가스로 하면, 질량 분리를 하지 않아도 He+ 이온을 주된 이온으로서 조사할 수 있다. 또한, 수소를 원료 가스로 하면 H3 + 이온이나 H2 + 이온을 주된 이온으로서 조사할 수 있다. 이온종은, 플라즈마의 생성 방법, 압력, 원료 가스 공급량, 가속 전압에 따라서도 변화한다.
취화층 형성의 예로서는, 단결정 반도체 기판 위에 산화질화실리콘막(두께 50nm), 질화산화실리콘막(두께 50nm), 및 산화실리콘막(두께 50nm)을 보호층으로서 적층하고, 수소를 가속 전압 40kV, 도즈량 2×1016ions/cm2로 조사하여, 단결정 반도체 기판에 취화층을 형성한다. 그 후, 보호층의 최상층인 산화실리콘막 위에 접합면을 갖는 절연층으로서 산화실리콘막(두께 50nm)을 형성한다. 취화층 형성의 다른 예로서는, 단결정 반도체 기판 위에 산화실리콘막(두께 100nm), 및 질화산화실리콘막(두께 50nm)을 보호층으로서 적층하고, 수소를 가속 전압 40kV, 도즈량 2×1016ions/cm2로 조사하여 단결정 반도체 기판에 취화층을 형성한다. 그 후, 보호층의 최상층인 상기 질화산화실리콘막 위에 접합면을 갖는 절연층으로서 산화실리콘막(두께 50nm)을 형성한다. 또한, 상기 산화질화실리콘막 및 질화산화실리콘막은 플라즈마 CVD법에 의하여 형성하면 좋고, 상기 산화실리콘막은 유기 실란 가스를 사용하여 CVD법에 의하여 형성하면 좋다.
또한, 제작 기판과 단결정 반도체 기판의 사이에 절연층을 형성하여도 좋다. 절연층은 제작 기판 측, 또는 단결정 반도체 기판 측의 어느 한 측이라도 좋고, 양측 모두에 형성하여도 좋다. 접합되는 면에 형성하는 절연층은 평활면을 갖고, 친수성 표면을 형성한다. 상기 절연층으로서는, 산화실리콘막을 사용할 수 있다. 산화실리콘막으로서는, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막이 바람직하다. 그 외에, 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막을 적용할 수도 있다.
유기 실란 가스로서는, 규산에틸(TEOS: Si(OC2H5)4), 트리메틸실란(TMS: (CH3)3SiH), 테트라메틸실란(Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물이 적용된다. 또한, 원료 가스에 유기 실란을 사용하여 화학 기상 성장법에 의하여 산화실리콘층을 형성하는 경우, 산소를 부여하는 가스를 혼합시키는 것이 바람직하다. 산소를 부여하는 가스로서는, 산소, 아산화질소, 이산화질소 등을 사용할 수 있다. 또한, 아르곤, 헬륨, 질소 또는 수소 등의 불활성 가스를 혼합시켜도 좋다.
또한, 접합되는 면에 형성하는 절연층으로서, 모노실란, 디실란, 또는 트리실란 등의 실란을 원료 가스에 사용하여 화학 기상 성장법에 의해 형성되는 산화실리콘막을 적용할 수도 있다. 이 경우도, 산소를 부여하는 가스나 불활성 가스 등을 혼합시키는 것이 바람직하다. 또한, 단결정 반도체 층과 접합하는 절연층이 되는 산화실리콘막은 염소를 포함하여도 좋다. 또한, 본 명세서에 있어서, 화학 기상 성장(CVD; Chemical Vapor Deposition)법은, 플라즈마 CVD법, 열 CVD법, 광 CVD법을 범주에 포함한다.
그 외에, 접합되는 면에 형성하는 절연층으로서, 산화성 분위기하에 있어서 열 처리함으로써 형성되는 산화실리콘, 산화라디칼의 반응에 의하여 성장하는 산화실리콘, 산화성 약액에 의하여 형성되는 케미컬 옥사이드 등을 적용할 수도 있다. 절연층으로서, 실록산(Si-O-Si) 결합을 포함하는 절연층을 적용하여도 좋다. 또한, 상기 유기 실란 가스와, 산소 라디칼 또는 질소 라디칼을 반응시켜 절연층을 형성하여도 좋다.
그 이외, 접합되는 면에 형성하는 절연층으로서 산화알루미늄을 주성분으로 하는 산화막을 사용하여도 좋다. 산화알루미늄을 주성분으로 하는 산화막이란, 상기 산화막에 포함되는 성분의 합계를 100중량%로 할 때, 산화알루미늄을 10중량% 이상 포함하는 산화막을 가리킨다. 그 이외, 절연층으로서는, 산화알루미늄을 주성분으로 하고, 산화마그네슘과 산화스트론튬의 한쪽 또는 양쪽이 포함되는 막을 적용할 수 있다. 또한, 질소를 포함하는 산화알루미늄을 사용하여도 좋다.
절연층은, 스퍼터링법에 의하여 형성할 수 있다. 스퍼터링법에 사용하는 타깃으로서는, 예를 들어, 알루미늄을 포함하는 금속 또는 산화알루미늄 등의 금속 산화물을 사용할 수 있다. 또한, 타깃의 재료는, 형성하는 막에 따라 적절히 선택하면 좋다.
타깃으로서 금속을 사용하는 경우에는, 반응 가스(예를 들어, 산소)를 도입하면서 스퍼터링함으로써(반응성 스퍼터링법), 절연층을 형성한다. 금속으로서는, 알루미늄 이외에 마그네슘(Mg), 알루미늄과 마그네슘을 포함하는 합금, 알루미늄과 스트론튬(Sr)을 포함하는 합금 또는 알루미늄과 마그네슘과 스트론튬을 포함하는 합금을 사용할 수 있다. 이 경우, 스퍼터링은 직류(DC) 전원 또는 고주파(RF) 전원을 사용해서 행하면 좋다.
타깃으로서 금속 산화물을 사용하는 경우에는, 고주파(RF) 전원을 사용해서 스퍼터링함으로써(RF스퍼터링법), 절연층을 형성한다. 금속 산화물로서는, 산화알루미늄 이외에 산화마그네슘, 산화스트론튬, 알루미늄과 마그네슘을 함유하는 산화물, 알루미늄과 스트론튬을 함유하는 산화물 또는 알루미늄과 마그네슘과 스트론튬을 함유하는 산화물을 사용할 수 있다.
그 이외에도, 바이어스 스퍼터링법을 사용하여, 절연층을 형성하여도 좋다. 바이어스 스퍼터링법을 사용하는 경우에, 막의 퇴적과 표면의 평탄화를 행할 수 있다.
알루미늄을 주성분으로 하는 산화막은 제작 기판에 포함되는 가동 이온이나 수분 등의 불순물이 후에 제작 기판 위에 형성되는 단결정 반도체 층에 확산하는 것을 방지할 수 있다.
절연층에 있어서, 접합되는 면은, 산술 평균 거칠기 Ra가 0.8nm 미만, 제곱 평균 평방근 거칠기 Rms가 0.9nm 미만인 것이 바람직하고, Ra가 0.4nm 이하, Rms가 0.5nm 이하인 것이 보다 바람직하고, 또한 Ra가 0.3nm 이하, Rms가 0.4nm 이하인 것이 보다 바람직하다. 예를 들어, Ra가 0.27nm, Rms가 0.34nm이다. 본 명세서에 있어서, Ra는 산술 평균 거칠기이고, Rms는 제곱 평균 평방근 거칠기이고, 측정 범위는 2㎛2, 또는 10㎛2이다.
제작 기판과 단결정 반도체 기판을 접합할 때, 접합되는 면의 한쪽 또는 양쪽 모두에 바람직하게는 유기 실란을 원재료로 하여 성막한 산화실리콘막으로 된 절연층을 형성하면 강고한 접합을 형성할 수 있다.
본 실시형태에서는, 도 14b에서 도시하는 바와 같이, 제작 기판과 접합되는 면에 절연층(1104)으로서 산화실리콘막을 형성한다. 산화실리콘막으로서는, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막이 바람직하다. 또한, 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘막을 적용할 수도 있다. 화학 기상 성장법에 의한 성막에서는, 단결정 반도체 기판에 형성한 취화층(1110)으로부터 탈 가스가 일어나지 않는 온도로서, 예를 들어, 350℃ 이하(구체적인 예로서는 300℃)의 성막 온도가 적용된다. 또한, 단결정 반도체 기판으로부터 다결정 반도체 층을 박리하는 열 처리는 성막 온도보다도 높은 열 처리 온도가 적용된다.
본 실시형태에서는, 제작 기판 위에 반도체 소자 층을 형성한 후, 반도체 소자 층을 제작 기판으로부터 박리하기 위해서, 제작 기판과 반도체 소자 층의 사이에 박리층을 형성한다. 따라서, 단결정 반도체 기판으로부터 분리하여 접합되는 단결정 반도체 층은, 제작 기판 위에 형성된 박리층(및 무기 절연막) 위에 형성된다. 박리층 표면에 요철을 가지면, 단결정 반도체 기판과 제작 기판의 접합 공정에 있어서, 접합면의 접촉 면적이 작게 되고, 충분한 접합 강도를 확보하기 어렵다. 따라서, 박리층을 평탄화하는 공정이 필요하다.
박리층은 제작 기판과 단결정 반도체 층의 사이에 형성하면 좋고, 제작 기판 측에 형성하여도 좋고, 단결정 반도체 기판 측에 형성하여도 좋다. 제작 기판측 또는 단결정 반도체 기판측에 형성된 박리층에 평탄화 처리를 행한다.
절연층도 제작 기판측 또는 단결정 반도체 기판측에 형성하여도 좋고, 및/또는 박리층 측에 형성하여도 좋다. 또한, 제작 기판 또는 단결정 반도체 기판과 박리층을 직접 접합할 수 있는 경우에는, 절연층을 형성하지 않아도 좋다.
본 실시형태에서는, 제작 기판(1101) 측에 박리층(1125)을 형성하고, 박리층(1125) 위에 블록킹층(1109)을 형성하는 예를 나타낸다.
평탄화 처리로서는, 연마 처리나 에칭 처리를 행하면 좋다. 물론, 연마 처리 및 에칭 처리를 양쪽 모두 행하여도 좋다. 연마 처리로서는, 화학적 기계 연마(CMP)법이나, 액체 젯(jet) 연마법을 사용할 수 있다. 에칭 처리로서는, 웨트 에칭, 드라이 에칭, 또는 그 양쪽 모두를 적절히 사용할 수 있다.
또한, 플라즈마 처리에 의하여 평탄화 처리를 행하여도 좋다. 예를 들어, 역 스퍼터링법을 사용할 수 있다. 역스퍼터링법으로 평탄화 처리를 행하면, 절연층의 형성으로부터 평탄화까지 동일 장치내에서 행할 수 있으므로, 스루풋이 향상되어, 바람직하다.
역 스퍼터링법은, 예를 들어, 고진공의 챔버에 불활성 가스, 예를 들어, Ar 가스를 도입하고, 피처리면에 대해서 전계를 가함으로써, 플라즈마 상태가 발생된다. 플라즈마 중에는, 전자의 Ar의 양 이온이 존재하고, 음극 방향으로 Ar의 양 이온이 가속된다. 가속된 Ar의 양 이온은 피처리면을 스퍼터링한다. 이 때, 상기 피처리면의 볼록부로부터 우선적으로 스퍼터링된다. 피처리면으로부터 스퍼터링하는 입자는, 피처리면의 다른 장소에 부착된다. 이 때, 피처리면으로부터 스퍼터링하는 입자는, 상기 피처리면의 오목부에 우선적으로 부착한다. 이와 같이, 그 볼록부를 부분적으로 제거하고 상기 오목부를 매립함으로써, 피처리면의 평탄성이 향상한다.
본 실시형태에서는, 박리층을 스퍼터링법으로 형성하고, 역 스퍼터링법에 의하여 평탄화 처리를 행한다.
재작 기판에는, 박리층과 그 제작 기판의 사이에 불순물 원소의 확산을 방지하는 질화실리콘막 또는 질화산화실리콘막을 블록킹층(배리어층이라고도 한다)으로서 형성하여도 좋다. 또한, 응력을 완화하는 기능을 갖는 절연막으로서 산화질화실리콘막을 조합하여도 좋다.
도 14c는 제작 기판(1101) 위에 형성된 블록킹층(1109)과 단결정 반도체 기판(1108)의 절연층(1104)이 형성된 면을 밀접시키고, 이 양자를 접합시키는 형태를 나타낸다. 블록킹층(1109)의 표면은 평탄화된 박리층(1125) 위에 형성되기 때문에, 표면은 높은 평탄성을 갖는다. 접합되는 면은 충분히 청정화한다. 제작 기판(1101) 위에 형성된 블록킹층(1109)과 단결정 반도체 기판(1108)의 절연층(1104)이 형성된 면은, 메가소닉(megasonic) 세정 등에 의해 청정화하면 좋다. 또한, 메가소닉 세정 후에 오존수로 세정하여, 유기물의 제거와 표면의 친수성을 향상시켜도 좋다.
제작 기판(1101) 위의 블록킹층(1109)과 절연층(1104)을 대향시켜, 일 개소를 외부로부터 가압하면, 국소적으로 접합면끼리의 거리가 줄어드는 것에 의한 반 데르 발스력(van der Waals force)의 세기나 수소 결합의 기여에 의해 블록킹층(1109)과 절연층(1104)은 서로 끌어당긴다. 또한, 인접한 영역에서도 대향하는 제작 기판(1101) 위의 블록킹층(1109)과 절연층(1104)과의 사이의 거리가 줄어들기 때문에, 반 데르 발스력이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어진다. 이에 따라서, 접합이 진행하여 접합면 전역으로 접합이 확대된다.
블록킹층(1109)과 절연층(1104)에 가압할 때에, 기판의 네 모서리의 1개소를 100kPa 내지 5000kPa의 압력으로 가압하면, 접합면끼리가 가까워지고, 반 데르 발스력으로부터 수소 결합으로 이행할 수 있다. 기판 내에 있어서, 1개소의 접합면이 근접하면, 인접하는 접합면도 근접하여 수소 결합으로 이행하므로, 접합면의 모든 영역이 수소 결합으로 이행할 수 있다.
양호한 접합을 형성하기 위해서, 표면을 활성화하여도 좋다. 예를 들어, 접합되는 면에 원자 빔 혹은 이온 빔을 조사한다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성원자 빔이나 불활성 가스 이온 빔을 사용할 수 있다. 그 이외에, 플라즈마 조사 혹은 라디칼 처리를 행한다. 이러한 표면 처리에 의하여 200℃ 내지 400℃의 온도라도 이종(異種) 재료간의 접합을 형성하는 것이 용이하게 된다.
또한, 제작 기판과 절연층의 접합 계면의 접합 강도를 향상시키기 위하여, 가열 처리를 행하는 것이 바람직하다. 예를 들어, 오븐이나 노(爐, furnace) 등으로 70℃ 내지 350℃(예를 들어, 200℃로 2시간)의 온도 조건으로 열 처리를 행한다.
도 14d에 있어서, 제작 기판(1101)과 단결정 반도체 기판(1108)을 부착시킨 후, 가열 처리를 행하여 취화층(1110)을 벽개면으로 하여 단결정 반도체 기판(1108)을 제작 기판(1101)으로부터 박리한다. 예를 들어, 400℃ 내지 700℃의 열 처리를 행함으로써, 취화층(1110)에 형성된 미소한 공동의 체적 변화가 일어나, 취화층(1110)을 따라 벽개하는 것이 가능하게 된다. 절연층(1104)은 블록킹층(1109)을 통하여 제작 기판(1101)과 접합하고 있으므로, 제작 기판(1101) 위에는 단결정 반도체 기판(1108)과 같은 결정성의 단결정 반도체 층(1102)이 잔존한다.
400℃ 내지 700℃의 온도 영역에서의 열 처리는, 상술한 접합 강도를 향상시키기 위한 열 처리와 같은 장치에서 연속하여 행하여도 좋고, 별도의 장치에서 행하여도 좋다. 예를 들어, 노에서 200℃ 2시간 열 처리한 후에, 600℃ 근방까지 승온하여 2시간 유지하고, 400℃에서 실온까지의 온도 영역으로 강온한 후 노로부터 추출한다. 또한, 열 처리는 실온으로부터 승온하여도 좋다. 또한, 노(furnace)에서 200℃로 2시간 열 처리한 후에, 순간 열 어닐링(RTA) 장치에 의하여 600℃ 내지 700℃의 온도 영역에서, 1분간 내지 30분간(예를 들어, 600℃로 7분간, 650℃로 7분간) 열 처리를 행하여도 좋다.
400℃∼700℃의 온도 영역에서의 열 처리에 의해, 절연층과 제작 기판과의 접합은 수소 결합으로부터 공유 결합으로 이행하고, 취약화 층에 첨가된 원소가 석출하여 압력이 상승하고, 단결정 반도체 기판으로부터 단결정 반도체 층을 박리할 수 있다. 열 처리를 행한 후에는 제작 기판과 단결정 반도체 기판은, 한쪽이 다른 한쪽에 형성되고, 큰 힘을 가하지 않고 제작 기판과 단결정 반도체 기판을 떼어 놓을 수 있다. 예를 들어, 다른쪽 기판 위에 위치된 일 기판을 진공 척(chuck)으로 들어 올림으로써, 그 기판을 간단하게 떼어 놓을 수 있다. 이때, 하측의 기판의 진공 척이나 메카니컬 척으로 고정해 두면, 수평 방향으로 어긋나지 않게 제작 기판 및 단결정 반도체 기판의 양 기판을 떼어 놓을 수 있다.
또한, 도 14a 내지 도 14d, 및 도 15a 내지 도 15c는, 단결정 반도체 기판(1108)이 제작 기판(1101)보다 작은 예를 나타내지만, 본 발명은 그것에 한정되지 않고, 단결정 반도체 기판(1108)과 제작 기판(1101)이 같은 사이즈이어도 좋고, 단결정 반도체 기판(1108)이 제작 기판(1101)보다 커도 좋다.
도 15a 내지 도 15c는 제작 기판측에 절연층을 형성하고 단결정 반도체 층을 형성하는 공정을 도시한다. 도 15a는 보호층(1121)으로서 산화실리콘막이 형성된 단결정 반도체 기판(1108)에 전계에 의해 가속된 이온을 소정의 깊이로 조사하여, 취화층(1110)을 형성하는 공정을 도시한다. 이온의 조사는 도 14a의 경우와 마찬가지다. 단결정 반도체 기판(1108)의 표면에 보호층(1121)을 형성함으로써, 이온 조사에 의하여 표면이 대미지를 받고, 평탄성을 손상하는 것을 방지할 수 있다. 또한, 보호층(1121)에 의하여 단결정 반도체 기판(1108)으로부터 형성되는 단결정 반도체 층(1102)에 대한 불순물의 확산 방지 효과를 발현한다.
도 15b는 블록킹층(1109) 및 절연층(1104)이 형성된 제작 기판(1101)과 단결정 반도체 기판(1108)의 보호층(1121)이 형성된 면을 밀착시켜 접합을 형성하는 공정을 도시한다. 제작 기판(1101) 위의 절연층(1104)과 단결정 반도체 기판(1108) 위의 보호층(1121)을 밀착시킴으로써 접합이 형성된다.
그 후, 도 15c에서 도시하는 바와 같이, 단결정 반도체 기판(1108)을 박리한다. 단결정 반도체 층을 박리하는 열 처리는 도 14d의 경우와 마찬가지로 하여 행한다. 이와 같이, 도 15c에서 도시하는 절연층을 통하여 단결정 반도체 층을 갖는 SOI 구조의 반도체 기판을 얻을 수 있다.
또한, 단결정 반도체 기판으로부터 분리하여, 제작 기판에 전치된 단결정 반도체 층은, 분리공정 및 이온 조사 공정에 의해서, 결정 결함이 생기고, 또한, 그 표면은 평탄성이 손상되고, 요철이 형성되어 버리는 경우가 있다. 단결정 반도체 층을 사용하여 반도체 소자로서 트랜지스터를 제작하는 경우, 이와 같은 요철이 있는 단결정 반도체 층의 상면에 얇고 절연 내압성이 높은 게이트 절연층을 형성하는 것은 어렵다. 또한, 단결정 반도체 층에 결정 결함이 있으면, 게이트 절연층과의 국재 계면 준위 밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 영향을 준다.
따라서, 단결정 반도체 층에 레이저 빔과 같은 전자파를 조사하여, 결정 결함을 저감시키는 것이 바람직하다. 전자파를 조사함으로써, 단결정 반도체 층의 적어도 일부의 영역을 용융시켜, 단결정 반도체 층 중의 결정 결함을 저감시킬 수 있다. 또한, 전자파의 조사 전에 단결정 반도체 층 표면에 형성된 산화막(자연 산화막, 또는 케미칼 산화막)을 희불산으로 제거하면 좋다.
전자파는 단결정 반도체 층에 높은 에너지를 공급할 수 있으면 사용하여도 되고, 적합하게는 레이저 빔을 사용할 수 있다.
또한, 에너지의 공급은 고 에너지를 갖는 입자를 조사 등에 의하여 단결정 반도체 층에 충돌시켜서 생긴 주로 열 전도에 의하여 행할 수 있다. 고 에너지를 갖는 입자를 제공하는 열원(熱源)으로서는, 플라즈마를 사용할 수 있고, 상압 플라즈마, 고압 플라즈마, 또는 열 플라즈마 젯, 가스 버너 등의 불꽃(炎)을 사용할 수 있다. 또한, 전자 빔 등을 사용할 수 있다.
전자파의 파장은, 단결정 반도체 층에 흡수되는 파장으로 한다. 그 파장은, 전자파의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 전자파의 파장은 190nm 내지 600nm를 사용할 수 있다. 또한, 전자파의 에너지는, 전자파의 파장, 전자파의 표피 깊이, 조사하는 단결정 반도체 층의 두께 등을 고려하여 결정할 수 있다.
레이저 빔을 발진하는 레이저는 연속 발진 레이저, 의사 연속 발진 레이저 또는 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위해서 펄스 발진 레이저를 사용하는 것이 바람직하다. 예를 들어, KrF 레이저 등의 엑시머 레이저, Ar 레이저나 Kr 레이저 등의 기체 레이저를 사용할 수 있다. 그 외에, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti: 사파이어 레이저, Y2O3 레이저, 등이 있다. 또한, 엑시머 레이저는 펄스 발진 레이저이고, YAG 레이저 등의 일부의 고체 레이저는, 연속 발진 레이저, 의사 연속 발진 레이저 및 펄스 발진 레이저로서 사용될 수 있다. 또한, 고체 레이저에 있어서는, 기본파의 제 2 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다. 또한, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저도 사용할 수 있다.
또한, 전자파의 에너지를 단결정 반도체 층에 조사할 수 있으면, 램프 광을 사용하여도 좋다. 예를 들어, 자외선 램프, 블랙 라이트, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프로부터 사출된 광을 사용하여도 좋다. 상기 램프 광을 사용한 플래시 어닐링을 사용하여도 좋다. 할로겐 램프나 크세논 램프 등을 바람직하게 사용하여 행하는 플래시 어닐링은 처리시간이 매우 짧기 때문에, 제작 기판의 온도의 상승을 억제할 수 있다.
전자파의 형상이나 전자파의 진로를 조정하기 위해서, 셔터, 미러 또는 하프 미러 등의 반사체, 실린드리칼 렌즈나 볼록 렌즈 등에 의해서 구성되는 광학계가 설치되어도 좋다.
또한, 전자파의 조사 방법은, 선택적으로 전자파를 방출하여도 좋거나, 광(전자파)을 X-Y 방향으로 주사하여 광(전자파)을 방출할 수 있다. 이 경우, 광학계에 폴리곤 미러나 갈바노 미러를 사용하는 것이 바람직하다.
전자파의 조사는, 대기 분위기와 같은 산소를 포함하는 분위기, 또는 질소 분위기와 같은 불활성 분위기에서 행할 수 있다. 불활성 분위기 중에서 전자파를 조사하기 위해서는, 기밀성이 있는 챔버 내에서 전자파를 조사함으로써, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우에는, 전자파의 피조사면에 질소 가스 등 불활성 가스를 분무함으로써, 질소 분위기를 형성할 수 있다.
또한, 전자파 조사 등의 고 에너지가 공급되어, 결정 결함이 저감된 단결정 반도체 층 표면에 연마 처리를 행하여도 좋다. 연마 처리에 의해 단결정 반도체 층 표면의 평탄성을 높일 수 있다.
연마 처리로서는, 화학적 기계 연마(CMP)법이나 액체 젯 연마법을 사용할 수 있다. 또한, 연마 처리 전에 단결정 반도체 층 표면을 세정하여, 청정화한다. 세정은 메가소닉 세정이나 2유체 젯 세정 등을 사용하면 좋고, 세정에 의해 단결정 반도체층 표면의 먼지 등을 제거한다. 또한, 희불산을 사용하여 단결정 반도체 층 표면 위의 자연 산화막 등을 제거하여 단결정 반도체 층을 노출시키는 것이 바람직하다.
또한, 전자파를 조사하기 전에도 단결정 반도체 층 표면에 연마 처리(또는 에칭 처리)를 행하여도 좋다.
또한, 단결정 반도체층이 분리된 단결정 반도체 기판을 재이용하는 공정(반도체 기판 재생 처리)을 행하면, 저비용화를 도모할 수 있다.
또한, 단결정 반도체 기판으로부터 단결정 반도체 층을 전재할 때, 단결정 반도체 기판을 선택적으로 에칭하고, 형상이 가공된 복수의 단결정 반도체 층을 제작 기판에 전재한다. 제작 기판 위에는, 복수의 섬 형상의 단결정 반도체 층을 형성할 수 있다. 단결정 반도체 기판으로부터 미리 형상을 가공한 단결정 반도체 층을 전재하기 때문에, 단결정 반도체 기판의 크기와 형상에 제한을 받지 않는다. 따라서, 대형의 제작 기판에의 단결정 반도체 층의 전재를 보다 효율 좋게 행할 수 있다.
또한, 제작 기판에 접합된 단결정 반도체 층에 대하여, 에칭을 하여, 단결정 반도체 층의 형상을 가공하고, 수정하고, 정밀히 제어하여도 좋다. 이것에 의해, 반도체 소자의 단결정 반도체 층의 형상으로 가공할 수 있고, 또한, 레지스트 마스크 형성시의 노광의 유입 등에 의한 패턴 어긋남이나, 전재시의 접합 공정에 의한 위치 어긋남 등에 의한 단결정 반도체 층의 형성 위치의 오차나 형상 불량을 수정할 수 있다.
또한, 단결정 반도체 기판으로부터 단결정 반도체 층을 분리하고나서 제작 기판에 접합하여도 좋다. 벽개에 의하여 노출되는 단결정 반도체 층의 표면을 제작 기판에 대향하여도 좋고 상기 벽개에 의하여 노출되는 단결정 반도체 층의 표면이 상기 제작 기판에 접합되어도 좋거나, 게이트 절연막과 접하여 있도록 상기 제작 기판에 접합되어도 좋다.
본 실시형태에 있어서, 단결정 반도체 기판(1108)으로서 단결정 실리콘 기판을 적용한 경우는, 단결정 반도체 층(1102)으로서 단결정 실리콘 층을 얻을 수 있다. 또한, 본 실시형태의 반도체 장치의 제조 방법은, 프로세스 온도를 700℃ 이하로 할 수 있기 때문에, 제작 기판(1101)으로서 유리 기판을 적용할 수 있다. 즉, 종래의 박막 트랜지스터와 마찬가지로 유리 기판 위에 트랜지스터를 형성할 수 있고, 또 단결정 실리콘 층을 반도체 층에 적용할 수 있다. 이것에 의해, 고속 동작이 가능하고, 서브 임계값이 낮고, 전계 효과 이동도가 높고, 저소비 전압으로 구동 가능한 고성능, 고신뢰성의 트랜지스터를 유리 기판 등의 제작 기판 위에 제작할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 10 중 어느 하나와 적절히 조합할 수 있다.
(실시형태 12)
본 실시형태에서는, 보다 높은 신뢰성을 갖는 반도체 장치의 예에 대하여 설명한다. 상세하게는, 반도체 장치의 예들로서, 마이크로프로세서 및 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 예들에 대하여 설명한다.
도 12는 반도체 장치의 일례로서, 마이크로프로세서(500)의 구조를 도시한다. 이 마이크로프로세서(500)는, 상기 실시형태에 관계되는 반도체 장치에 의해 제조되는 것이다. 이 마이크로프로세서(500)는, 산술논리장치(Arithmetic logic unit, ALU라고도 한다)(501), ALU 제어부(ALU Controller)(502), 명령 해석부(Instruction Decoder)(503), 인터럽트 제어부(Interrupt Controller)(504), 타이밍 제어부(Timing Controller)(505), 레지스터(Register)(506), 레지스터 제어부(Register Controller)(507), 버스 인터페이스(Bus I/F)(508), 판독 전용 메모리(ROM)(509), 및 메모리 인터페이스(ROM I/F)(510)를 갖는다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은, 명령 해석부(503)에 입력되고, 디코드된다. 그 후, 그 명령은, ALU 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507) 및 타이밍 제어부(505)에 입력된다. ALU 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507) 및 타이밍 제어부(505)는 디코드된 명령에 의거하여 각종 제어를 행한다. 구체적으로는, ALU 제어부(502)는, 산술논리장치(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는 마이크로프로세서(500)의 프로그램 실행 중에 외부의 입/출력 장치나 주변 회로로부터의 인터럽트 요구를 그의 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(507)는 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라 레지스터(506)로부터/에 데이터의 판독/기록을 행한다. 타이밍 제어부(505)는 산술논리장치(501), ALU 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는, 기준 클록신호(CLK1)를 바탕으로, 내부 클록신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또한, 도 12에 도시하는 마이크로 프로세서(500)는, 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제로는 그 용도에 따라서 다종다양한 구성을 구비할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 대하여 도 13을 참조하여 설명한다. 도 13은 무선 통신에 의해 외부 장치에/장치로부터 신호의 송수신을 행하는 컴퓨터(이하, RFCPU라고 한다)의 일례를 도시한다. RFCPU(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 갖는다. 아날로그 회로부(512)는, 공진 용량을 갖는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519) 및 변조 회로(520)를 갖는다. 디지털 회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 유닛(525), 랜덤 액세스 메모리(526) 및 판독 전용 메모리(527)를 갖는다.
이와 같은 구성의 RFCPU(511)의 동작은 대략 이하와 같다. 안테나(528)가 수신한 신호는 공진 회로(514)에 의하여 유도 기전력이 생긴다. 유도 기전력은 정류 회로(515)를 거쳐 용량부(529)에 축적된다. 이 용량부(529)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는 RFCPU(511)와 같은 기판에 형성될 필요는 없고, 다른 부품으로서 RFCPU(511)를 부분적으로 구성하는 절연 표면을 갖는 기판에 장착되면 좋다.
리셋 회로(517)는, 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연(遲延)되어 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는, 정전압 회로(516)에 의해 생성되는 제어 신호에 따라 클록 신호의 주파수와 듀티비를 변경한다. 로우 패스 필터를 갖는 복조 회로(519)는, 예를 들어 진폭 변조(ＡＳＫ)방식의 수신 신호의 진폭의 변동을 2치화한다. 변조 회로(520)는 송신되는 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신한다. 변조 회로(520)는, 공진 회로(514)의 공진점을 변화시킴으로써, 통신 신호의 진폭을 변화시킨다. 클록 컨트롤러(523)는 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분할된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙 처리 유닛(525)에 대한 연산 명령 등이 포함된다. 중앙 처리 유닛(525)은 CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526) 및 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는, 중앙 처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522) 중 어느 하나에 대한 액세스 신호를 생성하는 기능을 갖는다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(Operating System)를 기억시켜 두고, 기동과 함께 프로그램을 판독 실행하는 방식을 채용할 수 있다. 또한, 연산 전용 회로를 구성하여, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산 회로에서 일부를 처리하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다.
본 실시형태에 있어서의 마이크로프로세서에 있어서도, 반도체 집적화 회로를 협지하는 한 쌍의 내충격층, 및 반도체 집적 회로 아래에 적층된 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 강도를 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 13)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 사용형태의 일례에 대해서 설명한다. 구체적으로는, 비접촉으로 데이터의 입/출력이 가능한 반도체 장치의 적용예에 관해서 도면을 사용하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는, 이용의 형태에 따라 RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그, 또는 무선 칩이라고도 불린다.
본 실시형태에서 개시하는 반도체 장치의 상면 구조의 일례에 관해서, 도 10을 참조하여 설명한다. 도 10에 도시하는 반도체 장치(2180)는, 메모리부와 논리부를 구성하는 복수의 트랜지스터 등의 복수의 소자로 구성된 박막 집적 회로(2131)와, 안테나로서 기능하는 도전층(2132)을 포함한다. 안테나로서 기능하는 도전층(2132)은, 박막 집적 회로(2131)에 전기적으로 접속된다. 박막 집적 회로(2131)에는, 상기 실시형태 2에서 나타낸 트랜지스터를 적용할 수 있다. 안테나로서 기능하는 도전층은, 박막 집적 회로의 상방에 형성하여도 좋고, 하방에 형성하여도 좋다. 안테나로서 기능하는 도전층을 내충격층보다 외측에 형성하여도 좋다. 또한, 안테나로서 기능하는 도전층(2132)을 기판(2133)을 사용하여 형성한 후, 상기 기판(2133) 및 박막 집적 회로(2131)를 도전층(2132)이 사이에 위치하도록 접합하여 형성할 수 있다. 박막 집적 회로(2131)의 접속 단자와 안테나로서 기능하는 도전층이 접착성을 갖는 수지 중에 포함되는 도전성 입자를 통하여 전기적으로 접속하는 구성이라도 좋다. 또는, 박막 집적 회로에 전기적으로 접속된 안테나와, 질문기의 사이에 있어서, 비접촉으로 전파의 주파수를 변환할 수 있는 부스터 안테나를 형성한 반도체 장치에 본 발명의 실시형태를 적용할 수도 있다.
본 발명의 실시형태에 따른 반도체 장치는, 반도체 소자로서 전계 효과 트랜지스터는 물론, 반도체 층을 사용하는 기억 소자 등도 이용할 수 있어서, 다용도에 걸쳐 요구되는 기능을 총족시키는 반도체 장치를 제작하여 제공할 수 있다.
또한, 본 실시형태에서는, 안테나로서 기능하는 도전층(2132)을 코일 형상으로 형성하고, 전자 유도 방식 혹은 전자 결합 방식을 이용하는 예를 제시하지만, 본 발명의 반도체 장치는 이것에 한정되지 않고 마이크로파 방식을 이용할 수도 있다. 마이크로파 방식의 경우는, 전자파의 파장에 따라, 안테나로서 기능하는 도전층(2132)의 형상을 적절히 결정하면 좋다.
예를 들어, 반도체 장치에서의 신호의 전송 방식으로서, 마이크로파 방식(예를 들어, UHF 대역(860MHz 대역 내지 960MHz 대역), 2.45GHz 대역 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절하게 설정하면 좋다. 예를 들어, 안테나로서 기능하는 도전층을 선형(예를 들어, 다이폴 안테나), 또는 평탄한 형상(예를 들어, 패치 안테나 또는 리본 형상) 등으로 형성될 수 있다. 또한, 안테나로서 기능하는 도전층(2132)의 형상은 직선 형상에 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상이나 지그재그 형상 혹은 이들을 조합한 형상으로 형성하여도 좋다.
안테나로서 기능하는 도전층은, CVD법, 스퍼터링법, 스크린 인쇄나 그라비어 인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료에 의해서 형성한다. 도전성 재료는 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 등의 금속 원소, 또는 상기 금속 원소를 포함하는 합금 재료 또는 화합물 재료로, 단층 구조 또는 적층 구조로 형성한다.
예를 들어, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전층(2132)을 형성하는 경우에는 입자 직경이 수nm에서 수십㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전성 입자로서, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo), 및 티타늄(Ti) 등의 어느 하나 이상의 금속 입자나 은 할라이드의 미립자 또는 분산성 나노입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지에서 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전층의 형성시에는, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들어, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들어, 입경 1nm 이상 100nm 이하의 미립자)를 사용하는 경우, 150℃ 내지 300℃의 온도 범위에서 소성함으로써 경화시켜 도전층을 형성할 수 있다. 또한, 땜납이나 납 프리(free) 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은 저비용이라는 이점을 가진다.
본 발명의 실시형태를 적용한 반도체 장치는, 반도체 집적화 회로를 협지하는 한 쌍의 내충격층, 및 반도체 집적 회로에 적층하여 형성되는 충격 확산층에 의하여 박형화 및 소형화를 달성하면서 강도를 갖는 신뢰성이 높은 반도체 장치로 할 수 있다. 따라서, 본 발명의 실시형태를 적용한 반도체 장치는, 본 실시형태에서 나타낸 비접촉으로 데이터의 입출력이 가능하고, 또 소형의 반도체 장치로서 사용하는 경우에 유효하다.
(실시형태 14)
본 실시형태에서는, 상술한 본 발명의 실시형태를 사용하여 형성된 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 적용예에 관하여 도면을 참조하여 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는 이용의 형태에 따라서는, RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
반도체 장치(800)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 고주파 회로(810), 전원 회로(820), 리셋 회로(830), 클록 발생회로(840), 데이터 복조회로(850), 데이터 변조회로(860), 다른 회로를 제어하는 제어 회로(870), 기억 회로(880) 및 안테나(890)를 갖는다(도 11a 참조). 고주파 회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조 회로(860)로부터 수신한 신호를 안테나(890)로부터 출력하는 회로다. 전원 회로(820)는 수신 신호로부터 전원전위를 생성하는 회로다. 리셋 회로(830)는 리셋 신호를 생성하는 회로다. 클록 발생 회로(840)는 안테나(890)로부터 입력된 수신 신호를 기초로 각종 클록 신호를 생성하는 회로다. 데이터 복조 회로(850)는 수신 신호를 복조해서 제어 회로(870)에 출력하는 회로다. 데이터 변조 회로(860)는 제어 회로(870)로부터 수신한 신호를 변조하는 회로다. 또한, 제어 회로(870)로서는, 예를 들어 코드 추출회로(910), 코드 판정회로(920), CRC 판정회로(930) 및 출력 유닛 회로(940)가 형성된다. 또한, 코드 추출회로(910)는 제어 회로(870)에 송신되고 있는 명령에 포함되는 복수의 코드를 각각 추출하는 회로다. 코드 판정회로(920)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교해서 명령의 내용을 판정하는 회로다. CRC 판정 회로(930)는 판정된 코드에 의거해서 송신 에러 등의 유무를 검출하는 회로이다.
다음에, 상술한 반도체 장치의 동작의 일례에 대해서 설명한다. 우선, 안테나(890)에 의해 무선 신호가 수신된다. 그 무선 신호는 고주파 회로(810)를 통하여 전원 회로(820)로 송신되고, 고전원 전위(이하, VDD라고 한다)가 생성된다. VDD는 반도체 장치(800)가 갖는 각 회로에 공급된다. 고주파 회로(810)를 통하여 데이터 복조회로(850)에 송신된 신호는 복조된다(이하, 이 신호를 복조 신호라고 한다). 또한, 고주파 회로(810)를 통하여 리셋 회로(830) 및 클록 발생 회로(840)를 통한 신호 및 복조 신호는 제어 회로(870)에 송신된다. 제어 회로(870)에 송신된 신호는, 코드 추출 회로(910), 코드 판정 회로(920) 및 CRC 판정 회로(930) 등에 의해 해석된다. 그리고, 해석된 신호에 따라, 기억 회로(880)내에 기억되어 있는 반도체 장치의 정보가 출력된다. 출력된 반도체 장치(800)의 정보는 출력 유닛 회로(940)를 통과하여 부호화된다. 또한, 부호화된 반도체 장치(800)의 정보는 데이터 변조 회로(860)를 통하여 안테나(890)에 의해 무선 신호로 변환하여 송신된다. 또한, 반도체 장치(800)를 구성하는 다수의 회로에서는, 저전원 전위(이하, VSS)는 공통이고, VSS는 GND로 할 수 있다.
이와 같이, 통신 장치로부터 반도체 장치(800)에 신호를 송신하고, 상기 반도체 장치(800)로부터 송신된 신호를 통신 장치에서 수신함으로써, 반도체 장치의 데이터를 판독할 수 있다.
또한, 반도체 장치(800)는, 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입으로 하여도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의해 각 회로에 전원 전압을 공급하는 타입으로 하여도 좋다.
다음에, 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 사용예의 일례에 대하여 설명한다. 표시부(3210)를 포함하는 휴대 단말의 측면에는, 통신 장치(3200)가 형성되고, 물품(3220)의 측면에는 반도체 장치(3230)가 형성된다(도 11b). 물품(3220)이 포함하는 반도체 장치(3230)에 통신 장치(3200)를 접근시키면, 표시부(3210)에 물품의 원재료나 원산지, 생산 공정마다의 검사결과나 유통과정의 이력 등, 및 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트 컨베이어로 반송할 때에, 통신 장치(3240)와, 상품(3260)에 형성된 반도체 장치(3250)를 사용하여 상기 상품(3260)을 검품할 수 있다(도 11c 참조). 이와 같이, 시스템에 반도체 장치를 활용함으로써, 정보의 취득을 간단하게 실시할 수가 있어 고기능화와 고부가 가치화를 실현한다.
이와 같이, 본 발명의 실시형태에 따른 반도체 장치의 적용 범위는 매우 넓고, 넓은 분야의 전자 기기에 사용할 수 있다.
(실시형태 15)
본 발명의 실시형태에 의해 프로세서 회로를 갖는 칩(이하, 프로세서 칩, 무선 칩, 무선 프로세서, 무선메모리, 무선 태그, 또는 RFID 태그라고도 부른다)으로서 기능하는 반도체 장치를 형성할 수 있다. 본 발명의 반도체 장치는 광범위하게 적용될 수 있고, 비접촉으로 대상물의 이력 등의 정보를 명확하게 하여 생산·관리 등에 유용한 상품이라면 어떠한 것에도 적용될 수 있다. 예를 들어, 지폐, 동전, 유가 증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록매체, 신변품, 탈것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류, 및 전자 기기 등에 설치하여 사용할 수 있다. 이러한 예에 관해서 도 9a 내지 도 9g를 사용하여 설명한다.
지폐 및 경화란, 시장에 유통하는 금전으로, 특정한 지역에서 화폐와 동일하게 통용하는 것(금권), 기념 코인 등을 포함한다. 유가 증권류란, 수표, 증권, 약속 어음 등을 가리키고, 프로세서 회로를 갖는 칩(190)을 설치할 수 있다(도 9a 참조). 증서류란, 운전면허증, 주민표 등을 가리키며, 프로세서 회로를 갖는 칩(191)을 설치할 수 있다(도 9b 참조). 신변 물건이란, 가방, 안경 등을 가리키고, 프로세서 회로를 갖는 칩(197)을 설치할 수 있다(도 9c 참조). 무기명 채권류란, 우표, 쌀 쿠폰, 각종 상품권 등을 가리킨다. 포장용 용기류란 도시락 등의 포장지, 페트병 등을 가리키고, 프로세서 회로를 갖는 칩(193)을 설치할 수 있다(도 9d 참조). 서적류란 서적, 책 등을 가리키며, 프로세서 회로를 갖는 칩(194)을 설치할 수 있다(도 9e 참조). 기록 매체란, DVD 소프트, 비디오테이프 등을 가리키고, 프로세서 회로를 갖는 칩(195)을 설치할 수 있다(도 9f 참조). 탈것류란, 자전거 등의 차량, 선박 등을 가리키고, 프로세서 회로를 가지는 칩(196)을 설치할 수 있다(도 9g 참조). 식품류는 식료품, 음료 등을 가리킨다. 보건용품류란, 의료기구, 건강기구 등을 가리킨다. 생활용품류란, 가구, 조명기구 등을 가리킨다. 약품류는 의약품, 농약 등을 가리킨다. 전자 기기는 액정 표시 장치, EL 표시 장치, 텔레비전 장치(TV 수상기 또는 박형 텔레비전 수상기), 휴대 전화 등을 가리킨다.
이러한 반도체 장치는, 물품의 표면에 붙이거나, 또는 물품에 매립해서 설치한다. 예를 들어, 책이라면, 종이에 내장하면 좋고, 유기 수지로 이루어지는 패키지라면 유기 수지에 내장하면 좋다.
이와 같이, 포장용 용기류, 기록매체, 신변품, 식품류, 의류, 생활 용품류, 전자 기기 등에 반도체 장치를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈것류에 반도체 장치를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 넣음으로써, 개개의 생물의 식별을 용이하게 할 수 있다. 예를 들어, 가축 등의 생물에 센서를 구비한 반도체 장치를 넣거나 또는 장착시킴으로써, 나이나 성별 또는 종류 등은 물론 체온 등의 건강 상태를 용이하게 관리할 수 있다.
또한, 본 실시형태는, 상기 실시형태 1 내지 실시형태 14 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 16)
본 실시형태에서는, 본 발명에 따른 반도체 장치의 일 예를 도 24a 내지 도 24e를 사용하여 설명한다.
본 발명의 반도체 장치의 일 실시형태는, 실시형태 15에서 나타낸 바와 같이, 물품에 실장할 수 있다. 본 실시형태에서는, 가요성 기판에 실장하여 플렉시블한 반도체 장치를 제작하는 예를 나타낸다.
도 24a 내지 도 24c는, 가요성 기판에 반도체 집적 회로 칩을 매립한 예이다. 반도체 집적 회로 칩은 실시형태 1 내지 실시형태 11에서 나타낸 임의의 반도체 장치를 사용할 수 있고, 여기서는 개개로 분단하여 칩 형상으로 한 것을 반도체 집적 회로 칩이라고 부른다. 도 24d에 반도체 집적 회로 칩(600)을 자세하게 도시한다. 도 24d의 반도체 집적 회로 칩은 실시형태 1을 사용하는 예이며, 도 24e의 반도체 집적 회로 칩은 실시형태 5를 사용하는 예이다. 그렇지만, 본 실시형태는 다른 실시형태에도 적용할 수 있고, 이 구조에 한정되지 않는다.
도 24d에서, 반도체 집적 회로(100)는, 제 1 충격 확산층(113), 제 2 충격 확산층(103), 제 1 내충격층(112) 및 제 2 내충격층(102)으로 협지되고, 그 반도체 집적 회로(100)의 측면도 밀봉된다. 본 실시형태에서는, 복수의 반도체 집적 회로를 협지하도록 제 1 충격 확산층, 제 2 충격 확산층, 제 1 내충격층 및 제 2 내충격층을 접합한 후, 개개의 반도체 집적 회로마다 분단하여서, 반도체 집적 회로 칩을 제작한다. 분단 수단으로서는, 물리적으로 분단할 수 있으면, 특별히 한정되지 않지만, 본 실시형태에서는, 레이저 빔을 조사함으로써 분단한다.
도 24e에서, 반도체 집적 회로(100)는 충격 확산층(103), 제 1 내충격층(112) 및 제 2 내충격층(102)으로 협지되어, 그 반도체 집적 회로(100)의 측면도 밀봉된다. 본 실시형태에서는, 복수의 반도체 집적 회로를 협지하도록 충격 확산층, 제 1 내충격층 및 제 2 내충격층을 접합한 후, 개개의 반도체 집적 회로마다 분단하여서 반도체 집적 회로 칩을 제작한다.
도 24a에서, 가요성 기판(601)과 가요성 기판(602) 사이에 반도체 집적 회로 칩(600)이 협지되고, 반도체 집적 회로 칩(600)은 가요성 기판(601)에 형성된 오목부에 배치된다.
반도체 집적 회로 칩(600)이 배치되는 오목부는 한쪽의 가요성 기판에 형성되어도 좋고, 양쪽 모두에 형성되어도 좋다. 도 24b는 가요성 기판(601) 및 가요성 기판(602)의 양쪽 모두에 형성된 오목부에 반도체 집적 회로 칩(600)이 배치되는 예이다.
또한, 가요성 기판을 3층 구조로 하여, 중앙의 가요성 기판에 반도체 집적 회로 칩(600)을 배치한 개구를 형성하여도 좋다. 도 24c는 가요성 기판(603)에 개구를 형성하고, 그 개구에 반도체 집적 회로 칩(600)을 배치하고, 가요성 기판(601)과 가요성 기판(602) 사이에 가요성 기판(603) 및 반도체 집적 회로 칩(600)을 협지하도록 형성하는 예이다.
도 24a 내지 도 24c에 있어서, 가요성 기판(601) 또는 가요성 기판(602)보다 외측에 가요성 기판을 적층하여도 좋다.
가요성 기판(601, 602, 603)으로서는 섬유(단사)의 다발(이하, 사속이라도 부른다)을 날실 및 씨실에 사용하여 제직한 직포, 또는 복수종의 섬유의 사속을 랜덤하게 또는 일 방향으로 퇴적시킨 부직포, 종이 등을 사용할 수 있다. 또한, 구체적으로는, PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프탈레이트), PES(폴리에테르설폰), 폴리프로필렌, 폴리프로필렌설파이드, 폴리카보네이트, 폴리에테르이미드, 폴리페닐렌설파이드, 폴리페닐렌옥사이드, 폴리설폰, 폴리프탈아미드 등으로 이루어지는 기판, 폴리프로필렌, 폴리에스테르, 비닐, 폴리플루오르화비닐, 염화비닐, 폴리에스테르, 폴리아미드 등으로 이루어지는 기판, 필름, 섬유질인 재료로 이루어지는 종이 등을 사용할 수도 있다. 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)과의 적층 필름 등을 이용할 수가 있다. 기판이나 필름이 피처리체와 접착할 때는, 접착층을 사용하여도 좋다. 기판이나 필름의 종류에 따라 조건을 선택하고, 가열 처리나 가압에 의하여 접착할 수 있다. 접착층은 열 경화 수지, UV 경화 수지, 에폭시 수지계 접착제 또는 수지 첨가제 등의 접착제를 포함하는 층에 상당한다.
본 실시형태와 같이, 가요성 기판 내에 오목부 또는 개구를 형성하여 반도체 집적 회로 칩(600)을 그 오목부 또는 개구에 매립하도록 배치하면, 반도체 집적 회로 칩(600)의 형성에 의한 볼록부가 형성되지 않기 때문에, 가요성 기판 표면은 평탄하고, 막 두께는 균일할 수 있다. 따라서, 가요성 기판에 반도체 집적 회로 칩을 실장할 때에 접합하기 위해서 롤러 등으로 가압 처리를 행하는 경우에도, 반도체 집적 회로 칩에 국소적으로 압력이 가해지는(압력이 집중하는) 일을 방지할 수 있다. 따라서, 실장 공정에 있어서, 반도체 집적 회로 칩의 파손을 경감할 수 있어서, 반도체 장치의 수율이 향상된다. 또한, 반도체 집적 회로 칩이 실장 후에도, 외적 스트레스에 강한 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한, 평탄하고 평활한 표면으로 할 수 있기 때문에, 적층이 쉽기 때문에 보관이나 기계를 사용한 반송성 등이 뛰어나다. 또한, 외부에서 반도체 집적 회로 칩이 시인(視認)되지 않기 때문에(표면에 반도체 집적 회로 칩의 형상이 반영하는 볼록부가 생기지 않기 때문에), 보안성이 높은 반도체 장치를 제작할 수 있다.
[실시예 1]
본 실시예는, 본 발명의 일 실시형태에 따른 반도체 장치를 제작하고, 신뢰성 평가를 행한 결과를 나타낸다.
시료로서, 제 1 충격 확산층, 제 1 내충격층, 반도체 집적 회로, 제 2 충격 확산층, 제 2 내충격층, 도전층의 적층 구조(실시예 X), 제 2 내충격층, 반도체 집적 회로, 제 2 내충격층의 적층 구조(비교예)를 제작하였다. 시료에 있어서, 제 1 내충격층 및 제 2 내충격층 각각은 섬유체(유리 섬유)에 유기 수지(브롬화 에폭시 수지)가 함침된 구조체인 프리프레그(두께 20㎛)를 사용하여 도전층은 스퍼터링법에 의하여 형성한 티타늄막, 제 1 충격 확산층 및 제 2 충격 확산층에는 아라미드 필름(두께 7㎛)을 사용하였다. 또한, 반도체 집적 회로와 제 1 내충격층의 사이에는, 안테나가 형성되고, 안테나 위에는 보호층으로서 질화실리콘막을 형성하였다.
실시예 X, 비교예의 구조 각각 10개씩의 시료에 ESD(Electro Static Discharge: 정전기 방잔) 측정을 행하고, 10개의 반도체 장치를 100으로 하여 그 동작률을 평가하였다.
ESD 측정으로서는, 유리 기판(두께 0.5nm), 알루미늄 판, 도전성 시트의 적층 위에 시료를 놓고, 시료의 도전층의 형성측으로부터 집적 회로 중앙부에 ESD 시험기(간이 응답 평가, Takaya 주식 회사 제조)에서 전압을 인가하여 전압 인가 후에 제전(除電)(1분간)을 행하고 동작 확인을 행하였다.
실시예 X, 비교예의 반도체 장치에 있어서의 ESD의 양 및 동작률의 관계를 도 23에 도시한다. 도 23에 있어서, 실시예 X는 삼각형의 데이터 마커, 비교예는 ×형상의 데이터 마커로 도시된다. 또한, 실시예 X 및 비교예의 시료에 있어서, 반도체 장치가 비동작 상태가 될 때까지의 ESD 인가 전압(Kv)의 평균값, 최대값, 최소값을 표 1에 나타낸다.
[표 1]
도전층을 형성하지 않는 비교예는 ESD의 양이 ±3kV에 있어서는 동작률이 0%가 되지만, 도전층을 형성한 실시예 X는 ±2kV까지는 동작률이 100%이고, ±6kV에서 동작률이 0%가 되었다. 또한, 반도체 장치가 비동작 상태가 될 때까지의 ESD 인가 전압(kV)의 값도 비교예에서는 평균값 2.8kV, 최대값 3kV, 최소값 1kV인 것에 대해서, 실시예 X에서는, 평균값 4.6kV, 최대값 6kV, 최소값 3kV이고, 보다 높은 전압값까지 반도체 장치를 동작할 수 있는 것을 알 수 있다. 따라서, 본 발명의 실시형태를 사용하여 도전층을 형성한 반도체 장치인 실시예 X는 정전기 방전에 내성이 있고, 정전기 파괴하기 어렵다는 것을 확인할 수 있었다.
상기 결과에 따라, 본 발명의 실시형태를 사용하면 반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지할 수 있고, 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있는 것을 확인할 수 있었다.
[실시예 2]
본 실시예는, 본 발명의 실시형태에 따른 반도체 장치를 제작하고, 그 반도체 장치의 신뢰성 평가를 행한 결과를 나타낸다.
시료로서, 제 1 내충격층, 반도체 집적 회로, 제 2 내충격층 및 도전층을 각각 포함하는 적층 구조를 제작하였다. 시료에 있어서, 제 1 내충격층 및 제 2 내충격층 각각은 섬유체(유리 섬유)에 유기 수지(브롬화 에폭시 수지)가 함침된 구조체인 프리프레그(두께 20㎛)를 사용하여 도전층은 스퍼터링법에 의하여 형성한 티타늄막을 사용하였다. 도전층의 두께를 0nm, 5nm, 10nm, 20nm, 30nm, 50nm 및 100nm로 한 시료에 대해서 신뢰성 평가를 위해 ESD(Electro Static Discharge) 측정을 행하였다. 또한, 도전층의 두께 0nm는 도전층을 형성하지 않는 시료이며, 실시예 1에서도 나타낸 비교예이다.
ESD 측정으로서는, 유리 기판(두께 0.5nm), 알루미늄 판 및 도전성 시트의 적층 위에 시료를 놓고, 시료의 도전층의 형성측으로부터 집적 회로 중앙부에 ESD 시험기(간이 응답 평가, Takaya 주식 회사 제조)에서 전압을 인가하여 ESD 인가 후에 제전(1분간)을 행하고 동작 확인을 행하였다.
시료에 있어서의 도전층의 두께와 시료인 반도체 장치가 비동작 상태가 될 때까지의 ESD 양의 관계를 도 36에 도시한다. 도전층의 각 두께에 있어서 복수의 시료를 측정하고, 평균값을 사각형의 데이터 마커, 최대값을 마름모꼴의 데이터 마커, 최소값을 삼각형의 데이터 마커로 각각 나타낸다. 반도체 장치에 도전층이 없는 구조(도전층 두께 0nm)의 경우, ESD 인가시에 1kV 내지 2kV 정도로 도전층이 비동작 상태가 되는 것에 대해서, 반도체 장치에 도전층이 존재하는 구조의 경우 5kV 정도의 ESD 인가시에 도전층이 비동작 상태가 되고, 이것은 ESD 내성이 향상되는 것을 의미한다.
시료로서, 제 1 내충격층, 반도체 집적 회로, 충격 확산층, 제 2 내충격층, 도전층의 적층 구조(실시예 A), 제 1 내충격층, 반도체 집적 회로, 제 2 내충격층, 도전층의 적층 구조(실시예 B), 제 1 내충격층, 반도체 집적 회로, 제 2 내충격층의 적층 구조(비교예)를 제작하였다. 시료에 있어서, 제 1 내충격층 및 제 2 내충격층은 섬유체(유리 섬유)에 유기 수지(브롬화 에폭시 수지)가 함침된 구조체인 프리프레그(두께 20㎛)를 사용하여 도전층은 스퍼터링법에 의하여 형성한 티타늄막, 충격 확산층에는 아라미드 필름(두께 7㎛)을 사용하였다.
실시예 A, 실시예 B, 비교예의 구조 각각 10개씩의 시료에 ESD 측정을 행하고, 10개의 반도체 장치를 100으로서 그 동작률을 평가하였다. 실시예 A, 실시예 B, 비교예의 반도체 장치에 있어서의 ESD의 양 및 동작률의 관계를 도 37에 나타낸다. 도 37에 있어서, 실시예 A는 원형의 데이터 마커, 실시예 B는 사각형의 데이터 마커, 비교예는 ×형의 데이터 마커로 나타낸다. 또한, 실시예 A, 실시예 B, 및 비교예의 시료에 있어서, 비동작 상태가 될 때까지의 ESD 인가 전압(kV)의 평균값, 최대값, 최소값을 표 2에 나타낸다.
[표 2]
도전층을 형성하지 않는 비교예는 ESD의 양이 ±3kV일 경우, 동작률이 0%가 되지만, 도전층을 형성한 실시예 A는 ±2kV일 경우, 실시예 B에 있어서는 ±6kV의 범위에서는 동작률이 100%이었다. 또한, 반도체 장치가 비동작 상태가 될 때까지의 ESD 인가 전압(kV)의 값도 비교예에서는 평균값 2.8kV, 최대값 3kV, 최소값 1kV인 것에 대해서, 실시예 A에서는, 평균값 4.5kV, 최대값 5kV, 최소값 3kV이고, 실시예 B에서는 평균값 11.5kV, 최대값 18kV, 최소값 7kV이고, 도전층을 각각 갖는 구조의 실시예 A 및 실시예 B의 반도체 장치는 보다 높은 전압값까지 동작할 수 있는 것을 알 수 있다. 따라서, 본 발명의 실시형태를 사용하여 도전층을 형성한 반도체 장치인 실시예 A, 실시예 B는 정전기 방전에 내성이 있고, 정전기 파괴하기 어려운 것을 확인할 수 있었다.
상기 결과에 따라, 본 발명의 실시형태를 사용하여 반도체 집적 회로를 덮는 도전층에 의하여 반도체 집적 회로의 정전기 방전에 의한 정전기 파괴(회로의 오동작이나 반도체 소자의 손상)를 방지할 수 있고, 박형화 및 소형화를 달성하면서 내성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있는 것을 확인할 수 있었다.
100: 반도체 집적 회로, 101: 안테나, 102: 제 2 내충격층, 103: 제 2 충격 확산층, 104: 접착층, 105: 무기 절연층, 110: 기판, 111: 박리층, 112: 제 1 내충격층, 113: 제 1 충격 확산층, 114: 접착층, 140: 도전층, 150: 섬유체, 151: 유기 수지, 160: 섬유체, 161: 유기 수지, 190: 칩, 191: 칩, 193: 칩, 194: 칩, 195: 칩, 196: 칩, 197: 칩, 200: 기판, 201: 박리층, 205: 게이트 절연층, 206: 채널 형성 영역, 207: 게이트 절연층, 208: 게이트 전극층, 210: 트랜지스터, 211: 트랜지스터, 212: 절연막, 213: 절연막, 214: 절연층, 226: 채널 형성 영역, 227: 게이트 절연층, 228: 게이트 전극층, 250: 반도체 집적 회로, 252: 제 2 내충격층, 253: 제 2 충격 확산층, 254: 접착층, 260: 도전층, 262: 제 1 내충격층, 263: 제 1 충격 확산층, 264: 접착층, 270: 섬유체, 271: 유기 수지, 280: 섬유체, 281: 유기 수지, 300: 기판, 301: 박리층, 302: 절연막, 303: 반도체 층, 304: 반도체 층, 305: 반도체 층, 306: 반도체 층, 308: 게이트 절연층, 309: 게이트 절연층, 310: 절연막, 311: 전하 축적층, 312: 게이트 전극층, 313: 게이트 전극층, 314: 게이트 전극층, 315: 제어 게이트 전극층, 316: 게이트 전극층, 317: 게이트 전극층, 318: 게이트 전극층, 319: 제어 게이트 전극층, 320: 불순물 원소, 321: 마스크, 323: 채널 형성 영역, 324: 불순물 원소, 325: 마스크, 329: 채널 형성 영역, 330: 채널 형성 영역, 331: 채널 형성 영역, 350: 반도체 집적 회로, 367: 절연막, 368: 절연막, 373: 박막 트랜지스터, 374: 박막 트랜지스터, 375: 메모리 소자, 376: 박막 트랜지스터, 380: 도전층, 381: 무기 절연층, 382: 제 1 내충격층, 383: 섬유체, 384: 유기 수지, 385: 제 2 내충격층, 386: 섬유체, 387: 유기 수지, 388: 제 2 충격 확산층, 389: 접착층, 390: 절연층, 391: 제 1 충격 확산층, 395: 도전층, 500: 마이크로프로세서, 501: 산술논리장치, 502: ALU 제어부, 503: 명령 해석부, 504: 제어부, 505: 타이밍 제어부, 506: 레지스터, 507: 레지스터 제어부, 508: 버스 인터페이스, 509: 판독전용 메모리, 510: 메모리 인터페이스, 511: RFCPU, 512: 아날로그 회로부, 513: 디지털 회로부, 514: 공진 회로, 515: 정류 회로, 516: 정전압 회로, 517: 리셋 회로, 518: 발진 회로, 519: 복조 회로, 520: 변조 회로, 521: RF 인터페이스, 522: 제어 레지스터, 523: 클록 컨트롤러, 524: 인터페이스, 525: 중앙 처리 유닛, 526: 랜덤 액세스 메모리, 527: 전용 메모리, 528: 안테나, 529: 용량부, 530: 전원 관리 회로, 600: 반도체 집적 회로 칩, 601: 가요성 기판, 602: 가요성 기판, 603: 가요성 기판, 800: 반도체 장치, 810: 고주파 회로, 820: 전원 회로, 830: 리셋 회로, 840: 클록 발생 회로, 850: 데이터 복조 회로, 860: 데이터 변조 회로, 870: 제어 회로, 880: 기억 회로, 890: 안테나, 910: 코드 추출 회로, 920: 코드 판정 회로, 930: CRC 판정 회로, 940: 출력 유닛 회로, 1101: 제작 기판, 1102: 단결정 반도체 층, 1104: 절연층, 1108: 단결정 반도체 기판, 1109: 블록킹 층, 1110: 취화층, 1121: 보호층, 1125: 박리층, 204a: 소스 영역 또는 드레인 영역, 204b: 소스 영역 또는 드레인 영역, 205a: 불순물 영역, 205b: 불순물 영역, 209a: 절연층, 209b: 절연층, 210a; 배선층, 210b: 배선층, 2131: 박막 집적 회로, 2132: 도전층, 2133: 기판, 2180: 반도체 장치, 224a: 소스 영역 또는 드레인 영역, 224b: 소스 영역 또는 드레인 영역, 225a: 불순물 영역, 225b: 불순물 영역, 229a: 절연층, 229b: 절연층, 230b: 배선층, 230b: 배선층, 3200: 통신 장치, 3210: 표시부, 3220: 물품, 322a: p형 불순물 영역, 322b: p형 불순물 영역, 3230: 반도체 장치, 3240: 통신 장치, 3250: 반도체 장치, 3260: 상품, 326a: n형 불순물 영역, 326b: n형 불순물 영역, 327a: n형 불순물 영역, 327b: n형 불순물 영역, 328a: n형 불순물 영역, 328b: n형 불순물 영역, 362a: n형 불순물 영역, 362a: n형 불순물 영역, 364a: n형 불순물 영, 364b: n형 불순물 영역, 369a: 배선층, 369b: 배선층, 370a: 배선층, 370b: 배선층, 371a: 배선층, 371b: 배선층, 372a: 배선층, 372b: 배선층
Claims (31)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 도전층과;
상기 도전층 위에 있고, 제1 유기 수지와 제1 섬유체를 포함하는 제 1 층과;
상기 제 1 층 위의 제 2 층과;
상기 제 2 층 위에 있고, 제2 유기 수지와 제2 섬유체를 포함하는 제 3 층과;
상기 제 3 층 위의 제 4 층과;
상기 제 2 층과 상기 제 3 층 사이의 반도체 집적 회로를 포함하고,
상기 제 2 층은 상기 제 1 층보다 낮은 탄성률과 높은 파단 강도를 갖고,
상기 제 4 층은 상기 제 3 층보다 낮은 탄성률과 높은 파단 강도를 갖는, 반도체 장치.
- 제 6 항에 있어서,
상기 제 2 층과 상기 제 4 층의 각각은 아라미드 수지를 포함하는, 반도체 장치.
- 제 6 항에 있어서,
상기 제 2 층과 상기 제 4 층의 각각은, 탄성률 5GPa 이상 12GPa 이하, 파단 계수 300MPa 이상인, 반도체 장치.
- 도전층과;
상기 도전층 위의 제 1 층과;
상기 도전층 위에 있고, 제1 섬유체와 제1 유기 수지를 포함하는 제 2 층과;
상기 제 2 층 위에 있고, 제2 섬유체와 제2 유기 수지를 포함하는 제 3 층과;
상기 제 3 층 위의 제 4 층과;
상기 제 2 층과 상기 제 3 층 사이의 반도체 집적 회로를 포함하고,
상기 제 1 층은 상기 제 2 층보다 낮은 탄성률과 높은 파단 강도를 갖고,
상기 제 4 층은 상기 제 3 층보다 낮은 탄성률과 높은 파단 강도를 갖는, 반도체 장치.
- 제 6 항 또는 제 9 항에 있어서,
상기 반도체 집적 회로와 전기적으로 접속되는 안테나를 더 포함하고,
상기 안테나는 상기 반도체 집적 회로와 상기 제 3 층의 사이에 협지되는, 반도체 장치.
- 제 10 항에 있어서,
상기 안테나와 상기 제 1 층의 사이에 무기 절연층을 더 포함하는, 반도체 장치.
- 제 6 항 또는 제 9 항에 있어서,
상기 도전층 및 상기 반도체 집적 회로는 전기적으로 서로 절연되는, 반도체 장치.
- 제 9 항에 있어서,
상기 제 1 층과 상기 제 4 층의 각각은 아라미드 수지를 포함하는, 반도체 장치.
- 제 6 항 또는 제 9 항에 있어서,
상기 제1 섬유체와 상기 제2 섬유체의 각각은 직포 또는 부직포인, 반도체 장치.
- 제 6 항 또는 제 9 항에 있어서,
상기 제1 유기 수지와 상기 제2 유기 수지의 각각은, 에폭시 수지, 불포화폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드트리아진 수지, 시아네이트 수지, 폴리페닐렌 옥사이드 수지, 폴리에테르 이미드 수지, 및 불소 수지로 이루어지는 그룹에서 선택되는, 반도체 장치.
- 제 9 항에 있어서,
상기 제 1 층과 상기 제 4 층의 각각은, 탄성률 5GPa 이상 12GPa 이하, 파단 계수 300MPa 이상인, 반도체 장치.
- 제 1 내충격층과 제 2 내충격층 사이에 협지된 반도체 집적 회로와;
상기 반도체 집적 회로와 상기 제 1 내충격층 사이의 제 1 충격 확산층과;
상기 제 1 내충격층의, 상기 반도체 집적 회로가 제공되는 측과 반대측에 있는 도전층을 포함하고,
상기 도전층과 상기 반도체 집적 회로는 서로 전기적으로 절연되고,
상기 제 1 충격 확산층은 상기 제 1 내충격층과 상기 제 2 내충격층보다 낮은 탄성률과 높은 파단 강도를 갖는, 반도체 장치.
- 제 17 항에 있어서,
상기 제 1 내충격층은 제1 섬유체에 제1 유기 수지가 함침된 구조체를 갖고,
상기 제 2 내충격층은 제2 섬유체에 제2 유기 수지가 함침된 구조체를 갖는, 반도체 장치.
- 삭제
- 제 17 항에 있어서,
상기 제 2 내충격층의, 상기 반도체 집적 회로가 제공되는 측과 반대측에 있는 제 2 충격 확산층을 더 포함하고,
상기 제 2 충격 확산층은 상기 제 1 내충격층과 상기 제 2 내충격층보다 낮은 탄성률과 높은 파단 강도를 갖는, 반도체 장치.
- 제 17 항에 있어서,
상기 반도체 집적 회로와 전기적으로 접속되는 안테나를 더 포함하고,
상기 안테나는 상기 반도체 집적 회로와 상기 제 2 내충격층 사이에 협지되는, 반도체 장치.
- 제 6 항, 제 9 항 또는 제 17 항 중 어느 한 항에 있어서,
상기 도전층은, 상기 반도체 집적 회로와 중첩된 영역의 전체면에 있는, 반도체 장치.
- 기판 위에 박리층을 형성하는 단계와;
상기 박리층 위에 반도체 집적 회로를 형성하는 단계와;
상기 반도체 집적 회로에 제 1 층을 접합하고, 상기 반도체 집적 회로와 제 2 층 사이에 상기 제 1 층이 협지되도록 상기 제 1 층에 상기 제 2 층을 접합하는 단계와;
상기 기판으로부터 상기 반도체 집적 회로를 박리하는 단계와;
상기 기판으로부터 박리된 상기 반도체 집적 회로에 제 3 층을 접합하고, 상기 반도체 집적 회로와 제 4 층 사이에 상기 제 3 층이 협지되도록 상기 제 3 층에 상기 제 4 층을 접합하는 단계와;
도전층과 상기 반도체 집적 회로가 전기적으로 서로 절연되도록 상기 도전층을 형성하는 단계를 포함하고,
상기 제 1 층은 제1 유기 수지와 제1 섬유체를 포함하고,
상기 제 3 층은 제2 유기 수지와 제2 섬유체를 포함하는, 반도체 장치의 제작 방법.
- 제 23 항에 있어서,
상기 제 2 층과 상기 제 4 층의 각각은 아라미드 수지를 포함하는, 반도체 장치의 제작 방법.
- 제 23 항에 있어서,
상기 제 1 층에 있어서의 상기 제1 섬유체와 상기 제 3 층에 있어서의 상기 제2 섬유체의 각각은 직포 또는 부직포인, 반도체 장치의 제작 방법.
- 제 23 항에 있어서,
상기 제 1 층에 있어서의 상기 제1 유기 수지와 상기 제 3 층에 있어서의 상기 제2 유기 수지의 각각은, 에폭시 수지, 불포화폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드트리아진 수지, 시아네이트 수지, 폴리페닐렌 옥사이드 수지, 폴리에테르 이미드 수지, 및 불소 수지로 이루어지는 그룹에서 선택되는, 반도체 장치의 제작 방법.
- 제 23 항에 있어서,
상기 반도체 집적 회로와 전기적으로 접속되는 안테나를 형성하는 단계를 더 포함하고,
상기 안테나는 상기 반도체 집적 회로와 상기 제 1 층 사이에 협지되고,
상기 안테나는 상기 반도체 집적 회로를 사이에 두고 상기 도전층과 반대측에 배치되는, 반도체 장치의 제작 방법.
- 기판 위에 박리층을 형성하는 단계와;
상기 박리층 위에 안테나를 포함하는 반도체 집적 회로를 형성하는 단계와;
상기 반도체 집적 회로에 제 1 내충격층을 접합하는 단계와;
상기 기판으로부터 상기 반도체 집적 회로를 박리하는 단계와;
충격 확산층이 상기 반도체 집적 회로와 제 2 내충격층 사이에 협지되도록, 상기 기판으로부터 박리된 상기 반도체 집적 회로에 상기 충격 확산층을 접합하고 상기 제 2 내충격층을 접합하는 단계와;
도전층과 상기 반도체 집적 회로가 전기적으로 서로 절연되도록 상기 도전층을 형성하는 단계를 포함하고,
상기 제 1 내충격층은 제1 유기 수지와 제1 섬유체를 포함하고,
상기 제 2 내충격층은 제2 유기 수지와 제2 섬유체를 포함하고,
상기 충격 확산층은 상기 제 1 내충격층과 상기 제 2 내충격층보다 낮은 탄성률과 높은 파단 강도를 갖는, 반도체 장치의 제작 방법. - 삭제
- 삭제
- 삭제
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| US9379011B2 (en) | 2008-12-19 | 2016-06-28 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| KR101476817B1 (ko) * | 2009-07-03 | 2014-12-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터를 갖는 표시 장치 및 그 제작 방법 |
| US9136286B2 (en) * | 2009-08-07 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Display panel and electronic book |
| WO2011102190A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Demodulation circuit and rfid tag including the demodulation circuit |
| US8871617B2 (en) | 2011-04-22 | 2014-10-28 | Asm Ip Holding B.V. | Deposition and reduction of mixed metal oxide thin films |
| US9093539B2 (en) * | 2011-05-13 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| DE102011106104B4 (de) * | 2011-06-09 | 2014-04-10 | Otto Bock Healthcare Products Gmbh | Verfahren zum Herstellen bestückter Leiterplatten |
| JP6049479B2 (ja) * | 2012-02-08 | 2016-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8980053B2 (en) | 2012-03-30 | 2015-03-17 | Sabic Innovative Plastics Ip B.V. | Transformer paper and other non-conductive transformer components |
| KR20140019699A (ko) * | 2012-08-07 | 2014-02-17 | 삼성디스플레이 주식회사 | 플렉시블 유기 발광 표시 장치 및 그 제조방법 |
| JP6502160B2 (ja) * | 2015-05-11 | 2019-04-17 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
| US9418959B1 (en) * | 2015-07-08 | 2016-08-16 | Toyota Motor Engineering & Manufacturing North America, Inc. | Systems of bonded substrates |
| US9607842B1 (en) | 2015-10-02 | 2017-03-28 | Asm Ip Holding B.V. | Methods of forming metal silicides |
| EP3376875B1 (en) * | 2015-11-20 | 2019-03-13 | Unilever N.V. | Process for preparing fat continuous emulsions containing protein |
| DE102016121942B4 (de) | 2015-11-30 | 2024-07-25 | Lg Display Co., Ltd. | Faltbare Anzeigevorrichtung |
| JP2017224676A (ja) * | 2016-06-14 | 2017-12-21 | 株式会社ジャパンディスプレイ | 半導体装置及び表示装置 |
| CN107039298B (zh) * | 2016-11-04 | 2019-12-24 | 厦门市三安光电科技有限公司 | 微元件的转移装置、转移方法、制造方法、装置和电子设备 |
| US11262482B2 (en) | 2017-08-14 | 2022-03-01 | Industrial Technology Research Institute | Impact resistant structure and electronic device |
| CN109390288B (zh) * | 2017-08-14 | 2022-01-28 | 财团法人工业技术研究院 | 耐冲击减震结构及电子装置 |
| US10727075B2 (en) * | 2017-12-22 | 2020-07-28 | Applied Materials, Inc. | Uniform EUV photoresist patterning utilizing pulsed plasma process |
| CN110223969B (zh) * | 2018-03-01 | 2021-07-13 | 联华电子股份有限公司 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
| KR101924174B1 (ko) * | 2018-04-04 | 2019-02-22 | (주)유티아이 | 근적외선 필터 및 그 필터의 제조방법 |
| CN108598264A (zh) * | 2018-06-28 | 2018-09-28 | 中国计量大学 | 一种用于oled材料和器件结构的测试对比模块 |
| US11527701B2 (en) * | 2019-10-28 | 2022-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Piezoelectric device and method of forming the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123859A (ja) * | 2005-09-30 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69032210D1 (de) | 1989-01-25 | 1998-05-07 | Asahi Chemical Ind | Vorimprägnierte kompositgiessformen und herstellung einer kompositgiessform |
| DE3907757A1 (de) | 1989-03-10 | 1990-09-13 | Mtu Muenchen Gmbh | Schutzfolie |
| JPH05190582A (ja) | 1992-01-08 | 1993-07-30 | Oki Electric Ind Co Ltd | 樹脂封止半導体装置及びその製造方法 |
| US5534372A (en) | 1993-07-28 | 1996-07-09 | Konica Corporation | IC card having image information |
| JPH0788974A (ja) * | 1993-07-28 | 1995-04-04 | Konica Corp | 画像情報を有するｉｃカード |
| TW371285B (en) | 1994-09-19 | 1999-10-01 | Amp Akzo Linlam Vof | Foiled UD-prepreg and PWB laminate prepared therefrom |
| JP3364081B2 (ja) | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5757456A (en) | 1995-03-10 | 1998-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating involving peeling circuits from one substrate and mounting on other |
| JP3406727B2 (ja) | 1995-03-10 | 2003-05-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP3468954B2 (ja) | 1995-12-01 | 2003-11-25 | 日立化成工業株式会社 | Ｉｃカード |
| JPH10129165A (ja) * | 1996-03-15 | 1998-05-19 | Hitachi Maxell Ltd | 情報担体及びその製造方法 |
| US6482495B1 (en) | 1996-09-04 | 2002-11-19 | Hitachi Maxwell, Ltd. | Information carrier and process for production thereof |
| JPH1092980A (ja) | 1996-09-13 | 1998-04-10 | Toshiba Corp | 無線カードおよびその製造方法 |
| US6127199A (en) | 1996-11-12 | 2000-10-03 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| JPH10198778A (ja) | 1997-01-14 | 1998-07-31 | Rohm Co Ltd | Ｉｃカード |
| JPH10211784A (ja) | 1997-01-31 | 1998-08-11 | Denso Corp | Ｉｃカードおよびその製造方法 |
| JP3500908B2 (ja) | 1997-04-28 | 2004-02-23 | 松下電器産業株式会社 | カードリーダ |
| JPH11317475A (ja) | 1998-02-27 | 1999-11-16 | Canon Inc | 半導体用封止材樹脂および半導体素子 |
| JPH11250209A (ja) | 1998-03-04 | 1999-09-17 | Dainippon Printing Co Ltd | 非接触型ｉｃカード |
| JP3859876B2 (ja) * | 1998-07-17 | 2006-12-20 | 三菱樹脂株式会社 | 非接触式ｉｃカード用積層シート |
| TW484101B (en) | 1998-12-17 | 2002-04-21 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| JP2000231619A (ja) | 1999-02-10 | 2000-08-22 | Nippon Telegr & Teleph Corp <Ntt> | 接触型ｉｃカード |
| US6224965B1 (en) | 1999-06-25 | 2001-05-01 | Honeywell International Inc. | Microfiber dielectrics which facilitate laser via drilling |
| JP4423779B2 (ja) | 1999-10-13 | 2010-03-03 | 味の素株式会社 | エポキシ樹脂組成物並びに該組成物を用いた接着フィルム及びプリプレグ、及びこれらを用いた多層プリント配線板及びその製造法 |
| US6509217B1 (en) | 1999-10-22 | 2003-01-21 | Damoder Reddy | Inexpensive, reliable, planar RFID tag structure and method for making same |
| JP2001237351A (ja) * | 2000-02-22 | 2001-08-31 | Hitachi Maxell Ltd | 半導体装置 |
| JP4347496B2 (ja) | 2000-03-31 | 2009-10-21 | 共同印刷株式会社 | 可逆性感熱記録媒体の製造方法 |
| JP4027740B2 (ja) | 2001-07-16 | 2007-12-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8415208B2 (en) | 2001-07-16 | 2013-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| JP2003108957A (ja) * | 2001-09-28 | 2003-04-11 | Oji Paper Co Ltd | Ｉｃカード |
| JP2003141486A (ja) | 2001-11-08 | 2003-05-16 | Oji Paper Co Ltd | 非接触ｉｃカードとその製造方法 |
| KR100430001B1 (ko) | 2001-12-18 | 2004-05-03 | 엘지전자 주식회사 | 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법 |
| US7485489B2 (en) | 2002-06-19 | 2009-02-03 | Bjoersell Sten | Electronics circuit manufacture |
| AU2003253227A1 (en) | 2002-06-19 | 2004-01-06 | Sten Bjorsell | Electronics circuit manufacture |
| US7132311B2 (en) | 2002-07-26 | 2006-11-07 | Intel Corporation | Encapsulation of a stack of semiconductor dice |
| JP2004094492A (ja) | 2002-08-30 | 2004-03-25 | Konica Minolta Holdings Inc | Ｉｃカード |
| JP4012025B2 (ja) | 2002-09-24 | 2007-11-21 | 大日本印刷株式会社 | 微小構造体付きフィルムの製造方法と微小構造体付きフィルム |
| JP4828088B2 (ja) | 2003-06-05 | 2011-11-30 | 凸版印刷株式会社 | Ｉｃタグ |
| JP2005011190A (ja) * | 2003-06-20 | 2005-01-13 | Fuji Xerox Co Ltd | 表示機能付き情報媒体及び表示機能付き情報媒体の製造方法 |
| CN100524734C (zh) * | 2003-09-09 | 2009-08-05 | 三洋电机株式会社 | 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用 |
| EP1709688A4 (en) | 2004-01-30 | 2014-12-31 | Semiconductor Energy Lab | SEMICONDUCTOR COMPONENT |
| EP1589797A3 (en) | 2004-04-19 | 2008-07-30 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of laminated substrate, and manufacturing apparatus of semiconductor device for module and laminated substrate for use therein |
| KR101226260B1 (ko) | 2004-06-02 | 2013-01-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 제조방법 |
| US7534702B2 (en) | 2004-06-29 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US7591863B2 (en) | 2004-07-16 | 2009-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip |
| CN101499479B (zh) | 2004-08-23 | 2010-11-03 | 株式会社半导体能源研究所 | 无线芯片及其制造方法 |
| JP4882256B2 (ja) | 2004-12-06 | 2012-02-22 | 凸版印刷株式会社 | 薄膜トランジスタ |
| JP2007018487A (ja) * | 2005-06-07 | 2007-01-25 | Hitachi Chem Co Ltd | Ｉｃタグ |
| US7727859B2 (en) | 2005-06-30 | 2010-06-01 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
| JP2007059821A (ja) | 2005-08-26 | 2007-03-08 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
| CN101278398B (zh) | 2005-09-30 | 2010-09-29 | 株式会社半导体能源研究所 | 半导体器件的制造方法 |
| JP4251185B2 (ja) | 2006-01-23 | 2009-04-08 | ソニー株式会社 | 半導体集積回路カードの製造方法 |
| EP1818860B1 (en) | 2006-02-08 | 2011-03-30 | Semiconductor Energy Laboratory Co., Ltd. | RFID device |
| JP2007241999A (ja) | 2006-02-08 | 2007-09-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| TWI431726B (zh) | 2006-06-01 | 2014-03-21 | Semiconductor Energy Lab | 非揮發性半導體記憶體裝置 |
| EP2038818B1 (en) | 2006-06-26 | 2014-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Paper including semiconductor device and manufacturing method thereof |
| JP5063256B2 (ja) | 2006-08-31 | 2012-10-31 | 株式会社半導体エネルギー研究所 | クロック生成回路、クロック生成回路が有するカウンター回路、及び半導体装置 |
| KR101381359B1 (ko) | 2006-08-31 | 2014-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치 |
| US7981528B2 (en) | 2006-09-05 | 2011-07-19 | Panasonic Corporation | Magnetic sheet with stripe-arranged magnetic grains, RFID magnetic sheet, magnetic shielding sheet and method of manufacturing the same |
| JP4836899B2 (ja) * | 2006-09-05 | 2011-12-14 | パナソニック株式会社 | 磁性体ストライプ状配列シート、ｒｆｉｄ磁性シート、電磁遮蔽シートおよびそれらの製造方法 |
| JP4957147B2 (ja) | 2006-09-26 | 2012-06-20 | 凸版印刷株式会社 | 情報記録媒体 |
| US7965180B2 (en) | 2006-09-28 | 2011-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Wireless sensor device |
| US7843011B2 (en) | 2007-01-31 | 2010-11-30 | Freescale Semiconductor, Inc. | Electronic device including insulating layers having different strains |
| EP1970951A3 (en) * | 2007-03-13 | 2009-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1970952A3 (en) * | 2007-03-13 | 2009-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5268395B2 (ja) * | 2007-03-26 | 2013-08-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP2001047A1 (en) | 2007-06-07 | 2008-12-10 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| WO2009131132A1 (en) | 2008-04-25 | 2009-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN102037556B (zh) | 2008-05-23 | 2016-02-10 | 株式会社半导体能源研究所 | 半导体器件 |
-
2009
- 2009-04-17 KR KR1020107027554A patent/KR101582503B1/ko active IP Right Grant
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- 2009-05-01 JP JP2009111743A patent/JP5443821B2/ja not_active Expired - Fee Related
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- 2009-05-06 TW TW98115008A patent/TWI467727B/zh not_active IP Right Cessation
-
2013
- 2013-02-05 US US13/759,251 patent/US9048277B2/en not_active Expired - Fee Related
- 2013-12-20 JP JP2013264048A patent/JP2014123375A/ja not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123859A (ja) * | 2005-09-30 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5443821B2 (ja) | 2014-03-19 |
| JP2014123375A (ja) | 2014-07-03 |
| TWI541896B (zh) | 2016-07-11 |
| TW201007916A (en) | 2010-02-16 |
| US8384209B2 (en) | 2013-02-26 |
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| WO2009139282A1 (en) | 2009-11-19 |
| KR20110015007A (ko) | 2011-02-14 |
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| JP2009158939A (ja) | 半導体装置の作製方法 |
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