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KR101551199B1 - 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자 - Google Patents

사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자 Download PDF

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KR101551199B1
KR101551199B1 KR1020130165686A KR20130165686A KR101551199B1 KR 101551199 B1 KR101551199 B1 KR 101551199B1 KR 1020130165686 A KR1020130165686 A KR 1020130165686A KR 20130165686 A KR20130165686 A KR 20130165686A KR 101551199 B1 KR101551199 B1 KR 101551199B1
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thin film
insulating film
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silicon thin
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김석윤
신창훈
이정훈
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주식회사 유진테크
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Abstract

본 발명의 일 실시예에 의하면, 사이클릭 박막 증착 방법은, 대상물이 로딩된 챔버의 내부에 실리콘 전구체를 주입하여 상기 대상물 상에 실리콘을 증착하는 증착 단계 및 상기 챔버의 내부에서 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계를 반복하여, 상기 대상물 상에 실리콘 박막을 형성하는 실리콘 박막 형성 단계; 상기 챔버의 내부에 플라즈마 분위기를 형성하고 수소 원자를 가지는 제1 반응 소스를 공급하여 상기 실리콘 박막의 표면을 처리하는 전처리 단계; 그리고 상기 챔버의 내부에 플라즈마 분위기를 형성하고 산소 원자 또는 질소 원자 중 하나 이상을 가지는 제2 반응 소스를 공급하여, 상기 실리콘 박막을 실리콘이 포함되는 절연막으로 형성하는 절연막 형성 단계를 포함하며, 상기 절연막의 습식 식각률(wet etch rate)이 0.4 내지 0.6일 수 있다.

Description

사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자{CYCLIC DEPOSITION METHOD OF THIN FILM AND MANUFACTURING METHOD OF SEMICONDUCTOR, SEMICONDUCTOR DEVICE}
본 발명은 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자에 관한 것으로, 더욱 상세하게는 생성된 플라즈마를 이용하여 실리콘 박막의 표면을 전처리한 후 절연막을 형성하는 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 그러나 반도체 소자의 고집적화를 위하여 미세 구조를 실현하기에는 어려움을 겪고 있다.
예를 들어, 미세 구조를 실현하기 위해서는 더 얇은 절연막이 요구되나, 절연막의 두께가 얇게 형성하면 절연 특성 등 막질이 저하되는 문제가 발생하고 있다. 또한 박막의 두께를 얇게 형성하면서, 우수한 스텝 커버리지를 얻기가 어려워지고 있다.
한국공개특허공보 2005-0060268호 2005.06.22.
본 발명의 목적은 치밀한 조직을 가지는 절연막을 증착할 수 있는 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자를 제공하는 데 있다.
본 발명의 다른 목적은 우수한 막질과 스텝 커버리지를 가지는 절연막을 증착할 수 있는 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자를 제공하는 데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보다 명확해질 것이다.
본 발명의 일 실시예에 의하면, 사이클릭 박막 증착 방법은, 대상물이 로딩된 챔버의 내부에 실리콘 전구체를 주입하여 상기 대상물 상에 실리콘을 증착하는 증착 단계 및 상기 챔버의 내부에서 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계를 반복하여, 상기 대상물 상에 실리콘 박막을 형성하는 실리콘 박막 형성 단계; 상기 챔버의 내부에 플라즈마 분위기를 형성하고 수소 원자를 가지는 제1 반응 소스를 공급하여 상기 실리콘 박막의 표면을 처리하는 전처리 단계; 그리고 상기 챔버의 내부에 플라즈마 분위기를 형성하고 산소 원자 또는 질소 원자 중 하나 이상을 가지는 제2 반응 소스를 공급하여, 상기 실리콘 박막을 실리콘이 포함되는 절연막으로 형성하는 절연막 형성 단계를 포함하며, 상기 절연막의 습식 식각률(wet etch rate)이 0.4 내지 0.6일 수 있다.
상기 제1 반응 소스는 NH3 및 H2를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다.
상기 제2 반응 소스는 O2, O3, N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다.
상기 전처리 단계는 0.05 내지 10초일 수 있다.
상기 전처리 단계는, 상기 챔버의 내부 압력이 0.01 내지 10 Torr이고, 상기 대상물의 온도는 50 내지 600℃일 수 있다.
상기 실리콘 박막 형성 단계 및 상기 절연막 형성 단계는 상기 챔버의 내부 압력이 0.01 내지 10 Torr일 수 있다.
상기 실리콘 전구체는 아미노실란 및 염화실란 중 어느 하나를 포함할 수 있다.
상기 실리콘이 포함되는 절연막은 실리콘 산화막 또는 실리콘 절연막일 수 있다.
상기 전처리 단계 또는 상기 절연막 형성 단계는, Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)를 주입할 수 있다.
상기 제1 반응 소스는 10 내지 2000sccm의 유량으로 주입되고, 상기 점화 가스는 100 내지 3000sccm의 유량으로 주입되며, 상기 제2 반응 소스는 10 내지 500sccm의 유량으로 주입될 수 있다.
상기 사이클릭 박막 증착 방법은, 상기 절연막 형성 단계 이후에 상기 챔버의 내부에서 반응 부산물을 제거하는 제2 퍼지 단계를 더 포함하며, 상기 실리콘 박막 형성 단계, 상기 전처리 단계, 상기 절연막 형성 단계, 및 상기 제2 퍼지 단계는 반복하여 수행될 수 있다.
상기 실리콘 박막 형성 단계는, 상기 증착 단계 및 상기 제1 퍼지 단계를 1회 내지 10회 반복할 수 있다.
상기 실리콘 박막 형성 단계는, 비정질의 실리콘 또는 다결정성을 가지는 폴리실리콘으로 이루어지는 실리콘 박막을 형성할 수 있다.
본 발명의 일 실시예에 의하면, 반도체 제조 방법은 상기 사이클릭 박막 증착 방법을 통해 절연막을 증착할 수 있다.
본 발명의 일 실시예에 의하면, 상술한 사이클릭 박막 증착 방법을 통해 증착된 절연막을 포함하는 반도체 소자는 상기 절연막의 습식 식각률(wet etch rate)이 0.4 내지 0.6일 수 있다.
본 발명의 일 실시예에 의하면, 치밀한 조직을 가지는 절연막을 증착할 수 있으며, 이를 통해 습식 식각률을 낮출 수 있다. 또한, 우수한 막질과 스텝 커버리지를 가지는 절연막을 증착할 수 있다.
도 1은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 나타내는 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 수행하는 반도체 제조장치를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법의 진행과정을 나타내는 다이어그램이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 실리콘을 증착하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 복수의 실리콘 박막을 형성한 모습을 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 실리콘 박막의 모습을 개략적으로 나타내는 단면도
도 7a는 본 발명의 일 실시예에 따른 실리콘 박막을 전처리하는 단계를 나타내는 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 실리콘 박막을 실리콘이 포함되는 절연막으로 형성하는 단계를 나타내는 단면도이다.
도 7c는 본 발명의 일 실시예에 따른 제2 퍼지단계를 수행한 모습을 나타내는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 실리콘이 포함된 절연막을 형성한 모습을 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 절연막의 성장률을 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 절연막의 습식 식각률을 나타내는 그래프이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도 1 내지 도 10을 참고하여 더욱 상세히 설명한다. 본 발명의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안 된다. 본 실시예들은 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서 도면에 나타난 각 요소의 형상은 보다 분명한 설명을 강조하기 위하여 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 나타내는 흐름도이다. 도 1에 도시한 바와 같이, 반도체 제조 장치의 챔버 내부에 기판을 로딩한다(S100). 챔버 내부에 로딩된 기판에 실리콘 박막이 형성되며(S200), 실리콘 박막을 형성하기 위하여 실리콘을 증착하는 단계(S210) 및 제1 퍼지 단계(S220)가 함께 수행된다.
실리콘을 증착하기 위하여 챔버 내부에 실리콘 전구체를 주입하여, 기판 상에 실리콘이 증착되도록 할 수 있다(S210). 기판 상에 실리콘을 증착한 후, 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계를 수행한다(S220). 이후, 실리콘을 증착하는 단계(S210) 및 제1 퍼지 단계(S220)를 반복하여(S230), 기판 상에 실리콘 박막을 형성한다.
실리콘을 증착하는 단계(S210) 및 제1 퍼지 단계(S220)는 예를 들면, 1 내지 10회 반복하여 수행될 수 있다. 각 실리콘을 증착하는 단계(S210)에서는 1개 내지 수개의 실리콘 원자층이 기판 상에 형성될 수 있다. 따라서 실리콘을 증착하는 단계(S210) 및 제1 퍼지 단계(S220)를 반복적으로 수행하면(S230), 비정질의 실리콘 또는 다결정성을 가지는 폴리실리콘으로 이루어지는 실리콘 박막이 기판 상에 형성될 수 있다. 비정질의 실리콘 또는 다결정성을 가지는 실리콘 박막은 1 내지 10Å의 두께를 가질 수 있다.
이후, 실리콘 박막의 표면을 전처리한다(S250). 실리콘 박막의 표면을 전처리하기 위하여, 챔버 내부에 플라즈마 분위기를 형성하여 제1 반응 소스를 주입할 수 있다. 제1 반응 소스는 NH3 또는 H2와 같은 수소 원자를 가지는 가스일 수 있으며, 제1 반응 소스는 10 내지 2000sccm의 유량으로 주입될 수 있다.
이후, 상기 기판 상에 형성된 실리콘 박막을 실리콘이 포함되는 절연막으로 형성한다(S300). 실리콘이 포함되는 절연막은 예를 들면, 실리콘 산화막 또는 실리콘 질화막일 수 있다. 실리콘 박막을 실리콘이 포함되는 절연막으로 형성하기 위하여, 챔버 내부에 플라즈마 분위기를 형성하여 제2 반응 소스를 주입할 수 있다. 제2 반응 소스는 예를 들면 O2, O3, N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다.
실리콘이 포함되는 절연막이 실리콘 산화막일 경우, 제2 반응 소스는 O2 또는 O3와 같은 산소 원자를 포함하는 가스일 수 있다. 실리콘이 포함되는 절연막이 실리콘 질화막일 경우, 제2 반응 소스는 N2 또는 NH3와 같은 질소 원자를 포함하는 가스일 수 있다.
또는 실리콘 박막을 실리콘이 포함되는 절연막, 예를 들면 실리콘 산화막으로 형성하기 위하여, 챔버 내부에 O2, 또는 O3를 점화 가스로 이용하여 플라즈마 분위기를 형성할 수 있다. 또는 실리콘 박막을 실리콘이 포함되는 절연막, 예를 들면 실리콘 질화막으로 형성하기 위하여, 챔버 내부에 N2 또는 NH3를 점화 가스로 이용하여 플라즈마 분위기를 형성할 수 있다.
이후, 챔버의 내부에서 반응 부산물과 반응 가스 또는 점화 가스를 제거하는 제2 퍼지 단계를 수행할 수 있다(S400).
원하는 두께의 실리콘이 포함되는 절연막을 얻기 위하여, 필요에 따라 실리콘 박막을 형성하는 단계(S200), 실리콘이 포함되는 절연막으로 형성하는 단계(S300) 및 제2 퍼지 단계(S400)는 반복하여 수행될 수 있다(S500).
원하는 두께의 실리콘이 포함되는 절연막이 형성된 경우, 기판은 챔버로부터 언로딩될 수 있다(S600)
도 2는 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 수행하는 반도체 제조장치를 개략적으로 나타내는 단면도이다. 도 2에 도시한 바와 같이, 반도체 제조 장치(10)의 챔버(11) 내에 반응 소스가 도입되기 위한 도입부(12)가 형성된다. 도입부(12)에 의해 도입된 반응 소스는 샤워헤드(13)를 통해 챔버(11) 내부로 분사될 수 있다. 증착의 대상이 되는 기판(100)이 척(14) 상에 놓여지게 되는데, 이러한 척(14)은 척지지대(16)에 의해 지지된다. 척(14)은 필요한 경우, 기판(100)에 열을 가하여, 기판(100)이 소정의 온도를 가지도록 할 수 있다. 이러한 장치에 의해 증착이 수행되고 나서는 배출부(17)에 의해 챔버(11)의 내부는 배기된다. 또한 반도체 제조 장치(10)은 플라즈마 분위기를 형성하기 위하여 플라즈마 발생부(18)를 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 사이클릭 박막 증착 방법을 나타내는 다이어그램이다. 도 3을 참조하면, 실리콘(Si) 전구체의 주입과 퍼지(purge)가 반복적으로 수행된다. 실리콘 전구체의 주입과 퍼지가 각각 수차례 반복적으로 수행된 후, 플라즈마 분위기가 차례로 형성된다. 플라즈마 분위기가 형성된 상태에서는 필요에 따라서 제1 및 제2 반응 소스가 각각 주입될 수 있다.
이와 같이, 실리콘 전구체의 주입 및 퍼지가 반복 수행된 후 플라즈마 분위기가 차례로 형성되는 단계까지가 1 사이클로 동작한다. 즉, 실리콘 전구체의 주입 및 퍼지가 반복 수행되어 실리콘 박막을 형성한 후, 제1 플라즈마 분위기를 형성하여 전처리하고 제2 플라즈마 분위기를 형성하여 실리콘이 포함되는 절연막을 형성하는 과정이 1 사이클로 동작한다.
따라서, 사이클릭 박막 증착 방법은 실리콘 전구체의 주입과 퍼지가 반복적으로 수행될 수 있음은 물론, 실리콘 박막의 형성과 절연막의 형성 또한 반복적으로 수행될 수 있다.
도 4a 내지 도 7은 전술한 내용을 토대로, 본 발명의 실시 예에 따른 사이클릭 박막 증착 방법을 단계별로 자세히 설명한다. 도 4a 내지 도 7에 관한 설명에서, 필요한 경우 도 1 내지 도 3에 대한 참조 부호가 함께 사용될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 실리콘을 증착하는 단계를 나타내는 단면도이다. 도 4a는 본 발명의 일 실시예에 따른 실리콘 전구체를 주입하는 단계를 나타내는 단면도이다.
도 4a에 도시한 바와 같이, 기판(100)이 로딩된 챔버(11) 내로 실리콘 전구체(50)가 주입된다. 기판(100)은 예를 들면, 실리콘 또는 화합물 반도체 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 또는 기판(100)은 글라스, 금속, 세라믹, 석영과 같은 반도체와 다른 기판 물질 등이 포함될 수 있다. 실리콘 전구체(50)는 예를 들면, BEMAS(bisethylmethylaminosilane), BDMAS(bisdimethylaminosilane), BDEAS, TEMAS(tetrakisethylmethylaminosilane), TDMAS(tetrakisidimethyl aminosilane), TEDAS와 같은 아미노계 실란, 또는 HCD(hexachlorinedisilan)와 같은 염화계 실란일 수 있으며, 실리콘과 수소를 포함하는 실란 계열의 전구체 일 수도 있다. 기판(100)이 실리콘 전구체(50)와 반응할 수 있도록, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다.
기판(100)이 실리콘 전구체(50)와 반응할 수 있도록, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다. 또한, 기판(100)이 로딩된 챔버(11) 내부의 압력은 0.01 내지 10 Torr를 유지할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 기판 상에 실리콘을 증착한 모습을 나타내는 단면도이다. 도 4b에 도시한 바와 같이, 실리콘 전구체(50) 중 기판(100)과 반응한 것들에 의하여, 기판(100) 상에는 실리콘 원자가 증착되어 실리콘층(112)이 형성될 수 있다. 실리콘층(112)은 1개 내지 수개의 실리콘 원자층으로 이루어질 수 있다. 실리콘 전구체(50)는 기판(100)과 반응한 후 반응 부산물(52)을 형성할 수 있다. 또한, 실리콘 전구체(50) 중 일부는 기판(100)과 반응하지 않고, 미반응 상태로 남아있을 수 있다.
도 4c는 본 발명의 일 실시예에 따른 제1 퍼지 단계를 수행한 모습을 나타내는 단면도이다. 도 4c에 도시한 바와 같이, 기판(100) 상에 실리콘층(112)을 형성한 후, 잔류한 미반응 상태의 실리콘 전구체(50) 및 반응 부산물(52)을 챔버(11) 내부에서 제거하는 퍼지(purge)를 수행할 수 있다. 미반응 실리콘 전구체(50) 및 반응 부산물(52)을 챔버(11) 내부에서 제거하는 퍼지(purge) 단계를 제1 퍼지 단계라 호칭할 수 있다. 제1 퍼지 단계 동안, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다. 또한, 기판(100)이 로딩된 챔버(11) 내부의 압력은 0.01 내지 10 Torr를 유지할 수 있다. 즉, 실리콘층(112)을 증착하는 단계와 제1 퍼지 단계 동안에 기판(100)의 온도 및 챔버(11) 내부의 압력을 일정하게 유지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 복수의 실리콘 박막을 형성한 모습을 나타내는 단면도이다. 도 5에 도시한 바와 같이, 도 4a 내지 도 4c에서 보인 단계를 반복하여, 복수의 실리콘층(112, 114, 116)을 기판(100) 상에 증착하여, 비정질의 실리콘 또는 다결정성을 가지는 폴리실리콘으로 이루어지는 실리콘 박막(110)을 형성한다. 실리콘 박막(110)은 1 내지 10Å의 두께를 가질 수 있다. 실리콘 박막(110)은 3 내지 10개의 실리콘층(112, 114, 116)을 포함하도록, 실리콘층(112)을 증착하는 단계와 상기 제1 퍼지 단계는 1 내지 10회 반복하여 수행될 수 있다. 이와 같이 실리콘 박막(110)을 복수의 실리콘층(112)으로 형성하면, 실리콘 박막(110)은 우수한 막질과 스텝 커버리지(step coverage)를 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 실리콘 박막의 모습을 개략적으로 나타내는 단면도이며, 구체적으로 실리콘 전구체(50)는 BDEAS(SiH2[N(C2H5)2]2,비스디에틸아미노실란)을 사용하였다. BDEAS의 예에서 볼 수 있듯이, 실리콘 전구체(50)는 실리콘 원자와 수소 원자를 포함한다. 도 6에 도시한 바와 같이, 실리콘 박막(110)은 실리콘 전구체(50)의 분자식에 포함된 실리콘 원자와 수소 원자로 이루어지며, 실리콘 원자와 수소 원자는 실리콘 전구체(50)의 분자식에 포함된다.
실리콘 박막(110)이 기판(100)의 표면에 형성된 상태에서, 실리콘 원자는 기판(100)의 표면에 흡착되고 수소 원자는 실리콘 원자에 결합하여 공간을 차지한다. 따라서, 기판(100)의 표면에 흡착되는 실리콘 전구체(50)의 밀도가 수소 원자로 인해 저하될 수 있으며, 후속 공정을 통해 수소 원자가 절연막(산화막 또는 질화막) 내에 Si-H 결합 형태로 존재할 경우 절연막의 다공도(porosity)를 증가시켜 습식 식각률(wet etch rate)을 증가시키는 문제가 있다. 이하에서는 이와 같은 문제를 해결할 수 있는 구체적인 공정을 설명하기로 한다.
도 7a는 본 발명의 일 실시예에 따른 실리콘 박막을 전처리하는 단계를 나타내는 단면도이다. 도 7a에 도시한 바와 같이, 실리콘 박막(110)이 형성된 기판(100) 상에 플라즈마를 가한다. 즉, 기판(100)이 로딩된 챔버(11) 내부를 플라즈마 분위기로 형성한다. 플라즈마 분위기를 형성하기 위하여, ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 또는 MW(Microwave) Plasma 방식이 사용될 수 있다. 이때, 플라즈마 분위기를 형성하기 위하여, 10W 내지 3kW의 전력이 인가될 수 있다.
플라즈마 분위기를 형성하기 위하여, 예를 들면, Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)와 예를 들면, NH3 또는 H2와 같은 수소 원자를 가지는 제1 반응 소스(60)가 주입될 수 있다. 이때, 점화 가스는 100 내지 3000sccm의 유량으로 주입될 수 있으며, 제1 반응 소스(60)는 10 내지 2000sccm의 유량으로 주입될 수 있다. 또는, 플라즈마 분위기를 형성하기 위하여, 예를 들면 NH3 및 H2를 포함하는 군으로부터 선택된 하나 이상의 제1 반응 소스(60)가 주입될 수 있다. 이때는 제1 반응 소스(60)가 점화 가스의 역할을 하여 별도의 점화 가스를 주입하지 않을 수 있다. 플라즈마 분위기에서 실리콘 박막(110)의 표면을 전처리하기 위하여, 기판(100)이 로딩된 챔버(11)의 압력을 0.01 내지 10 Torr로 유지할 수 있다. 이후, 잔류한 제1 반응 소스(60) 또는 반응 부산물을 제거하는 제2 퍼지 단계를 수행한다.
위와 같은 전처리 단계는 실리콘 박막(110) 내의 수소 원자를 제거하여 실리콘 박막(110)의 다공도(porosity)를 낮추고 실리콘 박막의 조직을 치밀하게(dense) 만든다. 즉, 전처리 과정에서 제1 반응 소스(60) 내에 포함된 수소 원자는 플라즈마 분위기에서 라디칼(radical) 형태로 변환되며, 실리콘 박막(110) 내의 실리콘 원자와 수소 원자의 결합은 수소 라디칼에 의해 깨진다. 이후 수소 라디칼이 실리콘 박막(110) 내의 수소 원자와 결합하여 수소 가스(H2)를 발생시킴으로써 실리콘 박막(110) 내의 수소 원자는 제거될 수 있다. 따라서, 실리콘 박막(110)은 전처리를 통해 다공도가 낮아지고 치밀한 조직을 형성할 수 있다.
한편, 본 실시예와 달리, 수소 원자를 가지는 제1 반응 소스(60)는 산소 원자를 가지는 가스(예를 들면, N2O, O2, O3)로 대체될 수 있다. 전처리 과정에서 제1 반응 소스(60) 내에 포함된 산소 원자는 플라즈마 분위기에서 라디칼(radical) 형태로 변환되며, 실리콘 박막(110) 내의 실리콘 원자와 수소 원자의 결합은 산소 라디칼에 의해 깨진다. 이후 산소 라디칼이 실리콘 박막(110) 내의 수소 원자와 결합하여 물(H2O)을 발생시킴으로써 실리콘 박막(110) 내의 수소 원자는 제거될 수 있다. 다만, 제1 반응 소스(60)가 수소 원자를 가지는 가스인 경우와 산소 원자를 가지는 가스인 경우를 비교하면, 결합 에너지(bond energy) 측면에서 볼 때 전자의 경우 실리콘 박막(110) 내의 수소 원자는 쉽게 제거될 수 있으므로, 제1 반응 소스(60)가 수소 원자를 가지는 가스인 경우가 바람직하다.
도 7b는 본 발명의 일 실시예에 따른 실리콘 박막을 실리콘이 포함되는 절연막으로 형성하는 단계를 나타내는 단면도이다. 도 7b에 도시한 바와 같이, 실리콘 박막(110)이 형성된 기판(100) 상에 플라즈마를 가한다. 즉, 기판(100)이 로딩된 챔버(11) 내부를 플라즈마 분위기로 형성한다. 플라즈마 분위기를 형성하기 위하여, ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 또는 MW(Microwave) Plasma 방식이 사용될 수 있다. 이때 플라즈마 분위기를 형성하기 위하여, 10W 내지 3kW의 전력이 인가될 수 있다.
플라즈마 분위기를 형성하기 위하여, 예를 들면, Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)와 예를 들면, O2, O3, N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 제2 반응 소스(70)가 주입될 수 있다. 이때, 점화 가스는 100 내지 3000sccm의 유량으로 주입될 수 있다. 또는, 플라즈마 분위기를 형성하기 위하여, 예를 들면 O2, O3, N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 제2 반응 소스(70)가 주입될 수 있다. 이때는 제2 반응 소스(70)가 점화 가스의 역할을 하여 별도의 점화 가스를 주입하지 않을 수 있다.
제2 반응 소스(70)로 예를 들면, O2, O3와 같은 산소 원자를 포함하는 가스를 사용할 경우, 실리콘 박막(110)은 제2 반응 소스(70)에 포함된 산소 원자와 반응하여 실리콘산화막으로 형성될 수 있다. 또는 제2 반응 소스(70)로 예를 들면, N2 및 NH3와 같은 질소 원자를 포함하는 가스를 사용할 경우, 실리콘 박막(110)은 제2 반응 소스(70)에 포함된 질소 원자와 반응하여 실리콘질화막으로 형성될 수 있다.
플라즈마 분위기에서 실리콘 박막(110)을 실리콘산화막 또는 실리콘질화막과 같은 후술할 실리콘이 포함되는 절연막으로 변화하여 형성하기 위하여, 기판(100)이 로딩된 챔버(11)의 압력을 0.05 내지 10 Torr로 유지할 수 있다.
도 7c는 본 발명의 일 실시예에 따른 실리콘이 포함된 제2 퍼지단계를 수행한 모습을 나타내는 단면도이다. 도 7b 및 도 7c를 함께 참조하면, 잔류한 제2 반응 소스(70) 또는 반응 부산물을 제거하는 제3 퍼지 단계를 수행하여, 실리콘이 포함되는 절연막(120a)를 형성한다. 실리콘이 포함되는 절연막(120a)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막일 수 있다.
실리콘산화막 또는 실리콘질화막과 같은 실리콘이 포함되는 절연막(120a)을 플라즈마 분위기에서 형성하면, 우수한 막질을 얻을 수 있다. 특히, 실리콘이 포함되는 절연막(120a)이 얇은 두께를 가지도록 형성하여도, 우수한 막질을 가질 수 있다. 또한, 전술한 바와 같이, 실리콘 박막(110)이 우수한 막질과 스텝 커버리지를 가질 수 있기 때문에, 실리콘이 포함되는 절연막(120a) 또한 우수한 막질과 스텝 커버리지를 가질 수 있다. 특히, 실리콘이 포함되는 절연막(120a)은 플라즈마 분위기에서 형성되므로, 더욱 좋은 막질을 가질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 실리콘이 포함된 절연막을 형성한 모습을 나타내는 단면도이다. 도 7을 참조하면, 도 4a 내지 도 7c에서 설명한 단계들을 반복하여, 복수의 실리콘이 포함되는 절연막(120a, 120b)이 포함되는 절연막(120)을 형성할 수 있다.
도 7b에서 보인 실리콘 박막(110)을 실리콘이 포함되는 절연막(120a)으로 형성하는 경우, 실리콘 박막(110)은 노출된 표면부터 절연막으로 변화하게 된다. 따라서, 실리콘 박막(110)이 두꺼울 경우 실리콘 박막(110)과 반응하기 위한 산소 또는 질소는 실리콘 박막(110) 표면에 형성된 절연막을 뚫고 확산해야한다. 따라서 절연막의 형성 속도는 실리콘 박막(110)이 두꺼울수록 더 느려지게 된다.
형성하고자 하는 절연막(120)이 상대적으로 두꺼운 경우, 상대적으로 얇은 실리콘 박막을 형성한 후 실리콘이 포함되는 절연막으로 형성하는 과정을 반복하면, 상대적으로 두꺼운 실리콘 박막을 한번에 절연막으로 형성하는 것보다 공정 시간이 단축될 수 있다. 따라서 공정 시간과 실리콘이 포함되는 절연막의 원하는 두께를 고려하여, 도 4a 내지 도 7c에서 설명한 단계들을 반복할 회수를 결정할 수 있다. 또한, 절연막(120)은 2개의 실리콘이 포함되는 절연막(120a, 120b)이 포함되는 것으로 도시되었으나, 3개 또는 그 이상의 실리콘이 포함되는 절연막을 포함하는 것도 가능하다.
도 9는 본 발명의 일 실시예에 따른 절연막의 성장률을 나타내는 그래프이다. 전처리하지 않고 절연막을 증착한 경우와 전처리하고 절연막을 증착한 경우, 절연막의 두께를 증착시 반복된 전체 사이클 수로 나누어 단위 사이클에 대한 성장률(growth-rate, 또는 증착률)을 산출하였으며, 성장률은 기판(100)의 전면적에 대한 평균값이다. 도 9에 도시한 바와 같이, 전처리를 한 절연막(120)의 성장률이 전처리를 생략한 절연막에 비해 10% 가량 증가하는 것을 확인할 수 있다.
위와 같은 결과는 다음과 같이 설명될 수 있다. 전처리시 실리콘 전구체(50)에 포함된 수소 원자가 실리콘 박막(110)으로부터 제거됨으로써 실리콘 박막(110)의 부피가 줄어들고, 이로 인해 실리콘 박막(110)의 증착 밀도가 증가함과 동시에 실리콘 전구체(50)는 기판(100)의 표면에 고르게 분포될 수 있다. 따라서, 후속 사이클에서 실리콘 전구체(50)는 실리콘 박막(110)의 표면에 고르게 흡착될 수 있으며, 이로 인해 기판(100)의 전면적에 대한 평균값인 성장률은 증가할 수 있다. 반면에, 전처리가 이루어지지 않을 경우, 실리콘 전구체(50)는 기판(100)의 일부 영역에만 불균일하게 분포되며, 이로 인해 후속 사이클에서 실리콘 전구체(50)는 실리콘 박막(110)의 표면에 고르게 흡착될 수 없을 뿐만 아니라, 기판(100)의 전면적에 대한 평균값인 성장률은 감소한다.
도 10은 본 발명의 일 실시예에 따른 절연막의 습식 식각률(300:1의 BOE 용액의 경우)을 나타내는 그래프이다. 도 10에 도시한 바와 같이, 열CVD를 통해 증착한 절연막은 0.24이며, 종래의 사이클릭 박막 증착 방법(전처리를 생략한)에 따른 절연막은 0.69이다. 그러나, 앞서 설명한 사이클릭 박막 증착 방법에 따르면 절연막(120)의 습식 식각률이 0.49(전처리시간=0.25초) 또는 0.52(전처리시간=0.5초) 이며, 종래의 사이클릭 박막 증착 방법(전처리를 생략한)에 비해 25% 가량 감소하는 것을 확인할 수 있다. 이를 통해 종래의 사이클릭 박막 증착 방법(전처리를 생략한)에 비해 절연막(120)의 조직이 치밀해졌음을 입증할 수 있다.
본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나, 이와 다른 형태의 실시예들도 가능하다. 그러므로, 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
100 : 기판
110 : 실리콘 박막
120 : 절연막

Claims (15)

  1. 대상물이 로딩된 챔버의 내부에 실리콘 전구체를 주입하여 상기 대상물 상에 실리콘을 증착하는 증착 단계 및 상기 챔버의 내부에서 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계를 통해, 상기 대상물 상에 실리콘 박막을 형성하는 실리콘 박막 형성 단계;
    상기 챔버의 내부에 플라즈마 분위기를 형성하고 수소 원자를 가지는 제1 반응 소스를 공급하여 상기 실리콘 박막의 표면을 처리하는 전처리 단계; 및
    상기 챔버의 내부에 플라즈마 분위기를 형성하고 산소 원자 또는 질소 원자 중 하나 이상을 가지는 제2 반응 소스를 공급하여, 상기 실리콘 박막을 실리콘이 포함되는 절연막으로 형성하는 절연막 형성 단계를 포함하며,
    상기 절연막의 습식 식각률(wet etch rate)이 0.4 내지 0.6인 사이클릭 박막 증착 방법.
  2. 제1항에 있어서,
    상기 제1 반응 소스는 NH3 및 H2를 포함하는 군으로부터 선택된 하나 이상의 가스인, 사이클릭 박막 증착 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 반응 소스는 O2, O3, N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스인, 사이클릭 박막 증착 방법
  4. 제1항 또는 제2항에 있어서,
    상기 전처리 단계는 0.05 내지 10초인, 사이클릭 박막 증착 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 전처리 단계는,
    상기 챔버의 내부 압력이 0.01 내지 10 Torr이고,
    상기 대상물의 온도는 50 내지 600℃인, 사이클릭 박막 증착 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 실리콘 박막 형성 단계 및 상기 절연막 형성 단계는 상기 챔버의 내부 압력이 0.01 내지 10 Torr인, 사이클릭 박막 증착 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 실리콘 전구체는 아미노실란 및 염화실란 중 어느 하나를 포함하는, 사이클릭 박막 증착 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 실리콘이 포함되는 절연막은 실리콘 산화막 또는 실리콘 절연막인, 사이클릭 박막 증착 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 전처리 단계 또는 상기 절연막 형성 단계는,
    Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)를 주입하는, 사이클릭 박막 증착 방법.
  10. 제9항에 있어서,
    상기 제1 반응 소스는 10 내지 2000sccm의 유량으로 주입되고,
    상기 점화 가스는 100 내지 3000sccm의 유량으로 주입되며,
    상기 제2 반응 소스는 10 내지 500sccm의 유량으로 주입되는, 사이클릭 박막 증착 방법.
  11. 제1항에 있어서,
    상기 사이클릭 박막 증착 방법은,
    상기 절연막 형성 단계 이후에 상기 챔버의 내부에서 반응 부산물을 제거하는 제2 퍼지 단계를 더 포함하며,
    상기 실리콘 박막 형성 단계, 상기 전처리 단계, 상기 절연막 형성 단계, 및 상기 제2 퍼지 단계는 반복하여 수행되는, 사이클릭 박막 증착 방법.
  12. 제1항에 있어서,
    상기 실리콘 박막 형성 단계는,
    상기 증착 단계 및 상기 제1 퍼지 단계를 1회 내지 10회 반복하는, 사이클릭 박막 증착 방법.
  13. 제1항에 있어서,
    상기 실리콘 박막 형성 단계는,
    비정질의 실리콘 또는 다결정성을 가지는 폴리실리콘으로 이루어지는 실리콘 박막을 형성하는, 사이클릭 박막 증착 방법.
  14. 제1항 또는 제2항 중 어느 한 항에 기재된 사이클릭 박막 증착 방법을 통해 절연막을 증착하는, 반도체 제조 방법.
  15. 제1항 또는 제2항 중 어느 한 항에 기재된 사이클릭 박막 증착 방법을 통해 증착된 절연막을 포함하는 반도체 소자.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101489306B1 (ko) * 2013-10-21 2015-02-11 주식회사 유진테크 어모퍼스 실리콘막의 증착 방법 및 증착 장치
KR101551199B1 (ko) * 2013-12-27 2015-09-10 주식회사 유진테크 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자
JP6548586B2 (ja) 2016-02-03 2019-07-24 東京エレクトロン株式会社 成膜方法
JP6584347B2 (ja) * 2016-03-02 2019-10-02 東京エレクトロン株式会社 成膜方法
JP6733516B2 (ja) 2016-11-21 2020-08-05 東京エレクトロン株式会社 半導体装置の製造方法
KR102671466B1 (ko) * 2018-11-13 2024-06-03 주성엔지니어링(주) 저온 결정질 실리콘 형성방법
KR20200138610A (ko) 2019-06-01 2020-12-10 최호준 드론 탈부착 분무장치
KR102716372B1 (ko) * 2019-12-12 2024-10-15 주식회사 원익아이피에스 박막 증착 방법
KR20210094462A (ko) * 2020-01-20 2021-07-29 에이에스엠 아이피 홀딩 비.브이. 전처리를 사용하여 실리콘 질화물 층을 증착하는 방법, 상기 방법을 사용하여 형성된 구조체, 및 상기 방법을 수행하기 위한 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011222649A (ja) * 2010-04-07 2011-11-04 Sharp Corp 半導体装置の製造方法および表示パネルの製造方法
KR101147727B1 (ko) * 2010-08-02 2012-05-25 주식회사 유진테크 사이클릭 박막 증착 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242530A (en) * 1991-08-05 1993-09-07 International Business Machines Corporation Pulsed gas plasma-enhanced chemical vapor deposition of silicon
KR100385947B1 (ko) * 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
WO2004009861A2 (en) * 2002-07-19 2004-01-29 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
KR100472518B1 (ko) * 2002-09-30 2005-03-10 주식회사 유진테크 싱글 챔버식 화학 기상증착 장치를 이용한 질화막 증착방법
US7713592B2 (en) * 2003-02-04 2010-05-11 Tegal Corporation Nanolayer deposition process
KR100543209B1 (ko) 2003-12-16 2006-01-20 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 트랜지스터 제조 방법
JP4669679B2 (ja) * 2004-07-29 2011-04-13 東京エレクトロン株式会社 窒化珪素膜の製造方法及び半導体装置の製造方法
CN101527263B (zh) * 2005-02-17 2013-03-20 株式会社日立国际电气 半导体器件的制造方法
JP4607637B2 (ja) * 2005-03-28 2011-01-05 東京エレクトロン株式会社 シリコン窒化膜の形成方法、シリコン窒化膜の形成装置及びプログラム
JP4456533B2 (ja) * 2005-06-14 2010-04-28 東京エレクトロン株式会社 シリコン酸化膜の形成方法、シリコン酸化膜の形成装置及びプログラム
CN100524847C (zh) * 2007-02-07 2009-08-05 北京中科信电子装备有限公司 提高单晶硅太阳能电池减反射膜质量的方法
US20090041952A1 (en) * 2007-08-10 2009-02-12 Asm Genitech Korea Ltd. Method of depositing silicon oxide films
KR100927375B1 (ko) * 2007-09-04 2009-11-19 주식회사 유진테크 배기 유닛 및 이를 이용하는 배기 조절 방법, 상기 배기 유닛을 포함하는 기판 처리 장치
KR100963297B1 (ko) * 2007-09-04 2010-06-11 주식회사 유진테크 샤워헤드 및 이를 포함하는 기판처리장치, 샤워헤드를이용하여 플라스마를 공급하는 방법
JP4611414B2 (ja) * 2007-12-26 2011-01-12 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
KR100963299B1 (ko) * 2008-01-15 2010-06-11 주식회사 유진테크 플라즈마 처리장치 및 방법
KR100943427B1 (ko) * 2008-02-04 2010-02-19 주식회사 유진테크 기판지지유닛 및 기판처리장치, 그리고 기판지지유닛을제조하는 방법
KR101003382B1 (ko) * 2008-02-13 2010-12-22 주식회사 유진테크 플라즈마 처리장치 및 방법
KR100963291B1 (ko) * 2008-02-22 2010-06-11 주식회사 유진테크 기판처리장치 및 기판처리방법
KR100999583B1 (ko) * 2008-02-22 2010-12-08 주식회사 유진테크 기판처리장치 및 기판처리방법
KR100963287B1 (ko) * 2008-02-22 2010-06-11 주식회사 유진테크 기판처리장치 및 기판처리방법
KR101147728B1 (ko) * 2010-08-02 2012-05-25 주식회사 유진테크 사이클릭 박막 증착 방법
KR101176900B1 (ko) * 2010-09-06 2012-08-30 주식회사 유진테크 반도체 소자의 제조 방법
JP6022166B2 (ja) * 2011-02-28 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6088178B2 (ja) * 2011-10-07 2017-03-01 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR101551199B1 (ko) * 2013-12-27 2015-09-10 주식회사 유진테크 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011222649A (ja) * 2010-04-07 2011-11-04 Sharp Corp 半導体装置の製造方法および表示パネルの製造方法
KR101147727B1 (ko) * 2010-08-02 2012-05-25 주식회사 유진테크 사이클릭 박막 증착 방법

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