KR101532172B1

KR101532172B1 - 칩 전자부품 및 그 실장기판

Info

Publication number: KR101532172B1
Application number: KR1020140066924A
Authority: KR
Inventors: 정정혁; 방혜민; 김태영; 차혜연
Original assignee: 삼성전기주식회사
Priority date: 2014-06-02
Filing date: 2014-06-02
Publication date: 2015-06-26
Also published as: CN105185507A; CN105185507B; JP2015228479A; JP6121371B2

Abstract

본 발명은 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 전해 도금층 및 상기 전해 도금층 상에 형성된 이방 도금층을 포함하며, 상기 자성체 본체의 길이-두께 방향 단면에 있어서, 상기 전해 도금층은 상기 절연 기판에 인접한 아랫변의 길이가 윗변의 길이보다 긴 칩 전자부품을 제공한다.

Description

칩 전자부품 및 그 실장기판{Chip electronic component and board having the same mounted thereon}

본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.

이러한 박막형 인덕터는 절연 기판 상에 코일 패턴을 형성한 후 외부에 자성체 재료를 충진하여 제작한다.

특히, 코일에서 코일 면적을 늘려 직류 저항(Rdc)을 개선하는 것은 박막형 인덕터의 효율에 큰 영향을 주게 된다.

상기 코일의 면적을 늘리는 방법으로서 이방 도금이라는 공법을 적용함으로써, 박막형 인덕터의 직류 저항(Rdc) 특성을 향상시키는 연구가 진행되어 왔다.

상기 이방 도금은 높은 전류 밀도로 인하여 도금이 코일의 위에 방향으로만 성장할 수 있도록 고안되었다.

하지만, 높은 전류 밀도하에서 도금이 진행되다 보니 속도에 따른 구리(Cu) 이온 공급 부족으로 코일 패턴 끝부분에서 탄도금 형상이 나타나고, 코일 패턴 간의 두께 편차도 크게 나타나 이를 개선하는 방법이 요구되고 있다.

따라서, 코일 패턴의 탄도금 형상, 도금 두께의 편차 및 쇼트 불량을 개선하기 위한 연구는 계속 요구되며, 더불어 인덕터의 직류 저항(Rdc)을 개선하는 연구 또한 요구되고 있는 실정이다.

일본공개공보 제1999-204337호

본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.

상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,

절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 전해 도금층 및 상기 전해 도금층 상에 형성된 이방 도금층을 포함하며, 상기 자성체 본체의 길이-두께 방향 단면에 있어서, 상기 전해 도금층은 상기 절연 기판에 인접한 아랫변의 길이가 윗변의 길이보다 긴 칩 전자부품을 제공한다.

상기 전해 도금층의 단면 형상은 사다리꼴 형상일 수 있다.

상기 전해 도금층의 상면은 평면일 수 있다.

상기 이방 도금층은 상기 절연 기판상에서부터 형성될 수 있다.

상기 코일 도체 패턴의 가로 세로비(Aspect Ratio, A/R)가 1.5 내지 5.5일 수 있다.

상기 코일 도체 패턴부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.

또한, 본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 칩 전자부품;을 포함하며, 상기 칩 전자부품은 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체와 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 전해 도금층 및 상기 전해 도금층 상에 형성된 이방 도금층을 포함하며, 상기 자성체 본체의 길이-두께 방향 단면에 있어서, 상기 전해 도금층은 상기 절연 기판에 인접한 아랫변의 길이가 윗변의 길이보다 긴 칩 전자부품의 실장 기판을 제공한다.

상기 전해 도금층의 단면 형상은 사다리꼴 형상일 수 있다.

상기 전해 도금층의 상면은 평면일 수 있다.

본 발명의 일 실시형태의 칩 전자부품에 의하면 상기 코일 도체 패턴 중 전해 도금층의 단면이 사다리꼴에 가까운 형상을 가지기 때문에, 기존 둥근 형태의 전해 도금층 단면 형상에 비해 쇼트 불량 발생을 최소화할 수 있다.

또한, 상기 전해 도금층의 단면이 사다리꼴에 가까운 형상을 가지기 때문에, 기존 둥근 형태의 전해 도금층 단면 형상에 비해 이방 도금층이 전해 도금층의 가장 하부에서부터 성장하므로, 코일 도체 패턴의 가로 세로비(Aspect Ratio, A/R)를 향상하여 직류 저항(Rdc)을 개선할 수 있다.

또한, 본 발명의 일 실시형태의 칩 전자부품에 의하면 코일 도체 패턴의 크기를 줄여 작은 사이즈의 칩에서도 이방 도금을 안정적으로 적용할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이고, 도 3은 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 개략도이다.

도 1 내지 도 3을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.

상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(23), 코일 도체 패턴(42, 44)을 포함한다.

자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다. 상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있고, 상기 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 이용할 수 있으며, 이에 제한되는 것은 아니다.

자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 길이가 폭 방향의 길이보다 큰 직 육면체의 형상을 가질 수 있다.

상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 코일 도체 패턴(42, 44)을 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.

상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부를 형성할 수 있다. 자성체로 충진되는 코어부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.

상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴(42)이 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴(44)이 형성될 수 있다.

상기 코일 도체 패턴(42, 44)은 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)은 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.

상기 코일 도체 패턴(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 코일 도체 패턴(42, 44)의 표면에는 절연막(31)이 형성될 수 있다.

상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.

상기 절연막(32)은 박막으로 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성될 수 있다.

상기 절연 기판(23)의 일면에 형성되는 코일 도체 패턴(42)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 상기 절연 기판(23)의 반대 면에 형성되는 코일 도체 패턴(44)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.

상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 코일 도체 패턴(42, 44)과 접속하도록 길이 방향의 양 단면에는 외부 전극(31, 32)이 형성될 수 있다.

상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.

상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴(42, 44)은 패턴 도금층(42a, 44a)과 상기 패턴 도금층(42a, 44a) 상에 형성된 전해 도금층(42b, 44b) 및 상기 전해 도금층(42b, 44b) 상에 형성된 이방 도금층(42c, 44c)을 포함하며, 상기 자성체 본체(50)의 길이-두께 방향 단면에 있어서, 상기 전해 도금층(42b, 44b)은 상기 절연 기판(23)에 인접한 아랫변의 길이가 윗변의 길이보다 긴 것을 특징으로 한다.

일반적으로, 상기 코일의 면적을 늘리는 방법으로서 이방 도금이라는 공법을 적용함으로써, 박막형 인덕터의 직류 저항(Rdc) 특성을 향상시키는 연구가 진행되어 왔다.

하지만, 높은 전류 밀도하에서 도금이 진행되다 보니 속도에 따른 구리(Cu) 이온 공급 부족으로 코일 도체 패턴 끝부분에서 탄도금 형상이 나타나고, 코일 도체 패턴 간의 두께 편차도 크게 나타나 쇼트 불량이 발생하는 문제가 있었다.

그러나, 본 발명의 일 실시형태에 따르면 상기 전해 도금층(42b, 44b)은 상기 절연 기판(23)에 인접한 아랫변의 길이가 윗변의 길이보다 긴 것을 특징으로 하므로, 상기 코일 도체 패턴 간의 두께 편차가 크게 나타나 쇼트 불량이 발생하는 문제를 해결할 수 있다.

즉, 상기 전해 도금층(42b, 44b)의 형상이 상기 절연 기판(23)에 인접한 아랫변의 길이가 윗변의 길이보다 길기 때문에, 이방 도금층(42c, 44c)이 전해 도금층(42b, 44b)의 가장 하부에서부터 성장하므로, 코일 도체 패턴(42, 44) 간의 두께 편차를 줄일 수 있어 인접한 코일 도체 패턴 간 쇼트 발생을 막을 수 있다.

또한, 코일 도체 패턴(42, 44) 간의 두께 편차를 줄일 수 있어 인접한 코일 도체 패턴 간 쇼트 발생을 막을 수 있으므로, 이방 도금층(42c, 44c)을 더욱 높게 성장시킬 수 있어, 코일 도체 패턴의 가로 세로비(Aspect Ratio, A/R)를 향상하여 직류 저항(Rdc)을 개선할 수 있다.

또한, 본 발명의 일 실시형태의 칩 전자부품에 의하면 코일 도체 패턴(42, 44)의 크기를 줄여 작은 사이즈의 칩에서도 이방 도금을 안정적으로 적용할 수 있다.

상기 전해 도금층(42b, 44b)의 단면 형상은 특별히 제한되는 것은 아니나, 예를 들어 사다리꼴 형상일 수 있다.

상기 코일 도체 패턴(42, 44) 중 전해 도금층(42b, 44b)의 단면이 사다리꼴 형상을 가지기 때문에, 기존 둥근 형태의 전해 도금층 단면 형상에 비해 쇼트 불량 발생을 최소화할 수 있다.

즉, 상기 전해 도금층(42b, 44b)의 단면이 사다리꼴 형상을 가지기 때문에, 기존 둥근 형태의 전해 도금층 단면 형상에 비해 이방 도금층(42c, 44c)이 전해 도금층의 가장 하부에서부터 성장하며, 안정적으로 수직 방향으로 성장할 수 있다.

이로 인하여, 상기 코일 도체 패턴(42, 44)의 두께 편차가 감소하여 인접한 코일 도체 패턴간 쇼트 발생을 막을 수 있다.

또한, 이방 도금층(42c, 44c)이 안정적으로 수직 방향으로 성장할 수 있어, 코일 도체 패턴의 가로 세로비(Aspect Ratio, A/R)를 향상시킬 수 있으므로 직류 저항(Rdc)을 개선할 수 있다.

상기 전해 도금층(42b, 44b)의 상면은 평면일 수 있으나, 반드시 이에 제한되는 것은 아니다.

상기 전해 도금층(42b, 44b)의 상면이 평면이므로, 기존 둥근 형태의 전해 도금층 단면 형상에 비해 이방 도금층(42c, 44c)이 전해 도금층의 가장 하부에서부터 안정적으로 수직 방향으로 성장할 수 있다.

이로 인하여, 코일 도체 패턴(42, 44)의 가로 세로비(Aspect Ratio, A/R)를 향상시킬 수 있으므로 직류 저항(Rdc)을 개선할 수 있다.

상기 이방 도금층(42c, 44c)은 상기 절연 기판(23)상에서부터 형성될 수 있다.

상술한 바와 같이, 상기 이방 도금층(42c, 44c)이 상기 절연 기판(23)상에서부터 형성, 즉 전해 도금층의 가장 하부에서부터 성장되므로, 이방 도금층(42c, 44c)이 안정적으로 수직 방향으로 성장할 수 있다.

상기 코일 도체 패턴의 형상을 형성하는 공정은 하나의 실시예에 불과하며, 이에 한정되는 것은 아니고 다양한 방법이 적용될 수 있음은 물론이다.

본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴(42, 44)의 가로 세로비(Aspect Ratio, A/R)는 1.5 내지 5.5일 수 있다.

본 발명의 일 실시형태에 따른 칩 전자부품에 있어서 상기 코일 도체 패턴(42, 44)은 직류 저항(Rdc)을 최소화하기 위해 코일의 단면적을 높이는 것이 유리하며, 이를 위해 두께 방향으로 코일을 성장시키는 이방 도금 방법을 적용할 수 있다.

상기 이방 도금 방법을 적용하여 코일 도체 패턴을 두께 방향으로 많이 성장시킬 경우 코일의 단면적이 증가하여 직류 저항(Rdc)을 개선하는 효과가 있다.

즉, 본 발명의 일 실시형태에 따르면 상기 코일 도체 패턴(42, 44)의 가로 세로비(Aspect Ratio, A/R)가 1.5 내지 5.5를 만족하도록 조절함으로써, 코일의 단면적이 증가하여 직류 저항(Rdc)을 개선하는 효과가 있다.

상기 코일 도체 패턴(42, 44)의 가로 세로비(Aspect Ratio, A/R)가 1.5 미만일 경우에는 가로 세로비(Aspect Ratio, A/R)가 1에 가까우므로, 제한된 공간 내에서 단면적 증가 효과가 적어 직류 저항(Rdc)을 개선하는 효과가 미비할 수 있다.

반면, 상기 코일 도체 패턴(42, 44)의 가로 세로비(Aspect Ratio, A/R)가 5.5를 초과하는 경우에는 코일의 단면적 상승에 따른 직류 저항(Rdc) 개선 효과는 있으나, 도금 성장의 불균일로 인해 쇼트 불량이 발생할 수 있으며, 구리(Cu) 이온 공급 속도가 낮음에 따라 발생할 수 있는 탄도금에 따른 직류 저항(Rdc) 저하의 문제가 있을 수 있다.

본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.

이하에서는 본 발명의 일 실시형태 따른 칩 전자부품의 제조공정에 대하여 설명하도록 한다.

먼저, 절연 기판(23)에 코일 도체 패턴부(42, 44)를 형성할 수 있다.

얇은 박막의 절연 기판(23) 상에 전기 도금법 등으로 코일 도체 패턴(42, 44)를 형성할 수 있다. 이때, 상기 절연 기판(23)은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다.

상기 코일 도체 패턴(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 코일 도체 패턴(42, 44)은 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.

상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)을 전기적으로 접속시킬 수 있다.

상기 절연 기판(23)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(23)을 관통하는 홀을 형성할 수 있다.

상기 코일 도체 패턴(42, 44)의 형성은 인쇄 공법으로 형성한 패턴 도금층(42a, 44a) 상에 등방 도금으로 전해 도금층(42b, 44b)을 형성하고, 고 밀도의 전류를 인가하여 이방 도금을 함으로써, 코일의 두께 방향으로 이방 도금층(42c, 44c)을 성장시킬 수 있다.

상기 전해 도금층은 일반적으로 등방 도금을 적용하여 형성하기 때문에 상면이 둥근 돔 형상 혹은 구형의 형상을 나타낸다.

그러나, 본 발명의 일 실시형태에 따르면 상기 전해 도금층(42b, 44b)을 등방 도금으로 형성하되, 인가하는 전류를 조절함으로써 상기 절연 기판(23)에 인접한 아랫변의 길이가 윗변의 길이보다 긴 사다리꼴 형상으로 제작할 수 있다.

구체적으로, 인가 전류의 밀도를 높임으로써 절연 기판(23)에 인접한 하부에서는 길이가 긴 전해 도금층(42b, 44b)을 형성하고 상부로 갈수록 인가 전류의 밀도를 낮춤으로써 윗변의 길이가 짧은 형상 즉 사다리꼴 형상을 구현할 수 있다.

다음으로, 상기 전해 도금층(42b, 44b) 상에 이방 도금을 적용하여 이방 도금층(42c, 44c)을 형성할 수 있으며, 이 경우 상술한 바와 같이 상기 이방 도금층(42c, 44c)이 상기 절연 기판(23)상에서부터 형성, 즉 전해 도금층(42b, 44b)의 가장 하부에서부터 성장되므로, 이방 도금층(42c, 44c)이 안정적으로 수직 방향으로 성장할 수 있다.

다음으로, 상기 코일 도체 패턴부(42, 44)의 표면에 절연막을 형성할 수 있으며, 상기 절연막의 형성 방법은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.

상기 절연막은 박막의 절연막을 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성할 수 있다.

상기 절연막은 1㎛ 내지 3㎛의 두께로 형성할 수 있으며, 상기 절연막의 두께가 1㎛ 미만일 경우 절연막의 손상으로 누설 전류가 발생하고 고주파에서 인덕턴스가 낮아지는 파형 불량 또는 코일 간의 쇼트 불량이 발생할 수 있으며, 3㎛를 초과할 경우 용량 특성이 저하될 수 있다.

다음으로, 상기 코일 도체 패턴부(42, 44)가 형성된 절연 기판(23)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.

자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.

또한, 상기 자성체 본체(50)의 단면에 노출되는 코일 도체 패턴부(42, 44)와 접속하는 외부전극(31, 32)을 형성할 수 있다.

상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(31, 32)을 형성하는 방법은 외부 전극(31, 32)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

칩 전자부품의 실장 기판

도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.

도 4를 참조하면, 본 실시 형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.

이때, 상기 칩 전자부품(100)은 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100 : 박막형 인덕터 23 : 절연 기판
31, 32 : 외부전극 42, 44 : 코일 도체 패턴
42a, 44a : 패턴 도금층 42b, 44b : 전해 도금층
42c, 44c : 이방 도금층
46 : 비아 전극 50 : 자성체 본체
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더링

Claims

절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및
상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;
을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 전해 도금층 및 상기 전해 도금층 상에 형성된 이방 도금층을 포함하며, 상기 자성체 본체의 길이-두께 방향 단면에 있어서, 상기 전해 도금층은 상기 절연 기판에 인접한 아랫변의 길이가 윗변의 길이보다 긴 칩 전자부품.
제 1항에 있어서,
상기 전해 도금층의 단면 형상은 사다리꼴 형상인 칩 전자부품.
제 1항에 있어서,
상기 전해 도금층의 상면은 평면인 것을 특징으로 하는 칩 전자부품.
제 1항에 있어서,
상기 이방 도금층은 상기 절연 기판상에서부터 형성된 것을 특징으로 하는 칩 전자부품.
제 1항에 있어서,
상기 코일 도체 패턴의 가로 세로비(Aspect Ratio, A/R)가 1.5 내지 5.5인 것을 특징으로 하는 칩 전자부품.
제 1항에 있어서,
상기 코일 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 칩 전자부품;을 포함하며, 상기 칩 전자부품은 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체와 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극을 포함하며, 상기 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 전해 도금층 및 상기 전해 도금층 상에 형성된 이방 도금층을 포함하며, 상기 자성체 본체의 길이-두께 방향 단면에 있어서, 상기 전해 도금층은 상기 절연 기판에 인접한 아랫변의 길이가 윗변의 길이보다 긴 칩 전자부품의 실장 기판.
제 7항에 있어서,
상기 전해 도금층의 단면 형상은 사다리꼴 형상인 칩 전자부품의 실장 기판.
제 7항에 있어서,
상기 전해 도금층의 상면은 평면인 것을 특징으로 하는 칩 전자부품의 실장 기판.
제 7항에 있어서,
상기 이방 도금층은 상기 절연 기판상에서부터 형성된 것을 특징으로 하는 칩 전자부품의 실장 기판.
제 7항에 있어서,
상기 코일 도체 패턴의 가로 세로비(Aspect Ratio, A/R)가 1.5 내지 5.5인 것을 특징으로 하는 칩 전자부품의 실장 기판.
제 7항에 있어서,
상기 코일 도체 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품의 실장 기판.