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KR101510583B1 - Programmable pulse width shift register - Google Patents

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Publication number
KR101510583B1
KR101510583B1 KR20140005746A KR20140005746A KR101510583B1 KR 101510583 B1 KR101510583 B1 KR 101510583B1 KR 20140005746 A KR20140005746 A KR 20140005746A KR 20140005746 A KR20140005746 A KR 20140005746A KR 101510583 B1 KR101510583 B1 KR 101510583B1
Authority
KR
South Korea
Prior art keywords
node
stage
potential
signal
switching
Prior art date
Application number
KR20140005746A
Other languages
Korean (ko)
Inventor
남형식
송은지
Original Assignee
경희대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 경희대학교 산학협력단 filed Critical 경희대학교 산학협력단
Priority to KR20140005746A priority Critical patent/KR101510583B1/en
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Publication of KR101510583B1 publication Critical patent/KR101510583B1/en

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Abstract

The present invention relates to a variable pulse width shift register which includes multiple stages to sequentially output scan signals to an output terminal and is capable of adjusting the number of pulses of the scan signals that are overlapped to each other by adjusting pulse widths of the scan signals according to pulse widths of start signals. The n^th stage among the stages includes: a first input unit to receive the start signal or the scan signal of the frontend stage to be supplied to a Q node from a certain time; a second input unit to supply the scan signal of a backend stage to the Q node to boost the Q node to have a higher potential than a high potential voltage source; a control unit to maintain the potential of the boosted Q node during a certain time; an inverting unit to invert the potential of the Q node to be supplied to a Qb node; and an output unit to output the high potential voltage source or a low potential voltage source to the output terminal as the scan signal according to the potentials of the Q node and the Qb node.

Description

가변 펄스폭 쉬프트 레지스터{Programmable pulse width shift register}Programmable pulse width shift register < RTI ID = 0.0 >

본 발명은 가변 펄스폭 쉬프트 레지스터에 관한 것으로서, 보다 상세하게는 입력되는 스타트신호의 펄스폭에 따라 출력되는 스캔신호의 펄스폭이 조절되는 쉬프트 레지스터에 관한 것이다.The present invention relates to a variable pulse width shift register, and more particularly, to a shift register in which a pulse width of a scan signal output according to a pulse width of an input start signal is adjusted.

일반적으로 액정표시장치(LCD : Liquid Crystal Display), 플라즈마표시장치(PDP : Plasma Display Panel), 유기발광표시장치(OLED : Organic Light Emitting Display) 등과 같은 평판 디스플레이는 액티브 매트릭스(Active matrix) 형태로 배열된 화소들을 구동하여 각 화소에 화상 정보에 따른 데이터신호를 개별적으로 공급하여 화상을 표시한다.2. Description of the Related Art In general, flat panel displays such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) are arranged in an active matrix And supplies data signals corresponding to the image information to each pixel individually to display an image.

이와 같은 평판 디스플레이를 구동하는 구동회로는 각 화소에 스캔신호를 공급하는 게이트 드라이버, 각 화소에 데이터신호를 공급하는 데이터 드라이버, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러, 구동전압을 공급하는 전원공급부를 포함한다.The driving circuit for driving the flat panel display includes a gate driver for supplying a scan signal to each pixel, a data driver for supplying a data signal to each pixel, a timing controller for supplying a control signal for controlling the gate driver and the data driver, And a power supply unit for supplying a driving voltage.

특히, 상기 게이트 드라이버는 스캔신호들이 순차적으로 상기 게이트라인들에 출력될 수 있도록 열을 이루는 다수의 쉬프트 레지스터를 포함하여 구성된다. 즉, 상기 게이트 드라이버는 스캔신호를 상기 게이트라인들에 순차적으로 공급하여 각 화소들이 한 프레임동안 1라인씩 선택되도록 한다. 이와 같이 게이트라인들이 순차적으로 선택될 때마다, 상기 데이터 드라이버는 데이터라인들에 데이터신호를 공급하여 화상을 표시한다.In particular, the gate driver includes a plurality of shift registers arranged in rows so that scan signals can be sequentially output to the gate lines. That is, the gate driver sequentially supplies a scan signal to the gate lines so that each pixel is selected one line at a time during one frame. Each time the gate lines are sequentially selected, the data driver supplies a data signal to the data lines to display an image.

도 1은 종래의 쉬프트 레지스터의 블록도이다.1 is a block diagram of a conventional shift register.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 캐스캐이드(Cascade) 접속된 다수의 n개의 스테이지(10a 내지 10e) 및 하나의 더미 스테이지(10f)를 포함한다. 상기 각 스테이지들(10a 내지 10e)은 하나의 스캔신호(Vg[1] 내지 Vg[n])를 차례로 출력한다. 이와 같이 상기 스테이지들(10a 내지 10e)로부터 출력된 스캔신호들(Vg[1] 내지 Vg[n])은 상기 게이트라인들에 순차적으로 공급된다.The conventional shift register includes a plurality of n stages (10a to 10e) and a dummy stage (10f) cascade-connected to each other, as shown in Fig. Each of the stages 10a to 10e sequentially outputs one scan signal V g [1] to V g [n]. Thus, the scan signals V g [1] to V g [n] output from the stages 10a to 10e are sequentially supplied to the gate lines.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(10a 내지 10f)는 고전위전압원(VDD), 저전위전압원(VSS) 및 클럭신호(CLK)를 인가받는다. 여기서, 상기 고전위전압원(VDD)은 정전압을, 상기 저전위전압원(VSS)은 접지전압을 나타낸다.The entire stages 10a to 10f of the shift register constructed as described above are supplied with a high potential voltage source VDD, a low potential voltage source VSS and a clock signal CLK. Here, the high potential voltage source VDD represents a constant voltage and the low potential power source VSS represents a ground voltage.

이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the conventional shift register having the above structure will now be described.

먼저, 타이밍 콘트롤러로부터의 스타트신호(SP)가 제1스테이지(10a)에 인가되면, 상기 제1스테이지(10a)는 상기 스타트신호(SP)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제1스테이지(10a)는 타이밍 콘트롤러로부터의 클럭신호(CLK)를 입력받아 제1스캔신호(Vg[1])를 출력하고, 이를 제1게이트라인과 제2스테이지(10b)에 함께 공급한다.First, when the start signal SP from the timing controller is applied to the first stage 10a, the first stage 10a is enabled in response to the start signal SP. The enabled first stage 10a receives the clock signal CLK from the timing controller and outputs a first scan signal V g [1], which is supplied to the first gate line and the second stage 10b.

이에 따라, 상기 제2스테이지(10b)는 상기 제1스캔신호(Vg[1])에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제2스테이지(10b)는 상기 타이밍 콘트롤러로부터의 클럭신호(CLK)를 입력받아 제2스캔신호(Vg[2])를 출력하고, 이를 제2게이트라인, 제3스테이지(10c) 및 상기 제1스테이지(10a)에 함께 공급한다. Accordingly, the second stage 10b is enabled in response to the first scan signal V g [1]. The enabled second stage 10b receives the clock signal CLK from the timing controller and outputs a second scan signal V g [2], which is supplied to the second gate line, the third stage, The first stage 10c and the first stage 10a.

그러면, 상기 제2스캔신호(Vg[2])에 응답하여 상기 제3스테이지(10c)는 인에이블되고, 상기 제1스테이지(10a)는 저전위전압원(VSS)을 상기 제1게이트라인에 공급한다. 이어서, 상기 인에이블된 제3스테이지(10c)는 상기 타이밍 콘트롤러로부터의 클럭신호(CLK)를 입력받아 제3스캔신호(Vg[3])를 출력하고, 이를 제3게이트라인, 제4스테이지(10d) 및 상기 제2스테이지(10b)에 공급한다. Then, the third stage 10c is enabled in response to the second scan signal V g [2], and the first stage 10a applies a low potential voltage source V SS to the first gate line Supply. Then, the enabled third stage 10c receives the clock signal CLK from the timing controller and outputs a third scan signal V g [3], which is supplied to the third gate line, (10d) and the second stage (10b).

이에 따라, 상기 제3스캔신호(Vg[3])에 응답하여 상기 제4스테이지(10d)는 인에이블되고, 상기 제2스테이지(10b)는 저전위전압원(VSS)을 상기 제2게이트라인에 공급한다. Accordingly, the fourth stage 10d is enabled in response to the third scan signal V g [3], and the second stage 10b is enabled by the low potential voltage source VSS to the second gate line .

이와 같은 방식으로, 나머지 제5 내지 제n스테이지(10e)는 순차적으로 제5 내지 제n스캔신호(Vg[n])를 출력하여 상기 제5 내지 제n게이트라인에 공급한다.In this manner, the remaining fifth to n-th stages 10e sequentially output the fifth to n-th scan signals Vg [n] to the fifth to n-th gate lines.

또한, 상기 더미 스테이지(10f)는 상기 제n스테이지(10e)로부터의 제n스캔신호(Vg[n])에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 클럭신호(CLK)를 입력받아 출력신호(Vg[n+1])를 출력하여 상기 제n스테이지(10e)에 공급한다.The dummy stage 10f is enabled in response to the nth scan signal Vg [n] from the nth stage 10e and then receives the clock signal CLK from the timing controller And outputs the output signal V g [n + 1] to the n-th stage 10e.

도 2는 종래의 쉬프트 레지스터의 상기 스테이지들(10a 내지 10e)에서 출력되는 각 스캔신호(Vg[1] 내지 Vg[n])의 타이밍 다이어그램(timing diagram)을 나타낸다.2 shows a timing diagram of each of the scan signals V g [1] to V g [n] output from the stages 10a to 10e of the conventional shift register.

한편, 평판 디스플레이의 해상도와 구동 속도가 증가할 경우, 각 화소에 스캔신호가 공급되는 시간이 감소하며, 이에 따라 각 화소에 데이터신호를 충분하게 공급할 수 없게 된다. 이를 해결하기 위한 기술로서, 스캔신호 간에 중첩 구간을 형성하는 프리 차징(pre-charging)이 있다. 이와 같은 프리 차징이 적용되는 디스플레이에서 스캔신호가 중첩되는 수는 구동 속도에 따라 달라질 필요가 있다. 하지만, 종래의 쉬프트 레지스터의 경우, 중첩 구간을 변경하기 위해서는 추가적인 클럭 신호가 필요하고, 각 쉬프트 레지스터 간의 연결이 변경되어야 하는 등의 문제점이 발생한다.On the other hand, when the resolution and the driving speed of the flat panel display increase, the time for supplying the scan signal to each pixel decreases, and accordingly, the data signal can not be supplied to each pixel sufficiently. As a technique to solve this problem, there is a pre-charging which forms an overlapping interval between scan signals. The number of times the scan signals are superimposed on the display to which the precharging is applied needs to be changed according to the driving speed. However, in the case of the conventional shift register, an additional clock signal is required to change the overlap period, and the connection between the shift registers must be changed.

도 3은 종래의 쉬프트 레지스터의 제n스테이지(10e)에 대한 구체적인 회로도를 나타낸다.Fig. 3 shows a specific circuit diagram of the n-th stage 10e of the conventional shift register.

도 3에 도시된 바와 같이, 종래의 쉬프트 레지스터의 각 스테이지에서 출력되는 스캔신호의 펄스폭은 클럭신호(CLK)의 펄스폭에 고정된다. 이때, 스캔신호의 펄스폭을 조절하기 위해서는 추가적인 스타트신호가 필요하고, 각 스테이지 사이의 연결도 변경해야 하는 불편함이 따른다.As shown in FIG. 3, the pulse width of the scan signal output from each stage of the conventional shift register is fixed to the pulse width of the clock signal CLK. At this time, in order to adjust the pulse width of the scan signal, an additional start signal is required, and it is inconvenient to change the connection between the stages.

또한, 종래의 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 인버터의 T4가 항상 턴온(turn-on) 상태로 유지되며, 이에 따라, Q[n]이 하이 레벨(high level) 상태가 될 때마다 T6가 항상 턴온(turn-on)되어 고전위전압원(VDD)에서 저전위전압원(VSS)으로 전류가 흘러 소비되는 전력이 크다는 문제점이 있었다.In addition, in the conventional shift register, as shown in Fig. 3, the inverter T4 is always kept in a turn-on state, and when Q [n] becomes a high level state There is a problem that the power consumed by the current flowing from the high potential power source (VDD) to the low potential power source (VSS) is large because the transistor T6 is always turned on.

본 발명은 상기한 종래의 문제점을 개선하고자 하는 것으로서, 스타트신호의 펄스폭에 의해 스캔신호의 펄스폭이 조절됨에 따라 중첩되는 스캔신호의 수를 조절할 수 있을 뿐만 아니라, 소비 전력도 줄일 수 있는 가변 펄스폭 쉬프트 레지스터를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to improve the above-described conventional problems, and it is an object of the present invention to provide a method and apparatus for controlling a pulse width of a scan signal by controlling a pulse width of a start signal, The purpose of this invention is to provide a pulse width shift register.

상기한 목적을 달성하기 위하여, 본 발명에 따른 가변 펄스폭 쉬프트 레지스터는, 출력단으로 스캔신호를 순차적으로 출력하는 다수의 스테이지를 포함하고, 스타트신호의 펄스폭에 따라 상기 스캔신호의 펄스폭이 조절되어 서로 중첩되는 상기 스캔신호의 펄스수가 조절되는 쉬프트 레지스터로서, 상기 다수의 스테이지 중에 n번째 스테이지는, (1) 스타트신호나 전단 스테이지의 스캔신호를 공급받아 소정 시간 후부터 Q 노드로 인가하는 제1입력부, (2) 후단 스테이지의 스캔신호를 상기 Q 노드로 인가하여 상기 Q 노드가 고전위전압원보다 고전위를 갖도록 부스팅하는 제2입력부, (3) 상기 부스팅된 Q 노드의 전위를 소정 시간 동안 유지시키는 제어부, (4) 상기 Q 노드의 전위를 반전하여 Qb 노드로 인가하는 인버팅부, (5) 상기 Q 노드 및 Qb 노드의 전위에 따라 출력단에 상기 고전위전압원이나 저전위전압원을 스캔신호로 출력하는 출력부를 포함한다.According to an aspect of the present invention, there is provided a variable pulse width shift register including a plurality of stages for sequentially outputting a scan signal to an output terminal, wherein the pulse width of the scan signal is adjusted according to a pulse width of a start signal. Wherein the nth stage of the plurality of stages includes: (1) a first shift register which receives a start signal or a scan signal of a previous stage and applies the scan signal to the Q node after a predetermined time, (2) a second input unit for applying a scan signal of a rear stage to the Q node to boost the Q node so that the Q node has a higher potential than a high potential source; (3) a second input unit for maintaining the potential of the boosted Q node for a predetermined time (4) an inverting unit for inverting the potential of the Q node and applying it to the Qb node, (5) an inverting unit for inverting the potential of the Q node and the Qb node It includes LA output an output for outputting the high potential voltage source and the low potential voltage source to the scan signal.

구체적으로 상기 제1입력부는, (1) A 노드의 전위에 따라 제어되며, 상기 스타트신호의 입력단과 상기 Q 노드 사이를 스위칭하거나 상기 전단 스테이지의 출력단과 상기 Q 노드 사이를 스위칭하는 제1스위칭소자, (2) 제2스타트신호에 따라 제어되며, 상기 A 노드와 저전위전압원의 입력단 사이를 스위칭하는 제2스위칭소자, (3) 상기 제2스타트신호와 위상이 다른 제1클럭신호에 따라 제어되며, 상기 스타트신호의 입력단과 상기 A 노드 사이를 스위칭하거나 상기 전단 스테이지의 출력단과 상기 A 노드 사이를 스위칭하는 제3스위칭소자를 포함하는 것이 바람직하다.Specifically, the first input unit is controlled by (1) the potential of the node A, and the first input unit switches between the input node of the start signal and the Q node or switches between the output node of the front stage and the Q node, (2) a second switching element controlled in accordance with a second start signal and switching between the A node and the input terminal of the low potential voltage source, (3) a second switching element controlled in accordance with a first clock signal having a phase different from the second start signal, And a third switching device for switching between an input terminal of the start signal and the A node or switching between an output terminal of the front stage and the A node.

또한, 상기 제2입력부는 일단에 상기 후단 스테이지의 출력단이 연결되고, 타단에 상기 Q 노드가 연결되는 캐패시터를 포함하는 것이 바람직하다.The second input unit may include a capacitor having one end connected to the output terminal of the next stage and the other end connected to the Q node.

또한, 상기 제어부는, (1) 상기 스타트신호나 상기 전단 스테이지의 스캔신호를 인버팅신호로 반전하고, 상기 인버팅신호와 상기 제1클럭신호를 AND 연산하여 B 노드에 인가하는 NOT-AND 연산자, (2) 상기 B 노드의 전위에 따라 제어되며, 상기 Q 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제4스위칭소자를 포함하는 것이 바람직하다.The control unit may further include: (1) a NOT-AND operator for inverting the start signal or the scan signal of the previous stage into an inverting signal, ANDing the inverting signal and the first clock signal, (2) a fourth switching element controlled according to the potential of the B node and switching between the Q node and the input terminal of the low potential voltage source.

또한, 상기 인버팅부는, (1) 상기 B 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 B 노드 사이를 스위칭하는 제5스위칭소자, (2) 상기 Q 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제6스위칭소자를 포함하는 것이 바람직하다.The inverting unit may be controlled by (1) a fifth switching element controlled according to the potential of the B node, and switching between the Qb node and the B node, (2) controlled according to the potential of the Q node, And a sixth switching element for switching between the Qb node and the input terminal of the low potential voltage source.

또한, 상기 출력부는, (1) 상기 Q 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 상기 n번째 스테이지의 출력단 사이를 스위칭하는 제7스위칭소자. (7) 상기 Qb 노드의 전위에 따라 제어되며, 상기 n번째 스테이지의 출력단과 상기 저전위전압원의 입력단 사이를 스위칭하는 제8스위칭소자를 포함하는 것이 바람직하다.Also, the output section is controlled by (1) the potential of the Q node, and switches between the input terminal of the high potential voltage source and the output terminal of the nth stage. And (7) an eighth switching device controlled according to the potential of the Qb node and switching between an output terminal of the n-th stage and an input terminal of the low potential voltage source.

특히, 상기 NOT-AND 연산자는, (1) 상기 고전위전압원에 따라 제어되며, 상기 고전위전압원의 입력단과 C 노드 사이를 스위칭하는 제9스위칭소자, (2) 상기 스타트신호나 전단 스테이지의 스캔신호 따라 제어되며, 상기 C 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제10스위칭소자, (3) 상기 C 노드의 전위에 따라 제어되며, 상기 B 노드와 상기 제1클럭신호의 입력단 사이를 스위칭하는 제11스위칭소자, (4) 상기 스타트신호나 전단 스테이지의 스캔신호에 따라 제어되며, 상기 B 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제12스위칭소자를 포함하는 것이 바람직하다.In particular, the NOT-AND operator includes: (1) a ninth switching element controlled in accordance with the high potential voltage source, the ninth switching element switching between an input terminal of the high potential voltage source and a node C, (2) A third switch connected between the node B and the input terminal of the first clock signal, the third switch being controlled according to a signal, a tenth switching element for switching between the C node and the input terminal of the low potential voltage source, And a twelfth switching element that is controlled according to the start signal or the scan signal of the previous stage and switches between the B node and the input terminal of the low potential voltage source.

상기와 같이 구성되는 본 발명에 따른 가변 펄스폭 쉬프트 레지스터는 스타트신호의 펄스폭에 따라 출력되는 스캔신호의 펄스폭이 조절되므로 별도의 회로구성을 추가하지 않고도 서로 중첩되는 스캔신호의 수를 조절할 수 있으며, 또한 구동시 소비되는 전력을 줄일 수 있어 경제적이다.In the variable pulse width shift register according to the present invention configured as described above, since the pulse width of the scan signal output according to the pulse width of the start signal is adjusted, the number of scan signals superimposed on each other can be adjusted And it is economical because it can reduce the power consumed in driving.

도 1은 종래의 쉬프트 레지스터의 블록도.
도 2는 종래의 쉬프트 레지스터의 각 스테이지들에서 출력되는 스캔신호의 타이밍 다이어그램을 나타내는 도면.
도 3은 종래의 쉬프트 레지스터의 제n스테이지의 회로도.
도 4는 본 발명의 실시예에 따른 표시장치의 구성도.
도 5는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 구성도.
도 6은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지의 회로도.
도 7은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 NOT-AND 연산자의 회로도.
도 8은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지의 타이밍 다이어그램.
도 9는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 인버팅부의 타이밍 다이어그램.
도 10 및 도 11(a),(b),(c),(d)는 본 발명의 제1실시예에 따른 쉬프트 레지스터를 시뮬레이션한 결과를 나타내는 타이밍 다이어그램.
도 12는 종래의 쉬프트 레지스터와 본 발명의 제1실시예에 따른 쉬프트 레지스터의 소비 전력을 나타낸 표.
도 13은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 구성도.
도 14는 본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지의 회로도.
도 15는 본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지의 타이밍 다이어그램.
도 16은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 인버팅부의 타이밍 다이어그램.
도 17 및 도 18(a),(b),(c),(d)는 본 발명의 제2실시예에 따른 쉬프트 레지스터를 시뮬레이션한 결과를 나타내는 타이밍 다이어그램.
도 19는 본 발명의 제1실시예에 따른 쉬프트 레지스터와 본 발명의 제2실시예에 따른 쉬프트 레지스터의 소비 전력을 나타낸 표.
도 20은 본 발명의 제3실시예에 따른 쉬프트 레지스터의 구성도.
도 21은 본 발명의 제3실시예에 따른 쉬프트 레지스터에서 제n스테이지의 회로도.
도 22는 본 발명의 제3실시예에 따른 쉬프트 레지스터의 NOT-AND 연산자의 회로도.
도 23은 본 발명의 제3실시예에 따른 쉬프트 레지스터의 제n스테이지의 타이밍 다이어그램.
도 24는 본 발명의 제3실시예에 따른 쉬프트 레지스터의 인버팅부의 타이밍 다이어그램.
도 25 및 도 26(a),(b),(c),(d)는 본 발명의 제3실시예에 따른 쉬프트 레지스터를 시뮬레이션한 결과를 나타내는 타이밍 다이어그램.1 is a block diagram of a conventional shift register.
2 is a timing diagram of a scan signal output from each stage of a conventional shift register;
3 is a circuit diagram of a n-th stage of a conventional shift register.
4 is a configuration diagram of a display device according to an embodiment of the present invention;
5 is a configuration diagram of a shift register according to the first embodiment of the present invention.
6 is a circuit diagram of an n-th stage of a shift register according to the first embodiment of the present invention.
7 is a circuit diagram of a NOT-AND operator of a shift register according to the first embodiment of the present invention;
8 is a timing diagram of an n-th stage of a shift register according to the first embodiment of the present invention.
9 is a timing diagram of the inverting unit of the shift register according to the first embodiment of the present invention.
10 and 11 (a), (b), (c) and (d) are timing diagrams showing the result of simulating a shift register according to the first embodiment of the present invention.
12 is a table showing power consumption of a conventional shift register and a shift register according to the first embodiment of the present invention;
13 is a configuration diagram of a shift register according to a second embodiment of the present invention;
14 is a circuit diagram of an n-th stage of a shift register according to a second embodiment of the present invention.
15 is a timing diagram of the n-th stage of the shift register according to the second embodiment of the present invention.
16 is a timing diagram of the inverting unit of the shift register according to the second embodiment of the present invention.
FIGS. 17 and 18 (a), (b), (c) and (d) are timing diagrams showing a result of simulating a shift register according to the second embodiment of the present invention.
19 is a table showing the power consumption of the shift register according to the first embodiment of the present invention and the shift register according to the second embodiment of the present invention.
20 is a configuration diagram of a shift register according to a third embodiment of the present invention;
21 is a circuit diagram of an n-th stage in a shift register according to the third embodiment of the present invention.
22 is a circuit diagram of a NOT-AND operator of a shift register according to the third embodiment of the present invention;
23 is a timing diagram of the n-th stage of the shift register according to the third embodiment of the present invention.
24 is a timing diagram of the inverting unit of the shift register according to the third embodiment of the present invention;
FIGS. 25 and 26 (a), (b), (c) and (d) are timing diagrams showing the results of simulation of a shift register according to the third embodiment of the present invention.

본 발명의 상기 목적과 수단 및 그에 따른 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings, . In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 경우에 따라 복수형도 포함한다. 명세서에서 사용되는 "포함한다(conprises)" 및/또는 "포함하는(conprising)"은 언급된 구성요소 외의 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
Furthermore, terms used herein are for the purpose of illustrating embodiments and are not intended to limit the present invention. In this specification, the singular forms include plural forms as the case may be, unless the context clearly indicates otherwise. The terms " conclusions "and / or" conprising "used in the specification do not exclude the presence or addition of one or more other elements other than the stated element. Unless defined otherwise, all terms used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. In addition, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예에 대해 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 표시장치를 나타낸다.4 shows a display device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(11), 타이밍 콘트롤러(12), 데이터 드라이버(13) 및 게이트 드라이버(14)를 포함한다.Referring to FIG. 4, a display device according to an embodiment of the present invention includes a display panel 11, a timing controller 12, a data driver 13, and a gate driver 14.

표시패널(11)은 서로 교차하는 다수의 데이터라인 및 게이트라인과, 매트릭스 형태로 배치된 다수의 화소를 포함하여 구성된다. 구체적으로, 표시패널(11)은 액정표시장치(LCD), 유기전계발광 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.The display panel 11 includes a plurality of data lines and gate lines crossing each other and a plurality of pixels arranged in a matrix form. Specifically, the display panel 11 may be implemented as a display panel of any one of a liquid crystal display (LCD), an organic light emitting display (OLED), and an electrophoretic display (EPD).

타이밍 콘트롤러(12)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 비디오 소스로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블(Data Enable; DE) 신호, 도트 클럭(DCLK) 등의 타이밍신호를 입력받는다. 이에 따라, 타이밍 콘트롤러(12)는 입력 타이밍 신호를 기준으로 데이터 드라이버(13)와 게이트 드라이버(14)의 구동 타이밍을 제어하기 위한 타이밍 제어신호들을 발생시킨다.The timing controller 12 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable (DE) signal and a dot clock DCLK from a video source through an LVDS or TMDS interface receiving circuit And receives a signal. Thus, the timing controller 12 generates timing control signals for controlling the driving timing of the data driver 13 and the gate driver 14 on the basis of the input timing signal.

데이터 드라이버(13)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 타이밍 콘트롤러(12)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생시키고, 그 데이터전압을 스캔신호에 동기되도록 표시패널(11)의 데이터라인에 공급한다.The data driver 13 includes a plurality of source drive ICs. The source driver IC generates a data voltage by converting the digital video data RGB into a gamma compensation voltage in response to a source timing control signal DDC from the timing controller 12 so that the data voltage is synchronized with the scan signal To the data line of the display panel 11. [

게이트 드라이버(14)는 타이밍 콘트롤러(12)와 게이트라인 사이에 접속된 레벨 쉬프터(level shifter)(15) 및 쉬프트 레지스터(16)를 포함한다.The gate driver 14 includes a level shifter 15 and a shift register 16 connected between the timing controller 12 and the gate line.

레벨 쉬프터(15)는 타이밍 콘트롤러(12)로부터 0V 내지 3.3V의 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 스타트신호(SP), 클럭신호(CLK) 등을 게이트 하이 레벨과 특정 게이트 로우 레벨로 레벨 쉬프팅한 후, 쉬프트 레지스터(16)에 공급한다.The level shifter 15 outputs a start signal SP and a clock signal CLK input from the timing controller 12 at a transistor-transistor-logic (TTL) level of 0 V to 3.3 V at a gate high level and a specific gate low level And then supplies it to the shift register 16.

쉬프트 레지스터(16)는 캐스캐이드(Cascade) 접속된 다수의 스테이지들을 포함한다. 스테이지들은 스타트신호(SP)를 클럭신호(CLK)에 따라 쉬프트시켜 게이트라인에 순차적으로 스캔신호를 출력한다.
The shift register 16 includes a plurality of stages connected in cascade. The stages sequentially shift the start signal SP according to the clock signal CLK to output a scan signal to the gate line.

이하, 본 발명의 제1실시예에 따른 쉬프트 레지스터의 구성을 상세하게 설명하도록 한다.Hereinafter, the structure of the shift register according to the first embodiment of the present invention will be described in detail.

도 5는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 구성도를 나타낸다.5 shows a configuration of a shift register according to the first embodiment of the present invention.

본 발명의 제1실시예에 따른 쉬프트 레지스터는, 도 5에 도시된 바와 같이, 캐스캐이드(Cascade) 접속된 m개의 스테이지들(100a 내지 100d) 및 하나의 더미 스테이지(100e)를 포함한다. m개의 스테이지들(100a 내지 100d) 및 하나의 더미 스테이지(100e)는 출력단으로 하나의 출력신호(Vg[1] 내지 Vg[m+1])를 순차적으로 출력하며, 이 중에 m개의 스테이지들(100a 내지 100d)로부터 출력된 출력신호(Vg[1] 내지 Vg[m])(이하, "스캔신호"라 함), 즉 제1스캔신호(Vg[1]) 내지 제m스캔신호(Vg[m])는 게이트라인들에 순차적으로 공급된다.The shift register according to the first embodiment of the present invention includes m stages 100a to 100d and one dummy stage 100e which are cascade-connected as shown in Fig. m stages 100a to 100d and one dummy stage 100e sequentially output one output signal V g [1] to V g [m + 1] to an output stage, and m stages s (100a to 100d), the output signal (V g [1] to V g [m]) (hereinafter referred to as "scanning signals"), that is, the first scan signal (V g [1]) to the m-th output from the The scan signal V g [m] is sequentially supplied to the gate lines.

특히, 본 발명의 제1실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭에 따라 스캔신호(Vg[1] 내지 Vg[m])의 펄스폭이 조절되며, 이에 따라 서로 중첩되는 스캔신호(Vg[1] 내지 Vg[m])의 펄스수가 조절된다. 즉, 본 발명의 제1실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭이 프레임마다 다르게 입력되더라도 별도의 신호를 추가하거나 회로의 구성을 변경하지 않고도, 입력된 스타트신호(SP)와 동일한 펄스폭을 갖는 스캔신호들(Vg[1] 내지 Vg[m])을 출력한다.Particularly, in the shift register according to the first embodiment of the present invention, the pulse widths of the scan signals V g [1] to V g [m] are adjusted in accordance with the pulse width of the start signal SP, The number of pulses of the scan signals V g [1] to V g [m] is adjusted. In other words, even if the pulse width of the start signal SP is input differently for each frame, the shift register according to the first embodiment of the present invention does not need to add a separate signal or change the configuration of the circuit, And outputs scan signals V g [1] to V g [m] having the same pulse width.

본 발명의 제1실시예에 따른 쉬프트 레지스터의 전체 스테이지들(100a 내지 100e)은 고전위전압원(VDD), 저전위전압원(VSS), 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)를 인가받는다. 여기서, 고전위전압원(VDD)은 하이 레벨(high level)의 정전압을 공급하고, 저전위전압원(VSS)은 로우 레벨(low level)의 전압을 공급하되 접지전압을 공급할 수 있다. 또한, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 다른 위상을 갖되, 위상이 서로 정반대일 수 있다. 또한, 홀수번째 스테이지에 공급되는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 짝수번째 스테이지에 공급되는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)와 서로 위치가 바뀌어 공급될 수 있다.
The entire stages 100a to 100e of the shift register according to the first embodiment of the present invention are connected to the high voltage source VDD, the low potential voltage source VSS, the first clock signal CLK1 and the second clock signal CLK2, . Here, the high potential power source VDD supplies a high level constant voltage and the low potential power source VSS supplies a low level voltage but can supply a ground voltage. In addition, the first clock signal CLK1 and the second clock signal CLK2 have different phases, but the phases may be opposite to each other. The first clock signal CLK1 and the second clock signal CLK2 supplied to the odd-numbered stages are shifted from each other with the first clock signal CLK1 and the second clock signal CLK2 supplied to the even-numbered stages Can be supplied.

구체적으로 본 발명의 제1실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register according to the first embodiment of the present invention will now be described in detail.

먼저, 타이밍 콘트롤러로부터의 스타트신호(SP)가 제1스테이지(100a)에 인가되면, 제1스테이지(100a)는 스타트신호(SP)에 응답하여 인에이블(enable) 된다. 이어서, 인에이블된 제1스테이지(100a)는 타이밍 콘트롤러로부터의 제1클럭신호 (CLK1), 제2클럭신호(CLK2) 및 제2스캔신호(Vg[2])를 입력받아 제1스캔신호(Vg[1])를 출력하고, 이를 제1게이트라인과 제2스테이지(100b)에 함께 공급한다.First, when the start signal SP from the timing controller is applied to the first stage 100a, the first stage 100a is enabled in response to the start signal SP. The enabled first stage 100a receives the first clock signal CLK1, the second clock signal CLK2, and the second scan signal V g [2] from the timing controller, (V g [1]) and supplies it to the first gate line and the second stage 100b together.

이에 따라, 제2스테이지(100b)는 제1스캔신호(Vg[1])에 응답하여 인에이블 된다. 이어서, 인에이블된 제2스테이지(100b)는 타이밍 콘트롤러로부터 제1클럭신호(CLK1), 제2클럭신호(CLK2) 및 제3스캔신호(Vg[3])를 입력받아 제2스캔신호(Vg[2])를 출력하고, 이를 제2게이트라인, 제3스테이지(100c) 및 제1스테이지(100a)에 함께 공급한다.Thus, the second stage 100b is enabled in response to the first scan signal V g [1]. The enabled second stage 100b receives the first clock signal CLK1, the second clock signal CLK2 and the third scan signal V g [3] from the timing controller and outputs a second scan signal V g [2]) and supplies it to the second gate line, the third stage 100c, and the first stage 100a together.

이와 같은 방식으로, 나머지 제3스테이지(100c) 내지 제m스테이지(100d)는 순차적으로 제3스캔신호(Vg[3]) 내지 제m스캔신호(Vg[m])를 출력하여 제3게이트라인 내지 제m게이트라인에 공급한다.In this manner, the remaining third stage 100c to the m-th stage 100d sequentially output the third scan signals V g [3] to m g [m] Gate line to the m-th gate line.

또한, 더미 스테이지(100e)는 제m스테이지(100d)로부터의 제m스캔신호(Vg[m])에 응답하여 인에이블 된 후, 타이밍 콘트롤러로부터의 제1클럭신호(CLK1), 제2클럭신호(CLK2) 및 엔드신호(EP)를 입력받아 제m+1스캔신호(Vg[m+1])를 출력하여 제m스테이지(100d)에 공급한다. 이때, 엔드신호(EP)는 스타트신호(SP)와 동일한 펄스폭을 가지며, 1프레임의 마지막 스캔신호(Vg[m])가 게이트라인에 공급되도록 제m스테이지(100d)를 보조한다.
The dummy stage 100e is enabled in response to the m-th scan signal Vg [m] from the m-th stage 100d, and then outputs the first clock signal CLK1 from the timing controller, (M + 1) th scan signal V g [m + 1] on the basis of the signal CLK2 and the end signal EP and supplies it to the m-th stage 100d. At this time, the end signal EP has the same pulse width as the start signal SP and assists the m-th stage 100d so that the last scan signal V g [m] of one frame is supplied to the gate line.

이하, 본 발명의 제1실시예에 따른 쉬프트 레지스터의 n번째 스테이지인 제n스테이지(100)의 구성에 대하여 상세하게 설명하도록 한다.(단, 1≤n≤m, 1<m, n과 m은 자연수)Hereinafter, the configuration of the n-th stage 100, which is the n-th stage of the shift register according to the first embodiment of the present invention, will be described in detail (where 1? N? M, 1? M, n and m Is a natural number)

도 6은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지(100)의 회로도를 나타낸다.6 shows a circuit diagram of an n-th stage 100 of a shift register according to the first embodiment of the present invention.

본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지(100)는, 도 6에 도시된 바와 같이, 제1입력부(110), 제2입력부(120), 제어부(130), 인버팅부(140) 및 출력부(150)를 포함하여 구성된다.6, the n-th stage 100 of the shift register according to the first embodiment of the present invention includes a first input unit 110, a second input unit 120, a control unit 130, (140) and an output unit (150).

제1입력부(110)는 스타트신호(SP)나 전단 스테이지의 스캔신호를 공급받아 소정 시간(이하, "제1시간"이라고 함) 후부터 Q[n] 노드로 인가한다. 이때, 제1시간은 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 1/2 주기만큼의 시간일 수 있다.The first input unit 110 receives the start signal SP or the scan signal of the previous stage and applies the signal to the node Q [n] after a predetermined period of time (hereinafter, referred to as "first time"). At this time, the first time may be a time equivalent to 1/2 cycle of the first clock signal CLK1 and the second clock signal CLK2.

예를 들어, 제1스테이지(100a)의 제1입력부(110a)는 제1시간 후부터 스타트신호(SP)를 Q[1] 노드로 공급한다. 또한, 제2스테이지(100b)의 제1입력부(110b)는 제1스테이지(100a)에서 출력되는 제1스캔신호(Vg[1])를 제1시간 후부터 Q[2] 노드로 공급한다. 이와 같은 방식으로, 제m스테이지(100d)의 제1입력부(110d)는 제m-1스테이지에서 출력되는 제m-1스캔신호(Vg[m-1])를 제1시간 후부터 Q[m] 노드로 공급한다. 또한, 더미 스테이지(100e)의 입력부(110e)는 제m스테이지(100d)에서 출력되는 제m스캔신호(Vg[m])를 제1시간 후부터 Q[m+1] 노드로 공급한다.For example, the first input 110a of the first stage 100a supplies the start signal SP to the Q [1] node after the first time. The first input unit 110b of the second stage 100b supplies the first scan signal V g [1] output from the first stage 100a to the node Q [2] after the first time. In this manner, the first input section 110d of the m-th stage 100d outputs the (m-1) th scan signal Vg [m-1] output from the (m-1) ] Node. The input unit 110e of the dummy stage 100e supplies the mth scan signal Vg [m] output from the m-th stage 100d to the node Q [m + 1] after the first time.

구체적으로 제1입력부(110)는, 도 6에 도시된 바와 같이, 제1스위칭소자(N1), 제2스위칭소자(N2) 및 제3스위칭소자(N3)를 포함하여 구성될 수 있다.Specifically, the first input unit 110 may include a first switching device N1, a second switching device N2, and a third switching device N3, as shown in FIG.

제1스위칭소자(N1)는 A[n] 노드의 전위에 따라 제어되며, 스타트신호(SP)의 입력단과 Q[n] 노드 사이를 스위칭하거나 전단 스테이지의 출력단과 Q[n] 노드 사이를 스위칭한다. 즉, 제1스위칭소자(N1)는 A[n] 노드의 전위에 응답하여 스타트신호(SP)나 전단 스테이지의 스캔신호를 Q[n] 노드로 공급한다.The first switching device N1 is controlled according to the potential of the node A [n] and switches between the input terminal of the start signal SP and the node Q [n] or switches between the output stage of the front stage and the node Q [n] do. That is, the first switching device N1 supplies the start signal SP or the scan signal of the previous stage to the node Q [n] in response to the potential of the node A [n].

예를 들어, 제1스테이지(100a)의 제1스위칭소자(N1a)는 A[1] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 스타트신호(SP)의 입력단과 Q[1] 노드 사이를 연결한다. 또한, 제2스테이지(100b)의 제1스위칭소자(N1b)는 A[2] 노드의 전위에따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제1스테이지(100a)의 출력단과 Q[2] 노드 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(100d)의 제1스위칭소자(N1d)는 A[m] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m-1스테이지의 출력단과 Q[m] 노드 사이를 연결한다. 또한, 더미 스테이지(100e)의 제1스위칭소자(N1e)는 A[m+1] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m스테이지의 출력단과 Q[m+1] 노드 사이를 연결한다.For example, the first switching device N1a of the first stage 100a may be turned-on or turned-off according to the potential of the node A [1], turned on, Connect the input of the start signal (SP) and the Q [1] node. Further, the first switching device N1b of the second stage 100b is turned on or turned off according to the potential of the node A [2], and is turned on at the turn-on time And connects the output stage of the first stage 100a and the node Q [2]. In this manner, the first switching device N1d of the m-th stage 100d is turned on or turned off according to the potential of the A [m] node, and the turn- ) Connects the output stage of the (m-1) stage and the Q [m] node. The first switching element N1e of the dummy stage 100e is turned on or turned off according to the potential of the A [m + 1] node, and is turned on at the time of turn-on To the output stage of the m-th stage and the Q [m + 1] node.

제1스위칭소자(N1)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 A[n] 노드는 게이트에 연결되고, 스타트신호(SP)의 입력단이나 전단 스테이지의 출력단은 드레인에 연결되며, Q[n] 노드는 소스에 연결된다.The first switching device N1 may be formed of a thin film transistor (TFT), wherein the node A [n] is connected to the gate, and the input terminal of the start signal SP or the output terminal of the front stage is connected to the drain , And the Q [n] node is connected to the source.

제2스위칭소자(N2)는 제2클럭신호(CLK2)에 따라 제어되며, A[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제2스위칭소자(N2)는 제2클럭신호(CLK2)에 응답하여, 하이레벨(high level) 상태인 A[n] 노드를 로우 레벨(low level) 상태로 방전(discharging)시킨다.The second switching element N2 is controlled according to the second clock signal CLK2 and switches between the A [n] node and the input terminal of the low potential voltage source VSS. That is, the second switching element N2 discharges the A [n] node in a high level state to a low level state in response to the second clock signal CLK2.

예를 들어, 제1스테이지(100a)의 제2스위칭소자(N2a)는 제2클럭신호(CLK2)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 A[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the second switching element N2a of the first stage 100a may be turned on or turned off according to the second clock signal CLK2, and may be turned on, Connect the A [1] node to the input of the low potential voltage source (VSS).

제2스위칭소자(N2)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 제2클럭신호(CLK2)의 입력단은 게이트에 연결되고, 저전위전압원(VSS)의 입력단은 드레인에 연결되며, A[n] 노드는 소스에 연결된다.The input terminal of the second clock signal CLK2 is connected to the gate and the input terminal of the low potential voltage source VSS is connected to the drain of the second switching element N2. , And the A [n] node is connected to the source.

제3스위칭소자(N3)는 제1클럭신호(CLK1)에 따라 제어되며, 스타트신호(SP)의 입력단과 A[n] 노드 사이를 스위칭하거나 전단 스테이지의 출력단과 A[n] 노드 사이를 스위칭한다.The third switching element N3 is controlled according to the first clock signal CLK1 and switches between the input terminal of the start signal SP and the A [n] node or switches between the output terminal of the front stage and the A [n] do.

예를 들어, 제1스테이지(100a)의 제3스위칭소자(N3a)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 스타트신호(SP)를 A[1] 노드에 공급한다. 또한, 제2스테이지(100b)의 제3스위칭소자(N3b)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제1스테이지(100a)의 제1스캔신호(Vg[1])를 A[2] 노드에 공급한다. 이와 같은 방식으로, 제m스테이지(100d)의 제3스위칭소자(N3d)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m-1스테이지의 제m-1스캔신호(Vg[m-1])를 A[m] 노드에 공급한다. 또한, 더미 스테이지(100e)의 제3스위칭소자(N3e)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m스테이지(100d)의 제m스캔신호(Vg[m])를 A[m+1] 노드에 공급한다.For example, the third switching element N3a of the first stage 100a may be turned on or turned off according to the first clock signal CLK1 and may be turned on, And supplies the start signal SP to the node A [1]. The third switching element N3b of the second stage 100b is turned on or turned off according to the first clock signal CLK1 and is turned on at the time of turn- And supplies the first scan signal V g [1] of the first stage 100a to the node A [2]. In this way, the third switching device N3d of the m-th stage 100d is turned on or turned off according to the first clock signal CLK1, and is turned on 1] scan signal V g [m-1] of the (m-1) th stage to the A [m] node. The third switching element N3e of the dummy stage 100e is turned on or turned off according to the first clock signal CLK1 and is turned on when the turn- and supplies the mth scan signal V g [m] of the m stage 100d to the node A [m + 1].

제3스위칭소자(N3)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 제1클럭신호(CLK1)의 입력단은 게이트에 연결되고, 스타트신호(SP)의 입력단이나 전단 스테이지의 출력단은 드레인에 연결되며, A[n] 노드는 소스에 연결된다.
The input terminal of the first clock signal CLK1 is connected to the gate of the third switching element N3 and the input terminal of the start signal SP or the output terminal of the front stage Is connected to the drain, and the A [n] node is connected to the source.

다음으로, 제2입력부(120)는 후단 스테이지의 스캔신호를 Q[n] 노드로 인가하여 Q[n] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다.Next, the second input unit 120 applies the scan signal of the subsequent stage to the node Q [n] to boost the node Q [n] such that the node has a higher potential than the high potential source VDD.

예를 들어, 제1스테이지(100a)의 제2입력부(120a)는 제2스테이지(100b)의 제2스캔신호(Vg[2])를 Q[1] 노드로 인가하여 Q[1] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다. 이와 같은 방식으로, 제m스테이지(100d)의 제2입력부(120d)는 더미 스테이지의 제m+1스캔신호(Vg[m+1])를 Q[m] 노드로 인가하여 Q[m] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다. 또한, 더미 스테이지(100e)의 제2입력부(120e)는 후단 스테이지가 없으므로, 엔드신호(EP)를 Q[m+1] 노드로 인가하여 Q[m+1] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다.For example, the second input 120a of the first stage 100a applies the second scan signal V g [2] of the second stage 100b to the node Q [1] Is boosted to have a higher potential than the high potential voltage source (VDD). In this way, the m second input (120d) is Q [m] by applying the m-th + 1 scanning signal (V g [m + 1]) of the dummy stage as Q [m] node of the stage (100d) The node is boosted to have a higher potential than the high potential source (VDD). Since the second input section 120e of the dummy stage 100e does not have a subsequent stage, the Q [m + 1] node is applied to the high potential voltage source VDD by applying the end signal EP to the Q [m + Boost to have higher potential.

구체적으로 제2입력부(120)는, 도 6에 도시된 바와 같이, 일단에 후단 스테이지의 출력단이 연결되고, 타단에 Q[n] 노드가 연결되는 캐패시터(C1)를 포함하여 구성될 수 있다. Specifically, as shown in FIG. 6, the second input unit 120 may include a capacitor C1 having an output terminal connected to one stage and a node Q [n] connected to the other terminal.

예를 들어, 제1스테이지(100a)의 캐패시터(C1a)는 일단에 제2스테이지(100b)의 출력단이 연결되고, 타단에 Q[1] 노드가 연결된다. 이와 같은 방식으로, 제m스테이지(100d)의 캐패시터(C1d)는 일단에 더미 스테이지(100e)의 출력단이 연결되고, 타단에 Q[m] 노드가 연결된다. 또한, 더미 스테이지(100e)의 캐패시터(C1e)는 일단에 엔드신호(EP)의 입력단이 연결되고, 타단에 Q[m+1] 노드가 연결된다.
For example, the output terminal of the second stage 100b is connected to one end of the capacitor C1a of the first stage 100a, and the node Q [1] is connected to the other end. In this manner, the output terminal of the dummy stage 100e is connected to one end of the capacitor C1d of the m-th stage 100d, and the Q [m] node is connected to the other end. The capacitor C1e of the dummy stage 100e is connected to the input terminal of the end signal EP at one end and to the Q [m + 1] node at the other end.

다음으로, 제어부(130)는 부스팅된 Q[n] 노드의 전위가 소정 시간(이하 "제2시간"이라고 함) 동안 유지되도록 조절한다. 이때, 제2시간은 스타트신호의 펄스폭에 해당하는 시간과 제1시간의 차이만큼의 시간일 수 있다.Next, the controller 130 adjusts the potential of the boosted Q [n] node to be maintained for a predetermined time (hereinafter referred to as "second time"). At this time, the second time may be a time corresponding to the pulse width of the start signal and a time corresponding to the difference between the first time and the first time.

예를 들어, 제1스테이지(100a)의 제어부(130a)는 부스팅된 Q[1] 노드의 전위가 제2시간 동안 유지되도록 한다. For example, the control unit 130a of the first stage 100a causes the potential of the boosted Q [1] node to be maintained for a second time.

구체적으로 제어부(130)는, 도 6에 도시된 바와 같이, NOT-AND 연산자(131)와 제4스위칭소자(N4)를 포함하여 구성될 수 있다.Specifically, the control unit 130 may include a NOT-AND operator 131 and a fourth switching device N4 as shown in FIG.

NOT-AND 연산자(131)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호를 인버팅신호(Vinvn)로 반전하고, 제1클럭신호(CLK1)를 입력받아 인버팅신호(Vinvn)와 AND 연산하여 B[n] 노드에 인가한다. The NOT-AND operator 131 inverts the start signal SP or the scan signal at the output stage of the previous stage to the inverting signal V inv n, receives the first clock signal CLK 1 and outputs the inverting signal V inv n) and applies it to the B [n] node.

예를 들어, 제1스테이지(100a)의 NOT-AND 연산자(131a)는 스타트신호(SP)를 인버팅신호(Vinv1)로 반전하고, 인버팅신호(Vinv1)와 제1클럭신호(CLK1)를 AND 연산하여 B[1] 노드에 공급한다. 또한, 제2스테이지(100b)의 NOT-AND 연산자(131b)는 제1스테이지(100a)의 출력단의 제1스캔신호(Vg[1])를 인버팅신호(Vinv2)로 반전하고, 인버팅신호(Vinv2)와 제1클럭신호(CLK1)를 AND 연산하여 B[2] 노드에 공급한다. 이와 같은 방식으로, 제m스테이지(100d)의 NOT-AND 연산자(131d)는 제m-1스테이지의 출력단의 제m-1스캔신호(Vg[m-1])를 인버팅신호(Vinvm)로 반전하고, 인버팅신호(Vinvm)와 제1클럭신호(CLK1)를 AND 연산하여 B[m] 노드에 공급한다. 또한, 더미 스테이지(100e)의 NOT-AND 연산자(131e)는 제m스테이지(100d)의 출력단의 제m스캔신호(Vg[m])를 인버팅신호(Vinvm+1)로 반전하고, 인버팅신호(Vinvm+1)와 제1클럭신호(CLK1)를 AND 연산하여 B[m+1] 노드에 공급한다.For example, the NOT-AND operator 131a of the first stage 100a inverts the start signal SP to the inverting signal V inv 1 and outputs the inverting signal V inv 1 and the first clock signal (CLK1) and supplies it to the node B [1]. The NOT-AND operator 131b of the second stage 100b inverts the first scan signal V g [1] of the output stage of the first stage 100a to the inverting signal V inv 2, And ANDs the inverting signal V inv 2 and the first clock signal CLK 1 to supply to the B [2] node. In this way, the m-th stage (100d) NOT-AND operator (131d) is (m-1) of the (m-1) scanning signal (V g [m-1]) of the output stage of the stage inverting the signal (V inv of m, and ANDs the inverting signal V inv m and the first clock signal CLK1 to supply the result to the B [m] node. The NOT-AND operator 131e of the dummy stage 100e inverts the mth scan signal Vg [m] of the output stage of the m-th stage 100d to the inverting signal V inv m + 1 , ANDs the inverting signal V inv m + 1 and the first clock signal CLK1, and supplies the result to the B [m + 1] node.

또한, 제4스위칭소자(N4)는 B[n] 노드의 전위에 따라 제어되며, Q[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제4스위칭소자(N4)는 B[n] 노드에 응답하여, Q[n] 노드가 스타트신호(SP)의 펄스폭만큼 구동된 후 방전(discharging)되도록 유도한다.Further, the fourth switching element N4 is controlled according to the potential of the B [n] node, and switches between the Q [n] node and the input terminal of the low potential voltage source (VSS). That is, the fourth switching element N4 responds to the node B [n] to induce the Q [n] node to be discharged by being driven by the pulse width of the start signal SP.

예를 들어, 제1스테이지(100a)의 제4스위칭소자(N4a)는 B[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Q[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the fourth switching element N4a of the first stage 100a is turned-on or turned-off according to the potential of the B [1] node and turned on, And connects the Q [1] node to the input of the low potential voltage source (VSS).

특히, 제4스위칭소자(N4)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 B[n] 노드는 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, Q[n] 노드는 소스에 연결된다.
In particular, the fourth switching device N4 may be formed of a thin film transistor (TFT), in which the B [n] node is connected to the gate, the low potential voltage source VSS is connected to the drain, n] nodes are connected to the source.

도 7은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 NOT-AND 연산자(131)의 회로도를 나타낸다.FIG. 7 shows a circuit diagram of the NOT-AND operator 131 of the shift register according to the first embodiment of the present invention.

NOT-AND 연산자(131)는, 도 7에 도시된 바와 같이, 제9스위칭소자(N9), 제10스위칭소자(N10), 제11스위칭소자(N11) 및 제12스위칭소자(N12)를 포함하여 구성될 수 있다. 이때, 제9스위칭소자(N9) 및 제10스위칭소자(N10)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호를 인버팅신호(Vinvn)로 반전하도록 NOT 연산을 수행하는 인버터를 구성한다.The NOT-AND operator 131 includes a ninth switching element N9, a tenth switching element N10, an eleventh switching element N11, and a twelfth switching element N12, as shown in Fig. . The ninth switching element N9 and the tenth switching element N10 are connected to an inverter that performs a NOT operation to invert the start signal SP or the scan signal of the output stage of the previous stage to the inverting signal V inv n .

제9스위칭소자(N9)는 인버터에서 풀업스위치로서, 고전위전압원(VDD)에 따라 제어되며, 고전위전압원(VDD)의 입력단과 C[n] 노드 사이를 스위칭한다.The ninth switching element N9 is a pull-up switch in the inverter and is controlled in accordance with the high potential voltage source VDD and switches between the input terminal of the high potential voltage source VDD and the C [n] node.

예를 들어, 제1스테이지(100a)의 제9스위칭소자(N9a)는 고전위전압원(VDD)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 C[1] 노드 사이를 연결한다.For example, the ninth switching element N9a of the first stage 100a is turned-on or turned-off according to the high potential voltage source VDD, and is turned on at the time of turn- Connects the input of the high potential voltage source (VDD) and the node C [1].

제9스위칭소자(N9)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 고전위전압원(VDD)의 입력단은 게이트와 드레인에 각각 연결되며, C[n] 노드는 소스에 연결된다.The ninth switching element N9 may be formed of a thin film transistor (TFT), and the input terminal of the high potential voltage source VDD is connected to the gate and the drain respectively, and the node C [n] .

제10스위칭소자(N10)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 따라 제어되며, C[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제10스위칭소자(N10)는 인버터에서 풀다운스위치로서, 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 응답하여, C[n] 노드를 방전(discharging)시켜 제11스위칭소자(N11)를 턴오프(turn-off) 시킨다.The tenth switching element N10 is controlled in accordance with the start signal SP or the scan signal at the output stage of the previous stage, and switches between the node C [n] and the input terminal of the low potential voltage source VSS. That is, the tenth switching device N10 discharges the C [n] node in response to the start signal SP or the scan signal at the output stage of the front stage as a pull-down switch in the inverter, ). &Lt; / RTI &gt;

예를 들어, 제1스테이지(100a)의 제10스위칭소자(N10a)는 스타트신호(SP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 C[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 제2스테이지(100b)의 제10스위칭소자(N10b)는 제1스테이지(100a)의 제1스캔신호(Vg[1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 C[2] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(100d)의 제10스위칭소자(N10d)는 제m-1스테이지의 제m-1스캔신호(Vg[m-1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 C[m] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 더미 스테이지(100e)의 제10스위칭소자(N10e)는 제m스테이지(100d)의 제m스캔신호(Vg[m])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 C[m+1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the tenth switching element N10a of the first stage 100a is turned on or turned off according to the start signal SP and is turned on when the turn- C [1] node and the input of the low potential voltage source (VSS). The tenth switching device N10b of the second stage 100b is turned on or off according to the first scan signal Vg [1] of the first stage 100a. ) And connects between the C [2] node and the input of the low potential voltage source (VSS) at turn-on. In this manner, the tenth switching element N10d of the m-th stage 100d is turned on or off according to the m-1th scan signal Vg [m-1] of the (m-1) Turn-off and connects between the C [m] node and the input of the low potential voltage source (VSS) at turn-on. The tenth switching element N10e of the dummy stage 100e is turned on or turned off according to the mth scan signal Vg [m] of the mth stage 100d. And connects between the C [m + 1] node and the input of the low potential voltage source (VSS) at turn-on.

제10스위칭소자(N10)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 스타트신호(SP)의 입력단이나 전단 스테이지의 출력단은 게이트에 연결되고, 저전위전압원(VSS)의 입력단은 드레인에 연결되며, C[n] 노드는 소스에 연결된다.The tenth switching element N10 may be a thin film transistor (TFT). The input terminal of the start signal SP or the output terminal of the front stage is connected to the gate, and the input terminal of the low potential voltage source VSS Drain, and the C [n] node is connected to the source.

제11스위칭소자(N11)는 C[n] 노드의 전위에 따라 제어되며, B[n] 노드와 제1클럭신호(CLK1)의 입력단 사이를 스위칭한다. 즉, 제11스위칭소자(N11)는 C[n]의 전위에 응답하여, B[n] 노드에 제1클럭신호(CLK1)가 공급되도록 한다.The eleventh switching element N11 is controlled according to the potential of the C [n] node and switches between the B [n] node and the input terminal of the first clock signal CLK1. That is, the eleventh switching element N11 responds to the potential of C [n] so that the first clock signal CLK1 is supplied to the node B [n].

예를 들어, 제1스테이지(100a)의 제11스위칭소자(N11a)는 C[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[1] 노드와 제1클럭신호(CLK1)의 입력단 사이를 연결한다.For example, the eleventh switching element N11a of the first stage 100a is turned-on or turned-off according to the potential of the node C [1] and turned on, And connects the B [1] node and the input terminal of the first clock signal (CLK1).

제11스위칭소자(N11)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 C[n] 노드는 게이트에 연결되고, 제1클럭신호(CLK1)의 입력단은 드레인에 연결되며, B[n] 노드는 소스에 연결된다.The eleventh switching element N11 may be formed of a thin film transistor (TFT), wherein a node C [n] is connected to a gate, an input terminal of the first clock signal CLK1 is connected to a drain, The [n] node is connected to the source.

제12스위칭소자(N12)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 따라 제어되며, B[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제12스위칭소자(N12)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 응답하여, B[n] 노드를 방전(discharging)시킨다.The twelfth switching element N12 is controlled in accordance with the start signal SP or the scan signal at the output stage of the previous stage, and switches between the B [n] node and the input terminal of the low potential voltage source VSS. That is, the twelfth switching element N12 discharges the node B [n] in response to the start signal SP or the scan signal at the output stage of the previous stage.

예를 들어, 제1스테이지(100a)의 제12스위칭소자(N12a)는 스타트신호(SP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 제2스테이지(100b)의 제12스위칭소자(N12b)는 제1스테이지(100a)의 제1스캔신호(Vg[1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[2] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(100d)의 제12스위칭소자(N12d)는 제m-1스테이지의 제m-1스캔신호(Vg[m-1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[m] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 더미 스테이지(100e)의 제12스위칭소자(N12e)는 제m스테이지(100d)의 제m스캔신호(Vg[m])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[m+1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the twelfth switching element N12a of the first stage 100a is turned on or turned off according to the start signal SP, and is turned on at the time of turn- B [1] node and the input terminal of the low potential voltage source (VSS). The twelfth switching element N12b of the second stage 100b is turned on or off according to the first scan signal Vg [1] of the first stage 100a. ) And connects between the B [2] node and the input of the low potential voltage source (VSS) at turn-on. In this manner, the twelfth switching element N12d of the m-th stage 100d is turned on or off according to the m-1th scan signal Vg [m-1] of the (m-1) Is turned off and connects between the B [m] node and the input of the low potential voltage source (VSS) at turn-on. The twelfth switching element N12e of the dummy stage 100e is turned on or turned off according to the mth scan signal Vg [m] of the m-th stage 100d. And connects between the B [m + 1] node and the input of the low potential voltage source (VSS) at turn-on.

제12스위칭소자(N12)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 스타트신호(SP)나 전단 스테이지의 출력단은 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, B[n] 노드는 소스에 연결된다.
The twelfth switching device N12 may be formed of a thin film transistor (TFT), in which the output terminal of the start signal SP or the front stage is connected to the gate, and the low potential voltage source VSS is connected to the drain , B [n] nodes are connected to the source.

다음으로, 인버팅부(140)는 Q[n] 노드의 전위를 반전하여 Qb[n] 노드로 인가한다.Next, the inverting unit 140 inverts the potential of the Q [n] node and applies it to the Qb [n] node.

예를 들어, 제1스테이지(100a)의 인버팅부(140a)는 Q[1] 노드의 전위를 반전하여 Qb[1] 노드로 공급한다.For example, the inverting portion 140a of the first stage 100a inverts the potential of the Q [1] node and supplies it to the Qb [1] node.

구체적으로 인버팅부(140)는, 도 6에 도시된 바와 같이, 제5스위칭소자(N5) 및 제6스위칭소자(N6)를 포함하여 구성될 수 있다.Specifically, the inverting unit 140 may include a fifth switching device N5 and a sixth switching device N6, as shown in FIG.

제5스위칭소자(N5)는 B[n] 노드의 전위에 따라 제어되며, Qb[n] 노드와 B[n] 노드 사이를 스위칭한다. 즉, 제5스위칭소자(N5)는 인버팅부(140)의 풀업스위치 역할을 한다.The fifth switching element N5 is controlled according to the potential of the B [n] node and switches between the Qb [n] node and the B [n] node. That is, the fifth switching element N5 serves as a pull-up switch of the inverting unit 140. [

예를 들어, 제1스테이지(100a)의 제5스위칭소자(N5a)는 B[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Qb[1] 노드와 B[1] 노드 사이를 연결한다.For example, the fifth switching element N5a of the first stage 100a is turned-on or turned-off according to the potential of the B [1] node, and is turned on, We connect the nodes Qb [1] and B [1].

제5스위칭소자(N5)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 B[n] 노드는 게이트 및 드레인에 연결되며, Qb[n] 노드는 소스에 연결된다.The fifth switching element N5 may be formed of a thin film transistor (TFT), where the B [n] node is connected to the gate and the drain, and the Qb [n] node is connected to the source.

제6스위칭소자(N6)는 Q[n] 노드의 전위에 따라 제어되며, Qb[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제6스위칭소자(N5)는 인버팅부(140)의 풀다운스위치 역할을 한다.The sixth switching element N6 is controlled according to the potential of the Q [n] node and switches between the Qb [n] node and the input terminal of the low potential voltage source (VSS). That is, the sixth switching element N5 serves as a pull-down switch of the inverting unit 140. [

예를 들어, 제1스테이지(100a)의 제6스위칭소자(N6a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Qb[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the sixth switching element N6a of the first stage 100a is turned-on or turned-off according to the potential of the node Q [1] and turned on, And connects the Qb [1] node and the input terminal of the low potential voltage source (VSS).

제6스위칭소자(N6)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, Qb[n] 노드는 소스에 연결된다.
The sixth switching element N6 may be a thin film transistor (TFT), where Q [n] is connected to the gate, low potential voltage source VSS is connected to the drain, Qb [n] The node is connected to the source.

다음으로, 출력부(150)는 Q[n] 노드 및 Qb[n] 노드의 전위에 따라 출력단에 고전위전압(VDD)이나 저전위전압(VSS)을 출력한다.Next, the output unit 150 outputs a high-potential voltage (VDD) or a low-potential voltage (VSS) to the output terminal in accordance with the potentials of the Q [n] node and the Qb [n] node.

예를 들어, 제1스테이지(100a)의 출력부(150a)는 Q[1] 노드 및 Qb[1] 노드의 전위에 따라 고전위전압(VDD)이나 저전위전압(VSS)을 출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the output portion 150a of the first stage 100a outputs a high-potential voltage VDD or a low-potential voltage VSS to the output terminal in accordance with the potentials of the nodes Q [1] and Qb [ And outputs it as a scan signal V g [1].

구체적으로 출력부(150)는, 도 6에 도시된 바와 같이, 제7스위칭소자(N7) 및 제8스위칭소자(N8)를 포함하여 구성될 수 있다.Specifically, the output unit 150 may include a seventh switching device N7 and an eighth switching device N8, as shown in FIG.

제7스위칭소자(N7)는 Q[n] 노드의 전위에 따라 제어되며, 고전위전압원(VDD)의 입력단과 제n스테이지(100)의 출력단 사이를 스위칭한다. 즉, 제7스위칭소자(N7)는 출력부(150)의 풀업스위치로서, Q[n] 노드에 응답하여, 고전위전압원(VDD)의 하이 레벨(high level) 전압을 스캔신호로 출력한다. 특히, 종래의 쉬프트 레지스터의 경우, 각 스테이지의 출력단에 클럭신호가 연결되어 스캔신호로 출력되는 교류형(AC-type)인 반면, 본 발명의 제1실시예에 따른 쉬프트 레지스터의 각 스테이지는 출력단에 고전위전압원(VDD)이 연결되어 스캔신호로 출력되는 직류형(DC-type)이다.The seventh switching device N7 is controlled according to the potential of the node Q [n] and switches between the input terminal of the high potential voltage source VDD and the output terminal of the nth stage 100. [ That is, the seventh switching device N7 is a pull-up switch of the output unit 150 and outputs a high level voltage of the high potential voltage source VDD as a scan signal in response to the node Q [n]. In particular, in the case of a conventional shift register, each stage of the shift register according to the first embodiment of the present invention has an output terminal (AC-type) in which a clock signal is connected to an output terminal of each stage to output a scan signal, Type (DC-type) in which a high potential source VDD is connected to a scan signal and is output as a scan signal.

예를 들어, 제1스테이지(100a)의 제7스위칭소자(N7a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제1스테이지(100a)의 출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the seventh switching device N7a of the first stage 100a is turned on or turned off according to the potential of the node Q [1], and is turned on, A high level voltage of the high potential voltage source VDD is output to the output terminal of the first stage 100a as a first scan signal V g [1].

제7스위칭소자(N7)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, 고전위전압원(VDD)은 드레인에 연결되며, 제n스테이지(100)의 출력단은 소스에 연결된다.The seventh switching device N7 may be formed of a thin film transistor (TFT), where Q [n] is connected to the gate, the high potential source VDD is connected to the drain, 100 are connected to a source.

제8스위칭소자(N8)는 Qb[n] 노드의 전위에 따라 제어되며, 제n스테이지(100)의 출력단과 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제8스위칭소자(N8)는 출력부(150)의 풀다운스위치로서, Qb[n] 노드에 응답하여, 저전위전압원(VSS)의 로우 레벨(low level) 전압을 스캔신호로 출력한다.The eighth switching element N8 is controlled according to the potential of the node Qb [n] and switches between the output terminal of the nth stage 100 and the input terminal of the low potential voltage source VSS. That is, the eighth switching element N8 is a pull-down switch of the output section 150 and outputs a low level voltage of the low potential voltage source VSS as a scan signal in response to the node Qb [n].

예를 들어, 제1스테이지(100a)의 제8스위칭소자(N8a)는 Qb[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 저전위전압원(VSS)의 로우 레벨(low level) 전압을 제1스테이지(100a)의 출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the eighth switching element N8a of the first stage 100a is turned-on or turned-off according to the potential of the node Qb [1] and turned on, A low level voltage of the low potential voltage source VSS is output to the output terminal of the first stage 100a as a first scan signal V g [1].

제8스위칭소자(N8)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Qb[n] 노드는 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, 제n스테이지(100)의 출력단은 소스에 연결된다.
The eighth switching element N8 may be a thin film transistor (TFT), in which the Qb [n] node is connected to the gate, the low potential voltage source VSS is connected to the drain, and the nth stage 100 are connected to a source.

상기 제1스위칭소자(N1) 내지 제12스위칭소자(N12)는 비정질 실리콘(amorphous silicon) 박막 트랜지스터, 다결정 실리콘(polycrystalline silicon) 박막 트랜지스터, 단결정 실리콘(single crystal silicon) 박막 트랜지스터 및 산화물(oxide) 반도체 박막 트랜지스터 중 어느 하나일 수 있으며, 특히 저온 다결정 실리콘(LTPS; Low-Temperature Polycrystaline Silicon) 박막 트랜지스터인 것이 바람직하다.
The first switching device N1 to the twelfth switching device N12 may be an amorphous silicon thin film transistor, a polycrystalline silicon thin film transistor, a single crystal silicon thin film transistor, an oxide semiconductor Thin film transistor, and particularly preferably a low-temperature polycrystalline silicon (LTPS) thin film transistor.

이하, 본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지의 동작에 대하여 설명하도록 한다. 이때, n은 2 이상의 값이고, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 반대의 위상을 가지며, 저전위전압원(VSS)은 접지전압이고, 스타트신호(SP)의 펄스폭이 제1시간의 4배에 해당하며, 제1시간은 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 1/2 주기만큼의 시간인 경우로 설명하겠으나, 이에 한정되는 것은 아니다.Hereinafter, the operation of the n-th stage of the shift register according to the first embodiment of the present invention will be described. At this time, n is a value of 2 or more, and the first clock signal CLK1 and the second clock signal CLK2 have phases opposite to each other, the low potential voltage source VSS is the ground voltage, and the pulse of the start signal SP The width corresponds to four times the first time, and the first time is a time equivalent to a half cycle of the first clock signal CLK1 and the second clock signal CLK2, but the present invention is not limited thereto .

도 8은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지(100)의 타이밍 다이어그램(timing diagram)을 나타낸다.8 shows a timing diagram of the n-th stage 100 of the shift register according to the first embodiment of the present invention.

본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지의 동작은, 도 8에 도시된 바와 같이, 4가지 구간으로 나뉜다.The operation of the n-th stage of the shift register according to the first embodiment of the present invention is divided into four sections as shown in Fig.

(1) 제1구간(1) First section

제1구간은 전단 스테이지로부터 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])가 공급되며, 이에 따라 하이 레벨(high level)의 제n스캔신호(Vg[n])를 출력하기 시작하는 구간으로서, 제1시간만큼의 시간을 갖는다.The first section is that the n-1 scan signal (V g [n-1]) of the high level (high level) from the front stage supply, so that the n-th scan signal (V g with a high level (high level) [ n]), and has a time corresponding to the first time.

구체적으로, 제2스위칭소자(N2)는 제2클럭신호(CLK2)에 의해 턴오프(turn-off)가 되고, 제3스위칭소자(N3)는 제1클럭신호(CLK1)에 의해 턴온(turn-on)이 되며, A[n] 노드는 전단 스테이지의 하이 레벨(high level) 제n-1스캔신호(Vg[n-1])를 공급받는다. 이와 동시에, 제1스위칭소자(N1)는 하이 레벨(high level)의 A[n] 노드에 의해 턴온(turn-on)이 되며, 이에 따라 Q[n] 노드는 전단 스테이지의 하이 레벨(high level) 제n-1스캔신호(Vg[n-1])를 공급받아 하이 레벨(high level)로 차징(charging)이 된다.Specifically, the second switching element N2 is turned off by the second clock signal CLK2, the third switching element N3 is turned on by the first clock signal CLK1, -on), and the node A [n] receives the high-level n-1 scan signal V g [n-1] of the front stage. At the same time, the first switching device N1 is turned on by the A [n] node at a high level, so that the Q [n] node is at a high level ) N-1 scan signal V g [n-1] is received and charged at a high level.

또한, B[n] 노드는 NOT-AND 연산자(131)에 의해 로우 레벨(low level)로 되고, 제4스위칭소자(N4)는 턴오프(turn-off)가 되며, 이에 따라 Q[n] 노드와 저전위전압원(VSS) 사이의 경로는 끊어지게 된다. 이와 동시에, Qb[n] 노드는 인버팅부(140)에 의해 로우 레벨(low level)이 되고, 제8스위칭소자(N8)는 턴오프(turn-off)가 되며, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어지게 된다.In addition, the B [n] node is brought to a low level by the NOT-AND operator 131 and the fourth switching device N4 is turned off, The path between the node and the low potential voltage source (VSS) is cut off. At the same time, the Qb [n] node becomes low level by the inverting unit 140, the eighth switch N8 is turned off, The path between the output terminal and the low potential voltage source (VSS) is cut off.

한편, 제7스위칭소자(N7)는 Q[n] 노드가 하이 레벨(high level)로 차징(charging)이 되므로 턴온(turn-on)이 되며, 이에 따라 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압이 공급되면서 하이 레벨(high level) 제n스캔신호(Vg[n])를 출력하기 시작한다.On the other hand, the seventh switching device N7 is turned on because the node Q [n] is charged at a high level, so that the output stage of the n-th stage is connected to the high potential source The n-th scan signal Vg [n] starts to be supplied while the high level voltage of the scan signal VDD is supplied.

(2) 제2구간(2) The second section

제2구간은 Q[n] 노드를 부스팅(boosting)하여 하이 레벨(high level)로 계속 유지하며, 하이 레벨(high level)의 제n스캔신호(Vg[n])를 계속 출력하는 구간이다. 즉, 제2구간은 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])를 공급하는 전단 스테이지가 로우 레벨(low level)의 제n-1스캔신호(Vg[n-1])를 공급하기 전까지의 구간으로서, 제2시간에서 제1시간을 뺀 만큼의 시간을 갖는다. 이때, 후단 스테이지에서는 캐패시터(C1)의 일단으로 하이 레벨(high level)의 제n+1스캔신호(Vg[n+1])을 공급한다.The second period is a period for continuously boosting the Q [n] node to maintain the high level and continue outputting the nth scan signal Vg [n] of a high level . That is, in the second period, the previous stage for supplying the n-1th scan signal Vg [n-1] of the high level is the n-1th scan signal Vg [n-1]) from the second time to the second time, minus the first time. At this time, the n + 1 scan signal Vg [n + 1] of high level is supplied to one end of the capacitor C1 in the subsequent stage.

구체적으로, 처음 제1시간 동안 제2스위칭소자(N2)는 제2클럭신호(CLK2)에 의해 턴온(turn-on)이 되고, 제3스위칭소자(N3)는 제1클럭신호(CLK1)에 의해 턴오프(turn-off)가 되며, A[n] 노드는 로우 레벨(low level)의 저전위전압원(VSS)을 공급받는다. 이와 동시에, 제1스위칭소자(N1)는 로우 레벨(low level)의 A[n] 노드에 의해 턴오프(turn-off)가 되며, 이에 따라 Q[n] 노드는 제1구간에 의해 유지되었던 하이 레벨(high level)의 전위가 플로팅(floating) 상태로 된다.Specifically, during the first time period, the second switching device N2 is turned on by the second clock signal CLK2, and the third switching device N3 is turned on by the first clock signal CLK1 , And the A [n] node is supplied with a low potential (VSS) voltage source (VSS). At the same time, the first switching element N1 is turned off by the low level A [n] node, so that the Q [n] node is maintained by the first section And a high level potential becomes a floating state.

이때, 캐패시터(C1)의 일단으로 후단 스테이지의 하이 레벨(high level) 제n+1스캔신호(Vg[n+1])가 공급되므로, Q[n] 노드는 하이 레벨(high level) 전위들의 용량성 결합(capacitive coupling)에 의해 고전위전압원(VDD) 보다 고전위로 부스팅(boosting)이 된다. 이에 따라 제7스위칭소자(N7)는 턴온(turn-on)을 유지하며, 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제n스캔신호(Vg[n])로 계속해서 출력한다. 특히, Q[n] 노드가 부스팅(boosting) 됨에 따라, 제n스테이지는 완전히 차징(charging)된 고전위전압원(VDD)의 하이 레벨(high level) 전압을 출력단으로 출력하며, 하이 레벨(high level) 전압의 상승 시간(rising time)도 줄어들게 된다.At this time, since the high-level n + 1 scan signal V g [n + 1] of the rear stage is supplied to one end of the capacitor C1, the node Q [n] (VDD) due to the capacitive coupling of the source voltage VDD. The seventh switching device N7 maintains the turn-on state and the output terminal of the n-th stage is connected to the high level voltage of the high potential voltage source VDD through the nth scan signal Vg [n ]). In particular, as the node Q [n] is boosted, the n-th stage outputs a high level voltage of the fully charged high potential power supply VDD to the output stage, The voltage rising time is also reduced.

한편, B[n] 노드는 NOT-AND 연산자(131)에 의해 로우 레벨(low level)의 전위를 유지하고, 제4스위칭소자(N4)는 턴오프(turn-off)를 유지하며, 이에 따라 Q[n] 노드와 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다. 이와 동시에, Qb[n] 노드는 인버팅부(140)에 의해 로우 레벨(low level)의 전위를 유지하고, 제8스위칭소자(N8)는 턴오프(turn-off)를 유지하며, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다.On the other hand, the node B [n] maintains the low level potential by the NOT-AND operator 131, the fourth switching element N4 maintains the turn-off, The path between the Q [n] node and the low potential voltage source (VSS) keeps the disconnected state. At the same time, the Qb [n] node maintains the low level potential by the inverting unit 140, the eighth switching device N8 maintains the turn-off, The path between the output terminal of the n-th stage and the low potential voltage source (VSS) keeps the broken state.

이후, 다음 제1시간 동안 제2스위칭소자(N2)는 턴오프(turn-off)가 되고, 제3스위칭소자(N3)는 턴온(turn-on)이 되며, A[n] 노드는 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])를 공급받는다. 이때, 제1스위칭소자(N1)는 하이 레벨(hig level)의 A[n] 노드에 의해 턴온(turn-on)이 된다. 따라서, Q[n] 노드는 전단 스테이지로부터 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])을 공급받고, 후단 스테이지로부터 캐패시터(C1)를 거처 하이 레벨(high level)의 제n+1스캔신호(Vg[n+1])를 계속 공급받으므로, 부스팅(boosting) 상태를 계속 유지하게 된다.Thereafter, the second switching device N2 turns off during the first time, the third switching device N3 turns on, and the A [n] node is turned on at the high level (n-1) scan signal Vg [n-1] of a high level. At this time, the first switching device N1 is turned on by the A [n] node at a high level. Accordingly, the node Q [n] receives the n-1th scan signal Vg [n-1] of high level from the front stage and outputs a high level Since the received n + 1 continue with the scan signal (V g [n + 1]) of the supply level), thereby to keep the boosting (boosting) state.

한편, Q[n] 노드가 부스팅(boosting) 상태를 유지하므로, 제7스위칭소자(N7)는 턴온(turn-on)을 유지하며, 이에 따라 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level)의 제n스캔신호(Vg[n])를 계속해서 출력한다.On the other hand, since the node Q [n] maintains the boosting state, the seventh switching device N7 maintains the turn-on state, so that the output stage of the n-th stage is connected to the high potential source VDD And continuously outputs the nth scan signal Vg [n] of a high level.

이때, B[n] 노드는 NOT-AND 연산자(131)에 의해 로우 레벨(low level)의 전위를 유지하고, 제4스위칭소자(N4)는 턴오프(turn-off)를 유지하며, 이에 따라 Q[n] 노드와 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다. 이와 동시에, Qb[n] 노드는 인버팅부(140)에 의해 로우 레벨(low level)의 전위를 유지하고, 제8스위칭소자(N8)는 턴오프(turn-off)를 유지하며, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다.At this time, the node B [n] maintains the low level potential by the NOT-AND operator 131, the fourth switching device N4 maintains the turn-off, The path between the Q [n] node and the low potential voltage source (VSS) keeps the disconnected state. At the same time, the Qb [n] node maintains the low level potential by the inverting unit 140, the eighth switching device N8 maintains the turn-off, The path between the output terminal of the n-th stage and the low potential voltage source (VSS) keeps the broken state.

(3) 제3구간(3) The third section

제3구간은 제2구간을 통해 부스팅(boosting)된 Q[n] 노드를 제1시간 동안 더 유지시켜, 전단 스테이지의 제n-1스캔신호(Vg[n-1])와 동일한 펄스폭으로 제n스캔신호(Vg[n])가 출력되도록 하는 구간이다. 이에 따라, Q[n] 노드는 제2구간의 시간을 포함하여 총 제2시간 동안 부스팅(boosting)된 상태를 유지한다.The third section maintains the Q [n] node boosted through the second section for a first time period and generates the same pulse width as the n-1th scan signal V g [n-1] of the previous stage And the n-th scan signal V g [n] is output. Accordingly, the node Q [n] maintains a boosted state for a total second time including the time of the second interval.

구체적으로, 제2스위칭소자(N2)는 턴온(turn-on)이 되고, 제3스위칭소자(N3)는 턴오프(turn-off)가 되며, A[n] 노드는 로우 레벨(low level)의 저전위전압원(VSS)을 공급받는다. 이에 따라 제1스위칭소자(N1)는 로우 레벨(high level)의 A[n] 노드에 의해 턴오프(turn-off)가 된다.Specifically, the second switching element N2 is turned on, the third switching element N3 is turned off, and the A [n] node is at a low level, The low potential voltage source VSS of FIG. Accordingly, the first switching device N1 is turned off by the A [n] node at a high level.

또한, B[n] 노드는 NOT-AND 연산자(131)에 의해 로우 레벨(low level)을 유지하고, 제4스위칭소자(N4)는 턴오프(turn-off)를 유지하며, 이에 따라 Q[n] 노드와 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다. 이와 동시에, Qb[n] 노드는 인버팅부(140)에 의해 로우 레벨(low level)의 전위를 유지하고, 제8스위칭소자(N8)는 턴오프(turn-off)를 유지하면서, 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로도 끊어진 상태를 계속 유지한다.The node B [n] maintains the low level by the NOT-AND operator 131 and the fourth switching element N4 maintains the turn-off, n] node and the low potential voltage source (VSS) maintains the disconnected state. At the same time, the Qb [n] node maintains a low level potential by the inverting unit 140 while the eighth switching device N8 maintains the turn-off, The path between the output terminal of the stage and the low potential voltage source (VSS) is kept in a disconnected state.

즉, 제2구간에서 부스팅(boosting)된 Q[n] 노드가 방전(discharging)될 수 있는 경로가 전부 끊어진 상태로 유지되고 제7스위칭소자(N7)가 턴온(turn-on)을 유지함에 따라, 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제n스캔신호(Vg[n])로 계속 출력한다.That is, as the path through which the Q [n] node boosted in the second period is discharged is maintained in a completely disconnected state and the seventh switching device N7 maintains the turn-on state , The output stage of the n-th stage continuously outputs the high level voltage of the high potential voltage source VDD to the n-th scan signal V g [n].

(4) 제4구간(4) Section 4

제4구간은 로우 레벨(low level)의 제n스캔신호(Vg[n])를 출력하는 구간이다.The fourth period is a period for outputting the nth scan signal Vg [n] of a low level.

먼저, 처음 제1시간 동안 제2스위칭소자(N2)는 턴오프(turn-off)가 되고, 제3스위칭소자(N3)는 턴온(turn-on)이 되며, A[n] 노드는 로우 레벨(low level)의 제n-1스캔신호(Vg[n-1])를 공급받는다. 이때, 제1스위칭소자(N1)는 로우 레벨(low level)의 A[n] 노드에 의해 턴오프(turn-off)가 된다. First, during the first time period, the second switching device N2 is turned off, the third switching device N3 is turned on, and the A [n] node is turned on at a low level (n-1) th scan signal V g [n-1] of a low level. At this time, the first switching device N1 is turned off by the low level A [n] node.

또한, B[n] 노드는 NOT-AND 연산자(131)에 의해 하이 레벨(high level)이 되고, 제4스위칭소자(N4)는 턴온(turn-on)이 되며, 이에 따라 Q[n] 노드는 로우 레벨(low level)의 저전위전압원(VSS)을 공급받으면서 방전(discharging)이 된다. 이때, 제7스위칭소자(N7)는 로우 레벨(low level)의 Q[n] 노드에 의해 턴오프(turn-off)가 된다. 이와 동시에, Qb[n] 노드는 인버팅부(140)에 의해 하이 레벨(high level)이 되고, 제8스위칭소자(N8)는 턴온(turn-on)이 되며, 이에 따라 제n스테이지의 출력단은 로우 레벨(low level)의 저전위전압원(VSS)을 공급받으면서 방전(discharging)이 된다. 즉, 제n스테이지의 출력단으로 로우 레벨(low level)의 제n스캔신호(Vg[n])가 출력된다.The B [n] node is set to a high level by the NOT-AND operator 131 and the fourth switching device N4 is turned on so that the Q [n] node Is discharged while being supplied with a low potential voltage source VSS of a low level. At this time, the seventh switching device N7 is turned off by the low level Q [n] node. At the same time, the Qb [n] node is brought to a high level by the inverting unit 140, the eighth switching device N8 is turned on, Is discharged while being supplied with a low potential voltage source VSS of a low level. That is, the n-th scan signal V g [n] of low level is output to the output terminal of the n-th stage.

이후, 다음 제1시간 동안 제2스위칭소자(N2)는 턴온(turn-on)이 되고, 제3스위칭소자(N3)는 턴오프(turn-off)가 되며, A[n] 노드는 로우 레벨(low level)의 저전위전압원(VSS)을 공급받는다. 이때, 제1스위칭소자(N1)는 로우 레벨(low level)의 A[n] 노드에 의해 턴오프(turn-off)를 계속해서 유지한다. 이와 동시에, B[n] 노드는 NOT-AND 연산자(131)에 의해 로우 레벨(low level)이 되고, 제4스위칭소자(N4)는 턴오프(turn-off)가 된다. 또한, 제7스위칭소자(N7)는 로우 레벨(low level)의 Q[n] 노드에 의해 턴오프(turn-off)를 유지하고, 제8스위칭소자(N8)는 하이 레벨(high level)의 Qb[n] 노드에 의해 턴온(turn-on)을 유지하며, 이에 따라, 제n스테이지의 출력단으로 로우 레벨(low level)의 제n스캔신호(Vg[n])가 계속해서 출력된다.
Then, the second switching element N2 is turned on, the third switching element N3 is turned off, and the A [n] node is turned on at the low level (low-level) low potential voltage source VSS. At this time, the first switching device N1 keeps turning-off by the low level A [n] node. At the same time, the B [n] node is brought to a low level by the NOT-AND operator 131 and the fourth switching element N4 is turned off. The seventh switching device N7 maintains turn-off by a low level Q [n] node and the eighth switching device N8 maintains a high level The nth scan signal Vg [n] continues to be output to the output stage of the n-th stage at a low level.

도 9는 본 발명의 제1실시예에 따른 쉬프트 레지스터의 인버팅부(140)에서의 타이밍 다이어그램(timing diagram)을 나타낸다.FIG. 9 shows a timing diagram in the inverting unit 140 of the shift register according to the first embodiment of the present invention.

이상과 같이 설명한 본 발명의 제1실시예에 따른 쉬프트 레지스터는 제5스위칭소자(N5)가 B[n] 노드에 따라 B[n] 노드와 Qb[n] 노드 사이를 스위칭(즉, 박막트랜지스터의 경우, 게이트와 드레인이 B[n] 노드에 연결)함에 따라, 도 9에 도시된 바와 같이, Q[n]에 의해 제6스위칭소자(N6)가 턴온(turn-on) 되더라도 제5스위칭소자(N5)는 턴오프(turn-off) 상태를 유지할 수 있다. 즉, 제5스위칭소자(N5)와 제6스위칭소자(N6)는 어느 구간에서도 동시에 턴온(turn-on) 되지 않아, 소비 전력을 줄일 수 있다.
In the shift register according to the first embodiment of the present invention described above, the fifth switching element N5 switches between the B [n] node and the Qb [n] node according to the B [n] node , Even if the sixth switching element N6 is turned on by Q [n] as shown in Fig. 9, as the gate and the drain are connected to the B [n] node, The element N5 can maintain a turn-off state. That is, the fifth switching element N5 and the sixth switching element N6 are not turned on at the same time in any section, and power consumption can be reduced.

도 10 및 도 11은 본 발명의 제1실시예에 따른 쉬프트 레지스터의 시뮬레이션한 결과를 나타내는 타이밍 다이어그램(timing diagram)이다.10 and 11 are timing diagrams showing the results of simulation of the shift register according to the first embodiment of the present invention.

도 10을 참조하면, 본 발명의 제1실시예에 따른 쉬프트 레지스터는 제1구간에서 Q[1]이 차징(charging)되면서 제1스캔신호(Vg[1])가 고전위전압원(VDD)의 하이 레벨(high level)까지 상승하지 못하지만, 제2구간부터 Q[1]이 제2스캔신호(Vg[2])를 공급받아 부스팅(boosting)하면서 제1스캔신호(Vg[1])가 고전위전압원(VDD)의 하이 레벨(high level)까지 상승하는 것을 확인할 수 있다.Referring to FIG. 10, in the shift register according to the first embodiment of the present invention, when Q [1] is charged in the first section, the first scan signal V g [1] high level (high level) while not raised to the second section from Q [1] is the first scan signal (V g while boosting (boosting) when supplied to the second scan signal (V g [2]) of the [1] ) Rises to the high level of the high potential voltage source VDD.

도 11의 (a) 내지 (d)를 참조하면, 본 발명의 제1실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭에 따라 스캔신호(Vg[1], Vg[2], Vg[3], …)의 펄스폭의 조절되는 것을 확인할 수 있다.11, the shift register according to the first embodiment of the present invention includes scan signals V g [1] and V g [2] according to the pulse width of the start signal SP, , V g [3],...) Can be controlled.

도 12는 종래의 쉬프트 레지스터와 본 발명의 제1실시예에 따른 쉬프트 레지스터가 제1스테이지부터 제50스테이지까지 구동하는 동안에 소비하는 전력을 비교한 표이다.12 is a table comparing the power consumed by the conventional shift register and the shift register according to the first embodiment of the present invention during driving from the first stage to the 50th stage.

도 12를 참조하면, 본 발명의 제1실시예에 따른 쉬프트 레지스터는 종래의 쉬프트 레지스터에 비해 펄스폭이 증가함에 따라 소비 전력이 감소하는 것을 확인할 수 있다.
Referring to FIG. 12, it can be seen that the power consumption of the shift register according to the first embodiment of the present invention is reduced as the pulse width increases compared to the conventional shift register.

이하, 본 발명의 제2실시예에 따른 쉬프트 레지스터의 구성을 상세하게 설명하도록 한다.Hereinafter, the structure of the shift register according to the second embodiment of the present invention will be described in detail.

도 13은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 구성도를 나타낸다.13 shows a configuration of a shift register according to a second embodiment of the present invention.

본 발명의 제2실시예에 따른 쉬프트 레지스터는, 도 13에 도시된 바와 같이, 캐스캐이드(Cascade) 접속된 m개의 스테이지들(200a 내지 200d) 및 하나의 더미 스테이지(200e)를 포함한다. m개의 스테이지들(200a 내지 200d) 및 하나의 더미 스테이지(200e)는 출력단으로 하나의 출력신호(Vg[1] 내지 Vg[m+1])를 순차적으로 출력하며, 이 중에 m개 스테이지들(200a 내지 200d)로부터 출력된 출력신호(Vg[1] 내지 Vg[m])(이하, "스캔신호"라 함), 즉 제1스캔신호(Vg[1]) 내지 제m스캔신호(Vg[m])는 게이트라인들에 순차적으로 공급된다.The shift register according to the second embodiment of the present invention includes m stages 200a to 200d and one dummy stage 200e which are cascade-connected as shown in Fig. m stages 200a to 200d and one dummy stage 200e sequentially output one output signal V g [1] to V g [m + 1] to the output stage, and m stages s (200a to 200d), the output signal (V g [1] to V g [m]) (hereinafter referred to as "scanning signals"), that is, the first scan signal (V g [1]) to the m-th output from the The scan signal V g [m] is sequentially supplied to the gate lines.

특히, 본 발명의 제2실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭에 따라 스캔신호(Vg[1] 내지 Vg[m])의 펄스폭이 조절되며, 이에 따라 서로 중첩되는 스캔신호(Vg[1] 내지 Vg[m])의 펄스수가 조절된다. 즉, 본 발명의 제2실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭이 프레임마다 다르게 입력되더라도 별도의 신호를 추가하거나 회로의 구성을 변경하지 않고도, 입력된 스타트신호(SP)와 동일한 펄스폭을 갖는 스캔신호들(Vg[1] 내지 Vg[m])을 출력한다.Particularly, in the shift register according to the second embodiment of the present invention, the pulse widths of the scan signals V g [1] to V g [m] are adjusted in accordance with the pulse width of the start signal SP, The number of pulses of the scan signals V g [1] to V g [m] is adjusted. In other words, even if the pulse width of the start signal SP is input differently for each frame, the shift register according to the second embodiment of the present invention does not need to add a separate signal or change the configuration of the circuit, And outputs scan signals V g [1] to V g [m] having the same pulse width.

본 발명의 제2실시예에 따른 쉬프트 레지스터의 전체 스테이지들(200a 내지 200e)은 고전위전압원(VDD), 저전위전압원(VSS), 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)를 인가받는다. 여기서, 고전위전압원(VDD)은 하이 레벨(high level)의 정전압을 공급하고, 저전위전압원(VSS)은 로우 레벨(low level)의 전압을 공급하되 접지전압을 공급할 수 있다. 또한, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 다른 위상을 갖되, 위상이 서로 정반대일 수 있다. 또한, 홀수번째 스테이지에 공급되는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 짝수번째 스테이지에 공급되는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)와 서로 위치가 바뀌어 공급될 수 있다.
The entire stages 200a to 200e of the shift register according to the second embodiment of the present invention are connected to a high potential voltage source VDD, a low potential voltage source VSS, a first clock signal CLK1 and a second clock signal CLK2, . Here, the high potential power source VDD supplies a high level constant voltage and the low potential power source VSS supplies a low level voltage but can supply a ground voltage. In addition, the first clock signal CLK1 and the second clock signal CLK2 have different phases, but the phases may be opposite to each other. The first clock signal CLK1 and the second clock signal CLK2 supplied to the odd-numbered stages are shifted from each other with the first clock signal CLK1 and the second clock signal CLK2 supplied to the even-numbered stages Can be supplied.

구체적으로 본 발명의 제2실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register according to the second embodiment of the present invention will now be described in detail.

먼저, 타이밍 콘트롤러로부터의 스타트신호(SP)가 제1스테이지(200a)에 인가되면, 제1스테이지(200a)는 스타트신호(SP)에 응답하여 인에이블(enable) 된다. 이어서, 인에이블된 제1스테이지(200a)는 타이밍 콘트롤러로부터의 보조신호(HP), 제1클럭신호 (CLK1), 제2클럭신호(CLK2) 및 제2스캔신호(Vg[2])를 입력받아 제1스캔신호(Vg[1])를 출력하면서 제1스캔신호(Vg[1])를 제1게이트라인과 제2스테이지(200b)에 함께 공급하고, Qb[1] 노드의 전위를 제2스테이지(200b)에 공급한다. 이때, 보조신호(HP)는 스타트신호(SP)와 반대되는 펄스 구조를 갖는다.First, when the start signal SP from the timing controller is applied to the first stage 200a, the first stage 200a is enabled in response to the start signal SP. Then, the enabled first stage 200a receives the auxiliary signal HP, the first clock signal CLK1, the second clock signal CLK2, and the second scan signal V g [2] from the timing controller input received and supplied with a first scan signal (V g 1) a first scan signal (V g 1) a first gate line and the second stage (200b) and an output, Qb of 1 node And supplies the potential to the second stage 200b. At this time, the auxiliary signal HP has a pulse structure opposite to the start signal SP.

이에 따라, 제2스테이지(200b)는 제1스캔신호(Vg[1])에 응답하여 인에이블 된다. 이어서, 인에이블된 제2스테이지(200b)는 타이밍 콘트롤러로부터 제1클럭신호(CLK1), 제2클럭신호(CLK2) 및 제3스캔신호(Vg[3])를 입력받아 제2스캔신호(Vg[2])를 출력하면서, 제2스캔신호(Vg[2])를 제2게이트라인, 제3스테이지(200c) 및 제1스테이지(200a)에 함께 공급하고, Qb[2] 노드의 전위를 제3스테이지(200c)에 공급한다.Accordingly, the second stage 200b is enabled in response to the first scan signal V g [1]. The enabled second stage 200b receives the first clock signal CLK1, the second clock signal CLK2 and the third scan signal V g [3] from the timing controller and outputs a second scan signal V g [2]), the second scan signal (V g [2]) to the second gate line, the supplied with the third stage (200c) and the first stage (200a), and Qb [2] and the output node To the third stage 200c.

이와 같은 방식으로, 나머지 제3스테이지(200c) 내지 제m스테이지(200d)는 순차적으로 제3스캔신호(Vg[3]) 내지 제m스캔신호(Vg[m])를 출력하여 제3게이트라인 내지 제m게이트라인에 공급한다.In this way, the remaining stages from the third stage 200c to the m-th stage 200d sequentially output the third scan signal V g [3] to the m-th scan signal V g [m] Gate line to the m-th gate line.

또한, 더미 스테이지(200e)는 제m스테이지(200d)로부터의 제m스캔신호(Vg[m])에 응답하여 인에이블 된 후, 타이밍 콘트롤러로부터의 제1클럭신호(CLK1), 제2클럭신호(CLK2) 및 엔드신호(EP)를 입력받아 제m+1스캔신호(Vg[m+1])를 출력하여 제m스테이지(200d)에 공급한다. 이때, 엔드신호(EP)는 스타트신호(SP)와 동일한 펄스폭을 가지며, 1프레임의 마지막 스캔신호(Vg[m])가 게이트라인에 공급되도록 제m스테이지(200d)를 보조한다.
The dummy stage 200e is enabled in response to the m-th scan signal V g [m] from the m-th stage 200d, and then outputs the first clock signal CLK1 from the timing controller, (M + 1) th scan signal V g [m + 1] by receiving the signal CLK2 and the end signal EP and supplies the m + 1 scan signal V g [m + 1] to the m-th stage 200d. At this time, the end signal EP has the same pulse width as the start signal SP, and assists the m-th stage 200d so that the last scan signal V g [m] of one frame is supplied to the gate line.

이하, 본 발명의 제2실시예에 따른 쉬프트 레지스터의 n번째 스테이지인 제n스테이지(200)의 구성에 대하여 상세하게 설명하도록 한다.(단, 1≤n≤m, 1<m, n과 m은 자연수)Hereinafter, the structure of the n-th stage 200, which is the n-th stage of the shift register according to the second embodiment of the present invention, will be described in detail (where 1? N? M, 1? M, n and m Is a natural number)

도 14는 본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지(200)의 회로도를 나타낸다.14 shows a circuit diagram of an n-th stage 200 of a shift register according to the second embodiment of the present invention.

본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지(200)는, 도 14에 도시된 바와 같이, 제1입력부(210), 제2입력부(220), 제어부(230), 인버팅부(240) 및 출력부(250)를 포함하여 구성된다.The n-th stage 200 of the shift register according to the second embodiment of the present invention includes a first input unit 210, a second input unit 220, a control unit 230, (240) and an output unit (250).

제1입력부(210)는 스타트신호(SP)나 전단 스테이지의 스캔신호를 공급받아 소정 시간(이하, "제1시간"이라고 함) 후부터 Q[n] 노드로 인가한다. 이때, 제1시간은 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 1/2 주기만큼의 시간일 수 있다.The first input unit 210 receives the start signal SP or the scan signal of the previous stage and applies the signal to the node Q [n] after a predetermined time (hereinafter, referred to as "first time"). At this time, the first time may be a time equivalent to 1/2 cycle of the first clock signal CLK1 and the second clock signal CLK2.

예를 들어, 제1스테이지(200a)의 제1입력부(210a)는 제1시간 후부터 스타트신호(SP)를 Q[1] 노드로 공급한다. 또한, 제2스테이지(200b)의 제1입력부(210b)는 제1스테이지(200a)에서 출력되는 제1스캔신호(Vg[1])를 제1시간 후부터 Q[2] 노드로 공급한다. 이와 같은 방식으로, 제m스테이지(200d)의 제1입력부(210d)는 제m-1스테이지에서 출력되는 제m-1스캔신호(Vg[m-1])를 제1시간 후부터 Q[n] 노드로 공급한다. 또한, 더미 스테이지(200e)의 입력부(210e)는 제m스테이지(200d)에서 출력되는 제m스캔신호(Vg[m])를 제1시간 후부터 Q[m+1] 노드로 공급한다.For example, the first input 210a of the first stage 200a supplies the start signal SP to the node Q [1] after the first time. The first input unit 210b of the second stage 200b supplies the first scan signal V g [1] output from the first stage 200a to the node Q [2] after the first time. In this manner, the first input section 210d of the m-th stage 200d outputs the (m-1) th scan signal Vg [m-1] output from the (m-1) ] Node. The input unit 210e of the dummy stage 200e supplies the mth scan signal Vg [m] output from the m-th stage 200d to the node Q [m + 1] after the first time.

구체적으로 제1입력부(210)는, 도 14에 도시된 바와 같이, 제1스위칭소자(M1)를 포함하여 구성될 수 있다.Specifically, the first input unit 210 may include a first switching device M1 as shown in FIG.

제1스위칭소자(M1)는 제1클럭신호(CLK1)에 따라 제어되며, 스타트신호(SP)의 입력단과 Q[n] 노드 사이를 스위칭하거나 전단 스테이지의 출력단과 Q[n] 노드 사이를 스위칭한다. 즉, 제1스위칭소자(M1)는 제1클럭신호(CLK1)의 전위에 응답하여 스타트신호(SP)나 전단 스테이지의 스캔신호를 Q[n] 노드로 공급한다.The first switching device M1 is controlled according to the first clock signal CLK1 and switches between the input terminal of the start signal SP and the node Q [n] or switches between the output stage of the front stage and the node Q [n] do. That is, the first switching device M1 supplies the start signal SP or the scan signal of the previous stage to the node Q [n] in response to the potential of the first clock signal CLK1.

예를 들어, 제1스테이지(200a)의 제1스위칭소자(M1a)는 제1클럭신호(CLK1)의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 스타트신호(SP)의 입력단과 Q[1] 노드 사이를 연결한다. 또한, 제2스테이지(200b)의 제1스위칭소자(M1b)는 제1클럭신호(CLK1)의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제1스테이지(200a)의 출력단과 Q[2] 노드 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(200d)의 제1스위칭소자(M1d)는 제1클럭신호(CLK1)의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m-1스테이지의 출력단과 Q[m] 노드 사이를 연결한다. 또한, 더미 스테이지(200e)의 제1스위칭소자(M1e)는 제1클럭신호(CLK1)의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m스테이지의 출력단과 Q[m+1] 노드 사이를 연결한다.For example, the first switching device M1a of the first stage 200a may be turned-on or turned-off according to the potential of the first clock signal CLK1, and may be turned- on), the input of the start signal (SP) and the node Q [1] are connected. The first switching device M1b of the second stage 200b is turned on or turned off according to the potential of the first clock signal CLK1 and is turned on, The output stage of the first stage 200a and the node Q [2] are connected. In this manner, the first switching device Mld of the m-th stage 200d is turned-on or turned-off according to the potential of the first clock signal CLK1, -on) connects the output stage of the (m-1) th stage to the Q [m] node. The first switching device M1e of the dummy stage 200e is turned on or turned off according to the potential of the first clock signal CLK1 and is turned on at the time of turn- To the output stage of the m-th stage and the Q [m + 1] node.

제1스위칭소자(M1)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 제1클럭신호(CLK1)의 입력단은 게이트에 연결되고, 스타트신호(SP)의 입력단이나 전단 스테이지의 출력단은 드레인에 연결되며, Q[n] 노드는 소스에 연결된다.
The input terminal of the first clock signal CLK1 is connected to the gate of the first switching device M1 and the input terminal of the start signal SP or the output terminal of the front stage Is connected to the drain, and the Q [n] node is connected to the source.

다음으로, 제2입력부(220)는 후단 스테이지의 스캔신호를 Q[n] 노드로 인가하여 Q[n] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다.Next, the second input unit 220 applies the scan signal of the subsequent stage to the node Q [n] to boost the node Q [n] so that the node has a higher potential than the high potential source VDD.

예를 들어, 제1스테이지(200a)의 제2입력부(220a)는 제2스테이지(200b)의 제2스캔신호(Vg[2])를 Q[1] 노드로 인가하여 Q[1] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다. 이와 같은 방식으로, 제m스테이지(200d)의 제2입력부(220d)는 더미 스테이지의 제m+1스캔신호(Vg[m+1])를 Q[m] 노드로 인가하여 Q[m] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다. 또한, 더미 스테이지(200e)의 제2입력부(220e)는 후단 스테이지가 없으므로, 엔드신호(EP)를 Q[m+1] 노드로 인가하여 Q[m+1] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다.For example, the second input unit 220a of the first stage 200a applies the second scan signal V g [2] of the second stage 200b to the node Q [1] Is boosted to have a higher potential than the high potential voltage source (VDD). In this manner, the second input unit 220d of the m-th stage 200d applies Q [m] to the Q [m] node by applying the m + 1th scan signal Vg [m + The node is boosted to have a higher potential than the high potential source (VDD). Since the second input section 220e of the dummy stage 200e has no subsequent stage, the node Q [m + 1] is supplied with the high potential voltage source VDD by applying the end signal EP to the node Q [m + Boost to have higher potential.

구체적으로 제2입력부(220)는, 도 14에 도시된 바와 같이, 일단에 후단 스테이지의 출력단이 연결되고, 타단에 Q[n] 노드가 연결되는 캐패시터(C1)를 포함하여 구성될 수 있다.Specifically, as shown in FIG. 14, the second input unit 220 may include a capacitor C1 to which an output terminal of the rear stage is connected at one end and a node Q [n] is connected at the other terminal.

예를 들어, 제1스테이지(200a)의 캐패시터(C1a)는 일단에 제2스테이지(200b)의 출력단이 연결되고, 타단에 Q[1] 노드가 연결된다. 이와 같은 방식으로, 제m스테이지(200d)의 캐패시터(C1d)는 일단에 더미 스테이지(200e)의 출력단이 연결되고, 타단에 Q[m] 노드가 연결된다. 또한, 더미 스테이지(200e)의 캐패시터(C1e)는 일단에 엔드신호(EP)의 입력단이 연결되고, 타단에 Q[m+1] 노드가 연결된다.
For example, the output terminal of the second stage 200b is connected to one end of the capacitor C1a of the first stage 200a, and the node Q [1] is connected to the other end of the capacitor C1a. In this way, the output terminal of the dummy stage 200e is connected to one end of the capacitor C1d of the m-th stage 200d, and the Q [m] node is connected to the other end. Further, the capacitor C1e of the dummy stage 200e is connected to the input terminal of the end signal EP at one end and to the Q [m + 1] node at the other end.

다음으로, 제어부(230)는 부스팅된 Q[n] 노드의 전위가 소정 시간(이하 "제2시간"이라고 함) 동안 유지되도록 조절한다. 이때, 제2시간은 스타트신호의 펄스폭에 해당하는 시간과 제1시간의 차이만큼의 시간일 수 있다.Next, the controller 230 adjusts the potential of the boosted Q [n] node to be maintained for a predetermined time (hereinafter referred to as "second time"). At this time, the second time may be a time corresponding to the pulse width of the start signal and a time corresponding to the difference between the first time and the first time.

예를 들어, 제1스테이지(200a)의 제어부(230a)는 부스팅된 Q[1] 노드의 전위가 제2시간 동안 유지되도록 한다.For example, the control unit 230a of the first stage 200a causes the potential of the boosted Q [1] node to be maintained for a second time.

구체적으로 제어부(230)는 NOT-AND 연산자를 포함하여 구성될 수 있다.Specifically, the control unit 230 may include a NOT-AND operator.

NOT-AND 연산자는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호를 인버팅신호(ViMvn)로 반전하고, 제1클럭신호(CLK1)를 입력받아 인버팅신호(ViMvn)와 AND 연산하여 B[n] 노드에 인가한다.The NOT-AND operator inverts the start signal SP or the scan signal at the output stage of the previous stage to the inverting signal V iMv n and receives the inverting signal V iMv n AND operation to apply to the B [n] node.

예를 들어, 제1스테이지(200a)의 NOT-AND 연산자는 스타트신호(SP)를 인버팅신호(ViMv1)로 반전하고, 인버팅신호(ViMv1)와 제1클럭신호(CLK1)를 AND 연산하여 B[1] 노드에 공급한다. 또한, 제2스테이지(200b)의 NOT-AND 연산자는 제1스테이지(200a)의 출력단의 제1스캔신호(Vg[1])를 인버팅신호(ViMv2)로 반전하고, 인버팅신호(ViMv2)와 제1클럭신호(CLK1)를 AND 연산하여 B[2] 노드에 공급한다. 이와 같은 방식으로, 제m스테이지(200d)의 NOT-AND 연산자는 제m-1스테이지의 출력단의 제m-1스캔신호(Vg[m-1])를 인버팅신호(ViMvm)로 반전하고, 인버팅신호(ViMvm)와 제1클럭신호(CLK1)를 AND 연산하여 B[m] 노드에 공급한다. 또한, 더미 스테이지(200e)의 NOT-AND 연산자는 제m스테이지(200d)의 출력단의 제m스캔신호(Vg[m])를 인버팅신호(ViMvm+1)로 반전하고, 인버팅신호(ViMvm+1)와 제1클럭신호(CLK1)를 AND 연산하여 B[m+1] 노드에 공급한다.For example, the NOT-AND operator of the first stage 200a inverts the start signal SP to the inverting signal V iMv 1 and outputs the inverting signal V iMv 1 and the first clock signal CLK 1, To the B [1] node. The NOT-AND operator of the second stage 200b inverts the first scan signal V g [1] of the output stage of the first stage 200a to the inverting signal V iMv 2, (V iMv 2) and the first clock signal (CLK1) and supplies the result to the B [2] node. In this manner, the NOT-AND operator of the m-th stage 200d converts the m- 1th scan signal V g [m-1] of the output stage of the (m-1) th stage into the inverting signal V iMv m And ANDs the inverting signal (V iMv m) and the first clock signal (CLK1) and supplies the result to the B [m] node. The NOT-AND operator of the dummy stage 200e inverts the m- th scan signal V g [m] of the output stage of the m- th stage 200d to the inverting signal V iMv m + 1, AND operation of the signal (V iMv m + 1) and the first clock signal (CLK1) and supplies it to the B [m + 1] node.

한편, NOT-AND 연산자는, 도 14에 도시된 바와 같이, 제2스위칭소자(M2), 제3스위칭소자(M3), 제4스위칭소자(M4) 및 제5스위칭소자(M5)를 포함하여 구성될 수 있다. 이때, 제2스위칭소자(M2) 및 제3스위칭소자(M3)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호를 인버팅신호(ViMvn)로 반전하도록 NOT 연산을 수행하는 인버터를 구성한다.The NOT-AND operator includes a second switching device M2, a third switching device M3, a fourth switching device M4, and a fifth switching device M5 as shown in FIG. 14 Lt; / RTI &gt; At this time, the second switching device M2 and the third switching device M3 are connected to an inverter that performs a NOT operation to invert the start signal SP or the scan signal of the output stage of the previous stage to the inverting signal V iMv n .

제2스위칭소자(M2)는 인버터에서 풀업스위치로서, 보조신호(HP)나 전단 스테이지의 Qb[n-1] 노드의 전위에 따라 제어되며, 고전위전압원(VDD)의 입력단과 D[n] 노드 사이를 스위칭한다.The second switching device M2 is controlled by the auxiliary signal HP or the potential of the Qb [n-1] node of the previous stage as a pull-up switch in the inverter. The input terminal of the high potential voltage source VDD and the input terminal of D [n] And switches between the nodes.

예를 들어, 제1스테이지(200a)의 제2스위칭소자(M2a)는 보조신호(HP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 D[1] 노드 사이를 연결한다. 제2스테이지(200b)의 제2스위칭소자(M2b)는 제1스테이지(200a)의 Qb[1]의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 D[2] 노드 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(200d)의 제2스위칭소자(M2d)는 제m-1스테이지의 Qb[m-1]의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 D[m] 노드 사이를 연결한다. 또한, 더미 스테이지(200e)의 제2스위칭소자(M2e)는 제m스테이지(200d)의 Qb[m]의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 D[m+1] 노드 사이를 연결한다.For example, the second switching device M2a of the first stage 200a is turned on or turned off according to the auxiliary signal HP and is turned on when the turn- Connect the input of the high voltage source (VDD) to the D [1] node. The second switching device M2b of the second stage 200b is turned on or turned off according to the potential of Qb [1] of the first stage 200a, and the turn- (VDD) and D [2] node at the time of the on state. In this manner, the second switching device M2d of the m-th stage 200d turns on or off according to the potential of Qb [m-1] of the (m-1) And connects between the input of the high potential source (VDD) and the D [m] node at turn-on. The second switching element M2e of the dummy stage 200e is turned on or turned off according to the potential of Qb [m] of the m-th stage 200d, and the turn- -on) connects the input of the high potential source (VDD) and the node D [m + 1].

제2스위칭소자(M2)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 보조신호(HP)나 전단 스테이지의 Qb[n-1] 노드는 게이트에 연결되고, 고전위전압원(VDD)의 입력단은 드레인에 연결되며, D[n] 노드는 소스에 연결된다.The second switching device M2 may be formed of a thin film transistor (TFT), wherein the auxiliary signal HP or the Qb [n-1] node of the previous stage is connected to the gate, the high potential voltage source VDD ) Is connected to the drain, and the D [n] node is connected to the source.

제3스위칭소자(M3)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 따라 제어되며, D[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제3스위칭소자(M3)는 인버터에서 풀다운스위치로서, 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 응답하여, D[n] 노드를 방전(discharging)시켜 제4스위칭소자(M4)를 턴오프(turn-off) 시킨다.The third switching device M3 is controlled in accordance with the start signal SP or the scan signal at the output stage of the previous stage and switches between the D [n] node and the input terminal of the low potential voltage source VSS. That is, the third switching device M3 discharges the node D [n] in response to the start signal SP or the scan signal at the output stage of the front stage as a pull-down switch in the inverter, ). &Lt; / RTI &gt;

예를 들어, 제1스테이지(200a)의 제3스위칭소자(M3a)는 스타트신호(SP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 D[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 제2스테이지(200b)의 제3스위칭소자(M3b)는 제1스테이지(200a)의 제1스캔신호(Vg[1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 D[2] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(200d)의 제3스위칭소자(M3d)는 제m-1스테이지의 제m-1스캔신호(Vg[m-1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 D[n] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 더미 스테이지(200e)의 제3스위칭소자(M3e)는 제m스테이지(200d)의 제m스캔신호(Vg[m])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 D[m+1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the third switching device M3a of the first stage 200a may be turned on or turned off according to the start signal SP, and may be turned on at the time of turn- D [1] node and the input terminal of the low potential voltage source (VSS). The third switching device M3b of the second stage 200b may be turned on or off according to the first scan signal Vg [1] of the first stage 200a. ) And connects between the D [2] node and the input of the low potential voltage source (VSS) at turn-on. In this way, the third switching device M3d of the m-th stage 200d is turned on or off according to the m-1th scan signal Vg [m-1] of the (m-1) Turn-off and connects between the D [n] node and the input of the low potential voltage source (VSS) on turn-on. The third switching device M3e of the dummy stage 200e is turned on or turned off according to the mth scan signal Vg [m] of the m-th stage 200d. And connects between the D [m + 1] node and the input of the low potential voltage source (VSS) at turn-on.

제3스위칭소자(M3)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 스타트신호(SP)의 입력단이나 전단 스테이지의 출력단은 게이트에 연결되고, 저전위전압원(VSS)의 입력단은 드레인에 연결되며, D[n] 노드는 소스에 연결된다.The input terminal of the start signal SP or the output terminal of the front end stage is connected to the gate and the input terminal of the low potential voltage source VSS is connected to the gate of the third switching device M3. Drain, and the D [n] node is connected to the source.

제4스위칭소자(M4)는 D[n] 노드의 전위에 따라 제어되며, B[n] 노드와 제1클럭신호(CLK1)의 입력단 사이를 스위칭한다. 즉, 제4스위칭소자(M4)는 D[n]의 전위에 응답하여, B[n] 노드에 제1클럭신호(CLK1)가 공급되도록 한다.The fourth switching device M4 is controlled according to the potential of the D [n] node, and switches between the B [n] node and the input terminal of the first clock signal CLK1. That is, the fourth switching device M4 causes the first clock signal CLK1 to be supplied to the node B [n] in response to the potential of D [n].

예를 들어, 제1스테이지(200a)의 제4스위칭소자(M4a)는 D[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[1] 노드와 제1클럭신호(CLK1)의 입력단 사이를 연결한다.For example, the fourth switching device M4a of the first stage 200a is turned-on or turned-off according to the potential of the node D [1] and turned on, And connects the B [1] node and the input terminal of the first clock signal (CLK1).

제4스위칭소자(M4)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 D[n] 노드는 게이트에 연결되고, 제1클럭신호(CLK1)의 입력단은 드레인에 연결되며, B[n] 노드는 소스에 연결된다.The fourth switching device M4 may be formed of a thin film transistor (TFT), in which the D [n] node is connected to the gate, the input terminal of the first clock signal CLK1 is connected to the drain, The [n] node is connected to the source.

제5스위칭소자(M5)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 따라 제어되며, B[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제5스위칭소자(M5)는 스타트신호(SP)나 전단 스테이지의 출력단의 스캔신호에 응답하여, B[n] 노드를 방전(discharging)시킨다.The fifth switching device M5 is controlled in accordance with the start signal SP or the scan signal at the output stage of the previous stage and switches between the B [n] node and the input terminal of the low potential voltage source VSS. That is, the fifth switching device M5 discharges the node B [n] in response to the start signal SP or the scan signal at the output stage of the previous stage.

예를 들어, 제1스테이지(200a)의 제5스위칭소자(M5a)는 스타트신호(SP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 제2스테이지(200b)의 제5스위칭소자(M5b)는 제1스테이지(200b)의 제1스캔신호(Vg[1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[2] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(200d)의 제5스위칭소자(M5d)는 제m-1스테이지의 제m-1스캔신호(Vg[m-1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[m] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 더미 스테이지(200b)의 제5스위칭소자(M5e)는 제m스테이지(200d)의 제m스캔신호(Vg[m])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[m+1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the fifth switching device M5a of the first stage 200a is turned on or turned off according to the start signal SP, and is turned on when the turn- B [1] node and the input terminal of the low potential voltage source (VSS). The fifth switching device M5b of the second stage 200b may be turned on or off according to the first scan signal Vg [1] of the first stage 200b. ) And connects between the B [2] node and the input of the low potential voltage source (VSS) at turn-on. In this way, the fifth switching device M5d of the m-th stage 200d is turned on or off according to the m-1th scan signal Vg [m-1] of the (m-1) Is turned off and connects between the B [m] node and the input of the low potential voltage source (VSS) at turn-on. The fifth switching device M5e of the dummy stage 200b is turned on or turned off according to the mth scan signal Vg [m] of the m-th stage 200d. And connects between the B [m + 1] node and the input of the low potential voltage source (VSS) at turn-on.

제5스위칭소자(M5)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 스타트신호(SP)나 전단 스테이지의 출력단은 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, B[n] 노드는 소스에 연결된다.
The fifth switching device M5 may be formed of a thin film transistor (TFT), in which the output terminal of the start signal SP or the front stage is connected to the gate and the low potential voltage source VSS is connected to the drain , B [n] nodes are connected to the source.

다음으로, 인버팅부(240)는 Q[n] 노드의 전위를 반전하여 Qb[n] 노드로 인가한다.Next, the inverting unit 240 inverts the potential of the Q [n] node and applies it to the Qb [n] node.

예를 들어, 제1스테이지(200a)의 인버팅부(240a)는 Q[1] 노드의 전위를 반전하여 Qb[1] 노드로 공급한다.For example, the inverting portion 240a of the first stage 200a inverts the potential of the Q [1] node and supplies it to the Qb [1] node.

구체적으로 인버팅부(240)는, 도 14에 도시된 바와 같이, 제6스위칭소자(M6) 및 제7스위칭소자(M7)를 포함하여 구성될 수 있다.Specifically, the inverting unit 240 may include a sixth switching device M6 and a seventh switching device M7 as shown in FIG.

제6스위칭소자(M6)는 B[n] 노드의 전위에 따라 제어되며, Qb[n] 노드와 고전위전압원(VDD)의 입력단 사이를 스위칭한다. 즉, 제6스위칭소자(M6)는 인버팅부(240)의 풀업스위치 역할을 한다.The sixth switching element M6 is controlled according to the potential of the B [n] node, and switches between the Qb [n] node and the input terminal of the high potential voltage source VDD. That is, the sixth switching device M6 serves as a pull-up switch of the inverting unit 240. [

예를 들어, 제1스테이지(200a)의 제6스위칭소자(M6a)는 B[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Qb[1] 노드와 고전위전압원(VDD)의 입력단 사이를 연결한다.For example, the sixth switching element M6a of the first stage 200a is turned-on or turned-off according to the potential of the B [1] node, and is turned on, And connects the node Qb [1] to the input of the high potential voltage source (VDD).

제6스위칭소자(M6)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 B[n] 노드는 게이트에 연결되고, 고전위전압원(VDD)의 입력단은 드레인에 연결되며, Qb[n] 노드는 소스에 연결된다.The sixth switching device M6 may be formed of a thin film transistor (TFT), in which the B [n] node is connected to the gate, the input terminal of the high potential voltage source VDD is connected to the drain, n] nodes are connected to the source.

제7스위칭소자(M7)는 Q[n] 노드의 전위에 따라 제어되며, Qb[n] 노드와 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제7스위칭소자(M7)는 인버팅부(240)의 풀다운스위치 역할을 한다.The seventh switching device M7 is controlled according to the potential of the Q [n] node and switches between the Qb [n] node and the input terminal of the low potential voltage source (VSS). That is, the seventh switching device M7 serves as a pull-down switch of the inverting unit 240. [

예를 들어, 제1스테이지(200a)의 제7스위칭소자(M7a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Qb[1] 노드와 저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the seventh switching device M7a of the first stage 200a is turned-on or turned-off according to the potential of the Q [1] node, and is turned on, And connects the Qb [1] node and the input terminal of the low potential voltage source (VSS).

제7스위칭소자(M6)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, Qb[n] 노드는 소스에 연결된다.
The seventh switching device M6 may be a thin film transistor (TFT), where Q [n] is connected to the gate, low potential voltage source VSS is connected to the drain, Qb [n] The node is connected to the source.

다음으로, 출력부(250)는 Q[n] 노드 및 Qb[n] 노드의 전위에 따라 출력단에 고전위전압(VDD)이나 저전위전압(VSS)을 출력한다.Next, the output unit 250 outputs the high-potential voltage (VDD) or the low-potential voltage (VSS) to the output terminal in accordance with the potentials of the Q [n] node and the Qb [n] node.

예를 들어, 제1스테이지(200a)의 출력부(250a)는 Q[1] 노드 및 Qb[1] 노드의 전위에 따라 고전위전압(VDD)이나 저전위전압(VSS)을 출력단에 제1스캔신호(Vg[1])로 출력한다. For example, the output portion 250a of the first stage 200a outputs a high potential voltage (VDD) or a low potential voltage (VSS) to the output terminal according to the potentials of the Q [1] node and the Qb [ And outputs it as a scan signal V g [1].

구체적으로 출력부(250)는, 도 14에 도시된 바와 같이, 제8스위칭소자(M8) 및 제9스위칭소자(M9)를 포함하여 구성될 수 있다.Specifically, the output unit 250 may include an eighth switching device M8 and a ninth switching device M9 as shown in FIG.

제8스위칭소자(M8)는 Q[n] 노드의 전위에 따라 제어되며, 고전위전압원(VDD)의 입력단과 제n스테이지(200)의 출력단 사이를 스위칭한다. 즉, 제8스위칭소자(M8)는 출력부(250)의 풀업스위치로서, Q[n] 노드에 응답하여, 고전위전압원(VDD)의 하이 레벨(high level) 전압을 스캔신호로 출력한다. 특히, 종래의 쉬프트 레지스터의 경우, 각 스테이지의 출력단에 클럭신호가 연결되어 스캔신호로 출력되는 교류형(AC-type)인 반면, 본 발명의 제2실시예에 따른 쉬프트 레지스터의 각 스테이지는 출력단에 고전위전압원(VDD)이 연결되어 스캔신호로 출력되는 직류형(DC-type)이다.The eighth switching device M8 is controlled according to the potential of the node Q [n], and switches between the input terminal of the high potential voltage source VDD and the output terminal of the nth stage 200. That is, the eighth switching device M8 is a pull-up switch of the output unit 250 and outputs a high level voltage of the high potential voltage source VDD as a scan signal in response to the node Q [n]. In particular, in the case of a conventional shift register, an AC-type in which a clock signal is connected to an output terminal of each stage and is output as a scan signal, while each stage of the shift register according to the second embodiment of the present invention has an output terminal Type (DC-type) in which a high potential source VDD is connected to a scan signal and is output as a scan signal.

예를 들어, 제1스테이지(200a)의 제8스위칭소자(M8a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제1스테이지(200a)의 출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the eighth switching device M8a of the first stage 200a is turned-on or turned-off according to the potential of the Q [1] node, and is turned on, A high level voltage of the high potential voltage source VDD is output to the output terminal of the first stage 200a as a first scan signal V g [1].

특히, 제8스위칭소자(M8)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, 고전위전압원(VDD)은 드레인에 연결되며, 제n스테이지(200)의 출력단은 소스에 연결된다.In particular, the eighth switching device M8 may be formed of a thin film transistor (TFT), where Q [n] is connected to the gate, the high potential source VDD is connected to the drain, The output stage of the stage 200 is connected to a source.

제9스위칭소자(M9)는 Qb[n] 노드의 전위에 따라 제어되며, 제n스테이지(200)의 출력단과 저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제9스위칭소자(M9)는 출력부(250)의 풀다운스위치로서, Qb[n] 노드에 응답하여, 저전위전압원(VSS)의 로우 레벨(low level) 전압을 스캔신호로 출력한다.The ninth switching element M9 is controlled according to the potential of the node Qb [n] and switches between the output terminal of the nth stage 200 and the input terminal of the low potential voltage source VSS. That is, the ninth switching device M9 is a pull-down switch of the output unit 250 and outputs a low level voltage of the low potential voltage source VSS as a scan signal in response to the node Qb [n].

예를 들어, 제1스테이지(200a)의 제9스위칭소자(M9a)는 Qb[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 저전위전압원(VSS)의 로우 레벨(low level) 전압을 제1스테이지(200a)의 출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the ninth switching device M9a of the first stage 200a is turned-on or turned-off according to the potential of the node Qb [1] and turned on, A low level voltage of the low potential voltage source VSS is output to the output terminal of the first stage 200a as a first scan signal V g [1].

제9스위칭소자(M8)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Qb[n] 노드는 게이트에 연결되고, 저전위전압원(VSS)은 드레인에 연결되며, 제n스테이지(200)의 출력단은 소스에 연결된다.
The ninth switching device M8 may be formed of a thin film transistor (TFT), wherein the Qb [n] node is connected to the gate, the low potential voltage source VSS is connected to the drain, 200 are connected to a source.

상기 제1스위칭소자(M1) 내지 제9스위칭소자(M9)는 비정질 실리콘(amorphous silicon) 박막 트랜지스터, 다결정 실리콘(polycrystalline silicon) 박막 트랜지스터, 단결정 실리콘(single crystal silicon) 박막 트랜지스터 및 산화물(oxide) 반도체 박막 트랜지스터 중 어느 하나일 수 있으며, 특히 저온 다결정 실리콘(LTPS; Low-Temperature Polycrystaline Silicon) 박막 트랜지스터인 것이 바람직하다.
The first to ninth switching devices M9 to M9 may be an amorphous silicon thin film transistor, a polycrystalline silicon thin film transistor, a single crystal silicon thin film transistor, an oxide semiconductor Thin film transistor, and particularly preferably a low-temperature polycrystalline silicon (LTPS) thin film transistor.

이하, 본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지의 동작에 대하여 설명하도록 한다. 이때, n은 2 이상의 값이고, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 반대의 위상을 갖으며, 저전위전압원(VSS)은 접지전압이고, 스타트신호(SP)의 펄스폭이 제1시간의 4배에 해당하며, 제1시간은 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 1/2 주기만큼의 시간인 경우로 설명하겠으나, 이에 한정되는 것은 아니다.Hereinafter, the operation of the n-th stage of the shift register according to the second embodiment of the present invention will be described. At this time, n is a value of 2 or more, and the first clock signal CLK1 and the second clock signal CLK2 have phases opposite to each other, the low potential voltage source VSS is the ground voltage, The pulse width corresponds to four times of the first time, and the first time is a time equivalent to 1/2 cycle of the first clock signal CLK1 and the second clock signal CLK2. no.

도 15는 본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지(200)의 타이밍 다이어그램(timing diagram)을 나타낸다.FIG. 15 shows a timing diagram of the n-th stage 200 of the shift register according to the second embodiment of the present invention.

본 발명의 제2실시예에 따른 쉬프트 레지스터의 제n스테이지의 동작은, 도 15에 도시된 바와 같이, 4가지 구간으로 나뉜다.The operation of the n-th stage of the shift register according to the second embodiment of the present invention is divided into four sections as shown in Fig.

(1) 제1구간(1) First section

제1구간은 전단 스테이지로부터 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])가 공급되며, 이에 따라 하이 레벨(high level)의 제n스캔신호(Vg[n])를 출력하기 시작하는 구간으로서, 제1시간만큼의 시간을 갖는다.The first section is that the n-1 scan signal (V g [n-1]) of the high level (high level) from the front stage supply, so that the n-th scan signal (V g with a high level (high level) [ n]), and has a time corresponding to the first time.

구체적으로, 제1스위칭소자(M1)는 하이 레벨(high level)의 제1클럭신호(CLK1)에 의해 턴온(turn-on)이 되며, 이에 따라 Q[n] 노드는 전단 스테이지의 하이 레벨(high level) 제n-1스캔신호(Vg[n-1])를 공급받아 하이 레벨(high level)로 차징(charging)이 된다.Specifically, the first switching device M1 is turned on by the high-level first clock signal CLK1, so that the node Q [n] is turned on at the high level of the front stage (n + 1) th scan signal Vg [n-1], which is a high level, is charged to a high level.

또한, B[n] 노드는 NOT-AND 연산자에 의해 로우 레벨(low level)로 되고, Qb[n] 노드는 인버팅부(240)에 의해 로우 레벨(low level)이 되며, 제9스위칭소자(M9)는 턴오프(turn-off)가 되고, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어지게 된다.In addition, the B [n] node is set to a low level by the NOT-AND operator, the Qb [n] node is set to a low level by the inverting unit 240, The switch M9 is turned off so that the path between the output terminal of the n-th stage and the low potential voltage source VSS is cut off.

한편, 제8스위칭소자(M8)는 Q[n] 노드가 하이 레벨(high level)로 차징(charging)이 되므로 턴온(turn-on)이 되며, 이에 따라 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압이 공급되면서 하이 레벨(high level) 제n스캔신호(Vg[n])를 출력하기 시작한다.On the other hand, the eighth switching device M8 is turned on because the Q [n] node is charged at a high level, so that the output stage of the n-th stage is connected to the high potential source The n-th scan signal Vg [n] starts to be supplied while the high level voltage of the scan signal VDD is supplied.

(2) 제2구간(2) The second section

제2구간은 Q[n] 노드를 부스팅(boosting)하여 하이 레벨(high level)로 계속 유지하며, 하이 레벨(high level)의 제n스캔신호(Vg[n])를 계속 출력하는 구간이다. 즉, 제2구간은 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])를 공급하는 전단 스테이지가 로우 레벨(low level)의 제n-1스캔신호(Vg[n-1])를 공급하기 전까지의 구간으로서, 제2시간에서 제1시간을 뺀 만큼의 시간을 갖는다. 이때, 후단 스테이지에서는 캐패시터(C1)의 일단으로 하이 레벨(high level)의 제n+1스캔신호(Vg[n+1])을 공급한다.The second period is a period for continuously boosting the Q [n] node to maintain the high level and continue outputting the nth scan signal Vg [n] of a high level . That is, in the second period, the previous stage for supplying the n-1th scan signal Vg [n-1] of the high level is the n-1th scan signal Vg [n-1]) from the second time to the second time, minus the first time. At this time, the n + 1 scan signal Vg [n + 1] of high level is supplied to one end of the capacitor C1 in the subsequent stage.

구체적으로, 처음 제1시간 동안 제1스위칭소자(M1)는 로우 레벨(low level)의 제1클럭신호(CLK1)에 의해 턴오프(turn-off)가 되며, 이에 따라 Q[n] 노드는 제1구간에 의해 유지되었던 하이 레벨(high level)의 전위가 플로팅(floating) 상태로 된다.Specifically, during the first time period, the first switching device M1 is turned off by the low level first clock signal CLK1, so that the Q [n] node The high level potential held by the first section becomes a floating state.

이때, 캐패시터(C1)의 일단으로 후단 스테이지의 하이 레벨(high level) 제n+1스캔신호(Vg[n+1])가 공급되므로, Q[n] 노드는 하이 레벨(high level) 전위들의 용량성 결합(capacitive coupling)에 의해 고전위전압원(VDD) 보다 고전위로 부스팅(boosting)이 된다. 이에 따라 제8스위칭소자(M8)는 턴온(turn-on)을 유지하며, 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제n스캔신호(Vg[n])로 계속해서 출력한다. 특히, Q[n] 노드가 부스팅(boosting) 됨에 따라, 제n스테이지는 완전히 차징(charging)된 고전위전압원(VDD)의 하이 레벨(high level) 전압을 출력단으로 출력하며, 하이 레벨(high level) 전압의 상승 시간(rising time)도 줄어들게 된다.At this time, since the high-level n + 1 scan signal V g [n + 1] of the rear stage is supplied to one end of the capacitor C1, the node Q [n] (VDD) due to the capacitive coupling of the source voltage VDD. Accordingly, the eighth switching device M8 maintains the turn-on state, and the output terminal of the n-th stage outputs the high level voltage of the high potential voltage source VDD to the nth scan signal Vg [n ]). In particular, as the node Q [n] is boosted, the n-th stage outputs a high level voltage of the fully charged high potential power supply VDD to the output stage, The voltage rising time is also reduced.

한편, B[n] 노드는 NOT-AND 연산자에 의해 로우 레벨(low level)의 전위를 유지하고, Qb[n] 노드는 인버팅부(240)에 의해 로우 레벨(low level)의 전위를 유지하며, 제9스위칭소자(M9)는 턴오프(turn-off)를 유지하고, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다.On the other hand, the B [n] node maintains a low level potential by the NOT-AND operator, and the Qb [n] node maintains a low level potential by the inverting unit 240 And the ninth switching device M9 maintains the turn-off, so that the path between the output terminal of the n-th stage and the low potential voltage source VSS keeps the broken state.

이후, 다음 제1시간 동안 제1스위칭소자(M1)는 하이 레벨(hig level)의 제1클럭신호(CLK1)에 의해 턴온(turn-on)이 된다. 따라서, Q[n] 노드는 전단 스테이지로부터 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])을 공급받고, 후단 스테이지로부터 캐패시터(C1)를 거처 하이 레벨(high level)의 제n+1스캔신호(Vg[n+1])를 계속 공급받으므로, 부스팅(boosting) 상태를 계속 유지하게 된다.Then, during the first time, the first switching device Ml is turned on by the first clock signal CLK1 at a high level. Accordingly, the node Q [n] receives the n-1th scan signal Vg [n-1] of high level from the front stage and outputs a high level Since the received n + 1 continue with the scan signal (V g [n + 1]) of the supply level), thereby to keep the boosting (boosting) state.

한편, Q[n] 노드가 부스팅(boosting) 상태를 유지하므로, 제8스위칭소자(M8)는 턴온(turn-on)을 유지하며, 이에 따라 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level)의 제n스캔신호(Vg[n])를 계속해서 출력한다.On the other hand, since the Q [n] node maintains the boosting state, the eighth switching device M8 keeps turning on so that the output stage of the n-th stage is connected to the high potential source VDD And continuously outputs the nth scan signal Vg [n] of a high level.

이때, B[n] 노드는 NOT-AND 연산자에 의해 로우 레벨(low level)의 전위를 유지하고, Qb[n] 노드는 인버팅부(240)에 의해 로우 레벨(low level)의 전위를 유지하며, 제9스위칭소자(M9)는 턴오프(turn-off)를 유지하고, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다.At this time, the B [n] node maintains the low level potential by the NOT-AND operator, and the Qb [n] node maintains the low level potential by the inverting unit 240 And the ninth switching device M9 maintains the turn-off, so that the path between the output terminal of the n-th stage and the low potential voltage source VSS keeps the broken state.

(3) 제3구간(3) The third section

제3구간은 제2구간을 통해 부스팅(boosting)된 Q[n] 노드를 제1시간 동안 더 유지시켜, 전단 스테이지의 제n-1스캔신호(Vg[n-1])와 동일한 펄스폭으로 제n스캔신호(Vg[n])가 출력되도록 하는 구간이다. 이에 따라, Q[n] 노드는 제2구간의 시간을 포함하여 총 제2시간 동안 부스팅(boosting)된 상태를 유지한다.The third section maintains the Q [n] node boosted through the second section for a first time period and generates the same pulse width as the n-1th scan signal V g [n-1] of the previous stage And the n-th scan signal V g [n] is output. Accordingly, the node Q [n] maintains a boosted state for a total second time including the time of the second interval.

구체적으로, 제1스위칭소자(M1)는 로우 레벨(high level)의 제1클럭신호(CLK1)에 의해 턴오프(turn-off)가 된다.Specifically, the first switching device Ml is turned off by the first clock signal CLK1 of a high level.

또한, B[n] 노드는 NOT-AND 연산자에 의해 로우 레벨(low level)을 유지하고, Qb[n] 노드는 인버팅부(240)에 의해 로우 레벨(low level)의 전위를 유지하며, 제9스위칭소자(M9)는 턴오프(turn-off)를 유지하고, 이에 따라 제n스테이지의 출력단과 저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지한다.In addition, the B [n] node maintains a low level by the NOT-AND operator, the Qb [n] node maintains a low level potential by the inverting unit 240, The ninth switching element M9 maintains a turn-off state, so that the path between the output terminal of the n-th stage and the low potential voltage source VSS maintains the disconnected state.

즉, 제2구간에서 부스팅(boosting)된 Q[n] 노드가 방전(discharging)될 수 있는 경로가 끊어진 상태로 유지되고 제8스위칭소자(M8)가 턴온(turn-on)을 유지함에 따라, 제n스테이지의 출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제n스캔신호(Vg[n])로 계속 출력한다.That is, as the path through which the Q [n] node boosted in the second period is discharged and the eighth switching device M8 maintains the turn-on state, The output terminal of the n-th stage continuously outputs a high level voltage of the high potential voltage source VDD to the n-th scan signal V g [n].

(4) 제4구간(4) Section 4

제4구간은 로우 레벨(low level)의 제n스캔신호(Vg[n])를 출력하는 구간이다.The fourth period is a period for outputting the nth scan signal Vg [n] of a low level.

먼저, 처음 제1시간 동안 제1스위칭소자(M1)는 하이 레벨(high level)의 제1클럭신호에 의해 턴온(turn-on)이 되며, Q[n] 노드는 로우 레벨(low level)의 제n스캔신호(Vg[n-1])를 공급받으면서 방전(discharging)이 된다. 이때, 제8스위칭소자(M8)는 로우 레벨(low level)의 Q[n] 노드에 의해 턴오프(turn-off)가 된다. 이와 동시에, Qb[n] 노드는 인버팅부(240)에 의해 하이 레벨(high level)이 되고, 제9스위칭소자(M9)는 턴온(turn-on)이 되며, 이에 따라 제n스테이지의 출력단은 로우 레벨(low level)의 저전위전압원(VSS)을 공급받으면서 방전(discharging)이 된다. 즉, 제n스테이지의 출력단으로 로우 레벨(low level)의 제n스캔신호(Vg[n])가 출력된다.First, during the first time period, the first switching device Ml is turned on by a first high-level clock signal, and the Q [n] node is turned on at a low level And is discharged while being supplied with the nth scan signal Vg [n-1]. At this time, the eighth switching device M8 is turned off by the low level Q [n] node. At the same time, the Qb [n] node is brought to a high level by the inverting unit 240, the ninth switching device M9 is turned on, Is discharged while being supplied with a low potential voltage source VSS of a low level. That is, the n-th scan signal V g [n] of low level is output to the output terminal of the n-th stage.

이후, 다음 제1시간 동안 제1스위칭소자(M1)는 로우 레벨(low level)의 제1클럭신호(CLK1)에 의해 턴오프(turn-off)가 되며, Q[n] 노드는 로우 레벨(low level)의 제n+1스캔신호(Vg[n+1])에 의해 방전된 상태를 유지한다. 이와 동시에, 제8스위칭소자(M8)는 로우 레벨(low level)의 Q[n] 노드에 의해 턴오프(turn-off)를 유지하고, 제9스위칭소자(M9)는 하이 레벨(high level)의 Qb[n] 노드에 의해 턴온(turn-on)을 유지하며, 이에 따라 제n스테이지의 출력단으로 로우 레벨(low level)의 제n스캔신호(Vg[n])가 계속해서 출력된다.
Thereafter, during the first time, the first switching device M1 is turned off by the first clock signal CLK1 of a low level, and the node Q [n] is turned off by a low level low level) maintains a discharge state by the n + 1 scan signal (V g [n + 1]) of the. At the same time, the eighth switching device M8 maintains a turn-off state by a Q [n] node of a low level and the ninth switching device M9 maintains a high level, The nth scan signal Vg [n] of the low level continues to be output to the output stage of the n-th stage.

도 16은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 인버팅부(240)에서의 타이밍 다이어그램(timing diagram)을 나타낸다.16 shows a timing diagram of the inverting unit 240 of the shift register according to the second embodiment of the present invention.

이상과 같이 설명한 본 발명의 제2실시예에 따른 쉬프트 레지스터는 제2스위칭소자(M2)가 전단 스테이지의 Qb[n-1] 노드의 전위나 보조신호(HP)에 따라 고전위전압원(VDD)의 입력단과 D[n] 노드 사이를 스위칭함에 따라, 도 16에 도시된 바와 같이, 제2스위칭소자(M2)와 제3스위칭소자(M3)가 어느 구간에서도 동시에 턴온(turn-on) 되지 않아, 본 발명의 제1실시예에 따른 쉬프트 레지스터보다 소비 전력을 더 줄일 수 있다.
In the shift register according to the second embodiment of the present invention described above, the second switching device M2 switches between the high potential source VDD according to the potential of the Qb [n-1] node of the front stage or the auxiliary signal HP, The second switching device M2 and the third switching device M3 are not turned on at the same time in the same manner as shown in FIG. 16 by switching between the input terminal of the first switching device M2 and the node D [n] , The power consumption can be further reduced as compared with the shift register according to the first embodiment of the present invention.

도 17 및 도 18은 본 발명의 제2실시예에 따른 쉬프트 레지스터의 시뮬레이션한 결과를 나타내는 타이밍 다이어그램(timing diagram)이다.17 and 18 are timing diagrams showing the results of simulation of a shift register according to the second embodiment of the present invention.

도 17을 참조하면, 본 발명의 제2실시예에 따른 쉬프트 레지스터는 제1구간에서 Q[1]이 차징(charging)되면서 제1스캔신호(Vg[1])가 고전위전압원(VDD)의 하이 레벨(high level)까지 상승하지 못하지만, 제2구간부터 Q[1]이 제2스캔신호(Vg[2])를 공급받아 부스팅(boosting)하면서 제1스캔신호(Vg[1])가 고전위전압원(VDD)의 하이 레벨(high level)까지 상승하는 것을 확인할 수 있다.Referring to FIG. 17, in the shift register according to the second embodiment of the present invention, when Q [1] is charged in the first section and the first scan signal V g [1] high level (high level) while not raised to the second section from Q [1] is the first scan signal (V g while boosting (boosting) when supplied to the second scan signal (V g [2]) of the [1] ) Rises to the high level of the high potential voltage source VDD.

도 18의 (a) 내지 (d)를 참조하면, 본 발명의 제2실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭에 따라 스캔신호(Vg[1], Vg[2], Vg[3], …)의 펄스폭의 조절되는 것을 확인할 수 있다.Referring to Figures 18A to 18D, the shift register according to the second embodiment of the present invention includes scan signals V g [1] and V g [2] according to the pulse width of the start signal SP, , V g [3],...) Can be controlled.

도 19는 본 발명의 제1실시예에 따른 쉬프트 레지스터와 본 발명의 제2실시예에 따른 쉬프트 레지스터가 제1스테이지부터 제50스테이지까지 구동하는 동안에 소비하는 전력을 비교한 표이다.19 is a table comparing the power consumed by the shift register according to the first embodiment of the present invention and the shift register according to the second embodiment of the present invention during driving from the first stage to the 50th stage.

도 19를 참조하면, 본 발명의 제2실시예에 따른 쉬프트 레지스터는 본 발명의 제1실시예에 따른 쉬프트 레지스터에 비해 소비 전력이 낮다는 것을 확인할 수 있다.
Referring to FIG. 19, it can be seen that the shift register according to the second embodiment of the present invention has lower power consumption than the shift register according to the first embodiment of the present invention.

이하, 본 발명의 제3실시예에 따른 쉬프트 레지스터의 구성을 상세하게 설명하도록 한다.Hereinafter, the structure of the shift register according to the third embodiment of the present invention will be described in detail.

도 20은 본 발명의 제3실시예에 따른 쉬프트 레지스터의 구성도를 나타낸다.20 is a block diagram of a shift register according to a third embodiment of the present invention.

즉, 본 발명의 제3실시예에 따른 쉬프트 레지스터는, 도 20에 도시된 바와 같이, 캐스캐이드(Cascade) 접속된 m개의 스테이지들(300a 내지 300d) 및 하나의 더미 스테이지(300e)를 포함한다. m개의 스테이지들(300a 내지 300d) 및 하나의 더미 스테이지(300e)는 제1출력단으로 하나의 제1출력신호(Vg[1] 내지 Vg[m+1])를 순차적으로 출력하며, 제2출력단으로 다른 하나의 제2출력신호(Vc[1] 내지 Vc[m+1])를 순차적으로 출력한다. 이때, m개의 스테이지들(300a 내지 300d)에서 출력되는 제1출력신호들(Vg[1] 내지 Vg[m])이나 제2출력신호들(Vc[1] 내지 Vc[m])은 게이트라인들에 순차적으로 공급된다. 이하, m개의 스테이지들에서 출력된 제1출력신호(Vg[1] 내지 Vg[m])와 제2출력신호(Vc[1] 내지 Vc[m])를 "스캔신호"라 하며, 제1출력신호(Vg[1] 내지 Vg[m])가 게이트라인들에 공급되는 경우로 설명하겠으나, 이에 한정되는 것은 아니다.That is, as shown in FIG. 20, the shift register according to the third embodiment of the present invention includes m stages (300a to 300d) cascade-connected and one dummy stage (300e) do. m stages 300a to 300d and one dummy stage 300e sequentially output one first output signal V g [1] to V g [m + 1] to the first output stage, And sequentially outputs the other one of the second output signals V c [1] to V c [m + 1] to the two output terminals. At this time, the first output signals V g [1] to V g [m] output from the m stages 300a to 300d and the second output signals V c [1] to V c [m] Are sequentially supplied to the gate lines. Hereinafter, the first output signals V g [1] to V g [m] output from the m stages and the second output signals V c [1] to V c [m] And the first output signals V g [1] to V g [m] are supplied to the gate lines. However, the present invention is not limited thereto.

특히, 본 발명의 제3실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭에 따라 스캔신호(Vg[1] 내지 Vg[m], Vc[1] 내지 Vc[m])의 펄스폭이 조절되며, 이에 따라 서로 중첩되는 스캔신호(Vg[1] 내지 Vg[m], Vc[1] 내지 Vc[m])의 펄스수가 조절된다. 즉, 본 발명의 제3실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭이 프레임마다 다르게 입력되더라도 별도의 신호를 추가하거나 회로의 구성을 변경하지 않고도, 입력된 스타트신호(SP)와 동일한 펄스폭을 갖는 스캔신호(Vg[1] 내지 Vg[m], Vc[1] 내지 Vc[m])를 출력한다.In particular, the shift register according to the third embodiment of the present invention shifts the scan signals V g [1] to V g [m], V c [1] to V c [m] according to the pulse width of the start signal SP, Are adjusted so that the number of pulses of the scan signals V g [1] to V g [m], V c [1] to V c [m] superimposed on each other is adjusted. In other words, even if the pulse width of the start signal SP is input differently for each frame, the shift register according to the third embodiment of the present invention can shift the input start signal SP and And outputs the scan signals V g [1] to V g [m], V c [1] to V c [m] having the same pulse width.

본 발명의 제3실시예에 따른 쉬프트 레지스터의 전체 스테이지들(300a 내지 300d)은 고전위전압원(VDD), 제1저전위전압원(VSS), 제2저전위전압원(VSSL), 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)를 인가받는다. 여기서, 고전위전압원(VDD)은 하이 레벨(high level)의 정전압을 공급하고, 제1저전위전압원(VSS) 및 제2저전위전압원(VSSL)은 로우 레벨(low level)의 전압을 공급하되 접지전압을 공급할 수 있다. 또한, 제1저전위전압원(VSS) 및 제2저전위전압원(VSSL)은 서로 다른 전위를 갖는 정전압을 공급할 수 있다. 또한, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 다른 위상을 갖되, 위상이 서로 정반대일 수 있다. 또한, 홀수번째 스테이지에 공급되는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 짝수번째 스테이지에 공급되는 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)와 서로 위치가 바뀌어 공급될 수 있다.
The entire stages 300a to 300d of the shift register according to the third embodiment of the present invention are connected to a high voltage source VDD, a first low potential potential source VSS, a second low potential potential source VSSL, (CLK1) and the second clock signal (CLK2). Here, the high potential voltage source VDD supplies a high level constant voltage, the first low potential potential source VSS and the second low potential potential source VSSL supply a low level voltage, The ground voltage can be supplied. Also, the first low potential potential source VSS and the second low potential potential source VSSL can supply a constant voltage having different potentials. In addition, the first clock signal CLK1 and the second clock signal CLK2 have different phases, but the phases may be opposite to each other. The first clock signal CLK1 and the second clock signal CLK2 supplied to the odd-numbered stages are shifted from each other with the first clock signal CLK1 and the second clock signal CLK2 supplied to the even-numbered stages Can be supplied.

구체적으로 본 발명의 제3실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.The operation of the shift register according to the third embodiment of the present invention will now be described in detail.

먼저, 타이밍 콘트롤러로부터의 스타트신호(SP)가 제1스테이지(300a)에 인가되면, 제1스테이지(300a)는 스타트신호(SP)에 응답하여 인에이블(enable) 된다. 이어서, 인에이블된 제1스테이지(300a)는 타이밍 콘트롤러로부터의 제1클럭신호 (CLK1), 제2클럭신호(CLK2) 및 제2스캔신호(Vg[2], Vc[2])를 입력받아 제1스캔신호(Vg[1], Vc[1])를 출력하고, 이를 제1게이트라인과 제2스테이지(300b)에 함께 공급한다.First, when the start signal SP from the timing controller is applied to the first stage 300a, the first stage 300a is enabled in response to the start signal SP. Then, the enabled first stage 300a receives the first clock signal CLK1, the second clock signal CLK2, and the second scan signals V g [2], V c [2] from the timing controller And outputs the first scan signals V g [1] and V c [1] to the first gate line and the second stage 300b together.

이에 따라, 제2스테이지(300b)는 제1스캔신호(Vg[1], Vc[1])에 응답하여 인에이블 된다. 이어서, 인에이블된 제2스테이지(300b)는 타이밍 콘트롤러로부터 제1클럭신호(CLK1), 제2클럭신호(CLK2) 및 제3스캔신호(Vg[3], Vc[3])를 입력받아 제2스캔신호(Vg[2], Vc[2])를 출력하고, 이를 제2게이트라인, 제3스테이지(300c) 및 제1스테이지(300a)에 함께 공급한다.Accordingly, the second stage 300b is enabled in response to the first scan signals V g [1], V c [1]. Next, the enabled second stage 300b inputs the first clock signal CLK1, the second clock signal CLK2 and the third scan signals V g [3], V c [3] from the timing controller And supplies the second scan signals V g [2] and V c [2] to the second gate line, the third stage 300c and the first stage 300a together.

이와 같은 방식으로, 나머지 제3스테이지(300c) 내지 제m스테이지(300d)는 순차적으로 제3스캔신호(Vg[3], Vc[3]) 내지 제m스캔신호(Vg[m], Vc[m])를 출력하여 제3게이트라인 내지 제m게이트라인에 공급한다.In this manner, the rest of the third stage (300c) to the m-th stage (300d) is a third scan signals in sequence (V g [3], V c [3]) to the m-th scan signal (V g [m] , Vc [m]) to the third to m-th gate lines.

또한, 더미 스테이지(300e)는 제m스테이지(300d)로부터의 제m스캔신호(Vg[m], Vc[m])에 응답하여 인에이블 된 후, 타이밍 콘트롤러로부터의 제1클럭신호(CLK1), 제2클럭신호(CLK2) 및 엔드신호(EP)를 입력받아 제1출력단 및 제2출력단으로 출력신호(Vg[m+1], Vc[m+1])를 출력하여 제m스테이지(300d)에 공급한다. 이때, 엔드신호(EP)는 스타트신호(SP)와 동일한 펄스폭을 갖으며, 1프레임의 마지막 스캔신호(Vg[m])가 게이트라인에 공급되도록 제m스테이지(300d)를 보조한다.
Further, the dummy stage (300e) after being enabled in response to the m-th scan signal (V g [m], V c [m]) from the m-th stage (300d), the first clock signal from the timing controller ( And outputs the output signals V g [m + 1] and V c [m + 1] to the first output terminal and the second output terminal by receiving the first clock signal CLK1, the second clock signal CLK2 and the end signal EP, m stage 300d. At this time, the end signal EP has the same pulse width as the start signal SP, and assists the m-th stage 300d so that the last scan signal V g [m] of one frame is supplied to the gate line.

이하, 본 발명의 제3실시예에 따른 쉬프트 레지스터의 n번째 스테이지인 제n스테이지(300)의 구성에 대하여 상세하게 설명하도록 한다. (단, 1≤n≤m, 1<m, n과 m은 자연수)Hereinafter, the configuration of the n-th stage 300 which is the n-th stage of the shift register according to the third embodiment of the present invention will be described in detail. (Where 1? N? M, 1 <m, n and m are natural numbers)

도 21은 본 발명의 제3실시예에 따른 쉬프트 레지스터에서 제n스테이지(300)의 회로도를 나타낸다.21 shows a circuit diagram of the n-th stage 300 in the shift register according to the third embodiment of the present invention.

본 발명의 제3실시예에 따른 쉬프트 레지스터의 제n스테이지(300)는, 도 21에 도시된 바와 같이, 제1입력부(310), 제2입력부(320), 제어부(330), 인버팅부(340), 제1출력부(350) 및 제2출력부(360)를 포함하여 구성된다.The n-th stage 300 of the shift register according to the third embodiment of the present invention includes a first input unit 310, a second input unit 320, a control unit 330, A second output unit 340, a first output unit 350, and a second output unit 360.

제1입력부(310)는 스타트신호(SP)나 전단 스테이지의 제1출력부의 스캔신호를 공급받아 소정 시간(이하, "제1시간"이라고 함) 후부터 Q[n] 노드로 인가한다. 이때, 제1시간은 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 1/2 주기만큼의 시간일 수 있다.The first input unit 310 applies the start signal SP or the scan signal of the first output unit of the previous stage to the node Q [n] after a predetermined time (hereinafter referred to as "the first time"). At this time, the first time may be a time equivalent to 1/2 cycle of the first clock signal CLK1 and the second clock signal CLK2.

예를 들어, 제1스테이지(300a)의 제1입력부(310a)는 제1시간 후부터 스타트신호(SP)를 Q[1] 노드로 공급한다. 또한, 제2스테이지(300b)의 제1입력부(310b)는 제1스테이지(300a)의 제1출력부에서 출력되는 제1스캔신호(Vg[1])를 제1시간 후부터 Q[2] 노드로 공급한다. 이와 같은 방식으로, 제m스테이지(300d)의 제1입력부(310d)는 제m-1스테이지의 제1출력부에서 출력되는 제m-1스캔신호(Vg[m-1])를 제1시간 후부터 Q[m] 노드로 공급한다. 또한, 더미 스테이지(300e)의 제1입력부(310e)는 제m스테이지(300d)의 제1출력부에서 출력되는 제m스캔신호(Vg[m])를 제1시간 후부터 Q[m+1] 노드로 공급한다.For example, the first input 310a of the first stage 300a supplies the start signal SP to the node Q [1] after the first time. The first input unit 310b of the second stage 300b outputs the first scan signal V g [1] output from the first output unit of the first stage 300a to Q [2] Node. In this manner, the first input portion 310d of the m-th stage 300d outputs the (m-1) th scan signal V g [m-1] output from the first output portion of the (m- After time, supply to Q [m] node. The first input section 310e of the dummy stage 300e outputs the mth scan signal Vg [m] output from the first output section of the m-th stage 300d from Q [m + 1 ] Node.

구체적으로 제1입력부(310)는, 도 21에 도시된 바와 같이, 제1스위칭소자(L1), 제2스위칭소자(L2) 및 제3스위칭소자(L3)를 포함하여 구성될 수 있다.Specifically, the first input unit 310 may include a first switching device L1, a second switching device L2, and a third switching device L3, as shown in FIG.

제1스위칭소자(L1)는 A[n] 노드의 전위에 따라 제어되며, 스타트신호(SP)의 입력단과 Q[n] 노드 사이를 스위칭하거나 전단 스테이지의 제1출력단과 Q[n] 노드 사이를 스위칭한다. 제1스위칭소자(L1)는 A[n] 노드의 전위에 응답하여 스타트신호(SP)나 전단 스테이지의 제1출력단의 스캔신호를 Q[n] 노드로 공급한다.The first switching device L1 is controlled according to the potential of the A [n] node and switches between the input terminal of the start signal SP and the Q [n] node or between the first output terminal of the front stage and the Q [n] / RTI &gt; The first switching device L1 supplies the start signal SP or the scan signal of the first output stage of the previous stage to the node Q [n] in response to the potential of the node A [n].

예를 들어, 제1스테이지(300a)의 제1스위칭소자(L1a)는 A[1] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 스타트신호(SP)의 입력단과 Q[1] 노드 사이를 연결한다. 또한, 제2스테이지(300b)의 제1스위칭소자(L1b)는 A[2] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제1스테이지(300a)의 제1출력단과 Q[2] 노드 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(300d)의 제1스위칭소자(L1d)는 A[n] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m-1스테이지의 제1출력단과 Q[m] 노드 사이를 연결한다. 또한, 더미 스테이지(300e)의 제1스위칭소자(L1e)는 A[m+1] 노드의 전위에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m스테이지의 제1출력단과 Q[m+1] 노드 사이를 연결한다.For example, the first switching device L1a of the first stage 300a may be turned on or turned off according to the potential of the node A [1], turned on, Connect the input of the start signal (SP) and the Q [1] node. Further, the first switching device L1b of the second stage 300b is turned on or turned off according to the potential of the node A [2], and is turned on at the turn-on time And connects between the first output stage of the first stage 300a and the Q [2] node. In this manner, the first switching device L1d of the m-th stage 300d is turned-on or turned-off according to the potential of the A [n] node and is turned on ) Connects the first output of the (m-1) th stage to the Q [m] node. Also, the first switching element L1e of the dummy stage 300e is turned on or turned off according to the potential of the node A [m + 1], and is turned on at the time of turn-on Connects the first output terminal of the m-th stage and the Q [m + 1] node.

제1스위칭소자(L1)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 A[n] 노드는 게이트에 연결되고, 스타트신호(SP)의 입력단이나 전단 스테이지의 제1출력단은 드레인에 연결되며, Q[n] 노드는 소스에 연결된다.The first switching element L1 may be a thin film transistor (TFT), where the node A [n] is connected to the gate and the input terminal of the start signal SP or the first output terminal of the front stage is connected to the drain , And the Q [n] node is connected to the source.

제2스위칭소자(L2)는 제2클럭신호(CLK2)에 따라 제어되며, A[n] 노드와 제1클럭신호(CLK1)의 입력단 사이를 스위칭한다. 즉, 제2스위칭소자(L2)는 제2클럭신호(CLK2)에 응답하여, 하이레벨(high level) 상태인 A[n] 노드를 로우 레벨(low level) 상태인 제1클럭신호(CLK1)에 연결시켜 방전(discharging)시킨다.The second switching element L2 is controlled according to the second clock signal CLK2 and switches between the A [n] node and the input terminal of the first clock signal CLK1. That is, in response to the second clock signal CLK2, the second switching element L2 outputs the first clock signal CLK1 in the low level state to the A [n] node in the high level state, And discharging it.

예를 들어, 제1스테이지(300a)의 제2스위칭소자(L2a)는 제2클럭신호(CLK2)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 A[1] 노드와 제1클럭신호(CLK1)의 입력단 사이를 연결한다.For example, the second switching element L2a of the first stage 300a is turned on or turned off according to the second clock signal CLK2, and is turned on, And connects the A [1] node and the input terminal of the first clock signal (CLK1).

제2스위칭소자(L2)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 제2클럭신호(CLK2)의 입력단은 게이트에 연결되고, 제1클럭신호(CLK1)의 입력단은 드레인에 연결되며, A[n] 노드는 소스에 연결된다.The input terminal of the second clock signal CLK2 is connected to the gate, and the input terminal of the first clock signal CLK1 is connected to the drain of the second switching element L2. The second switching element L2 may be a thin film transistor (TFT) And the A [n] node is connected to the source.

제3스위칭소자(L3)는 제1클럭신호(CLK1)에 따라 제어되며, 스타트신호(SP)의 입력단과 A[n] 노드 사이를 스위칭하거나 전단 스테이지의 제2출력단과 A[n] 노드 사이를 스위칭한다.The third switching element L3 is controlled according to the first clock signal CLK1 and switches between the input terminal of the start signal SP and the A [n] node or between the second output terminal of the front stage and the A [n] / RTI &gt;

예를 들어, 제1스테이지(300a)의 제3스위칭소자(L3a)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 스타트신호(SP)를 A[1] 노드에 공급한다. 또한, 제2스테이지(300b)의 제3스위칭소자(L3b)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제1스테이지(300a)의 제2출력단의 제1스캔신호(Vc[1])를 A[2] 노드에 공급한다. 이와 같은 방식으로, 제m스테이지(300d)의 제3스위칭소자(L3d)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m-1스테이지의 제2출력단의 제m-1스캔신호(Vc[m-1])를 A[n] 노드에 공급한다. 또한, 더미 스테이지(300e)의 제3스위칭소자(L3e)는 제1클럭신호(CLK1)에 따라 턴온(turn-on)되거나 턴오프(turn-off)되며, 턴온(turn-on)시에 제m스테이지(300d)의 제2출력단의 제m스캔신호(Vc[m])를 A[m+1] 노드에 공급한다.For example, the third switching device L3a of the first stage 300a may be turned on or turned off according to the first clock signal CLK1, and may be turned on, And supplies the start signal SP to the node A [1]. The third switching device L3b of the second stage 300b is turned on or turned off according to the first clock signal CLK1 and is turned on at the time of turn- And supplies the node A [2] with the first scan signal V c [1] at the second output terminal of the first stage 300a. In this manner, the third switching device L3d of the m-th stage 300d is turned on or turned off according to the first clock signal CLK1 and turned on 1) scan signal (V c [m-1]) of the second output stage of the (m-1) th stage to the A [n] node. The third switching device L3e of the dummy stage 300e is turned on or turned off according to the first clock signal CLK1 and is turned on during turn- and supplies the mth scan signal V c [m] at the second output terminal of the m stage 300d to the A [m + 1] node.

제3스위칭소자(L3)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 제1클럭신호(CLK1)의 입력단은 게이트에 연결되고, 스타트신호(SP)의 입력단이나 전단 스테이지의 제2출력단은 드레인에 연결되며, A[n] 노드는 소스에 연결된다.
The input terminal of the first clock signal CLK1 is connected to the gate and the input terminal of the start signal SP or the input terminal of the front stage ST is connected to the gate of the third switching element L3. The third switching element L3 may be a thin film transistor 2 output is connected to the drain, and the A [n] node is connected to the source.

다음으로, 제2입력부(320)는 후단 스테이지의 제2출력단의 스캔신호를 Q[n] 노드로 인가하여 Q[n] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다.Next, the second input unit 320 applies the scan signal of the second output terminal of the subsequent stage to the node Q [n] to boost the node Q [n] to have a higher potential than the high potential source VDD.

예를 들어, 제1스테이지(300a)의 제2입력부(320a)는 제2스테이지(300b)의 제2출력단의 제2스캔신호(Vc[2])를 Q[1] 노드로 인가하여 Q[1] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다. 이와 같은 방식으로, 제m스테이지(300d)의 제2입력부(320d)는 더미 스테이지의 제2출력단의 제m+1스캔신호(Vc[m+1])를 Q[m] 노드로 인가하여 Q[m] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다. 또한, 더미 스테이지(300e)의 제2입력부(320e)는 후단 스테이지가 없으므로, 엔드신호(EP)를 Q[m+1] 노드로 인가하여 Q[m+1] 노드가 고전위전압원(VDD)보다 고전위를 갖도록 부스팅한다.For example, the second input unit 320a of the first stage 300a applies the second scan signal V c [2] of the second output stage of the second stage 300b to the node Q [1] [1] The node is boosted to have a higher potential than the high potential source (VDD). In this manner, the second input portion 320d of the m-th stage 300d applies the (m + 1) th scan signal V c [m + 1] at the second output terminal of the dummy stage to the node Q [m] The Q [m] node is boosted to have a higher potential than the high potential source (VDD). Since the second input section 320e of the dummy stage 300e has no subsequent stage, the node Q [m + 1] is supplied with a high potential voltage source VDD by applying the end signal EP to the node Q [m + Boost to have higher potential.

구체적으로 제2입력부(320)는, 도 21에 도시된 바와 같이, 일단에 후단 스테이지의 제2출력단이 연결되고, 타단에 Q[n] 노드가 연결되는 캐패시터(C1)를 포함하여 구성될 수 있다.Specifically, as shown in FIG. 21, the second input unit 320 may include a capacitor C1 to which a second output terminal of the rear stage is connected at one end and a Q [n] node is connected at the other terminal have.

예를 들어, 제1스테이지(300a)의 캐패시터(C1a)는 일단에 제2스테이지(300b)의 제2출력단이 연결되고, 타단에 Q[1] 노드가 연결된다. 이와 같은 방식으로, 제m스테이지(300d)의 캐패시터(C1d)는 일단에 더미 스테이지(300e)의 제2출력단이 연결되고, 타단에 Q[m] 노드가 연결된다. 또한, 더미 스테이지(300e)의 캐패시터(C1e)는 일단에 엔드신호(EP)의 입력단이 연결되고, 타단에 Q[m+1] 노드가 연결된다.
For example, the capacitor C1a of the first stage 300a is connected at one end to the second output terminal of the second stage 300b and at the other end to the node Q [1]. In this way, the capacitor C1d of the m-th stage 300d has one end connected to the second output terminal of the dummy stage 300e and the other end connected to the Q [m] node. Further, the capacitor C1e of the dummy stage 300e is connected to the input terminal of the end signal EP at one end and to the Q [m + 1] node at the other end.

다음으로, 제어부(330)는 부스팅된 Q[n] 노드의 전위가 소정 시간(이하 "제2시간"이라고 함) 동안 유지되도록 조절한다. 이때, 제2시간은 스타트신호의 펄스폭에 해당하는 시간과 제1시간의 차이만큼의 시간일 수 있다.Next, the control unit 330 adjusts the potential of the boosted Q [n] node to be maintained for a predetermined time (hereinafter referred to as "second time"). At this time, the second time may be a time corresponding to the pulse width of the start signal and a time corresponding to the difference between the first time and the first time.

예를 들어, 제1스테이지(300a)의 제어부(330a)는 부스팅된 Q[1] 노드의 전위가 제2시간 동안 유지되도록 한다.For example, the control unit 330a of the first stage 300a causes the potential of the boosted Q [1] node to be maintained for a second time.

구체적으로 제어부(330)는, 도 21에 도시된 바와 같이, NOT-AND 연산자(331)와 제4스위칭소자(L4)를 포함하여 구성될 수 있다.Specifically, the control unit 330 may include a NOT-AND operator 331 and a fourth switching device L4 as shown in FIG.

NOT-AND 연산자(331)는 스타트신호(SP)나 전단 스테이지의 제2출력단의 스캔신호를 인버팅신호(Vinvn)로 반전하고, 제1클럭신호(CLK1)를 입력받아 인버팅신호(Vinvn)와 AND 연산하여 B[n] 노드에 인가한다.The NOT-AND operator 331 inverts the start signal SP or the scan signal of the second output terminal of the previous stage to the inverting signal V inv n, receives the first clock signal CLK1, V inv n) to the B [n] node.

예를 들어, 제1스테이지(300a)의 NOT-AND 연산자(331a)는 스타트신호(SP)를 인버팅신호(Vinv1)로 반전하고, 인버팅신호(Vinv1)와 제1클럭신호(CLK1)를 AND 연산하여 B[1] 노드에 공급한다. 또한, 제2스테이지(300b)의 NOT-AND 연산자(331b)는 제1스테이지(300a)의 제2출력단의 제1스캔신호(Vc[1])를 인버팅신호(Vinv2)로 반전하고, 인버팅신호(Vinv2)와 제1클럭신호(CLK1)를 AND 연산하여 B[2] 노드에 공급한다. 이와 같은 방식으로, 제m스테이지(300d)의 NOT-AND 연산자(331d)는 제m-1스테이지의 제2출력단의 제m-1스캔신호(Vc[m-1])를 인버팅신호(Vinvm)로 반전하고, 인버팅신호(Vinvm)와 제1클럭신호(CLK1)를 AND 연산하여 B[m] 노드에 공급한다. 또한, 더미 스테이지(300e)의 NOT-AND 연산자(331e)는 제m스테이지(300d)의 제2출력단의 제m스캔신호(Vc[m])를 인버팅신호(Vinvm+1)로 반전하고, 인버팅신호(Vinvm+1)와 제1클럭신호(CLK1)를 AND 연산하여 B[m+1] 노드에 공급한다.For example, the NOT-AND operator 331a of the first stage 300a inverts the start signal SP to the inverting signal V inv 1 and outputs the inverting signal V inv 1 and the first clock signal (CLK1) and supplies it to the node B [1]. The NOT-AND operator 331b of the second stage 300b inverts the first scan signal V c [1] of the second output stage of the first stage 300a to the inverting signal V inv 2 And ANDs the inverting signal V inv 2 and the first clock signal CLK 1 to supply the result to the node B [2]. In this manner, the NOT-AND operator 331d of the m-th stage 300d outputs the m-1 scan signal V c [m-1] of the second output stage of the (m- V inv m), ANDs the inverting signal V inv m and the first clock signal CLK 1, and supplies the AND signal to the B [m] node. The NOT-AND operator 331e of the dummy stage 300e converts the m-th scan signal V c [m] of the second output terminal of the m-th stage 300d to the inverting signal V inv m + 1 And ANDs the inverted signal V inv m + 1 and the first clock signal CLK1 to supply the result to the B [m + 1] node.

또한, 제4스위칭소자(L4)는 B[n] 노드의 전위에 따라 제어되며, 스타트신호(SP)의 입력단과 Q[n] 노드 사이를 스위칭하거나 전단 스테이지의 제2출력단과 Q[n] 노드 사이를 스위칭한다. 즉, 제4스위칭소자(L4)는 B[n] 노드에 응답하여, Q[n] 노드가 스타트신호(SP)의 펄스폭만큼 구동된 후 방전(discharging)되도록 유도한다.The fourth switching element L4 is controlled according to the potential of the B [n] node and switches between the input terminal of the start signal SP and the Q [n] node or the second output terminal of the front stage and Q [n] And switches between the nodes. That is, the fourth switching element L4 responds to the node B [n] to induce the Q [n] node to be discharged by being driven by the pulse width of the start signal SP.

예를 들어, 제1스테이지(300a)의 제4스위칭소자(L4a)는 B[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Q[1] 노드와 스타트신호(SP)의 입력단 사이를 연결한다. 제2스테이지(300b)의 제4스위칭소자(L4b)는 B[2] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Q[2] 노드와 제1스테이지(300a)의 제2출력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(300d)의 제4스위칭소자(L4d)는 B[m] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Q[m] 노드와 제m-1스테이지의 제2출력단 사이를 연결한다. 또한, 더미 스테이지(300e)의 제4스위칭소자(L4e)는 B[m+1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Q[m+1] 노드와 제m스테이지(300d)의 제2출력단 사이를 연결한다.For example, the fourth switching element L4a of the first stage 300a is turned on or turned off according to the potential of the B [1] node and turned on, And connects the Q [1] node and the input terminal of the start signal (SP). The fourth switching element L4b of the second stage 300b is turned on or turned off according to the potential of the B [2] node and is turned on when Q [ 2] node and the second output terminal of the first stage 300a. In this manner, the fourth switching device L4d of the m-th stage 300d is turned on or turned off according to the potential of the B [m] node, and the turn- ) And a second output terminal of the (m-1) th stage. Further, the fourth switching element L4e of the dummy stage 300e is turned on or turned off according to the potential of the node B [m + 1], and is turned on at the time of turn- M &lt; 1 &gt; node and the second output terminal of the m &lt; th &gt; stage 300d.

특히, 제4스위칭소자(L4)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 B[n] 노드는 게이트에 연결되고, 스타트신호(SP)나 후단 스테이지의 제2출력단은 드레인에 연결되며, Q[n] 노드는 소스에 연결된다.
In particular, the fourth switching device L4 may be formed of a thin film transistor (TFT), where the node B [n] is connected to the gate, the start signal SP, , And the Q [n] node is connected to the source.

도 22는 본 발명의 제3실시예에 따른 쉬프트 레지스터의 NOT-AND 연산자(331)의 회로도를 나타낸다.22 shows a circuit diagram of the NOT-AND operator 331 of the shift register according to the third embodiment of the present invention.

NOT-AND 연산자(331)는, 도 22에 도시된 바와 같이, 제11스위칭소자(L11), 제12스위칭소자(L12), 제13스위칭소자(L13) 및 제14스위칭소자(L14)를 포함하여 구성될 수 있다. 이때, 제11스위칭소자(L11) 및 제12스위칭소자(L12)는 스타트신호(SP)나 전단 스테이지의 제2출력단의 스캔신호를 인버팅신호(Vinvn)로 반전하도록 NOT 연산을 수행하는 인버터를 구성한다.The NOT-AND operator 331 includes the eleventh switching device L11, the twelfth switching device L12, the thirteenth switching device L13, and the fourteenth switching device L14, as shown in Fig. . At this time, the eleventh switching device L11 and the twelfth switching device L12 perform a NOT operation to invert the start signal SP or the scan signal of the second output terminal of the previous stage to the inverting signal V inv n Configure the inverter.

제11스위칭소자(L11)는 인버터에서 풀업스위치로서, 고전위전압원(VDD)에 따라 제어되며, 고전위전압원(VDD)의 입력단과 E[n]노드 사이를 스위칭한다.The eleventh switching element L11 is a pull-up switch in the inverter and is controlled in accordance with the high potential voltage source VDD and switches between the input terminal of the high potential voltage source VDD and the E [n] node.

예를 들어, 제1스테이지(300a)의 제11스위칭소자(L11a)는 고전위전압원(VDD)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 E[1] 노드 사이를 연결한다.For example, the eleventh switching device L11a of the first stage 300a is turned-on or turned-off according to the high potential voltage source VDD, and is turned on at the time of turn- Connects the input of the high potential voltage source (VDD) and E [1] node.

제11스위칭소자(L11)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 고전위전압원(VDD)의 입력단은 게이트와 드레인에 각각 연결되며, E[n] 노드는 소스에 연결된다.The eleventh switching device L11 may be formed of a thin film transistor (TFT), wherein the input terminal of the high potential voltage source VDD is connected to the gate and the drain respectively, and the E [n] node is connected to the source .

제12스위칭소자(L12)는 스타트신호(SP)나 전단 스테이지의 제2출력단의 스캔신호에 따라 제어되며, E[n] 노드와 제1저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제12스위칭소자(L12)는 인버터에서 풀다운스위치로서, 스타트신호(SP)나 전단 스테이지의 제2출력단의 스캔신호에 응답하여, E[n] 노드를 방전(discharging)시켜 제13스위칭소자(L13)를 턴오프(turn-off) 시킨다.The twelfth switching element L12 is controlled in accordance with the start signal SP or the scan signal at the second output terminal of the previous stage and switches between the node E [n] and the input terminal of the first low potential voltage source VSS. That is, the twelfth switching element L12 is a pull-down switch in the inverter and discharges the node E [n] in response to the start signal SP or the scan signal at the second output terminal of the previous stage, (L13).

예를 들어, 제1스테이지(300a)의 제12스위칭소자(L12a)는 스타트신호(SP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 E[1] 노드와 제1저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 제2스테이지(300b)의 제12스위칭소자(L12b)는 제1스테이지(300a)의 제2출력단의 제1스캔신호(Vc[1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 E[2] 노드와 제1저전위전압원(VSS)의 입력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(300d)의 제12스위칭소자(L12d)는 제m-1스테이지의 제2출력단의 제m-1스캔신호(Vc[m-1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 E[m] 노드와 제1저전위전압원(VSS)의 입력단 사이를 연결한다. 또한, 더미 스테이지(300e)의 제12스위칭소자(L12e)는 제m스테이지(300d)의 제2출력단의 제m스캔신호(Vc[m])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 E[m+1] 노드와 제1저전위전압원(VSS)의 입력단 사이를 연결한다.For example, the twelfth switching element L12a of the first stage 300a is turned on or turned off according to the start signal SP, and is turned on at the time of turn- E [1] node and the input terminal of the first low potential voltage source (VSS). The twelfth switching element L12b of the second stage 300b is turned on or off according to the first scan signal V c [1] of the second output terminal of the first stage 300a. and is connected between the E [2] node and the input terminal of the first low potential voltage source (VSS) at the time of turn-on. In this manner, the twelfth switching element L12d of the m-th stage 300d turns on according to the m-1th scan signal V c [m-1] of the second output terminal of the (m-1) -on or turn-off and connects between the E [m] node and the input terminal of the first low potential voltage source (VSS) at turn-on. The twelfth switching element L12e of the dummy stage 300e is turned on or off according to the m-th scan signal V c [m] of the second output terminal of the m-th stage 300d and is connected between the E [m + 1] node and the input terminal of the first low potential voltage source (VSS) at the time of turn-on.

제12스위칭소자(L12)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 스타트신호(SP)의 입력단이나 전단 스테이지의 제2출력단은 게이트에 연결되고, 제1저전위전압원(VSS)의 입력단은 드레인에 연결되며, E[n] 노드는 소스에 연결된다.The twelfth switching element L12 may be formed of a thin film transistor (TFT), and the input terminal of the start signal SP or the second output terminal of the front stage is connected to the gate, and the first low potential potential source VSS ) Is connected to the drain, and the E [n] node is connected to the source.

제13스위칭소자(L13)는 E[n] 노드의 전위에 따라 제어되며, B[n] 노드와 제1클럭신호(CLK1)의 입력단 사이를 스위칭한다. 즉, 제13스위칭소자(L13)는 E[n]의 전위에 응답하여, B[n] 노드에 제1클럭신호(CLK1)가 공급되도록 한다.The thirteenth switching element L13 is controlled according to the potential of the E [n] node and switches between the B [n] node and the input terminal of the first clock signal CLK1. That is, the thirteenth switching device L13 causes the first clock signal CLK1 to be supplied to the node B [n] in response to the potential of E [n].

예를 들어, 제1스테이지(300a)의 제13스위칭소자(N13a)는 E[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[1] 노드와 제1클럭신호(CLK1)의 입력단 사이를 연결한다.For example, the thirteenth switching element N13a of the first stage 300a is turned-on or turned-off according to the potential of the E [1] node, and is turned on, And connects the B [1] node and the input terminal of the first clock signal (CLK1).

제13스위칭소자(L11)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 E[n] 노드는 게이트에 연결되고, 제1클럭신호(CLK1)의 입력단은 드레인에 연결되며, B[n] 노드는 소스에 연결된다.The thirteenth switching device L11 may be formed of a thin film transistor (TFT), in which an E [n] node is connected to a gate, an input terminal of the first clock signal CLK1 is connected to a drain, The [n] node is connected to the source.

제14스위칭소자(L14)는 스타트신호(SP)나 전단 스테이지의 제2출력단의 스캔신호에 따라 제어되며, B[n] 노드와 제2저전위전압원(VSSL)의 입력단 사이를 스위칭한다. 즉, 제14스위칭소자(L14)는 스타트신호(SP)나 전단 스테이지의 제2출력단의 스캔신호에 응답하여, B[n] 노드를 방전(discharging)시킨다.The fourteenth switching device L14 is controlled in accordance with the start signal SP or the scan signal at the second output terminal of the front stage and switches between the B [n] node and the input terminal of the second low potential voltage source VSSL. That is, the fourteenth switching device L14 discharges the node B [n] in response to the start signal SP or the scan signal at the second output terminal of the previous stage.

예를 들어, 제1스테이지(300a)의 제14스위칭소자(L14a)는 스타트신호(SP)에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[1] 노드와 제2저전위전압원(VSSL)의 입력단 사이를 연결한다. 또한, 제2스테이지(300b)의 제14스위칭소자(L14b)는 제1스테이지(300b)의 제2출력단의 제1스캔신호(Vc[1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[2] 노드와 제2저전위전압원(VSSL)의 입력단 사이를 연결한다. 이와 같은 방식으로, 제m스테이지(300d)의 제14스위칭소자(L14d)는 제m-1스테이지의 제2출력단의 제m-1스캔신호(Vc[m-1])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[m] 노드와 제2저전위전압원(VSSL)의 입력단 사이를 연결한다. 또한, 더미 스테이지(300b)의 제14스위칭소자(L14e)는 제m스테이지(300d)의 제2출력단의 제m스캔신호(Vc[m])에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 B[m+1] 노드와 제2저전위전압원(VSSL)의 입력단 사이를 연결한다.For example, the fourteenth switching device L14a of the first stage 300a is turned-on or turned-off according to the start signal SP, and is turned on when the turn- B [1] node and the input terminal of the second low potential voltage source (VSSL). The fourteenth switching device L14b of the second stage 300b is turned on or off according to the first scan signal V c [1] of the second output stage of the first stage 300b. and is connected between the B [2] node and the input terminal of the second low potential voltage source (VSSL) at the time of turn-on. In this way, the fourteenth switching device L14d of the m-th stage 300d turns on according to the m-1th scan signal V c [m-1] of the second output terminal of the (m-1) -on or turn-off and connects between the B [m] node and the input of the second low potential voltage source VSSL at turn-on. The fourteenth switching device L14e of the dummy stage 300b is turned on or off according to the m-th scan signal V c [m] of the second output terminal of the m-th stage 300d turn-off, and connects between the input terminal of the B [m + 1] node and the input terminal of the second low potential voltage source (VSSL) at turn-on.

제14스위칭소자(L14)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 스타트신호(SP)나 전단 스테이지의 제2출력단은 게이트에 연결되고, 제2저전위전압원(VSSL)은 드레인에 연결되며, B[n] 노드는 소스에 연결된다.
The 14th switching device L14 may be formed of a thin film transistor (TFT), in which the second output terminal of the start signal SP or the front stage is connected to the gate, and the second low potential voltage source VSSL Drain, and B [n] node is connected to the source.

다음으로, 인버팅부(340)는 Q[n] 노드의 전위를 반전하여 Qb[n] 노드로 인가한다.Next, the inverting unit 340 inverts the potential of the Q [n] node and applies it to the Qb [n] node.

예를 들어, 제1스테이지(300a)의 인버팅부(340a)는 Q[1] 노드의 전위를 반전하여 Qb[1] 노드로 공급한다.For example, the inverting portion 340a of the first stage 300a inverts the potential of the Q [1] node and supplies it to the Qb [1] node.

구체적으로 인버팅부(340)는, 도 21에 도시된 바와 같이, 제5스위칭소자(L5) 및 제6스위칭소자(L6)를 포함하여 구성될 수 있다.Specifically, the inverting unit 340 may include a fifth switching device L5 and a sixth switching device L6, as shown in FIG.

제5스위칭소자(L5)는 B[n] 노드의 전위에 따라 제어되며, 고전위전압원(VDD)의 입력단과 Qb[n] 노드 사이를 스위칭한다. 즉, 제5스위칭소자(L5)는 인버팅부(340)의 풀업스위치 역할을 한다.The fifth switching element L5 is controlled according to the potential of the B [n] node and switches between the input terminal of the high potential voltage source VDD and the node Qb [n]. That is, the fifth switching device L5 serves as a pull-up switch of the inverting unit 340. [

예를 들어, 제1스테이지(300a)의 제5스위칭소자(L5a)는 B[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 입력단과 Qb[1] 노드 사이를 연결한다.For example, the fifth switching element L5a of the first stage 300a is turned-on or turned-off according to the potential of the B [1] node and turned on, And connects the input of the high potential voltage source (VDD) to the node Qb [1].

제5스위칭소자(L5)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 B[n] 노드는 게이트에 연결되고, 고전위전압원(VDD)의 입력단은 드레인에 연결되며, Qb[n] 노드는 소스에 연결된다.The fifth switching element L5 may be formed of a thin film transistor (TFT), in which the B [n] node is connected to the gate, the input terminal of the high potential voltage source VDD is connected to the drain, n] nodes are connected to the source.

제6스위칭소자(L6)는 Q[n] 노드의 전위에 따라 제어되며, Qb[n] 노드와 B[n] 노드 사이를 스위칭한다. 즉, 제6스위칭소자(L6)는 인버팅부(340)의 풀다운스위치 역할을 한다.The sixth switching element L6 is controlled according to the potential of the Q [n] node, and switches between the Qb [n] node and the B [n] node. That is, the sixth switching element L6 serves as a pull-down switch of the inverting unit 340. [

예를 들어, 제1스테이지(300a)의 제6스위칭소자(L6a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 Qb[1] 노드와 B[1] 노드 사이를 연결한다.For example, the sixth switching element L6a of the first stage 300a is turned-on or turned-off according to the potential of the node Q [1] and turned on, We connect the nodes Qb [1] and B [1].

제6스위칭소자(L6)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, B[n] 노드는 드레인에 연결되며, Qb[n] 노드는 소스에 연결된다.
The sixth switching element L6 may be a thin film transistor (TFT), where Q [n] is connected to the gate, B [n] is connected to the drain, and Qb [ Is connected to the source.

다음으로, 제1출력부(350)는 Q[n] 노드 및 Qb[n] 노드의 전위에 따라 제1출력단에 고전위전압(VDD)이나 제1저전위전압(VSS)을 출력한다.Next, the first output unit 350 outputs the high potential voltage VDD or the first low potential potential VSS to the first output terminal according to the potentials of the Q [n] node and the Qb [n] node.

예를 들어, 제1스테이지(300a)의 제1출력부(350a)는 Q[1] 노드 및 Qb[1] 노드의 전위에 따라 고전위전압(VDD)이나 제1저전위전압(VSS)을 제1출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the first output 350a of the first stage 300a may be configured to have either a high potential VDD or a first low potential VSS depending on the potentials of the Q [1] and Qb [1] And outputs the first scan signal V g [1] to the first output terminal.

구체적으로 제1출력부(350)는, 도 21에 도시된 바와 같이, 제7스위칭소자(L7) 및 제8스위칭소자(L8)를 포함하여 구성될 수 있다.Specifically, the first output unit 350 may include a seventh switching device L7 and an eighth switching device L8, as shown in FIG.

제7스위칭소자(L7)는 Q[n] 노드의 전위에 따라 제어되며, 고전위전압원(VDD)의 입력단과 제n스테이지(300)의 제1출력단 사이를 스위칭한다. 즉, 제7스위칭소자(L7)는 제1출력부(350)의 풀업스위치로서, Q[n] 노드에 응답하여, 고전위전압원(VDD)의 하이 레벨(high level) 전압을 스캔신호로 출력한다.The seventh switching device L7 is controlled according to the potential of the node Q [n] and switches between the input terminal of the high potential source VDD and the first output terminal of the nth stage 300. [ In other words, the seventh switching device L7 is a pull-up switch of the first output unit 350 and outputs a high level voltage of the high potential voltage source VDD as a scan signal in response to the node Q [n] do.

예를 들어, 제1스테이지(300a)의 제7스위칭소자(L7a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제1스테이지(300a)의 제1출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the seventh switching device L7a of the first stage 300a is turned-on or turned-off according to the potential of the node Q [1] and turned on, A high level voltage of the high potential voltage source VDD is output as a first scan signal V g [1] to the first output terminal of the first stage 300a.

특히, 제7스위칭소자(L7)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, 고전위전압원(VDD)은 드레인에 연결되며, 제n스테이지(300)의 제1출력단은 소스에 연결된다.In particular, the seventh switching device L7 may be formed of a thin film transistor (TFT), where Q [n] is connected to the gate, the high potential source VDD is connected to the drain, The first output terminal of the stage 300 is connected to a source.

제8스위칭소자(L8)는 Qb[n] 노드의 전위에 따라 제어되며, 제n스테이지(300)의 제1출력단과 제1저전위전압원(VSS)의 입력단 사이를 스위칭한다. 즉, 제8스위칭소자(L8)는 제1출력부(350)의 풀다운스위치로서, Qb[n] 노드에 응답하여, 제1저전위전압원(VSS)의 로우 레벨(low level) 전압을 스캔신호로 출력한다.The eighth switching element L8 is controlled according to the potential of the Qb [n] node and switches between the first output terminal of the nth stage 300 and the input terminal of the first low potential voltage source VSS. That is, the eighth switching element L8 is a pull-down switch of the first output section 350. The eighth switching element L8 is a pull-down switch of the first output section 350. In response to the node Qb [n] .

예를 들어, 제1스테이지(300a)의 제8스위칭소자(L8a)는 Qb[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 제1저전위전압원(VSS)의 로우 레벨(low level) 전압을 제1스테이지(300a)의 제1출력단에 제1스캔신호(Vg[1])로 출력한다.For example, the eighth switching element L8a of the first stage 300a is turned-on or turned-off according to the potential of the node Qb [1] and turned on, A low level voltage of the first low potential voltage source VSS is output as a first scan signal V g [1] to the first output terminal of the first stage 300a.

제8스위칭소자(L8)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Qb[n] 노드는 게이트에 연결되고, 제1저전위전압원(VSS)은 드레인에 연결되며, 제n스테이지(300)의 제1출력단은 소스에 연결된다.
The eighth switching device L8 may be a thin film transistor (TFT), wherein a Qb [n] node is connected to a gate, a first low potential voltage source VSS is connected to a drain, The first output terminal of the stage 300 is connected to a source.

다음으로, 제2출력부(360)는 Q[n] 노드 및 Qb[n] 노드의 전위에 따라 제2출력단에 고전위전압(VDD)이나 제2저전위전압(VSSL)을 출력한다.Next, the second output unit 360 outputs a high-potential voltage (VDD) or a second low-potential voltage (VSSL) to the second output terminal in accordance with the potentials of the Q [n] node and the Qb [n] node.

예를 들어, 제1스테이지(300a)의 제2출력부(360a)는 Q[1] 노드 및 Qb[1] 노드의 전위에 따라 고전위전압(VDD)이나 제2저전위전압(VSSL)을 제2출력단에 제2스캔신호(Vc[1])로 출력한다.For example, the second output portion 360a of the first stage 300a is connected to the high potential voltage VDD or the second low potential voltage VSSL according to the potentials of the Q [1] node and the Qb [1] And outputs the second scan signal V c [1] to the second output terminal.

구체적으로 제2출력부(360)는, 도 21에 도시된 바와 같이, 제9스위칭소자(L9) 및 제10스위칭소자(L10)를 포함하여 구성될 수 있다.Specifically, the second output unit 360 may include a ninth switching element L9 and a tenth switching element L10 as shown in FIG.

제9스위칭소자(L9)는 Q[n] 노드의 전위에 따라 제어되며, 고전위전압원(VDD)의 입력단과 제n스테이지(300)의 제2출력단 사이를 스위칭한다. 즉, 제9스위칭소자(L9)는 제2출력부(360)의 풀업스위치로서, Q[n] 노드에 응답하여, 고전위전압원(VDD)의 하이 레벨(high level) 전압을 스캔신호로 출력한다.The ninth switching element L9 is controlled according to the potential of the node Q [n], and switches between the input terminal of the high potential voltage source VDD and the second output terminal of the nth stage 300. In other words, the ninth switching element L9 is a pull-up switch of the second output unit 360 and outputs a high level voltage of the high potential voltage source VDD as a scan signal in response to the node Q [n] do.

예를 들어, 제1스테이지(300a)의 제9스위칭소자(L9a)는 Q[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제1스테이지(300a)의 제2출력단에 제1스캔신호(Vc[1])로 출력한다.For example, the ninth switching element L9a of the first stage 300a is turned-on or turned-off according to the potential of the node Q [1] A high level voltage of the high potential voltage source VDD is output to the second output terminal of the first stage 300a as a first scan signal V c [1].

특히, 제9스위칭소자(L9)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Q[n] 노드는 게이트에 연결되고, 고전위전압원(VDD)은 드레인에 연결되며, 제n스테이지(300)의 제2출력단은 소스에 연결된다.In particular, the ninth switching device L9 may be formed of a thin film transistor (TFT), where Q [n] is connected to the gate, the high potential source VDD is connected to the drain, The second output terminal of the stage 300 is connected to the source.

제10스위칭소자(L10)는 Qb[n] 노드의 전위에 따라 제어되며, 제n스테이지(300)의 제2출력단과 제2저전위전압원(VSSL)의 입력단 사이를 스위칭한다. 즉, 제10스위칭소자(L10)는 제2출력부(360)의 풀다운스위치로서, Qb[n] 노드에 응답하여, 제2저전위전압원(VSSL)의 로우 레벨(low level) 전압을 스캔신호로 출력한다.The tenth switching element L10 is controlled according to the potential of the node Qb [n] and switches between the second output terminal of the nth stage 300 and the input terminal of the second low potential voltage source VSSL. That is, the tenth switching device L10 is a pull-down switch of the second output unit 360. In response to the node Qb [n], the tenth switching device L10 switches the low level voltage of the second low potential voltage source VSSL, .

예를 들어, 제1스테이지(300a)의 제10스위칭소자(L10a)는 Qb[1] 노드의 전위에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시에 제2저전위전압원(VSSL)의 로우 레벨(low level) 전압을 제1스테이지(300a)의 제2출력단에 제1스캔신호(Vc[1])로 출력한다.For example, the tenth switching element L10a of the first stage 300a is turned-on or turned-off according to the potential of the node Qb [1] and turned on, A low level voltage of the second low potential potential source VSSL is output to the second output terminal of the first stage 300a as a first scan signal V c [1].

제10스위칭소자(L10)는 박막트랜지스터(Thin Film Transistor : TFT)로 이루어질 수 있으며, 이때 Qb[n] 노드는 게이트에 연결되고, 제2저전위전압원(VSSL)은 드레인에 연결되며, 제n스테이지(300)의 제2출력단은 소스에 연결된다.The tenth switching element L10 may be formed of a thin film transistor (TFT), where Qb [n] is connected to the gate, the second low potential voltage source VSSL is connected to the drain, The second output terminal of the stage 300 is connected to the source.

특히, 종래의 쉬프트 레지스터의 경우, 각 스테이지의 출력단에 클럭신호가 연결되어 스캔신호로 출력되는 교류형(AC-type)인 반면, 본 발명의 제3실시예에 따른 쉬프트 레지스터의 각 스테이지는 제1출력단 및 제2출력단에 고전위전압원(VDD)이 연결되어 스캔신호로 출력되는 직류형(DC-type)이다.
In particular, in the case of a conventional shift register, an AC-type in which a clock signal is connected to an output terminal of each stage and is output as a scan signal, while each stage of the shift register according to the third embodiment of the present invention is a (DC-type) in which a high potential voltage source (VDD) is connected to the first output terminal and the second output terminal and is output as a scan signal.

상기 제1스위칭소자(L1) 내지 제14스위칭소자(L14)는 비정질 실리콘(amorphous silicon) 박막 트랜지스터, 다결정 실리콘(polycrystalline silicon) 박막 트랜지스터, 단결정 실리콘(single crystal silicon) 박막 트랜지스터 및 산화물(oxide) 박막 트랜지스터 중 어느 하나일 수 있으며, 특히 산화물(oxide) 박막 트랜지스터인 것이 바람직하다.
The first to fourth switching elements L 1 to L 14 may be any of amorphous silicon thin film transistors, polycrystalline silicon thin film transistors, single crystal silicon thin film transistors, Transistor, and it is particularly preferable to be an oxide thin film transistor.

이하, 본 발명의 제3실시예에 따른 쉬프트 레지스터의 제n스테이지의 동작에 대하여 설명하도록 한다. 이때, n은 2 이상의 값이고, 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)는 서로 반대의 위상을 가지며, 제1저전위전압원(VSS) 및 제2저전위전압원(VSSL)은 접지전압이고, 스타트신호(SP)의 펄스폭이 제1시간의 4배에 해당하며, 제1시간은 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 1/2 주기만큼의 시간인 경우로 설명하겠으나, 이에 한정되는 것은 아니다.Hereinafter, the operation of the n-th stage of the shift register according to the third embodiment of the present invention will be described. The first clock signal CLK1 and the second clock signal CLK2 have phases opposite to each other, and the first low potential power source VSS and the second low potential potential source VSSL have phases opposite to each other, The pulse width of the start signal SP corresponds to four times of the first time and the first time is a time period equivalent to 1/2 of the first clock signal CLK1 and the second clock signal CLK2 However, the present invention is not limited thereto.

도 23은 본 발명의 제3실시예에 따른 쉬프트 레지스터의 제n스테이지(300)의 타이밍 다이어그램(timing diagram)을 나타낸다.23 shows a timing diagram of the n-th stage 300 of the shift register according to the third embodiment of the present invention.

본 발명의 제1실시예에 따른 쉬프트 레지스터의 제n스테이지의 동작은, 도 10에 도시된 바와 같이, 4가지 구간으로 나뉜다.The operation of the n-th stage of the shift register according to the first embodiment of the present invention is divided into four sections as shown in Fig.

(1) 제1구간(1) First section

제1구간은 전단 스테이지의 제1 및 제2출력단으로부터 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1], Vc[n-1])가 공급되며, 이에 따라 제1 및 제2출력단으로 하이 레벨(high level)의 제n스캔신호(Vg[n], Vc[n])를 출력하기 시작하는 구간으로서, 제1시간만큼의 시간을 갖는다.The first section is supplied with high-level n-1 scan signals V g [n-1] and V c [n-1] from the first and second output terminals of the front stage, 20. a first and a period n to start outputting the scanning signal (V g [n], V c [n]) of the high level (high level) to the second output terminal, and has a time of as long as one hour.

구체적으로, 제2스위칭소자(L2)는 제2클럭신호(CLK2)에 의해 턴오프(turn-off)가 되고, 제3스위칭소자(L3)는 제1클럭신호(CLK1)에 의해 턴온(turn-on)이 되며, A[n] 노드는 전단 스테이지의 제2출력단의 하이 레벨(high level) 제n-1스캔신호(Vc[n-1])를 공급받는다. 이와 동시에, 제1스위칭소자(L1)는 하이 레벨(high level)의 A[n] 노드에 의해 턴온(turn-on)이 되며, 이에 따라 Q[n] 노드는 전단 스테이지의 제1출력단의 하이 레벨(high level) 제n-1스캔신호(Vg[n-1])를 공급받아 하이 레벨(high level)로 차징(charging)이 된다.Specifically, the second switching element L2 is turned off by the second clock signal CLK2, the third switching element L3 is turned on by the first clock signal CLK1, -on), and the node A [n] is supplied with the high-level n-1 scan signal V c [n-1] of the second output terminal of the front stage. At the same time, the first switching element L1 is turned on by the A [n] node at the high level, so that the node Q [n] is at the high level of the first output stage of the front stage Level scan signal Vg [n-1] is supplied to the high level scan signal Vg [n-1].

또한, B[n] 노드는 NOT-AND 연산자(331)에 의해 로우 레벨(low level)로 되고, 제4스위칭소자(L4)는 턴오프(turn-off)가 되며, 이에 따라 Q[n] 노드와 전단 스테이지의 제2출력단 사이의 경로는 끊어지게 된다. 이와 동시에, Qb[n] 노드는 인버팅부(340)에 의해 로우 레벨(low level)이 되고, 제8스위칭소자(L8) 및 제10스위칭소자(L10)는 턴오프(turn-off)가 된다. 이에 따라, 제n스테이지의 제1출력단과 제1저전위전압원(VSS) 사이의 경로는 끊어지고, 제2출력단과 제2저전위전압원(VSSL) 사이의 경로도 끊어지게 된다.In addition, the B [n] node is brought to a low level by the NOT-AND operator 331 and the fourth switching device L4 is turned off, The path between the node and the second output stage of the front stage is cut off. At the same time, the Qb [n] node is brought to a low level by the inverting unit 340, and the eighth switching element L8 and the tenth switching element L10 are turned off do. Accordingly, the path between the first output terminal of the n-th stage and the first low potential potential source VSS is cut off, and the path between the second output end and the second low potential potential source VSSL is also disconnected.

한편, 제7스위칭소자(L7) 및 제9스위칭소자(L9)는 Q[n] 노드가 하이 레벨(high level)로 차징(charging)이 되므로 턴온(turn-on)이 되며, 이에 따라 제n스테이지의 제1 및 제2출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압이 공급되면서 하이 레벨(high level) 제n스캔신호(Vg[n], Vc[n])를 출력하기 시작한다.On the other hand, the seventh switching device L7 and the ninth switching device L9 are turned on because the node Q [n] is charged at a high level, a high-level (high level) while the voltage is supplied to the high level (high level) the n-th scan signal (V g [n], V c [n]) of the first and the second output terminal of the stage is a high potential voltage source (VDD) Start printing.

(2) 제2구간(2) The second section

제2구간은 Q[n] 노드를 부스팅(boosting)하여 하이 레벨(high level)로 계속 유지하며, 제1 및 제2출력단으로 하이 레벨(high level)의 제n스캔신호(Vg[n], Vc[n])를 계속 출력하는 구간이다. 즉, 제2구간은 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1], Vc[n-1])를 공급하는 전단 스테이지의 제1 및 제2출력단이 로우 레벨(low level)의 제n-1스캔신호(Vg[n-1], Vc[n-1])를 공급하기 전까지의 구간으로서, 제2시간에서 제1시간을 뺀 만큼의 시간을 갖는다. 이때, 후단 스테이지의 제2출력단에서는 캐패시터(C1)의 일단으로 하이 레벨(high level)의 제n+1스캔신호(Vc[n+1])을 공급한다.The second section boosts the Q [n] node to keep it at a high level and outputs the nth scan signal Vg [n] at a high level to the first and second output terminals, , V c [n]). That is, in the second period, the first and second output terminals of the front stage supplying the n-1th scan signals Vg [n-1], Vc [n-1] (N-1) th scan signal (V g [n-1], V c [n-1]) of a low level is supplied from the second time to the . At this time, the n &lt; th &gt; scan signal Vc [n + 1] of high level is supplied to one end of the capacitor C1 at the second output terminal of the subsequent stage.

구체적으로, 처음 제1시간 동안 제2스위칭소자(L2)는 제2클럭신호(CLK2)에 의해 턴온(turn-on)이 되고, 제3스위칭소자(L3)는 제1클럭신호(CLK1)에 의해 턴오프(turn-off)가 되며, A[n] 노드는 로우 레벨(low level)의 제1클럭신호(CLK1)를 공급받는다. 이와 동시에, 제1스위칭소자(L1)는 로우 레벨(low level)의 A[n] 노드에 의해 턴오프(turn-off)가 되며, 이에 따라 Q[n] 노드는 제1구간에 의해 유지되었던 하이 레벨(high level)의 전위가 플로팅(floating) 상태로 된다.Specifically, during the first time, the second switching element L2 is turned on by the second clock signal CLK2, and the third switching element L3 is turned on by the first clock signal CLK1 And the A [n] node is supplied with the first clock signal CLK1 of a low level. At the same time, the first switching element L1 is turned off by the A [n] node at a low level, so that the Q [n] node is maintained by the first section And a high level potential becomes a floating state.

이때, 캐패시터(C1)의 일단으로 후단 스테이지의 제2출력단의 하이 레벨(high level) 제n+1스캔신호(Vc[n+1])가 공급되므로, Q[n] 노드는 하이 레벨(high level) 전위들의 용량성 결합(capacitive coupling)에 의해 고전위전압원(VDD) 보다 고전위로 부스팅(boosting)이 된다. 이에 따라 제7스위칭소자(L7) 및 제9스위칭소자(L9)는 턴온(turn-on)을 유지하며, 제n스테이지의 제1 및 제2출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제n스캔신호(Vg[n], Vc[n])로 계속해서 출력한다. 특히, Q[n] 노드가 부스팅(boosting) 됨에 따라, 제n스테이지는 완전히 차징(charging)된 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제1 및 제2출력단으로 출력하며, 하이 레벨(high level) 전압의 상승 시간(rising time)도 줄어들게 된다.At this time, since the high-level n + 1 scan signal V c [n + 1] of the second output terminal of the rear stage is supplied to one end of the capacitor C1, the node Q [n] (VDD) by a capacitive coupling of the high level potentials. Accordingly, the seventh switching device L7 and the ninth switching device L9 are kept turned-on, and the first and second output terminals of the n-th stage are connected to the high level voltage source VDD level voltage to the nth scan signals Vg [n] and Vc [n]. In particular, as the Q [n] node is boosted, the n-th stage outputs a high level voltage of the fully charged high potential power supply (VDD) to the first and second output stages, The rising time of the high level voltage is also reduced.

한편, B[n] 노드는 NOT-AND 연산자(331)에 의해 로우 레벨(low level)의 전위를 유지하고, 제4스위칭소자(L4)는 턴오프(turn-off)를 유지하며, 이에 따라 Q[n] 노드와 전단 스테이지의 제2출력단 사이의 경로는 끊어진 상태를 계속 유지한다. 이와 동시에, Qb[n] 노드는 인버팅부(340)에 의해 로우 레벨(low level)의 전위를 유지하고, 제8스위칭소자(L8) 및 제10스위칭소자(L10)는 턴오프(turn-off)를 유지한다. 이에 따라, 제n스테이지의 제1출력단과 제1저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지하고, 제n스테이지의 제2출력단과 제2저전위전압원(VSSL) 사이의 경로도 끊어진 상태를 계속 유지한다.On the other hand, the node B [n] maintains the low level potential by the NOT-AND operator 331, the fourth switching device L4 maintains the turn-off, The path between the Q [n] node and the second output stage of the front stage continues to maintain the disconnected state. At the same time, the Qb [n] node maintains a low level potential by the inverting unit 340, and the eighth switching device L8 and the tenth switching device L10 maintain turn- off. Accordingly, the path between the first output terminal of the n-th stage and the first low potential potential source (VSS) keeps being disconnected and the path between the second output terminal of the n-th stage and the second low potential potential source (VSSL) Keep the broken state.

이후, 다음 제1시간 동안 제2스위칭소자(L2)는 턴오프(turn-off)가 되고, 제3스위칭소자(L3)는 턴온(turn-on)이 되며, A[n] 노드는 전단 스테이지의 제2출력단으로부터 하이 레벨(high level)의 제n-1스캔신호(Vc[n-1])를 공급받는다. 이때, 제1스위칭소자(L1)는 하이 레벨(hig level)의 A[n] 노드에 의해 턴온(turn-on)이 된다. 따라서, Q[n] 노드는 전단 스테이지의 제1출력단으로부터 하이 레벨(high level)의 제n-1스캔신호(Vg[n-1])을 공급받고, 후단 스테이지의 제2출력단으로부터 캐패시터(C1)를 거처 하이 레벨(high level)의 제n+1스캔신호(Vc[n+1])를 계속 공급받으므로, 부스팅(boosting) 상태를 계속 유지하게 된다.Then, the second switching element L2 is turned off during the first time, the third switching element L3 is turned on, and the A [n] N-1 scan signal V c [n-1] of a high level from the second output terminal of the n-th scan signal V c [n-1]. At this time, the first switching device L1 is turned on by the A [n] node at a high level. Therefore, the node Q [n] receives the n-1th scan signal Vg [n-1] of high level from the first output terminal of the front stage, (N + 1) th scan signal V c [n + 1] of the high level through the scan lines C1, C1, and C1, thereby maintaining the boosting state.

한편, Q[n] 노드가 부스팅(boosting) 상태를 유지하므로, 제7스위칭소자(L7) 및 제9스위칭소자(L9)는 턴온(turn-on)을 유지하며, 이에 따라 제n스테이지의 제1 및 제2출력단은 고전위전압원(VDD)의 하이 레벨(high level)의 제n스캔신호(Vg[n], Vc[n])를 계속해서 출력한다.On the other hand, since the node Q [n] maintains the boosting state, the seventh switching device L7 and the ninth switching device L9 maintain turn-on, 1 and the second output terminal continuously output the n-th scan signals V g [n] and V c [n] of the high level of the high potential voltage source VDD.

이때, B[n] 노드는 NOT-AND 연산자(331)에 의해 로우 레벨(low level)의 전위를 유지하고, 제4스위칭소자는 턴오프(turn-off)를 유지하며, 이에 따라 Q[n] 노드와 전단 스테이지의 제2출력단 사이의 경로는 끊어진 상태를 계속 유지한다. 이와 동시에, Qb[n] 노드는 인버팅부(340)에 의해 로우 레벨(low level)의 전위를 유지하고, 제8스위칭소자(L8) 및 제10스위칭소자(L10)는 턴오프(turn-off)를 유지한다. 이에 따라, 제n스테이지의 제1출력단과 제1저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지하고, 제n스테이지의 제2출력단과 제2저전위전압원(VSSL) 사이의 경로도 끊어진 상태를 계속 유지한다.At this time, the B [n] node maintains a low level potential by the NOT-AND operator 331, the fourth switching element maintains a turn-off, and thus Q [n ] Node and the second output stage of the front stage keeps the disconnected state. At the same time, the Qb [n] node maintains a low level potential by the inverting unit 340, and the eighth switching device L8 and the tenth switching device L10 maintain turn- off. Accordingly, the path between the first output terminal of the n-th stage and the first low potential potential source (VSS) keeps being disconnected and the path between the second output terminal of the n-th stage and the second low potential potential source (VSSL) Keep the broken state.

(3) 제3구간(3) The third section

제3구간은 제2구간을 통해 부스팅(boosting)된 Q[n] 노드를 제1시간 동안 더 유지시켜, 전단 스테이지의 제n-1스캔신호(Vg[n-1], Vc[n-1])와 동일한 펄스폭으로 제n스캔신호(Vg[n], Vc[n])가 제1 및 제2출력단으로 출력되도록 하는 구간이다. 이에 따라, Q[n] 노드는 제2구간의 시간을 포함하여 총 제2시간 동안 부스팅(boosting)된 상태를 유지한다.The third section maintains the Q [n] node boosted through the second section for a first time period and outputs the n-1 scan signals V g [n-1], V c [n - 1]) and a period in which the same pulse width as the n-th scan signal (V g [n], V c [n]) to be output to the first and the second output terminal. Accordingly, the node Q [n] maintains a boosted state for a total second time including the time of the second interval.

구체적으로, 제2스위칭소자(L2)는 턴온(turn-on)이 되고, 제3스위칭소자(L3)는 턴오프(turn-off)가 되며, A[n] 노드는 로우 레벨(low level)의 제1클럭신호(CLK1)를 공급받는다. 이에 따라 제1스위칭소자(L1)는 로우 레벨(high level)의 A[n] 노드에 의해 턴오프(turn-off)가 된다.Specifically, the second switching element L2 is turned on, the third switching element L3 is turned off, and the A [n] node is at a low level, Of the first clock signal CLK1. Accordingly, the first switching device L1 is turned off by the A [n] node at a high level.

또한, B[n] 노드는 NOT-AND 연산자(331)에 의해 로우 레벨(low level)을 유지하고, 제4스위칭소자(L4)는 턴오프(turn-off)을 유지하며, 이에 따라 Q[n] 노드와 전단 스테이지의 제2출력단 사이의 경로는 끊어진 상태를 계속 유지한다. 이와 동시에, Qb[n] 노드는 인버팅부(340)에 의해 로우 레벨(low level)의 전위를 유지하고, 제8스위칭소자(L8) 및 제10스위칭소자(L10)는 턴오프(turn-off)를 유지한다. 이에 따라, 제n스테이지의 제1출력단과 제1저전위전압원(VSS) 사이의 경로는 끊어진 상태를 계속 유지하고, 제n스테이지의 제2출력단과 제2저전위전압원(VSSL) 사이의 경로도 끊어진 상태를 계속 유지한다.The node B [n] maintains the low level by the NOT-AND operator 331 and the fourth switching element L4 maintains the turn-off, n] node and the second output stage of the front stage keeps the disconnected state. At the same time, the Qb [n] node maintains a low level potential by the inverting unit 340, and the eighth switching device L8 and the tenth switching device L10 maintain turn- off. Accordingly, the path between the first output terminal of the n-th stage and the first low potential potential source (VSS) keeps being disconnected and the path between the second output terminal of the n-th stage and the second low potential potential source (VSSL) Keep the broken state.

즉, 제2구간에서 부스팅(boosting)된 Q[n] 노드가 방전(discharging)될 수 있는 경로가 전부 끊어진 상태로 유지됨에 따라, 제7스위칭소자(L7) 및 제9스위칭소자(L9)는 턴온(turn-on)을 유지하고, 제n스테이지의 제1 및 제2출력단은 고전위전압원(VDD)의 하이 레벨(high level) 전압을 제n스캔신호(Vg[n], Vc[n])로 계속 출력한다.That is, the seventh switching device L7 and the ninth switching device L9 are turned on when the Q [n] node boosted in the second section is kept in a disconnected state, And the first and second output terminals of the n-th stage are turned on by applying the high level voltage of the high potential voltage source VDD to the n-th scan signals V g [n] and V c [ n]).

(4) 제4구간(4) Section 4

제4구간은 로우 레벨(low level)의 제n스캔신호(Vg[n], Vc[n])를 제1 및 제2출력단으로 출력하는 구간이다.The fourth period is a period for outputting low-level nth scan signals Vg [n] and Vc [n] to the first and second output stages.

먼저, 처음 제1시간 동안 제2스위칭소자(L2)는 턴오프(turn-off)가 되고, 제3스위칭소자(L3)는 턴온(turn-on)이 되며, A[n] 노드는 전단 스테이지의 제2출력단으로부터 로우 레벨(low level)의 제n-1스캔신호(Vc[n-1])를 공급받는다. 이때, 제1스위칭소자(L1)는 로우 레벨(low level)의 A[n] 노드에 의해 턴오프(turn-off)가 된다. First, during the first time, the second switching device L2 is turned off, the third switching device L3 is turned on, and the A [n] N-1 scan signal V c [n-1] of a low level from the second output terminal of the n-th scan line. At this time, the first switching device L1 is turned off by the low level A [n] node.

또한, B[n] 노드는 NOT-AND 연산자(331)에 의해 하이 레벨(high level)이 되고, 제4스위칭소자(L4)는 턴온(turn-on)이 되며, 이에 따라 Q[n] 노드는 전단 스테이지의 제2출력단으로부터 로우 레벨(low level)의 제n-1스캔신호(Vc[n-1])를 공급받으면서 방전(discharging)이 된다. 이때, 제7스위칭소자(L7) 및 제9스위칭소자(L9)는 로우 레벨(low level)의 Q[n] 노드에 의해 턴오프(turn-off)가 된다. 이와 동시에, Qb[n] 노드는 인버팅부(340)에 의해 하이 레벨(high level)이 되고, 제8스위칭소자(L8) 및 제10스위칭소자(L10)는 턴온(turn-on)이 된다. 이에 따라, 제n스테이지의 제1출력단은 로우 레벨(low level)의 제1저전위전압원(VSS)을 공급받으면서 방전(discharging)이 되고, 제n스테이지의 제2출력단은 로우 레벨(low level)의 제2저전위전압원(VSSL)을 공급받으면서 방전(discharging)이 된다. 즉, 제n스테이지의 제1 및 제2출력단으로 로우 레벨(low level)의 제n스캔신호(Vg[n], Vc[n])가 출력된다.Further, the B [n] node is set to the high level by the NOT-AND operator 331, the fourth switching device L4 is turned on, Is discharged from the second output terminal of the front stage while receiving a low-level n-1 scan signal V c [n-1]. At this time, the seventh switching device L7 and the ninth switching device L9 are turned off by the low level Q [n] node. At the same time, the Qb [n] node is set to the high level by the inverting unit 340, and the eighth switching element L8 and the tenth switching element L10 are turned on . Accordingly, the first output terminal of the n-th stage is discharged while being supplied with the first low potential potential source VSS of low level, and the second output terminal of the n-th stage is of a low level, Discharging is performed while being supplied with the second low potential potential source VSSL. That is, low-level nth scan signals Vg [n] and Vc [n] are output to the first and second output terminals of the n-th stage.

이후, 다음 제1시간 동안 제2스위칭소자(L2)는 턴온(turn-on)이 되고, 제3스위칭소자(L3)는 턴오프(turn-off)가 되며, A[n] 노드는 로우 레벨(low level)의 제1클럭신호(CLK1)를 공급받는다. 이때, 제1스위칭소자(L1)는 로우 레벨(low level)의 A[n] 노드에 의해 턴오프(turn-off)를 계속해서 유지한다. 이와 동시에, B[n] 노드는 NOT-AND 연산자(131)에 의해 로우 레벨(low level)이 되고, 제4스위칭소자(L4)는 턴오프(turn-off)가 된다. 또한, 제7스위칭소자(L7) 및 제9스위칭소자(L9)는 로우 레벨(low level)의 Q[n] 노드에 의해 턴오프(turn-off)를 유지하고, 제8스위칭소자(L8) 및 제10스위칭소자(L10)는 하이 레벨(high level)의 Qb[n] 노드에 의해 턴온(turn-on)을 유지하며, 이에 따라, 제n스테이지의 제1 및 제2출력단으로 로우 레벨(low level)의 제n스캔신호(Vg[n], Vc[n])가 계속해서 출력된다.
Thereafter, the second switching element L2 is turned on, the third switching element L3 is turned off, and the A [n] node is turned on at the low level (low-level) first clock signal CLK1. At this time, the first switching device L1 keeps turning-off by the low level A [n] node. At the same time, the B [n] node is brought to a low level by the NOT-AND operator 131 and the fourth switching element L4 is turned off. The seventh switching device L7 and the ninth switching device L9 maintain turn-off by a Q [n] node of a low level and the eighth switching device L8 maintains a turn- And the tenth switching element L10 are kept turned-on by the high level Qb [n] node, and thus the first and second output terminals of the n-th stage are turned to the low level the n-th scan signal (V g [n], V c [n]) of the low level) is continuously output.

도 24는 본 발명의 제3실시예에 따른 쉬프트 레지스터의 인버팅부(340)에서의 타이밍 다이어그램(timing diagram)을 나타낸다.FIG. 24 shows a timing diagram in the inverting unit 340 of the shift register according to the third embodiment of the present invention.

이상과 같이 설명한 본 발명의 제3실시예에 따른 쉬프트 레지스터는 제5스위칭소자(L5)가 B[n] 노드에 따라 고전위전압원(VDD)의 입력단과 Qb[n] 노드 사이를 스위칭함에 따라, 도 24에 도시된 바와 같이, Q[n]에 의해 제6스위칭소자(L6)가 턴온(turn-on) 되더라도 제5스위칭소자(L5)는 턴오프(turn-off) 상태를 유지할 수 있다. 즉, 제5스위칭소자(L5)와 제6스위칭소자(L6)는 어느 구간에서도 동시에 턴온(turn-on) 되지 않아, 소비 전력을 감소시킬 수 있다.
In the shift register according to the third embodiment of the present invention described above, the fifth switching element L5 switches between the input terminal of the high potential voltage source VDD and the node Qb [n] according to the node B [n] , The fifth switching device L5 can maintain a turn-off state even if the sixth switching device L6 is turned on by Q [n] as shown in Fig. 24 . That is, the fifth switching element L5 and the sixth switching element L6 are not turned on at the same time in any section, and power consumption can be reduced.

도 25 및 도 26은 본 발명의 제3실시예에 따른 쉬프트 레지스터의 시뮬레이션한 결과를 나타내는 타이밍 다이어그램(timing diagram)이다.25 and 26 are timing diagrams showing the results of simulation of the shift register according to the third embodiment of the present invention.

도 25를 참조하면, 본 발명의 제3실시예에 따른 쉬프트 레지스터는 제1구간에서 Q[1]이 차징(charging)되면서 제1스캔신호(Vg[1])가 고전위전압원(VDD)의 하이 레벨(high level)까지 상승하지 못하지만, 제2구간부터 Q[1]이 제2스캔신호(Vg[2])를 공급받아 부스팅(boosting)하면서 제1스캔신호(Vg[1])가 고전위전압원(VDD)의 하이 레벨(high level)까지 상승하는 것을 확인할 수 있다.Referring to FIG. 25, in the shift register according to the third embodiment of the present invention, when Q [1] is charged in the first section, the first scan signal V g [1] high level (high level) while not raised to the second section from Q [1] is the first scan signal (V g while boosting (boosting) when supplied to the second scan signal (V g [2]) of the [1] ) Rises to the high level of the high potential voltage source VDD.

도 26을 참조하면, 본 발명의 제3실시예에 따른 쉬프트 레지스터는 스타트신호(SP)의 펄스폭에 따라 스캔신호(Vg[1], Vg[2], Vg[3], …)의 펄스폭의 조절되는 것을 확인할 수 있다.
Referring to FIG. 26, the shift register according to the third exemplary embodiment of the present invention includes scan signals V g [1], V g [2], V g [3], ..., V g according to the pulse width of the start signal SP. ) Can be controlled by adjusting the pulse width.

이상과 같이 본 발명을 도면에 도시한 실시예를 참고하여 설명하였으나, 이는 발명을 설명하기 위한 것일 뿐이며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 고안의 상세한 설명으로부터 다양한 변형 또는 균등한 실시예가 가능하다는 것을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 권리범위는 특허청구범위의 기술적 사상에 의해 결정되어야 한다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be appreciated that one embodiment is possible. Accordingly, the true scope of the present invention should be determined by the technical idea of the claims.

10, 100, 200, 300 : 스테이지
11 : 표시패널 12 : 타이밍 콘트롤러
13 : 데이터 드라이버 14 : 게이트 드라이버
15 : 레벨 쉬프터 16 : 쉬프트 레지스터
110, 210, 310 : 제1입력부
120, 220, 320 : 제2입력부
130, 230, 330 : 제어부
131, 331 : NOT-AND 연산자
140, 240, 340 : 인버팅부
150, 250 : 출력부
350 : 제1출력부 360 : 제2출력부10, 100, 200, 300: stage
11: display panel 12: timing controller
13: Data driver 14: Gate driver
15: level shifter 16: shift register
110, 210, 310: a first input unit
120, 220, 320: a second input unit
130, 230, 330:
131, 331: NOT-AND operator
140, 240, 340:
150, 250: Output section
350: first output section 360: second output section

Claims (20)

출력단으로 스캔신호를 순차적으로 출력하는 다수의 스테이지를 포함하며,
상기 다수의 스테이지 중에 n번째 스테이지는,
스타트신호나 전단 스테이지의 스캔신호를 공급받아 소정 시간 후부터 Q 노드로 인가하는 제1입력부;
후단 스테이지의 스캔신호를 상기 Q 노드로 인가하여 상기 Q 노드가 고전위전압원보다 고전위를 갖도록 부스팅하는 제2입력부;
상기 부스팅된 Q 노드의 전위를 소정 시간 동안 유지시키는 제어부;
상기 Q 노드의 전위를 반전하여 Qb 노드로 인가하는 인버팅부;
상기 Q 노드 및 Qb 노드의 전위에 따라 출력단에 고전위전압원이나 저전위전압원을 스캔신호로 출력하는 출력부를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.And a plurality of stages sequentially outputting scan signals to an output stage,
Wherein the n &lt; th &gt; stage of the plurality of stages comprises:
A first input unit receiving a start signal or a scan signal of a previous stage and applying the scan signal to the Q node after a predetermined time;
A second input unit for applying a scan signal of a rear stage to the Q node to boost the Q node so that the Q node has a higher potential than a high potential source;
A controller for maintaining the potential of the boosted Q node for a predetermined time;
An inverting unit for inverting the potential of the Q node and applying the inverted potential to the Qb node;
And an output unit for outputting a high potential voltage source or a low potential voltage source as an output signal in accordance with the potential of the Q node and the Qb node as a scan signal. 제1항에 있어서,
제1입력부는,
A 노드의 전위에 따라 제어되며, 스타트신호의 입력단과 Q 노드 사이를 스위칭하거나 전단 스테이지의 출력단과 Q 노드 사이를 스위칭하는 제1스위칭소자;
제2스타트신호에 따라 제어되며, 상기 A 노드와 저전위전압원의 입력단 사이를 스위칭하는 제2스위칭소자;
상기 제2스타트신호와 위상이 다른 제1클럭신호에 따라 제어되며, 상기 스타트신호의 입력단과 상기 A 노드 사이를 스위칭하거나 상기 전단 스테이지의 출력단과 상기 A 노드 사이를 스위칭하는 제3스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.The method according to claim 1,
The first input unit,
A first switching device controlled according to the potential of the A node and switching between an input terminal of the start signal and the Q node or switching between the output terminal of the front stage and the Q node;
A second switching element controlled according to a second start signal, for switching between the A node and the input terminal of the low potential voltage source;
And a third switching element controlled according to a first clock signal having a different phase from the second start signal and switching between an input terminal of the start signal and the A node or switching between an output terminal of the front stage and the A node And a second pulse width shift register. 제1항에 있어서,
제2입력부는,
일단에 후단 스테이지의 출력단이 연결되고, 타단에 Q 노드가 연결되는 커패시터를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.The method according to claim 1,
The second input unit,
And a capacitor connected at one end to an output end of the back end stage and connected at the other end to a Q node. 제2항에 있어서,
제어부는,
스타트신호나 전단 스테이지의 스캔신호를 인버팅신호로 반전하고, 인버팅신호와 제1클럭신호를 AND 연산하여 B 노드에 인가하는 NOT-AND 연산자;
상기 B 노드의 전위에 따라 제어되며, 상기 Q 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제4스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.3. The method of claim 2,
The control unit,
A NOT-AND operator for inverting the start signal or the scan signal of the previous stage into an inverting signal, and ANDing the inverting signal and the first clock signal and applying the inverted signal to the B node;
And a fourth switching element controlled by the potential of the B node and switching between the Q node and the input terminal of the low potential voltage source. 제4항에 있어서,
인버팅부는,
상기 B 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 B 노드 사이를 스위칭하는 제5스위칭소자;
상기 Q 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제6스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.5. The method of claim 4,
The inverting unit,
A fifth switching element controlled according to the potential of the B node and switching between the Qb node and the B node;
And a sixth switching element controlled according to the potential of the Q node and switching between the Qb node and the input terminal of the low potential voltage source. 제5항에 있어서,
출력부는,
상기 Q 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 상기 n번째 스테이지의 출력단 사이를 스위칭하는 제7스위칭소자;
상기 Qb 노드의 전위에 따라 제어되며, 상기 n번째 스테이지의 출력단과 상기 저전위전압원의 입력단 사이를 스위칭하는 제8스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.6. The method of claim 5,
The output unit,
A seventh switching device controlled according to the potential of the Q node and switching between an input terminal of the high potential voltage source and an output terminal of the nth stage;
And an eighth switching element controlled according to a potential of the Qb node and switching between an output terminal of the nth stage and an input terminal of the low potential voltage source. 제4항에 있어서,
NOT-AND 연산자는,
고전위전압원에 따라 제어되며, 상기 고전위전압원의 입력단과 C 노드 사이를 스위칭하는 제9스위칭소자;
스타트신호나 전단 스테이지의 스캔신호 따라 제어되며, 상기 C 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제10스위칭소자;
상기 C 노드의 전위에 따라 제어되며, 상기 B 노드와 상기 제1클럭신호의 입력단 사이를 스위칭하는 제11스위칭소자;
상기 스타트신호나 전단 스테이지의 스캔신호에 따라 제어되며, 상기 B 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제12스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.5. The method of claim 4,
The NOT-AND operator,
A ninth switching element controlled according to a high potential voltage source and switching between an input terminal of the high potential voltage source and a node C;
A tenth switching device controlled according to a start signal or a scan signal of a previous stage and switching between the input node of the node C and the input node of the low potential voltage source;
An eleventh switching element controlled by the potential of the C node and switching between the B node and the input terminal of the first clock signal;
And a twelfth switching element controlled according to the start signal or the scan signal of the previous stage and switching between the B node and the input terminal of the low potential voltage source. 제1항에 있어서,
제1입력부는,
제1클럭신호에 따라 제어되며, 스타트신호의 입력단과 Q 노드 사이를 스위칭하거나 전단 스테이지의 출력단과 상기 Q 노드 사이를 스위칭하는 제1스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.The method according to claim 1,
The first input unit,
And a first switching element controlled according to a first clock signal and switching between an input terminal of the start signal and the Q node or switching between an output terminal of the front stage and the Q node. 제8항에 있어서,
제어부는,
상기 스타트신호나 상기 전단 스테이지의 스캔신호를 인버팅신호로 반전하고, 상기 인버팅신호와 상기 제1클럭신호를 AND 연산하여 B 노드에 인가하는 NOT-AND 연산자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.9. The method of claim 8,
The control unit,
And a NOT-AND operator for inverting the start signal or the scan signal of the previous stage into an inverting signal, ANDing the inverting signal and the first clock signal, and applying the inverted signal to the B node. Width shift register. 제9항에 있어서,
상기 인버팅부는,
상기 B 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 고전위전압원의 입력단 사이를 스위칭하는 제6스위칭소자;
상기 Q 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제7스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.10. The method of claim 9,
The inverting unit includes:
A sixth switching device controlled by the potential of the B node and switching between the Qb node and the input terminal of the high potential voltage source;
And a seventh switching element controlled by the potential of the Q node and switching between the Qb node and the input terminal of the low potential voltage source. 제10항에 있어서,
출력부는,
상기 Q 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 상기 n번째 스테이지의 출력단 사이를 스위칭하는 제8스위칭소자;
상기 Qb 노드의 전위에 따라 제어되며, 상기 n번째 스테이지의 출력단과 상기 저전위전압원의 입력단 사이를 스위칭하는 제9스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.11. The method of claim 10,
The output unit,
An eighth switching device controlled according to the potential of the Q node and switching between an input terminal of the high potential voltage source and an output terminal of the nth stage;
And a ninth switching element controlled by the potential of the Qb node and switching between an output terminal of the nth stage and an input terminal of the low potential voltage source. 제9항에 있어서,
NOT-AND 연산자는,
전단 스테이지의 스캔신호와 반대의 펄스를 갖는 보조신호에 따라 제어되거나 전단 스테이지의 Qb 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 D 노드 사이를 스위칭하는 제2스위칭소자;
상기 스타트신호나 전단 스테이지의 스캔신호 따라 제어되며, D 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제3스위칭소자;
상기 D 노드의 전위에 따라 제어되며, 상기 B 노드와 상기 제1클럭신호의 입력단 사이를 스위칭하는 제4스위칭소자;
상기 스타트신호나 전단 스테이지의 스캔신호에 따라 제어되며, 상기 B 노드와 상기 저전위전압원의 입력단 사이를 스위칭하는 제5스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.10. The method of claim 9,
The NOT-AND operator,
A second switching element controlled according to an auxiliary signal having a pulse opposite to that of the scan signal of the front stage or controlled according to the potential of the Qb node of the front stage and switching between the input terminal of the high potential voltage source and the D node;
A third switching device controlled according to the start signal or the scan signal of the previous stage and switching between a node D and an input terminal of the low potential voltage source;
A fourth switching device controlled by the potential of the D node and switching between the B node and the input terminal of the first clock signal;
And a fifth switching element controlled according to the start signal or the scan signal of the previous stage and switching between the B node and the input terminal of the low potential voltage source. 제1출력단의 제1출력신호와 제2출력단의 제2출력신호 중 어느 하나를 스캔신호로 순차적으로 출력하는 다수의 스테이지를 포함하며,
상기 다수의 스테이지 중에 n번째 스테이지는,
스타트신호나 전단 스테이지의 제1출력단의 제1출력신호를 공급받아 소정 시간 후부터 Q 노드로 인가하는 제1입력부;
후단 스테이지의 제2출력단의 제2출력신호를 상기 Q 노드로 인가하여 상기 Q 노드가 고전위전압원보다 고전위를 갖도록 부스팅하는 제2입력부;
상기 부스팅된 Q 노드의 전위를 소정 시간 동안 유지시키는 제어부;
상기 Q 노드의 전위를 반전하여 Qb 노드로 인가하는 인버팅부;
상기 Q 노드 및 Qb 노드의 전위에 따라 제1출력단에 상기 고전위전압원이나 제1저전위전압원을 제1출력신호로 출력하는 제1출력부;
상기 Q 노드 및 Qb 노드의 전위에 따라 제2출력단에 상기 고전위전압원이나 제2저전위전압원을 제2출력신호로 출력하는 제2출력부를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.And a plurality of stages sequentially outputting one of a first output signal of the first output terminal and a second output signal of the second output terminal as a scan signal,
Wherein the n &lt; th &gt; stage of the plurality of stages comprises:
A first input unit for receiving a start signal or a first output signal of a first output terminal of the front stage and applying the signal to the Q node after a predetermined time;
A second input unit for applying a second output signal of the second output terminal of the rear stage to the Q node to boost the Q node so as to have a higher potential than a high potential source;
A controller for maintaining the potential of the boosted Q node for a predetermined time;
An inverting unit for inverting the potential of the Q node and applying the inverted potential to the Qb node;
A first output unit for outputting the high potential voltage source or the first low potential potential source as a first output signal to a first output terminal in accordance with the potentials of the Q node and the Qb node;
And a second output unit for outputting the high potential voltage source or the second low potential potential source as a second output signal to the second output terminal in accordance with the potentials of the Q node and the Qb node. 제13항에 있어서,
제1입력부는,
A 노드의 전위에 따라 제어되며, 상기 스타트신호의 입력단과 상기 Q 노드 사이를 스위칭하거나 상기 전단 스테이지의 제1출력단과 상기 Q 노드 사이를 스위칭하는 제1스위칭소자;
제2스타트신호에 따라 제어되며, 상기 제2스타트신호와 위상이 다른 제1클럭신호의 입력단과 상기 A 노드 사이를 스위칭하는 제2스위칭소자;
상기 제1클럭신호에 따라 제어되며, 상기 스타트신호의 입력단과 상기 A 노드 사이를 스위칭하거나 상기 전단 스테이지의 제2출력단과 상기 A 노드 사이를 스위칭하는 제3스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.14. The method of claim 13,
The first input unit,
A first switching element controlled according to a potential of the A node and switching between an input terminal of the start signal and the Q node or switching between a first output terminal of the front stage and the Q node;
A second switching device controlled in accordance with a second start signal and switching between an input terminal of a first clock signal having a phase different from that of the second start signal and the A node;
And a third switching element controlled according to the first clock signal and switching between an input terminal of the start signal and the A node or switching between a second output terminal of the front stage and the A node, Pulse width shift register. 제13항에 있어서,
제2입력부는,
일단에 상기 후단 스테이지의 제2출력단이 연결되고, 타단에 상기 Q 노드가 연결되는 커패시터를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.14. The method of claim 13,
The second input unit,
And a capacitor connected at one end to a second output terminal of the rear end stage and connected at the other end to the Q node. 제14항에 있어서,
제어부는,
상기 스타트신호나 상기 전단 스테이지의 제2출력단의 제2출력신호를 인버팅신호로 반전하고, 상기 인버팅신호와 상기 제1클럭신호를 AND 연산하여 B 노드에 인가하는 NOT-AND 연산자;
상기 B 노드의 전위에 따라 제어되며, 상기 스타트신호의 입력단과 상기 Q 노드 사이를 스위칭하거나 상기 전단 스테이지의 제2출력단과 상기 Q 노드 사이를 스위칭하는 제4스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.15. The method of claim 14,
The control unit,
A NOT-AND operator for inverting the start signal or the second output signal of the second output terminal of the front stage to an inverting signal, and ANDing the inverting signal and the first clock signal to apply the inverted signal to the B node;
And a fourth switching element controlled in accordance with the potential of the B node and switching between an input terminal of the start signal and the Q node or switching between a second output terminal of the front stage and the Q node, Pulse width shift register. 제16항에 있어서,
인버팅부는,
상기 B 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 상기 Qb 노드 사이를 스위칭하는 제5스위칭소자;
상기 Q 노드의 전위에 따라 제어되며, 상기 Qb 노드와 상기 B 노드 사이를 스위칭하는 제6스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.17. The method of claim 16,
The inverting unit,
A fifth switching element controlled according to the potential of the B node and switching between an input terminal of the high potential voltage source and the Qb node;
And a sixth switching element controlled by the potential of the Q node and switching between the Qb node and the B node. 제17항에 있어서,
제1출력부는,
상기 Q 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 상기 n번째 스테이지의 제1출력단 사이를 스위칭하는 제7스위칭소자;
상기 Qb 노드의 전위에 따라 제어되며, 상기 n번째 스테이지의 제1출력단과 상기 제1저전위전압원의 입력단 사이를 스위칭하는 제8스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.18. The method of claim 17,
The first output unit includes:
A seventh switching device controlled according to the potential of the Q node and switching between an input terminal of the high potential voltage source and a first output terminal of the nth stage;
And an eighth switching element controlled by the potential of the Qb node and switching between a first output terminal of the nth stage and an input terminal of the first low potential voltage source. 제17항에 있어서,
제2출력부는,
상기 Q 노드의 전위에 따라 제어되며, 상기 고전위전압원의 입력단과 상기 n번째 스테이지의 제2출력단 사이를 스위칭하는 제9스위칭소자;
상기 Qb 노드의 전위에 따라 제어되며, 상기 n번째 스테이지의 제2출력단과 제2저전위전압원의 입력단 사이를 스위칭하는 제10스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.18. The method of claim 17,
The second output unit,
A ninth switching element controlled according to the potential of the Q node and switching between an input terminal of the high potential voltage source and a second output terminal of the nth stage;
And a tenth switching element controlled in accordance with the potential of the Qb node and switching between a second output terminal of the nth stage and an input terminal of the second low potential potential voltage source. 제16항에 있어서,
NOT-AND 연산자는,
상기 고전위전압원에 따라 제어되며, 상기 고전위전압원의 입력단과 E 노드 사이를 스위칭하는 제11스위칭소자;
상기 전단 스테이지의 제2출력단의 제2출력신호에 따라 제어되며, 상기 E 노드와 상기 제1저전위전압원의 입력단 사이를 스위칭하는 제12스위칭소자;
상기 E 노드의 전위에 따라 제어되며, 상기 제1클럭신호의 입력단과 상기 B 노드 사이를 스위칭하는 제13스위칭소자;
상기 전단 스테이지의 제2출력단의 제2출력신호에 따라 제어되며, 상기 B 노드와 상기 제2저전위전압원의 입력단 사이를 스위칭하는 제14스위칭소자를 포함하는 것을 특징으로 하는 가변 펄스폭 쉬프트 레지스터.17. The method of claim 16,
The NOT-AND operator,
An eleventh switching element controlled according to the high potential voltage source, for switching between an input terminal of the high potential voltage source and the E node;
A twelfth switching element controlled according to a second output signal of the second output terminal of the front end stage and switching between the E node and the input terminal of the first low potential potential source;
A thirteenth switching element controlled by the potential of the E-node and switching between an input terminal of the first clock signal and the B-node;
And a fourteenth switching element controlled according to a second output signal of the second output terminal of the front end stage and switching between the B node and the input terminal of the second low potential potential voltage source.
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