KR101514511B1

KR101514511B1 - 레벨 시프터를 사용하여 넓은 선형 전달 특성을 갖는 전압 제어 발진기

Info

Publication number: KR101514511B1
Application number: KR1020130035243A
Authority: KR
Inventors: 유창식; 최동호
Original assignee: 한양대학교 산학협력단
Priority date: 2013-01-18
Filing date: 2013-04-01
Publication date: 2015-04-23
Anticipated expiration: 2033-04-01
Also published as: KR20140093888A

Abstract

본 발명의 실시예들은 레벨 시프터와 그 출력값에 따라 넓은 선형 전달 특성을 갖는 CMOS 전압 제어 발진기(Voltage Controlled Oscillator, VCO)에 관련된 것이다. 환형 구조의 CMOS 전압 제어 발진기에 있어서, 차동 역할을 하며 상호 교차 결합 구조를 가지는 NMOS 쌍; NMOS 쌍의 드레인 단자에 상호 교차 결합 구조로 연결되는 PMOS 쌍; 및 NMOS 쌍의 드레인 단자에 연결되어 제어 전압에 따라 RC 지연 값이 변경되는 주파수 튜닝 블록을 포함하는 CMOS 전압 제어 발진기가 제공될 수 있다.

Description

레벨 시프터를 사용하여 넓은 선형 전달 특성을 갖는 전압 제어 발진기{VOLTAGE CONTROLLED OSCILLATOR WITH LEVEL SHIFTER FOR WIDE LINEARTRANSFER CHARACTERISTICS}

본 발명의 실시예들은 레벨 시프터와 그 출력값에 따라 넓은 선형 전달 특성을 갖는 CMOS 전압 제어 발진기(Voltage Controlled Oscillator, VCO)에 관련된 것이다.

도 1은 종래의 전압 제어 발진기를 나타내는 회로도이다.

도 1을 참조하면, 종래의 전압 제어 발진기(Voltage Controlled Oscillator, VCO)는 전원 주입 위상잡음을 감소하기 위해 차동 구조의 지연 셀을 사용하였으며, PMOS 부하 트랜지스터 M3, M4을 래치(Latch) 구조를 갖도록 연결되어 있고, 크로스 커플 구조의 NMOS 트랜지스터 M5, M6를 사용하여 상기 래치의 힘을 조절할 수 있도록 하여 PMOS 부하 트랜지스터의 전류를 조절할 수 있는 구조를 가진다.

제어 전압에 따라 크로스 커플 구조의 NMOS의 트랜스 컨덕턴스가 변화하게 되며, 이에 따라 전압 제어 발진기의 주파수가 변화하게 된다. 제어 전압이 감소하게 되면, 래치의 힘은 감소하게 되고 이에 따라 PMOS 부하의 전류가 감소하게 되어 래치의 상태가 빠르게 바뀔 수 있어 지연 셀의 지연 시간이 짧아진다. 반대로 제어 전압이 증가하면 래치의 힘은 강해지고, PMOS 부하 전류가 증가하여 래치의 상태가 변하는 지연 시간이 길어진다.

여기에 공정에 의해 제한되는 인버터 지연시간보다 빠른 주파수를 생성해 내기 위해 부 스큐 지연 경로(Negative Skewed Delay path)를 추가하기 위해 트랜지스터 M7, M8 쌍이 추가되었다. 이로 인해 전체적인 전압 제어 발진기의 위상 잡음을 감소시키며, 지연 셀 출력의 상승 시간을 개선시켜 더 빠른 동작이 가능하다.

그러나, 이러한 종래의 전압 제어 발진기는 VCO 상호 교차 결합된 래치의 힘을 조절하여 VCO의 출력 전압을 조절하였다. 이를 조절하는 NMOS 트랜지스터는 넓은 구간에서 선형적인 전달 특성을 갖지 못함에 따라, 종래 기술은 전압 제어 발진기의 위상-잡음 특성을 결정하는 요소 중 하나인 선형 전달 특성을 갖는 제어 전압 구간이 좁은 문제점을 가지며, 그 구간 내에서의 VCO 이득값이 균일하지 못한 단점을 가진다.

이에 따라 저전압 공정에서 안정적인 동작이 어려우며, 위상이 잠기는 제어 전압에 따라 VCO 이득값이 변할 수 있기 때문에 위상 잠금 장치의 대역폭을 결정하는데 어려움이 따른다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 미세 공정 적용에 유리하고, 저전압 공정에서 안정적으로 동작하도록 저전력 회로 구성이 가능한 레벨 시프터를 사용하여 넓은 선형 전달 특성을 가지는 전압 제어 발진기를 제공하고자 한다.

또한, 선형적인 전압-주파수 특성에 의해 비선형적인 특성에 발생하는 위상 잡음을 제거할 수 있는 레벨 시프터를 사용하여, 넓은 선형 전달 특성을 가지는 전압 제어 발진기를 제공하고자 한다.

환형 구조의 CMOS 전압 제어 발진기에 있어서, 차동 역할을 하며 상호 교차 결합 구조를 가지는 NMOS 쌍; NMOS 쌍의 드레인 단자에 상호 교차 결합 구조로 연결되는 PMOS 쌍; 및 NMOS 쌍의 드레인 단자에 연결되어 제어 전압에 따라 RC 지연 값이 변경되는 주파수 튜닝 블록을 포함하는 CMOS 전압 제어 발진기가 제공될 수 있다.

일측에 있어서, 제어 전압은 다수 개의 추가적인 전압 레벨을 생성하는 레벨 시프터(Level Shifter)를 이용하여 생성되며, 제어 전압을 통해 CMOS 전압 제어 발진기가 선형적인 주파수 특성을 가질 수 있다.

또 다른 측면에 있어서, 레벨 시프터는 NMOS 시리즈의 소스 폴로어를 통해 제어 전압의 전압 레벨을 낮춘 변형된 제어 전압을 생성하며, PMOS 시리즈의 소스 폴로어를 통해 제어 전압의 전압 레벨을 높인 변형된 제어 전압을 생성함으로써 다수 개의 전압 레벨을 생성할 수 있다.

또 다른 측면에 있어서, CMOS 전압 제어 발전기의 동작 속도를 높이기 위한 부 스큐 지연 경로(Negative Skewed Delay Path)를 추가하기 위한 인버터 셀; 및 부 스큐 지연 경로의 힘을 제어하기 위한 트랜지스터 부하를 더 포함할 수 있다.

또 다른 측면에 있어서, 인버터 셀은 CMOS 전압 제어 발진기를 환형 구조로 형성할 때에 단을 연결하기 위한 트랜지스터들로 구성될 수 있다.

또 다른 측면에 있어서, 트랜지스터 부하는 힘이 강해질수록 CMOS 전압 제어 발진기의 출력 전압의 지연이 감소하여 출력 주파수가 높아질 수 있다.

또 다른 측면에 있어서, 주파수 튜닝 블록은 제어 전압에 따라 트랜스 컨덕턴스(Trans Conductance)가 변경되는 다수 개의 NMOS 배열; 및 RC 지연 값의 변화를 제어하는 커패시터 뱅크를 포함할 수 있다.

또 다른 측면에 있어서, NMOS 배열은 제어 전압의 크기에 따라 크기가 결정되며, NMOS 쌍의 드레인 단자에 각각 병렬로 연결될 수 있다.

또 다른 측면에 있어서, 커패시터 뱅크의 커패시턴스가 증가할수록 RC 지연이 증가하여 CMOS 전압 제어 발진기의 출력 주파수가 낮아질 수 있다.

환형 구조의 CMOS 전압 제어 발진기의 제어 전압과 변형된 제어 전압들을 생성하는 레벨 시프터에 있어서, 시리즈로 연결된 하나의 NMOS 시리즈; 및 NMOS 시리즈 중 제어 전압이 입력되는 NMOS의 게이트 단자와 연결되는 하나의 PMOS 시리즈를 포함하고, 변형된 제어 전압들은 제어 전압보다 일정 크기만큼 높거나 낮은 전압인 것을 특징으로 하는 레벨 시프터가 제공될 수 있다.

본 발명의 일실시예에 따르면, 선형적인 특성을 갖는 전압-주파수 특성 곡선 영역이 증가함에 따라 저전압 동작에 적합한 구조를 가지는 전압 제어 발진기를 제공할 수 있다.

이에 따라 미세 공정 적용에 유리하며, 저전력 회로 구성이 가능하다. 또한 선형적인 전압-주파수 특성에 의해, 비선형적인 특성에 의해 발생하는 위상 잡음을 제거할 수 있어, 고성능 발진기의 구현이 가능하다.

도 1은 종래의 전압 제어 발진기를 나타내는 회로도이다.
도 2는 본 발명의 일실시예에 있어서, 레벨 시프터를 사용한 넓은 선형 전달 특성을 갖는 전압 제어 발진기의 기본 셀의 구조를 나타내는 회로도이다.
도 3은 본 발명의 일실시예에 있어서, 제안한 전압 제어 발진기 구조를 통해 구현한 4단 환형 구조(Ring Type) 발진기를 나타내는 회로도이다.
도 4는 본 발명의 일실시예에 있어서, 도 3의 구조에 사용할 수 있는 레벨 시프터를 나타내는 회로도이다.
도 5는 본 발명의 일실시예에 있어서, 제안된 전압 제어 발진기의 선형적인 제어전압-주파수 특성 곡선을 나타내는 그래프이다.

이하, 선형적인 제어전압-주파수 특성을 가지는 전압 제어 발진기에 대해서 첨부된 도면을 참조하여 자세히 설명한다.

본 발명은 넓은 구간에서 선형적인 전달 특성을 갖도록 하기 위해 CMOS 전압 제어 발진기에 레벨 시프터를 추가하여 제어 전압과 변형된 제어 전압들을 생성한다. 이 제어 전압들에 따라 트랜스 컨덕턴스가 변화하는 NMOS 쌍을 통해 커패시터 뱅크의 RC 지연을 조절하여 선형적인 전달 특성을 가지는 전압 제어 발진기를 제공한다.

도 2는 본 발명의 일실시예에 있어서, 레벨 시프터를 사용하여 넓은 선형 전달 특성을 갖도록 하는 전압 제어 발진기 기본 셀의 구조를 설명하기 위한 회로도이다.

도시된 바와 같이, 전압 제어 발진기는 가운데 상호 교차 결합 형태인 래치 구조를 이루는 NMOS 쌍(M5, M6)과 NMOS 쌍(M5, M6)의 드레인 단자와 연결되는 래치 구조의 PMOS 쌍(M7, M8)을 포함하고, 부 스큐 지연 경로(Negative Skewed Delay Path)를 추가하기 위해 인버터 셀(M1, M3 / M2, M4), 그리고 부 스큐 지연 경로의 힘을 제어하기 위한 PMOS 부하(M15)를 포함하여 구성될 수 있다.

또한, 주파수 튜닝 블록은 제어 전압(Vctrl)과 레벨 시프터를 이용하여 제어 전압이 변형된 제어 전압(Vctrl_H, Vctrl_L)에 따라 트랜스 컨덕턴스가 달라지는 NMOS 배열(M9~M14)과 회로의 RC 지연을 변화시키기 위한 커패시터 뱅크로 구성될 수 있다.

실시예에 있어서, 제어 전압(Vctrl)은 레벨 시프터를 통해 전압 레벨을 낮춘 변형된 제어 전압(VctrlL)과 전압 레벨을 높인 변형된 제어 전압(Vctrl_H)을 생성될 수 있다

주파수 튜닝 블록에 포함되는 NMOS 배열(M9~M14) 내 NMOS 들의 저항을 조절할 수 있는데, 그 크기를 조절하여 회로의 실제 사용 주파수 구간에서 선형적인 이득을 전달할 수 있는 전압 제어 발진기의 지연 셀을 구현할 수 있다.

여기서, 제어 전압 조절을 통해 변하는 NMOS 배열(M9~M14)의 NMOS들의 저항 크기에 따라 래치 구조의 힘이 결정될 수 있는데, 래치 구조가 셀수록 주파수가 낮아지고 반대로 래치의 구조가 약할수록 신호의 변동이 빨라질 수 있기 때문에 주파수가 빨라질 수 있다.

클럭들이 입력될 때에 회로에서 사용되는 주파수에 따라 딜레이가 나타나는데, 인버터 셀(M1, M3 / M2, M4)을 포함함으로써, 공정에 의해 제한되는 인버터 지연 시간보다 빠른 주파수를 생성할 수 있도록 한다.

도 3은 본 발명의 일실시예에 있어서, 도 2를 통해 제안한 전압 제어 발진기 구조를 이용하여 4단으로 구현한 환형 구조(Ring Type)의 발진기를 도시한 회로도이다.

필요에 따라서 단 수는 결정될 수 있다. 전압 제어 발진기 지연 셀을 다단으로 연결할 때엔 도 2에 도시된 IN1N, IN2N, IN1P, IN2P와 같은 인버터 셀의 트랜지스터 입력과 OUTN, OUTP의 출력을 도 3에 도시된 것과 같이 연결하도록 한다.

또한, 제어 전압(Vctrl)은 하나의 레벨 시프터를 통해 제어 전압보다 일정 크기가 높은 제어 전압(Vctrl_H)과 반대로 일정 크기가 낮은 제어 전압(Vctrl_L)으로 분할되어 각 단에 존재하는 주파수 튜닝 블록으로 입력될 수 있다.

제어 전압과(Vctrl) 레벨 변형된 제어 전압(Vctrl_H, Vctrl_L)에 따라 트랜스 컨덕턴스가 변화하는 NMOS 배열(M9 내지 M12)의 크기를 조절하여, 회로의 주파수 사용 구간에서 선형적인 이득값을 갖는 전압 제어 발진기의 지연 셀을 구현할 수 있다.

환형 구조의 전압 제어 발진기 구조에서도 낮은 이득값을 갖도록 하기 위해서 커패시터 뱅크와 PMOS 부하 배열(M15)을 통해 코스 튜닝(Coarse Tuning) 기능을 추가할 수 있다.

실시예에 있어서, 커패시터 뱅크의 커패시턴스가 증가할수록 지연 셀에서 보이는 RC 지연이 증가하게 되어, 전압 제어 발진기의 출력 주파수가 낮아지게 된다. 또한, PMOS 부하 배열(M15)의 경우 힘이 강해질수록 출력 전압의 지연이 감소하여 더 빠른 출력 주파수를 가지게 된다.

도 4는 본 발명의 일실시예에 있어서, 도 2 또는 도 3의 구조에 사용할 수 있는 레벨 시프터를 나타내는 회로도의 일례이다. 실시예에 따른 레벨 시프터 구조는 하나의 PMOS 쌍과 하나의 NMOS 쌍을 통해서 형성될 수 있다.

도시된 바와 같이, PMOS 쌍과 NMOS 쌍을 각각 시리즈로 연결하고 NMOS 시리즈 중 상단의 NMOS와 PMOS 시리즈 중 하단의 PMOS의 게이트를 서로 연결함으로써 구성될 수 있는데, 연결 단에 제어 전압을 인가하면, NMOS 시리즈 에서 일정 크기의 전압이 낮아진 제어 전압(Vctrl_L)을 출력할 수 있으며, PMOS 시리즈에서 같은 일정 크기의 전압이 높아진 제어 전압(Vctrl_H)을 출력할 수 있다.

따라서, NMOS 쌍의 소스 폴로어를 통해 전압 레벨을 낮춘 변형된 제어 전압(Vctrl_L)을 생성해 내며, PMOS 쌍의 소스 폴로어를 통해 전압 레벨을 높인 변형된 제어 전압(Vctrl_H)을 생성할 수 있다.

도 5는 본 발명의 일실시예에 있어서, 있어서 제안한 구조의 전압 제어 발진기의 선형적인 제어전압-주파수 특성 곡선을 나타내는 그래프를 도시한 것이다. 도시된 바와 같이, 제어 전압의 크기에 따라서 출력 주파수가 선형적으로 변하며, 선형 특성이 나타나는 범위가 기존 전압 제어 발진기의 선형 특성 범위에 비해 넓게 나타남을 확인할 수 있다. 실시예에 있어서, 기존 전압 제어 발진기의 경우엔 문턱 전압 이상에서 선형 특성 범위가 나타나는 반면, 도 5에 따르면, 제어 전압의 범위 내에서 (0~0.9V) 선형 특성이 나타난다.

본 발명에 따른 레벨 시프터를 사용한 넓은 선형 전달 특성을 갖는 전압 제어 발진기는 작고 정밀하고 규칙적인 간격의 채널 주파수를 제어할 수 있는 가변 주파수를 생성해 내는 주파수 합성기(Frequency Synthesizer)를 구성하는 무선통신 시스템의 전압 제어 발진기에 적용 가능하다.

또한, 고속 인터페이스 적용을 위해 고성능의 클럭-데이터 복원회로(CDR)가 필요하며, 이를 구현하기 위한 직렬 인터페이스의 전압 제어 발진기에 적용 가능하다.

병렬 인터페이스 방식은 채널 간섭 및 임피던스 매칭의 어려움으로 인해 고속 인터페이스에서의 적용이 쉽지 않다. 따라서, 현재 병렬 인터페이스 방식을 사용하는 DRAM 등의 분야에서 전송속도 개선을 위해 직렬 인터페이스 방식을 시도하고 있으며, 이에 따라 송신단에서 보내온 데이터를 통해 동기화된 클럭을 생성해내는 고성능의 클럭 데이터 복원 회로가 필요로 하게 된다.

이러한 고성능의 클럭 데이터 복원 회로를 구현하기 위해, 넓은 영역에서 선형적인 특성을 갖는 전압 제어 발진기가 사용될 수 있다.

따라서, 본 발명의 실시예에 따르면, 선형적인 특성을 갖는 전압-주파수 특성 곡선 영역이 증가함에 따라 저전압 동작에 적합한 구조를 가지는 전압 제어 발진기를 제공할 수 있다.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims

환형 구조의 CMOS 전압 제어 발진기에 있어서,
차동 역할을 하며 상호 교차 결합 구조를 가지는 NMOS 쌍;
상기 NMOS 쌍의 드레인 단자에 상호 교차 결합 구조로 연결되는 PMOS 쌍;
상기 NMOS 쌍의 드레인 단자에 연결되어 제어 전압에 따라 RC 지연 값이 변경되는 주파수 튜닝 블록; 및
다수 개의 추가적인 전압 레벨을 통해 상기 제어 전압을 생성하는 레벨 시프터
를 포함하고,
상기 제어 전압을 통해 상기 CMOS 전압 제어 발진기가 선형적인 주파수 특성을 가지는
CMOS 전압 제어 발진기.
삭제
제1항에 있어서,
상기 레벨 시프터는 NMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 낮춘 변형된 제어 전압을 생성하며,
PMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 높인 변형된 제어 전압을 생성함으로써 다수 개의 전압 레벨을 생성하는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
제1항에 있어서,
상기 CMOS 전압 제어 발전기의 동작 속도를 높이기 위한 부 스큐 지연 경로(Negative Skewed Delay Path)를 추가하기 위한 인버터 셀; 및
상기 동작 속도를 제어하기 위한 지연 시간을 조절하는 트랜지스터 부하 배열을 더 포함하는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
제4항에 있어서,
상기 인버터 셀은 상기 CMOS 전압 제어 발진기를 환형 구조로 형성할 때에 단을 연결하기 위한 트랜지스터들로 구성되는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
제4항에 있어서,
상기 트랜지스터 부하 배열의 부하 값이 커질수록 상기 CMOS 전압 제어 발진기의 출력 전압의 지연이 감소하여 출력 주파수가 높아지는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
제1항에 있어서,
상기 주파수 튜닝 블록은
상기 제어 전압에 따라 트랜스 컨덕턴스(Trans Conductance)가 변경되는 다수 개의 NMOS 배열; 및
상기 RC 지연 값의 변화를 제어하는 커패시터 뱅크를 포함하는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
제7항에 있어서,
상기 NMOS 배열은 상기 제어 전압의 크기에 따라 크기가 결정되며,
상기 NMOS 쌍의 드레인 단자에 각각 병렬로 연결되는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
제7항에 있어서,
상기 커패시터 뱅크의 커패시턴스가 증가할수록 상기 RC 지연이 증가하여 상기 CMOS 전압 제어 발진기의 출력 주파수가 낮아지는 것
을 특징으로 하는 CMOS 전압 제어 발진기.
환형 구조의 CMOS 전압 제어 발진기의 제어 전압과 변형된 제어 전압들을 생성하는 레벨 시프터에 있어서,
시리즈로 연결된 하나의 NMOS 시리즈; 및
상기 NMOS 시리즈 중 상기 제어 전압이 입력되는 NMOS의 게이트 단자와 연결되는 하나의 PMOS 시리즈를 포함하고,
상기 변형된 제어 전압들은 상기 제어 전압보다 일정 크기만큼 높거나 낮은 전압인 것
을 특징으로 하는 레벨 시프터.
제10항에 있어서,
상기 CMOS 전압 제어 발진기는,
차동 역할을 하며 상호 교차 결합 구조를 가지는 NMOS 쌍;
상기 NMOS 쌍의 드레인 단자에 상호 교차 결합 구조로 연결되는 PMOS 쌍;
상기 NMOS 쌍의 드레인 단자에 연결되어 제어 전압에 따라 RC 지연 값이 변경되는 주파수 튜닝 블록;
CMOS 전압 제어 발전기의 동작 속도를 높이기 위한 부 스큐 지연 경로(Negative Skewed Delay Path)를 추가하기 위한 인버터 셀; 및
상기 동작 속도를 제어하기 위한 지연 시간을 조절하는 트랜지스터 부하 배열을 포함하여 구성되는 것
을 특징으로 하는 레벨 시프터.
제10항에 있어서,
상기 NMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 낮춘 변형된 제어 전압을 생성하며,
상기 PMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 높인 변형된 제어 전압을 생성함으로써 다수 개의 전압 레벨을 생성하는 것
을 특징으로 하는 레벨 시프터.