CN101557213B

CN101557213B - 延迟单元、环形振荡器及pll电路

Info

Publication number: CN101557213B
Application number: CN 200910106359
Authority: CN
Inventors: 肖靖帆; 李定
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2009-03-27
Filing date: 2009-03-27
Publication date: 2011-12-21
Anticipated expiration: 2029-03-27
Also published as: CN101557213A

Abstract

一种用于半导体器件的延迟单元、环形振荡器，包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。使得延迟单元的负载电阻随控制电压改变，达到改变延迟单元电路的翻转延时，同时形成延迟单元对称的结构，保障了半导体器件或相关电路的相噪性能。

Description

延迟单元、环形振荡器及PLL电路

技术领域

本发明涉及电子器件和电路，特别涉及半导体器件的延迟单元、环形振荡器及PLL电路。

在电子学和通信领域中，锁相环(Phase Locking Loop，PLL)使用外部输入的参考信号控制环路内部振荡信号的频率和\或相位，获得了广泛的应用。PLL的核心模块包括压控振荡器(Voltage Controlled Oscillator，VCO)。VCO结构和设计好坏直接影响到整个锁相环的性能。在电子产品高度集成化的今天，低功耗已经成为电子产品必要的设计指标，而PLL的功耗主要来自VCO。

由于环形压控振荡器的振荡频率由每一级的翻转延时td决定。而环形压控振荡器VCO的一级延迟单元Delay_cell的延时td由其负载电阻和电容(包括寄生电容)决定。目前，主要是采用以下两种调节VCO振荡频率的方式：当电容已经确定时，可以通过调节负载电阻的方法来改变td，这在实际的设计中应用较多；当负载电阻已经确定时，可以通过调节电容的方法来改变td。

请参考图1所示的一种使用电容调节式设计的现有技术VCO的延迟单元，该延迟单元的分别接在VCO差分输入端和差分输出端之间。该延迟单元具有四个反相器、两个可调电容和八个开关Powerdown管，其中，同相输入端经过两个反相器电性连接至同相输出端，这两个反相器之间取A点，在A点并联接入第一可变电容。反相输入端经过两个反相器电性连接至反相输出端，在两个反相器之间取B点，在B点并联接入第二可变电容。另外，A点电性连接至反相输出端，B点电性连接至同相输出端。

其工作原理如下：当反相器所接的电源电压VDD和反相器尺寸固定时(这里的尺寸是指反相器内部场效应管导电沟道的宽度/长度(W/L)的比值)，延迟单元的负载电流固定。也就是说，延迟单元的负载电阻是固定的。这样，通过调节A，B点处的电容，改变delay单元的td，从而改变VCO的振荡频率。在该结构中，八个开关为PD管，用来减低功耗。

发明人在实现本发明时发现，现有技术的延迟单元中，一般以MOS管(Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物-半导体型场效应管)构成可变电容，通过改变MOS管的栅压来改变电容，而由于MOS管的容值随栅极电压并不是线性变化的，所以这种控制方式的线性性能不是很好。同时由于MOS电容器的容值对栅极电压较敏感，这就使得该VCO的鉴相器增益Kvco较大，这使得PLL系统的稳定性很难得到保证。另外由于VCO负载电流一定，VCO在任何输出频率下的功耗都是一定的，而由于其负载电流实际上是由最大输出频率决定的，在输出频率较低的时候，现有技术性能功耗比很低。

本发明实施例提供一种用于半导体器件的延迟单元、环形振荡器及PLL电路，以提高电路或相关器件的线性性能，减少功耗。

本发明实施例提供一种用于半导体器件的延迟单元，包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。

本发明另一实施例还提供一种环形振荡器，包括至少两个级联的延迟单元，所述延迟单元包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。

本发明再一实施例还提供一种PLL电路，包括依次相连接的鉴相器、低通滤波器和振荡器，所述振荡器包括至少两个级联的延迟单元，所述延迟单元包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。

本发明实施例通过在延迟单元、环形振荡器及PLL电路，通过控制信号控制至少一个晶体管以改变其中反相器的工作电压，提高了电路或相关器件的线性性能，减少了电路的功耗。同时保证了第一延迟分支和第二延迟分支的差分电路组成的延迟单元内部电路的对称性，保障了电路的相噪性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术延迟单元的电路图；

图2为本发明实施例延迟单元的内部电路图；

图3为本发明实施例延迟单元的内部电路图；

图4为本发明实施例环路振荡器内部电路示意图；

图5A、5B、5C、5D、5E、5F和5G为本发明实施例延迟单元的反相器的内部电路图；

图6为本发明实施例调节半导体器件延迟的方法的流程图；和

图7为本发明实施例PLL电路框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例揭露一种用于半导体器件的延迟单元，包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。进而通过控制信号控制至少一个晶体管以改变其中反相器的工作电压，提高了电路或相关器件的线性性能，减少了电路的功耗。同时保证了第一延迟分支和第二延迟分支的差分电路组成的延迟单元内部电路的对称性，保障了电路的相噪性能。

具体的，请参阅图2，本发明实施例二揭露的一级延迟单元10中，第一延迟分支11包括串联电性连接的第一反相器21和第二反相器22。第二延迟分支12包括串联电性连接的第三反相器23和第四反相器24。第一N沟道MOS管25、第二N沟道MOS管26、第三N沟道MOS管27和第四N沟道MOS管28的源极分别电性连接至第一反相器21、第二反相器22、第三反相器23和第四反相器24的工作电压端；第一N沟道MOS管25、第二N沟道MOS管26、第三N沟道MOS管27和第四N沟道MOS管28的漏极接同一电源电压VDD；第一N沟道MOS管25、第二N沟道MOS管26、第三N沟道MOS管27和第四N沟道MOS管28的栅极接同一控制电压VLPF，进而通过控制电压VLPF控制四个晶体管以改变四个反相器工作电压，在本实施例中工作电压为电源电压VDD。

本实施例中第一反相器21的输入端作为同相输入端VIN_P；第二反相器22的输出端作为同相输出端VOUT_P；第三反相器23的输入端作为反相输入端VIN_N；第四反相器24的输出端作为反相输出端VOUT_N。第一反相器21的输出端与第四反相器24的输出端电性连接；第三反相器23的输出端与第二反相器22的输出端电性连接。在环形振荡器的延迟单元中形成交迭结构，使得延迟单元内部形成了正反馈，加快了延迟单元的电路处理速度。且延迟单元的对称的结构，保障了VCO的相噪性能。这样，通过控制四个NMOS管的栅压控制电压VLPF来改变反相器的工作电压VDD，这样就改变了延迟单元10的负载电流，也就是改变了延迟单元10的负载电阻，从而达到对延迟单元10输出信号频率的调节。

请参阅图3，本发明实施例三揭露的一级延迟单元10中的MOS管还可以采用P沟道MOS管实现，具体地，第一反相器21和第二反相器22串联电性连接，第三反相器23和第四反相器24串联电性连接；第一P沟道MOS管35、第二P沟道MOS管36、第三P沟道MOS管37和第四P沟道MOS管38的漏极分别电性连接至第一反相器21、第二反相器22、第三反相器23和第四反相器24的工作电压端(这里的工作电压端分别为四个反向器的接地GND端)。本发明实施例通过控制电压VLPF控制四个P沟道MOS管改变四个反相器的工作电压；第一P沟道MOS管35、第二P沟道MOS管36、第三P沟道MOS管37和第四P沟道MOS管38的源极接地；第一P沟道MOS管35、第二P沟道MOS管36、第三P沟道MOS管37和第四P沟道MOS管38的栅极接同一控制电压VLPF。第一反相器21、第二反相器2、第三反相器23和第四反相器24还分别接入电源电压VDD。本实施例中，同样采用第一反相器21的输出端与第四反相器24的输出端电性连接；第三反相器23的输出端与第二反相器22的输出端电性连接。交迭结构为电路同样形成了正反馈，加快了延迟单元电路的处理速度。这样，控制电压VLPF通过控制四个NMOS管的栅压来改变反相器的VDD，这样就可以通过改变了延迟单元10的负载电流，也就是改变了延迟单元10负载电阻，从而达到对延迟单元10输出频率的调节。

结合图2、图3，可见在延迟单元10中，采用第一反相器21和第二反相器22串联电性连接，第三反相器23和第四反相器24串联电性连接；第一反相器21的输出端与第四反相器24的输出端电性连接；第三反相器23的输出端与第二反相器22的输出端电性连接；第一反相器21的输入端作为同相输入端VIN_P；第二反相器22的输出端作为同相输出端VOUT_P；第三反相器23的输入端作为反相输入端VIN_N；第四反相器24的输出端作为反相输出端VOUT_N。四个反相器分别通过四个MOS管接入控制电压VLPF，进而通过VLPF控制四个反相器的工作电压，使得延迟单元形成正反馈，加快了延迟单元中电路的处理速度。这样，通过控制四个MOS管的栅压控制电压VLPF来改变反相器的VDD，这样就改变了延迟单元10的负载电流，改变延迟单元10负载电阻，达到对延迟单元10输出频率的调节。当然这里的四个MOS管也可以替换为JFET(junction field effect transistor，结晶型场效应晶体管)、bipolar管等其他场效应晶体管，也可以替换为三极管等。因连接方式基本相同，如果该晶体管为电流控制器件，通过控制电流控制三极管的输出以改变反相器的工作电压，在此不再赘述具体电路结构。

本发明实施例提供的延迟单元，通过控制信号控制至少一个晶体管以改变其中反相器的工作电压，避免了使用电容调节式设计非线性变化而引起延迟单元线性性能不好，导致电路不稳定的问题。同时保证了第一延迟分支和第二延迟分支的差分电路组成的延迟单元内部电路的对称性，保障了电路的相噪性能。

请参阅图4，本发明实施例一提供一种环形振荡器40，包括级联连接的至少两个一级延迟单元10。该延迟单元10包括同相输入端VIN_P、反相输入端VIN_N、同相输出端VOUT_P、反相输出端VOUT_N、电源电位端VDD、控制电压VLPF。使用时，由若干个延迟单元10级联在一起。当奇数个延迟单元级联使用时，具体级联方式可以为前一级延迟单元的同相输出端VOUT_P和反相输出端VOUT_N分别接后一级延迟单元的同相输入端VIN_P和反相输入端VIN_N。当偶数个延迟单元级联使用时，具体级联方式可以为前一级延迟单元的同相输出端VOUT_P和反相输出端VOUT_N分别接后一级延迟单元的同相输入端VIN_P和反相输入端VIN_N，最后一级延迟单元的同相输出端VOUT_P和反相输出端VOUT_N分别接第一级延迟单元的反相输入端VIN_N和同相输入端VIN_P。

请参阅图5A，本发明实施例四提供一种试用于延迟单元10中的反相器的内部电路图，反相器具有一个PMOS管、一个NMOS管和为改善反相器工艺依赖性的而引入的电阻R。PMOS管的栅极和NMOS管的栅极导通作为反相器的输入端，PMOS管的漏极和NMOS管的漏极导通作为反相器的输出端，PMOS管的源极通过一个电阻R1接入电源电压VDD，NMOS管的源极也通过电阻R2接地GND端。这里电阻R1的阻值可以和电阻R2的阻值相同或不相同，且电源电压VDD和接地GND端可以视为反相器的工作电压端。具体在本发明实施例二中使用时，图5A反相器中工作电压端(VDD端)电性连接至本发明实施例二图3所示的第一N沟道MOS管25的源极；或第二N沟道MOS管26的源极；或第三N沟道MOS管27的源极；或第四N沟道MOS管28的源极。具体在本发明实施例三中使用时，图5A反相器中的工作电压端是反相器的接地GND端，工作电压端(接地GND端)电性连接至第一P沟道MOS管35的漏极；或第二P沟道MOS管36的漏极；或第三P沟道MOS管37的漏极；或第四P沟道MOS管38的漏极。当然，图5A反相器所揭露的反相器适用于上面实施例提及的第一反相器21、第二反相器22、第三反相器23和/或第四反相器24。

图5A中，反相器单元引入上拉电阻R1和下拉电阻R2，其充放电时间常数分别为(R1+Rp)*Cpar，(R2+Rn)*Cpar，其中Cpar为寄生电容，Rp为P沟道MOS管的等效电阻，Rn为N沟道MOS管的等效电阻，进而可以通过调节R1和/或R2的值来进一步改善延迟单元输出波形的对称性。这样，进一步提高VCO延迟单元的对称性，从而提高VCO相噪性能。该方案不仅结构简单，而且带宽限制由器件决定，不会引入额外的噪声。工作电流越大，负载电阻越大，其输出频率越高。这样，在输出频率要求不高的时候，延迟单元工作电流可以很小。同时该结构的延迟单元的增益由反相器的增益决定，因此其形成振荡的增益条件很容易满足，同时这样其MOS管尺寸的可以做得较小，也就是其寄生电容可以做得很小，因而在相同的输出频率所需要的电流(也就是其负载阻抗)会较小，这就减低功耗，并通过在反相器中引入电阻，进一步改善了VCO延迟单元的工艺依赖性。

当然本发明实施例中的反相器还可以为其他结构，如图5B、5C、5D、5F、5E和5G所示。

请参阅图5B，本发明实施例四提供一种试用于延迟单元10中的反相器的内部电路图，反相器具有一个PMOS管、一个NMOS管和为改善反相器工艺依赖性的而引入的电阻R。PMOS管的栅极和NMOS管的栅极导通作为反相器的输入端，PMOS管的漏极和NMOS管的漏极导通作为反相器的输出端，PMOS管的源极通过一个电阻R1接入电源电压VDD。显然相对于图5A本发明实施例省略了电阻R2，其他部分没有变。

另外，图5C相对于图5A省略了电阻R1，其他部分没有变。图5D相对于图5A省略了电阻R1和电阻R2，但在图5D所揭露的反相器中，PMOS管的栅极和反相器输出端之间接入电阻R3，NMOS管的栅极和反相器输出端之间接入电阻R4。图5E相对于图5D省略了电阻R4，其他部分没有变。图5F相对于图5D省略了电阻R3，其他部分没有变。图5G相对于图5D省略了电阻R3和电阻R4，另外在反相器输出端串联接入一个电阻R5。

可见，图5B、5C、5D、5F、5E和5G所揭露的反相器在本发明实施例一、二、三中的接入方式请参考本发明实施例四的接入方式。可见本发明实施例所揭露的电阻(R1和R2)可以串联连接于反相器内部任意两节点之间。

请参阅附图6，结合本发明实施例一、二、三、四，一种电阻式调节半导体器件延迟的方法，包括以下步骤：

步骤60：提供具有差分电路结构的第一延迟分支和第二延迟分支，所述第一延迟分支和第二延迟分支每一个都至少包括一个反相器，所述第一延迟分支和所述第二延迟分支组合具有用于接收两个互补输入信号的两个互补输入端和用于输出互补输出信号的两个互补输出端；

步骤61：通过控制信号控制至少一个晶体管以改变至少一个所述反相器的工作电压。

具体的，第一延迟分支包括两个采用电性连接的第一反相器和第二反相器；第二延迟分支包括电性连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个晶体管接入一控制信号，通过控制信号控制晶体管以改变四个反相器工作电压；第一反相器的输入端作为同相输入端，第三反相器的输入端作为反相输入端；第四反相器的输出端作为同相输出端、第二反相器的输出端作为反相输出端。

具体的，采用串联连接的第一反相器和第二反相器，串联连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个场效应管接入一控制电压VLPF，通过控制电压VLPF控制四个反相器的工作电压；第一反相器的输入端作为同相输入端，第三反相器的输入端作为反相输入端；第四反相器的输出端作为同相输出端、第二反相器的输出端作为反相输出端。

本发明实施例通过控制信号控制至少一个晶体管以改变其中反相器的工作电压，提高了电路或相关器件的线性性能，减少了电路的功耗。同时保证了第一延迟分支和第二延迟分支的差分电路组成的延迟单元内部电路的对称性，保障了电路的相噪性能。

本发明实施例还提供了一种锁相环PLL电路，如图7所示，包括鉴相器(Phase Detectors，PD)41、低通滤波器(Low-psss Filter，LF)42和环路振荡器40。其中，Vin为锁相环电路的输入电压，压控振荡器40的输出电压Vout为锁相环电路的输出电压。

鉴相器41检测输入电压Vin和输出电压Vout的相位差，并将检测出的相位差信号转换成电压信号输出，所述电压信号经低通滤波器滤波后形成环路振荡40器的电压输入信号，通过所述输入电压对所述环路振荡器40的输出的振荡信号的频率实施控制。环路振荡器40具有由至少包括第一延迟分支和第二延迟分支的差分电路组成；第一延迟分支和第二延迟分支每一个都至少包括一个反相器和至少一个晶体管由至少包括第一延迟分支和第二延迟分支的差分电路组成；第一延迟分支和第二延迟分支每一个都至少包括一个反相器和至少一个晶体管，通过控制信号控制至少一个晶体管以改变至少一个所述反相器的工作电压。

请一并参考图2、图3、图4，环路振荡器40可以由至少两个延迟单元级联，每一个延迟单元由至少包括第一延迟分支和第二延迟分支的差分电路组成；第一延迟分支和第二延迟分支每一个都至少包括一个反相器和至少一个晶体管，通过控制信号控制至少一个晶体管以改变至少一个所述反相器的工作电压；第一延迟分支和第二延迟分支组合具有用于接收两个互补输入信号的两个互补输入端和用于输出互补输出信号的两个互补输出端。

具体的，第一延迟分支包括两个采用电性连接的第一反相器和第二反相器；第二延迟分支包括电性连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个晶体管接入所述控制信号，通过所述控制信号控制四个晶体管以改变四个反相器工作电压；第一反相器的输入端作为同相输入端，第二反相器的输出端作为同相输出端；第三反相器的输入端作为反相输入端；第四反相器的输出端作为反相输出端。

具体的，环路振荡器40可以包括采用串联连接的第一反相器和第二反相器，串联连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个场效应管接入的所述控制信号为控制电压VLPF，通过所述控制电压VLPF控制四个场效应管以改变四个反相器的工作电压；第一反相器的输入端作为同相输入端，第二反相器的输出端作为同相输出端；第三反相器的输入端作为反相输入端；第四反相器的输出端作为反相输出端。

本发明实施例提供的延迟单元、包括该延迟单元的环形振荡器、包括该延迟单元PLL电路，和使用于调节半导体器件的这种延迟方法中，涉及到的反相器包括至少一个PMOS管、至少一个NMOS管和为改善反相器工艺依赖性的至少一个电阻R，PMOS管的栅极和NMOS管的栅极导通作为反相器的输入端，PMOS管的源极和NMOS管的漏极导通作为反相器的输出端，通过调节反相器内部电性连接的电阻R改善延迟单元10的输出波形。从而提高整个电路的相噪性能。该方案不仅结构简单，而且带宽限制由器件决定，不会引入额外的噪声。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims

1.一种用于半导体器件的延迟单元，其特征在于：包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。

2.如权利要求1所述的延迟单元，其特征在于，第一延迟分支包括两个采用电性连接的第一反相器和第二反相器；第二延迟分支包括电性连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过晶体管接收所述控制信号，所述控制信号通过控制晶体管以改变所述晶体管相连接的反相器的工作电压；

第一反相器的输入端作为同相输入端，第二反相器的输出端作为同相输出端；第三反相器的输入端作为反相输入端，第四反相器的输出端作为反相输出端。

3.如权利要求1所述的延迟单元，其特征在于，包括采用串联电性连接的第一反相器和第二反相器，串联电性连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过场效应管接收所述控制信号，所述控制信号为控制电压，所述控制电压通过控制所述场效应管以改变场效应管相连接的反相器的工作电压；

4.如权利要求3所述的延迟单元，其特征在于，所述四个场效应管分别是第一N沟道MOS管、第二N沟道MOS管、第三N沟道MOS管和第四N沟道MOS管；第一N沟道MOS管、第二N沟道MOS管、第三N沟道MOS管和第四N沟道MOS管的源极分别电性连接至第一反相器、第二反相器、第三反相器和第四反相器的工作电压端；第一N沟道MOS管、第二N沟道MOS管、第三N沟道MOS管和第四N沟道MOS管的漏极接同一电源电压VDD；第一N沟道MOS管、第二N沟道MOS管、第三N沟道MOS管和第四N沟道MOS管的栅极接同一控制电压。

5.如权利要求1或2或3或4所述的延迟单元，其特征在于，所述反相器包括至少一个PMOS管、一个NMOS管和一个电阻，PMOS管的栅极和NMOS管的栅极导通作为反相器的输入端，PMOS管的漏极和NMOS管的漏极导通作为反相器的输出端，PMOS管的源极或NMOS管的源极作为反相器的工作电压端，所述电阻串联连接于反相器内部任意两节点之间。

6.一种环形振荡器，其特征在于：包括至少两个级联的延迟单元，所述延迟单元包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。

7.如权利要求6所述的环形振荡器，其特征在于，第一延迟分支包括两个采用电性连接的第一反相器和第二反相器；第二延迟分支包括电性连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个晶体管接入所述控制信号，通过所述控制信号控制四个晶体管以改变四个反相器的工作电压；

第一反相器的输入端作为同相输入端，第二反相器的输出端作为同相输出端；第三反相器的输入端作为反相输入端；第四反相器的输出端作为反相输出端。

8.如权利要求6所述的环形振荡器，其特征在于，包括采用串联连接的第一反相器和第二反相器，串联连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个场效应管接入所述控制信号，所述控制信号为控制电压，通过所述控制电压控制四个场效应管以改变四个反相器的工作电压；

9.如权利要求6所述的环形振荡器，其特征在于，所述反相器包括至少一个PMOS管、一个NMOS管和一个电阻，PMOS管的栅极和NMOS管的栅极导通作为反相器的输入端，PMOS管的漏极和NMOS管的漏极导通作为反相器的输出端，PMOS管的源极或NMOS管的源极作为反相器的工作电压端，所述电阻串联连接于反相器内部任意两节点之间。

10.一种PLL电路，包括依次相连接的鉴相器、低通滤波器和振荡器，

其特征在于：所述振荡器包括至少两个级联的延迟单元，所述延迟单元包括第一延迟分支和第二延迟分支，第一延迟分支具有用于接收差分信号的同相输入端和用于输出差分信号的同相输出端；第二延迟分支具有用于接收差分信号的反相输入端和用于输出差分信号的反相输出端，所述第一延迟分支和第二延迟分支分别至少包括一个反相器和与所述反相器电性连接的一个晶体管，所述晶体管接收控制信号，通过控制信号控制晶体管改变晶体管相连接的反相器的工作电压。

11.如权利要求10所述的电路，其特征在于，第一延迟分支包括两个采用电性连接的第一反相器和第二反相器；第二延迟分支包括电性连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个晶体管接入所述控制信号，通过所述控制信号控制四个晶体管以改变四个反相器工作电压；

12.如权利要求10所述的电路，其特征在于，包括采用串联连接的第一反相器和第二反相器，串联连接的第三反相器和第四反相器；第一反相器的输出端与第四反相器的输出端电性连接；第三反相器的输出端与第二反相器的输出端电性连接；第一反相器、第二反相器、第三反相器和第四反相器分别通过四个场效应管接入的所述控制信号为控制电压，通过所述控制电压控制四个场效应管以改变四个反相器的工作电压；第一反相器的输入端作为同相输入端，第二反相器的输出端作为同相输出端；第三反相器的输入端作为反相输入端；第四反相器的输出端作为反相输出端。

13.如权利要求10所述的电路，其特征在于，所述反相器包括至少一个PMOS管、一个NMOS管和一个电阻，PMOS管的栅极和NMOS管的栅极导通作为反相器的输入端，PMOS管的漏极和NMOS管的漏极导通作为反相器的输出端，PMOS管的源极或NMOS管的源极作为反相器控制信号输入端，所述电阻串联连接于反相器内部任意两节点之间。