KR101493555B1 - 입체 영상 표시장치 - Google Patents

Abstract

본 발명에 따른 입체 영상 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 각각이 메인 표시부와 보조 표시부로 이루어진 다수의 픽셀들을 포함하여 제1 화면 블록과 제2 화면 블록으로 분할되며, 상기 제1 화면 블록의 보조 표시부들에 연결된 제1 방전 제어라인과 상기 제2 화면 블록의 보조 표시부들에 연결된 제2 방전 제어라인을 포함하는 표시패널; 2D 모드에서 2D 영상의 데이터전압을 상기 데이터라인들에 공급하고 3D 모드에서 3D 영상의 데이터 전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 상기 2D 모드와 상기 3D 모드에서 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하는 스캔펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 상기 3D 모드에서 제1 방전 제어전압을 제1 교류 파형으로 발생하고, 제2 방전 제어전압을 상기 제1 교류 파형에 비해 1/2 프레임만큼 위상이 늦은 제2 교류 파형으로 발생하는 제어전압 발생부; 및 상기 제1 방전 제어전압을 지연시켜 상기 제1 방전 제어라인에 인가하고, 상기 제2 방전 제어전압을 지연시켜 상기 제2 방전 제어라인에 인가하는 제어전압 지연부를 구비한다.

Description

입체 영상 표시장치{STEREOSCOPIC IMAGE DISPLAY}

본 발명은 2차원 평면 영상(이하, '2D 영상')과 3차원 입체 영상(이하, '3D 영상')을 선택적으로 구현할 수 있는 입체 영상 표시장치에 관한 것이다.

다양한 콘텐츠 개발 및 회로 기술 발전에 힘입어 2D 영상과 3D 영상을 선택적으로 구현할 수 있는 입체 영상 표시장치가 개발 및 시판되고 있다. 입체 영상 표시장치의 3D 영상 구현 방법은 크게 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다.

양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식이 있고 두 방식 모두 실용화되고 있다. 무안경 방식은 일반적으로 좌우 시차 영상의 광축을 분리하기 위한 패럴렉스 베리어 등의 광학판을 표시 화면의 앞에 또는 뒤에 설치하는 방식이다. 안경방식은 표시패널에 편광 방향이 서로 다른 좌우 시차 영상을 표시하고, 편광 안경 또는 액정셔터 안경을 사용하여 입체 영상을 구현한다.

액정셔터 안경방식은 표시소자에 좌안 이미지와 우안 이미지를 프레임 단위로 교대로 표시하고 이 표시 타이밍에 동기하여 액정셔터 안경의 좌우안 셔터를 개폐함으로써 3D 영상을 구현한다. 이러한 액정셔터 안경방식은 액정셔터 안경의 데이터 온 타임이 짧아 3D 영상의 휘도가 낮으며, 표시소자와 액정셔터 안경의 동기, 및 온/오프 전환 응답 특성에 따라 3D 크로스토크의 발생이 심하다.

편광 안경방식에서는 표시패널에 패턴 리타더(Patterned retarder)와 같은 편광 분리 소자를 합착되어야 한다. 패턴 리타더는 표시패널에 표시되는 좌안 영상과 우안 영상의 편광을 분리한다. 시청자는 편광 안경 방식의 입체 영상 표시장치에서 입체 영상을 감상할 때 편광 안경을 착용하여 편광 안경의 좌안 필터를 통해 좌안 영상의 편광을 보게 되고, 편광 안경의 우안 필터를 통해 우안 영상의 편광을 보게 되므로 입체감을 느낄 수 있다.

기존의 편광 안경 방식의 입체 영상 표시장치에서 표시패널은 액정표시패널로 적용될 수 있다. 액정표시패널의 상부 유리기판 두께와 상부 편광판의 두께로 인하여 액정표시패널의 픽셀 어레이와 패턴 리타더 간의 시차(parallax)에 의해 상하 시야각이 나쁘다. 시청자가 액정표시패널의 정면보다 높거나 낮은 상하 시야각에서 편광 안경 방식의 입체 영상 표시장치에 표시된 입체 영상을 감상하면 단안(좌안 또는 우안)으로 볼 때 좌안 및 우안 영상이 겹쳐 보이는 3D 크로스토크를 느낄 수 있다.

편광 안경 방식의 입체 영상 표시장치에서 상하 시야각의 3D 크로스토크 문제를 해결하기 위하여, 일본 공개특허공보 제2002-185983호 등에서는 입체 영상 표시장치의 패턴드 리타더(또는 3D 필름)에 블랙 스트라이프를 형성하는 방법을 제안한 바 있다. 이와 다른 방법으로, 액정표시패널에 형성된 블랙 매트릭스의 폭을 증가시킬 수 있다. 그런데, 패턴드 리타더에 블랙 스트라이프를 형성하면 2D/3D 영상에서 휘도가 저하될 뿐만 아니라 블랙 매트릭스와 블랙 스트라이프의 상호 작용으로 인하여 모아레(Moire)를 유발할 수 있다. 블랙 매트릭스의 폭을 증가시키는 방법은 개구율을 떨어 뜨려 2D/3D 영상에서 휘도를 저하시킨다.

본원 출원인은 일본 공개특허공보 제2002-185983호에 개시된 입체 영상 표시장치의 문제점들을 해결하기 위하여, 표시패널의 픽셀들 각각을 2 개로 분할하고 그 중 어느 하나를 액티브 블랙 스트라이프(Active Black Stripe)로 제어하는 기술을 대한민국 특허출원 제10-2009-0033534호(2009. 04. 17), 미합중국 특허 출원 12/536,031(2009. 08. 05.) 등에서 제안한 바 있다. 본원 출원인에 의해 제안된 입체 영상 표시장치는 픽셀들 각각을 2 분할하고 2D 모드에서 분할된 픽셀들 각각에 2D 영상을 기입하여 2D 영상의 휘도 저하를 방지할 수 있고, 3D 영상에서 상하 시야각을 확대하여 2D 영상과 3D 영상 모두에서 시인성을 개선할 수 있는 등 기존의 입체 영상 표시장치에 비하여 탁월한 표시품질을 구현할 수 있다. 액티브 블랙 스트라이프는 박막트랜지스터(Thin Film Transistor, 이하 "TFT"라 함)와 액정셀을 포함할 수 있다. 다만, 본원 출원인에 의해 기 제안된 액티브 블랙 스트라이프 기술에서는 픽셀들 각각이 2 분할되는 것에 대응하여 게이트라인의 개수가 늘어나고 게이트 드라이버의 구성이 복잡해지는 등의 단점이 있다.

이에, 본원 출원인은 3D 모드에서 액티브 블랙 스트라이프의 액정셀 전압을 블랙 계조 전압까지 방전시키는 기술을 대한민국 특허출원 제10-2010-0023888호(2010.03.17)를 통해 제안한 바 있다. 이를 위하여, 이 기술은 액티브 블랙 스트라이프에 포함된 TFT의 게이트에 일정시간 동안 비교적 높은 방전 제어전압을 인가하여 그 TFT에 온 전류(On current)가 흐르게 한다. 이 경우, 액티브 블랙 스트라이프의 TFT는 게이트 바이어스 스트레스(Gate bias stress)로 인하여 문턱전압이 시프트(shift)되는 등 그의 구동 특성이 열화될 수 있다. 3D 모드에서 액티브 블랙 스트라이프 기술의 완성도를 높이기 위해서는 화면 전체에서 액티브 블랙 스트라이프들의 방전시간을 충분히 확보하여 화면 전체의 액티브 블랙 스트라이프들이 블랙 계조를 표현할 수 있어야 한다.

따라서, 본 발명의 목적은 액티브 블랙 스트라이프들에 포함된 TFT의 구동 특성 열화를 줄이고 화면 전체에서 액티브 블랙 스트라이프들이 블랙 계조 전압까지 방전할 수 있도록 한 입체 영상 표시장치를 제공하는 데 있다.

본 발명의 다른 목적은 구동 특성의 열화를 줄이기 위해 액티브 블랙 스트라이프들에 포함된 TFT들을 영역 단위로 분할 구동시킬 때 라인 딤의 발생을 억제시킬 수 있도록 한 입체 영상 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 입체 영상 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 각각이 메인 표시부와 보조 표시부로 이루어진 다수의 픽셀들을 포함하여 제1 화면 블록과 제2 화면 블록으로 분할되며, 상기 제1 화면 블록의 보조 표시부들에 연결된 제1 방전 제어라인과 상기 제2 화면 블록의 보조 표시부들에 연결된 제2 방전 제어라인을 포함하는 표시패널; 2D 모드에서 2D 영상의 데이터전압을 상기 데이터라인들에 공급하고 3D 모드에서 3D 영상의 데이터 전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 상기 2D 모드와 상기 3D 모드에서 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하는 스캔펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 상기 3D 모드에서 제1 방전 제어전압을 제1 교류 파형으로 발생하고, 제2 방전 제어전압을 상기 제1 교류 파형에 비해 1/2 프레임만큼 위상이 늦은 제2 교류 파형으로 발생하는 제어전압 발생부; 및 상기 제1 방전 제어전압을 지연시켜 상기 제1 방전 제어라인에 인가하고, 상기 제2 방전 제어전압을 지연시켜 상기 제2 방전 제어라인에 인가하는 제어전압 지연부를 구비한다.

본 발명의 다른 실시예에 따른 입체 영상 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 각각이 메인 표시부와 보조 표시부로 이루어진 다수의 픽셀들을 포함하여 제1 화면 블록과 제2 화면 블록으로 분할되며, 상기 제1 화면 블록의 보조 표시부들에 연결된 제1 방전 제어라인과 상기 제2 화면 블록의 보조 표시부들에 연결된 제2 방전 제어라인을 포함하는 표시패널; 2D 모드에서 2D 영상의 데이터전압을 상기 데이터라인들에 공급하고 3D 모드에서 3D 영상의 데이터 전압을 상기 데이터라인들에 공급하는 데이터 구동회로; 상기 2D 모드와 상기 3D 모드에서 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하는 스캔펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 및 상기 3D 모드에서 제1 방전 제어전압을 제1 교류 파형으로 발생하여 상기 제1 방전 제어라인에 인가하고, 제2 방전 제어전압을 상기 제1 교류 파형에 비해 1/2 프레임만큼 위상이 늦은 제2 교류 파형으로 발생하여 상기 제2 방전 제어라인에 인가하는 제어전압 발생부를 구비하고; 상기 제1 방전 제어라인과 상기 제2 방전 제어라인은 구불 구불한 형태로 형성된다.

본 발명에 따른 입체 영상 표시장치는 보조 표시부들(액티브 블랙 스트라이프들)의 방전 기간을 충분히 확보하고, 보조 표시부들에 구비된 방전제어 스위치들의 열화를 효과적으로 억제하기 위해 표시패널을 N(N은 2이상의 양의 정수) 분할 구동시킨다. 본 발명에 따른 입체 영상 표시장치는 분할 구동시 제어전압 지연부를 통해 방전 제어전압을 미리 지연시켜 표시패널에 인가하거나 또는, 방전 제어전압이 표시패널에 인가된 후 지연되도록 방전 제어라인을 형성함으로써, 분할 구동시 문제되는 라인 딤을 효과적으로 억제시킬 수 있다.

도 1 및 도 2는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여주는 도면.
도 3은 입체 영상 표시장치의 미 분할 구동 예를 보여 주는 도면.
도 4는 도 3에 도시된 픽셀의 접속 구성을 보여주는 등가 회로도.
도 5는 각 구동 모드에서 픽셀의 충전 및 방전 파형을 보여주는 도면.
도 6 및 도 7은 각각 2D 모드 및 3D 모드에서 보조 표시부의 동작을 보여주는 도면들.
도 8은 입체 영상 표시장치의 2 분할 구동 예를 보여 주는 도면.
도 9는 도 8과 같은 2 분할 구동을 위한 방전 제어전압의 파형을 보여주는 파형도.
도 10은 2 분할 구동시 도 9와 같은 방전 제어전압에 의해 초래되는 공통전압의 리플과 라인 딤을 보여주는 도면.
도 11은 도 10과 같은 라인 딤 억제를 위한 일 실시예로서, 제어전압 지연부가 추가된 방전제어전압 발생회로의 내부 구성을 보여주는 도면.
도 12는 도 11의 제어전압 지연부를 상세히 보여주는 등가 회로도.
도 13은 도 12의 제어전압 지연부를 통해 지연된 방전 제어전압의 파형과 그로 인해 공통전압의 리플이 최소화되는 것을 보여주는 도면.
도 14는 지연된 방전 제어전압이 인가되는 표시패널의 방전 제어라인들을 보여주는 도면.
도 15는 도 10과 같은 라인 딤 억제를 위한 다른 실시예로서, 방전 제어전압을 지연시키기 위해 표시패널에 구불구불하게 형성되는 방전 제어라인들을 보여주는 도면.
도 16은 방전 제어전압의 지연 여부에 따라 공통전압의 리플 크기가 달라지는 것을 보여주는 시뮬레이션 결과도면.
도 17은 방전 제어전압의 지연에 따라 라인 딤이 억제되는 것을 보여주는 도면.

이하, 도 1 내지 도 17을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.

도 1 및 도 2는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여준다. 그리고, 도 3은 입체 영상 표시장치의 미 분할 구동 예를 보여준다.

도 1 내지 도 3을 참조하면, 이 입체 영상 표시장치는 표시소자(10), 패턴드 리타더(20), 콘트롤러(30), 패널 구동회로(40) 및 편광 안경(50)을 구비한다.

표시소자(10)는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자로 구현될 수 있다. 이하에서, 표시소자(10)를 액정표시소자를 중심으로 설명한다.

표시소자(10)는 표시패널(11)과, 상부 편광필름(Polarizer)(11a)과, 하부 편광필름(11b)을 포함한다.

표시패널(11)은 2D 모드에서 2D 영상을 표시하고, 3D 모드에서 3D 영상을 표시한다. 표시패널(11)은 두 장의 유리기판들과 이들 사이에 형성된 액정층을 포함한다. 표시패널(11)의 하부 유리기판에는 다수의 데이터라인들(DL), 이 데이터라인들(DL)과 각각 교차되는 다수의 게이트라인들(GL), 공통전압(Vcom)이 공급되는 공통라인(CL), 방전 제어전압(V3D)이 공급되는 방전 제어라인(CONL)이 형성된다.

표시패널(11)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 표시패널(11)의 상부 유리기판과 하부 유리기판 각각에는 상부 및 하부 편광필름(11a, 11b)이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 공통전압(Vcom)이 공급되는 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성될 수 있으며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성될 수 있다. 유리기판들 사이에는 액정셀의 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서가 형성될 수 있다.

이러한 본 발명의 표시소자(10)는 투과형 표시소자, 반투과형 표시소자, 반사형 표시소자 등 어떠한 형태로도 구현될 수 있다. 투과형 표시소자와 반투과형 표시소자에서는 백라이트 유닛(12)이 필요하다. 백라이트 유닛(12)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

신호라인들(DL,GL)의 교차 구조에 의해 표시패널(11)에는 다수의 단위 픽셀들을 포함한 픽셀 어레이가 형성된다. 단위 픽셀은 각각 적색(R), 녹색(G) 및 청색(B) 구현을 위한 3개의 픽셀들(PIX)을 구비한다. 픽셀들(PIX) 각각은 도 4와 같이 메인 표시부(MP)와 액티브 블랙 스트라이프로 기능하는 보조 표시부(SP)를 포함한다. 보조 표시부들(SP)은 도 3과 같은 미 분할 구동에 대응하여 방전 제어라인(CONL)에 공통으로 연결될 수 있다. 방전 제어라인(CONL)은 보조 표시부들(SP)의 방전 동작을 제어하기 위한 방전 제어전압(V3D)을 보조 표시부들(SP)의 방전 제어 TFT(도 4의 DST)에 인가한다.

메인 픽셀부(MP)는 2D 모드에서 2D 영상의 비디오 데이터를 표시하고, 3D 모드에서 3D 영상의 비디오 데이터를 표시한다. 이에 비하여, 보조 표시부(SP)는 2D 모드에서 2D 영상의 비디오 데이터를 표시하는 역할을 하는 반면, 3D 모드에서 블랙 계조를 표시하여 블랙 스트라이프 역할을 한다. 보조 표시부(SP)는 2D 모드에서 2D 영상의 개구율과 휘도를 높이고 3D 모드에서 3D 영상의 상하 시야각을 확대한다. 1 픽셀(PIX) 내에서 메인 픽셀부(MP)와 서브 표시부(SP)의 크기와 형태는 패널 구동 특성, 표시 영상의 휘도, 3D 영상의 시야각, 응용 제품 특성 등을 고려하여 적절히 설계될 수 있다.

패턴드 리타더(20)는 표시패널(11)의 상부 편광필름(11a)에 부착된다. 패턴드 리타더(20)의 기수 라인들에는 제1 리타더(RT1)가 형성되고, 패턴드 리터더(20)의 우수 라인들에는 제2 리타더(RT2)가 형성된다. 제1 리타더(RT1)의 광흡수축과 제2 리타더(RT2)의 광흡수축은 서로 다르다. 패턴드 리타더(20)의 제1 리타더(RT1)는 픽셀 어레이의 기수번째 수평 픽셀라인과 대향하고, 제2 리타더(RT2)는 픽셀 어레이의 우수번째 수평 픽셀라인과 대향한다. 제1 리타더(RT1)는 상부 편광필름(11a)을 통해 입사되는 선편광의 위상을 1/4 파장 만큼 지연시켜 제1 편광(예컨대, 좌원편광)으로 통과시킨다. 제2 리타더(RT2)는 상부 편광필름(11a)을 통해 입사되는 선편광의 위상을 3/4 파장 만큼 지연시켜 제2 편광(예컨대, 우원편광)으로 통과시킨다.

콘트롤러(30)는 모드 선택신호(SEL)에 따라 2D 모드 또는 3D 모드로 패널 구동회로(40)의 동작을 제어한다. 콘트롤러(30)는 터치 스크린, 온 스크린 디스플레이(On screen display, OSD), 키보드, 마우스, 리모트 콘트롤러(Remote controller)와 같은 유저 인터페이스를 통해 모드 선택신호(SEL)를 입력받고, 그에 따라 2D 모드 동작과 3D 모드 동작을 전환할 수 있다. 한편, 콘트롤러(30)는 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드 예를 들면, 디지털 방송 규격의 EPG(Electronic Program Guide) 또는 ESG(Electronic Service Guide)에 코딩될 수 있는 2D/3D 식별코드를 검출하여 2D 모드와 3D 모드를 구분할 수도 있다.

콘트롤러(30)는 3D 모드 하에서 비디오 소스로부터 입력되는 3D 영상 데이터를 좌안 영상의 RGB 데이터와 우안 영상의 RGB 데이터로 분리한 후, 좌안 영상의 RGB 데이터와 우안 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다. 콘트롤러(30)는 2D 모드 하에서 비디오 소스로부터 입력되는 2D 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다.

콘트롤러(30)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호들을 이용하여 패널 구동회로(40)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다.

데이터 드라이버(41)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1 수평라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse : SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 드라이버(41)의 출력을 제어하는 소스 출력 인에이블신호(SOE), 및 표시패널(11)의 액정셀들에 공급될 데이터전압의 극성을 제어하는 극성제어신호(POL) 등을 포함한다.

게이트 드라이버(42)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 드라이버(42) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 드라이버(42)의 출력을 제어하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다.

콘트롤러(30)는 입력 프레임 주파수에 동기되는 타이밍신호들(Vsync,Hsync,DE,DCLK)을 체배하여 N×f(N은 2이상의 양의 정수, f는 입력 프레임 주파수)Hz의 프레임 주파수로 패널 구동회로(40)의 동작을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

패널 구동회로(40)는 표시패널(11)의 데이터라인들(DL)을 구동시키기 위한 데이터 드라이버(41)와, 표시패널(11)의 게이트라인들(GL)을 구동시키기 위한 게이트 드라이버(42)와, 표시패널(11)의 방전 제어라인(CONL)을 구동시키기 위한 방전제어전압 발생회로(43)를 포함한다.

데이터 드라이버(41)의 구동 IC들 각각은 쉬프트 레지스터(Shift register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog convertor, DAC), 출력 버퍼(Output buffer) 등을 포함한다. 데이터 드라이버(41)는 데이터 제어신호(SSP,SSC,SOE)에 따라 2D 또는 3D 영상의 RGB 데이터를 래치한다. 데이터 드라이버(41)는 극성제어신호(POL)에 응답하여 2D 또는 3D 영상의 RGB 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 드라이버(41)는 게이트 드라이버(42)로부터 출력되는 스캔펄스(또는, 게이트펄스)에 동기되도록 데이터전압을 데이터라인들(DL)에 출력한다. 데이터 드라이버(41)의 구동 IC들은 TAB(Tape Automated Bonding) 공정에 의해 표시패널(11)의 하부 유리기판에 접합될 수 있다.

게이트 드라이버(42)는 게이트 제어신호(GSP,GSC,GOE)에 따라 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙되는 스캔펄스를 발생한다. 그리고, 게이트 제어신호(GSP,GSC,GOE)에 따라 스캔펄스를 게이트라인들(GL)에 라인 순차 방식으로 공급한다. 게이트 드라이버(42)는 게이트 쉬프트 레지스터 어레이(Gate shift register array)등을 포함한다. 게이트 드라이버(42)의 게이트 쉬프트 레지스터 어레이는 표시패널(11)에서 픽셀 어레이가 형성된 표시영역 바깥의 비 표시영역에 GIP(Gate In Panel) 방식으로 형성될 수 있다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 픽셀 어레이의 TFT(Thin Film Transistor) 공정에서 픽셀 어레이와 함께 형성될 수 있다. 게이트 드라이버(42)의 게이트 쉬프트 레지스터 어레이는 TAB 공정에 의해 표시패널(11)의 하부 유리기판에 접합되는 구동 IC들로 구현될 수도 있다.

방전제어전압 발생회로(43)는 모드 선택신호(SEL)에 따라 방전 제어전압(V3D)을 서로 다르게 발생한다. 2D 모드에서 방전 제어전압(V3D)은 게이트 로우 전압과 실질적으로 동일한 레벨로 발생될 수 있다. 3D 모드에서 방전 제어전압(V3D)는 게이트 로우 전압보다 높고 게이트 하이 전압보다 낮은 슬라이트-온 레벨(slight on level)로 발생되되, 방전 제어 TFT(도 4의 DST)의 열화 억제를 위해 주기적으로 게이트 로우 전압으로 낮아질 수 있다.

편광 안경(50)은 좌안 편광필터를 갖는 좌안(50L)과 우안 편광필터를 갖는 우안(50R)을 구비한다. 좌안 편광필터는 패턴드 리타더(20)의 제1 리타더(RT1)와 동일한 광흡수축을 가지며, 우안 편광필터는 패턴드 리타더(20)의 제2 리타더(RT2)와 동일한 광흡수축을 가진다. 예들 들면, 편광 안경(50)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(50)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 사용자는 편광 안경(50)을 통해 표시소자(10)에 공간분할 방식으로 표시된 3D 영상 데이터를 감상할 수 있다.

도 4는 도 3에 도시된 픽셀의 접속 구성을 상세히 보여준다.

도 4를 참조하면, 메인 표시부(MP)는 제1 화소전극(Ep1), 이 제1 화소전극(Ep1)과 대향하여 제1 액정 커패시터(Clc1)를 구성하는 제1 공통전극(Ec1), 및 제1 스토리지 커패시터(Cst1)를 구비한다. 제1 화소전극(Ep1)은 제1 스위치(ST1)를 통해 데이터라인(DL)에 연결된다. 제1 스위치(ST1)는 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL) 상의 데이터전압(Vdata)을 제1 화소전극(Ep1)에 인가한다. 제1 스위치(ST1)의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 제1 화소전극(Ep1)에 접속된다. 제1 공통전극(Ec1)은 공통전압(Vcom)으로 충전된 공통라인(CL)에 접속된다. 제1 스토리지 커패시터(Cst1)는 절연층을 사이에 두고 제1 화소전극(Ep1)과 공통라인(CL)의 중첩으로 형성된다.

보조 표시부(SP)는 제2 화소전극(Ep2), 이 제2 화소전극(Ep2)과 대향하여 제2 액정 커패시터(Clc2)를 구성하는 제2 공통전극(Ec2), 및 제2 스토리지 커패시터(Cst2)를 구비한다. 제2 화소전극(Ep2)은 제2 스위치(ST2)를 통해 데이터라인(DL)에 연결된다. 제2 스위치(ST2)는 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL) 상의 데이터전압(Vdata)을 제2 화소전극(Ep2)에 인가한다. 제2 스위치(ST2)의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 제2 화소전극(Ep2)에 접속된다. 제2 공통전극(Ec2)은 공통전압(Vcom)으로 충전된 공통라인(CL)에 접속된다. 제2 스토리지 커패시터(Cst2)는 절연층을 사이에 두고 제2 화소전극(Ep2)과 공통라인(CL)의 중첩으로 형성된다.

제2 화소전극(Ep2)은 방전제어 스위치(DST)를 통해 공통라인(CL)에 연결된다. 방전제어 스위치(DST)는 방전 제어전압(V3D)에 응답하여 제2 화소전극(Ep2)과 공통라인(CL) 사이의 전류 패스를 스위칭한다. 방전제어 스위치(DST)의 게이트전극은 방전 제어라인(CONL)에 접속되고, 소스전극은 제2 화소전극(Ep2)에 접속되며, 드레인전극은 공통라인(CL)에 접속된다. 방전 제어전압(V3D)이 게이트 로우 전압(VGL)으로 인가될 때, 방전제어 스위치(DST)는 자신의 소스-드레인 간 채널을 완전히 폐쇄하여 제2 화소전극(Ep2)과 공통라인(CL) 사이의 전류 패스를 차단한다. 슬라이트-온 레벨(SOL)의 방전 제어전압(V3D)이 인가될 때, 방전제어 스위치(DST)는 자신의 소스-드레인 간 채널을 부분 개방하여 제2 화소전극(Ep2)과 공통라인(CL) 사이의 전류 패스를 부분적으로 허여한다.

방전제어 스위치(DST)는 제1 및 제2 스위치(ST1,ST2)와 동일한 채널 용량을 갖도록 설계된다. 따라서, 방전제어 스위치(DST)는 게이트 하이 전압(VGH)에 비해 낮은 슬라이트-온 레벨(도 5의 SOL)의 방전 제어전압(V3D)이 인가됨에 따라, 풀 온 레벨(full on level) 보다 낮은 슬라이트 온 레벨(slight on level)로 도통된다. 제2 스위치(ST2)와 방전제어 스위치(DST)가 동시에 온 되더라도, 방전제어 스위치(DST)를 통해 흐르는 전류량은 제2 스위치(ST2)를 통해 흐르는 전류량에 비해 적다. 채널 저항은 게이트전극에 인가되는 전압에 반비례하기 때문에, 제2 스위치(ST2)와 방전제어 스위치(DST)가 동시에 온 되더라도, 방전제어 스위치(DST)의 채널 저항은 제2 스위치(ST2)의 채널 저항에 비해 크다.

도 5는 각 구동 모드에서 픽셀(PIX)의 충전 및 방전 파형을 보여준다. 도 6은 및 도 7은 각각 2D 모드 및 3D 모드에서 보조 표시부의 동작을 보여준다. 도 5 내지 도 7을 참조하여 각 구동 모드에서 픽셀(PIX)의 동작과 함께 그의 작용 효과를 설명하면 다음과 같다.

먼저, 2D 모드에서의 동작을 설명한다.

2D 모드에서, 방전 제어전압(V3D)은 스캔펄스(SCAN)의 게이트 로우 전압(VGL)과 동일 레벨로 발생될 수 있다. 표시패널(11)의 스위치들(도 4의 ST1,ST2)을 오프(off)시킬 수 있는 스캔펄스(SCAN)의 게이트 로우 전압(VGL)이 -5V로 선택되는 경우, 2D용 제어전압(V2D)은 -5V로 발생될 수 있다. 2D 모드에서, 방전제어 스위치(DST)는 게이트 로우 전압(VGL)의 방전 제어전압(V3D)에 응답하여 T1 및 T2 기간 동안 계속해서 턴 오프 상태를 유지한다.

T1 기간 동안, 게이트 하이 전압(VGH)의 스캔펄스(SCAN)에 응답하여 제1 및 제2 스위치(ST1,ST2)는 동시에 풀-온 레벨로 턴 온 된다.

제1 스위치(ST1)의 턴 온에 의해 메인 표시부(MP)의 제1 화소전극(Ep1)에는 2D 영상 구현을 위한 데이터전압(Vdata)이 제1 화소전압(Vp1)으로 충전되고, 제2 스위치(ST2)의 턴 온에 의해 보조 표시부(SP)의 제2 화소전극(Ep2)에도 마찬가지로 2D 영상 구현을 위한 동일한 데이터전압(Vdata)이 제2 화소전압(Vp2)으로 충전된다. 제1 및 제2 스위치(ST1,ST2)는 동일하게 설계되기 때문에, 제2 화소전압(Vp2)은 제1 화소전압(Vp1)과 실질적으로 동일하다.

T2 기간 동안, 게이트 로우 전압(VGL)의 스캔펄스(SCAN)에 응답하여 제1 및 제2 스위치(ST1,ST2)는 동시에 턴 오프 된다.

제1 스위치(ST1)의 턴 오프에 의해, 메인 표시부(MP)의 제1 화소전극(Ep1)에 충전되어 있던 제1 화소전압(Vp1)은 킥백 전압의 영향으로 소정값만큼 쉬프트되고, 제1 스토리지 커패시터(Cst1)에 의해 이 쉬프트 된 값으로 유지된다. 제2 스위치(ST2)의 턴 오프에 의해, 보조 표시부(SP)의 제2 화소전극(Ep2)에 충전되어 있던 제2 화소전압(Vp2)은 킥백 전압의 영향으로 소정값만큼 쉬프트되고, 제2 스토리지 커패시터(Cst2)에 의해 이 쉬프트 된 값으로 유지된다.

한편, T1 및 T2 기간에서 메인 표시부(MP)의 제1 공통전극(Ec1)과 보조 표시부(SP)의 제2 공통전극(Ec2)에는 공통라인(CL)을 통해 공통전압(Vcom)이 인가되고 있다. 제1 화소전압(Vp1)과 공통전압(Vcom) 간 전압차는 제2 화소전압(Vp2)과 공통전압(Vcom) 간 전압차와 동일하게 유지된다. 노멀리 블랙(normaly black)의 액정 모드에서 액정셀의 투과율은 화소전극과 공통전극 간 전위차에 비례한다. 그 결과, 메인 표시부(MP)와 보조 표시부(SP)는 도 6과 같이 동일 계조의 2D 영상을 구현하게 된다. 여기서, 보조 표시부(SP)에 표시되는 2D 이미지는 2D 영상의 휘도를 높이는 역할을 한다.

다음으로, 3D 모드에서의 동작을 설명한다.

3D 모드에서, 방전 제어전압(V3D)은 슬라이트-온 레벨(SOL)로 발생되되, 방전 제어 스위치(DST)의 포지티브 게이트-바이어스 스트레스(positive gate-bias stress)를 경감시키기 위해 일정 주기로 게이트 로우 전압(VGL)으로 낮아질 수 있다. 슬라이트-온 레벨(SOL)은 방전 과정에서 킥백(kick-back) 전압의 영향을 최소화하기 위해 공통전압(Vcom)보다 높고 스캔펄스(SCAN)의 게이트 하이 전압(VGH)보다 낮게 설정될 수 있다. 표시패널(11)의 스위치들(도 4의 ST1,ST2)을 풀-온(full-on) 시킬 수 있는 스캔펄스(SCAN)의 게이트 하이 전압(VGH)이 28V로 선택되고 공통전압(Vcom)이 7.5V로 선택되는 경우, 슬라이트-온 레벨(SOL)의 방전 제어전압(V3D)은 8V~12V로 발생될 수 있다.

도 3과 같은 미 분할 구동에서, 슬라이트-온 레벨(SOL)의 방전 제어전압(V3D)이 발생되는 기간은 각 프레임에서 유효 비디오 데이터가 표시되는 표시구간에 대응될 수 있고, 게이트 로우 전압(VGL)의 방전 제어전압(V3D)이 발생되는 기간은 이웃한 표시구간들 사이의 비 표시구간 즉, 수직 블랭크 구간에 대응될 수 있다.

방전제어 스위치(DST)는 방전 제어전압(V3D)에 응답하여 소정 주기로 슬라이트-온 레벨의 온 상태와, 오프 상태를 반복한다. 예컨대, 방전제어 스위치(DST)는 표시기간 동안 슬라이트-온 레벨의 온 상태를 유지하고, 표시기간들 사이의 수직 블랭크기간 동안 오프 상태를 유지한다. 이하의 T1 기간 및 T2 기간은 표시기간에 속한다.

T1 기간 동안, 게이트 하이 전압(VGH)의 스캔펄스(SCAN)에 응답하여 제1 및 제2 스위치(ST1,ST2)는 동시에 풀-온 레벨로 턴 온 된다.

제1 스위치(ST1)의 턴 온에 의해 메인 표시부(MP)의 제1 화소전극(Ep1)에는 3D 영상 구현을 위한 데이터전압(Vdata)이 제1 화소전압(Vp1)으로 충전되고, 제2 스위치(ST2)의 턴 온에 의해 보조 표시부(SP)의 제2 화소전극(Ep2)에도 마찬가지로 3D 영상 구현을 위한 동일한 데이터전압(Vdata)이 제2 화소전압(Vp2)으로 충전된다. T1 기간에서, 풀-온 레벨의 온 상태를 갖는 제2 스위치(ST2)의 채널저항에 비해, 슬라이트-온 레벨의 온 상태를 갖는 방전제어 스위치(DST)의 채널저항은 훨씬 크다. 그 결과, 제2 화소전극(Ep2)으로부터 유출되는 방전 전류는 제2 화소전극(Ep2)으로 유입되는 충전 전류에 비해 훨씬 적게 된다. 따라서, T1 기간 동안 슬라이트-온 레벨의 온 상태를 갖는 방전제어 스위치(DST)는 제2 화소전압(Vp2)의 충전 특성에 거의 영향을 주지 않게 되고, 그 결과 제2 화소전압(Vp2)은 제1 화소전압(Vp1)에 유사한 레벨로 충전된다.

T2 기간 동안, 게이트 로우 전압(VGL)의 스캔펄스(SCAN)에 응답하여 제1 및 제2 스위치(ST1,ST2)는 동시에 턴 오프 된다.

제1 스위치(ST1)의 턴 오프에 의해, 메인 표시부(MP)의 제1 화소전극(Ep1)에 충전되어 있던 제1 화소전압(Vp1)은 킥백 전압의 영향으로 소정값만큼 쉬프트되고, 제1 스토리지 커패시터(Cst1)에 의해 이 쉬프트 된 값으로 유지된다. 제2 스위치(ST2)의 턴 오프 되면, 보조 표시부(SP)의 제2 화소전극(Ep2)에 충전되어 있던 제2 화소전압(Vp2)은 방전제어 스위치(DST)를 경유하여 유출되는 방전 전류에 의해 소정 기간 내에 공통전압(Vcom) 레벨로 방전된다. 오프 상태를 갖는 제2 스위치(ST2)의 채널저항에 비해, 슬라이트-온 레벨의 온 상태를 갖는 방전제어 스위치(DST)의 채널저항은 훨씬 작다. 그 결과, 방전제어 스위치(DST)를 통해 제2 화소전극(Ep2)에 충전되어 있던 제2 화소전압(Vp2)은 서서히 방전되어 킥백 전압의 영향 없이 공통전압(Vcom) 레벨에 수렴된다.

한편, T1 및 T2 기간에서 메인 표시부(MP)의 제1 공통전극(Ec1)과 보조 표시부(SP)의 제2 공통전극(Ec2)에는 공통전압(Vcom)이 인가되고 있다. 제2 화소전압(Vp2)의 방전이 완료된 시점에서, 제1 화소전압(Vp1)과 공통전압(Vcom) 간 전압차와 달리, 제2 화소전압(Vp2)과 공통전압(Vcom) 간 전압차는 "0"이 된다. 그 결과, 노멀리 블랙의 전위차-투과율 특성에 따라, 메인 표시부(MP)는 도 7과 같이 특정 계조의 3D 영상을 표시하게 되는 반면, 보조 표시부(SP)는 도 7과 같이 블랙 계조의 영상을 표시하여 블랙 스트라이프로 기능한다.

보조 표시부(SP)에 표시되는 블랙 이미지는 수직으로 이웃한 3D 이미지들(즉, 좌안 이미지와 우안 이미지) 사이의 표시 간격을 넓히는 역할을 한다. 이에 따라, 별도의 블랙 스트라이프 패턴 없이도 크로스토크(Crosstalk)가 발생되지 않는 3D 상하 시야각이 상기 블랙 이미지를 통해 넓게 확보될 수 있게 된다.

한편, 3D 모드에서 방전제어 스위치(DST)의 슬라이트 온 전류는 제1 및 제2 스위치(ST1,ST2)의 풀-온 전류보다 낮기 때문에 보조 표시부(SP)의 액정 커패시터(Clc2)가 블랙 계조 전압까지 방전되기까지는 소정의 시간(t0)이 필요하다. 따라서, 스캔 타이밍이 상대적으로 늦은 최하단 수평 픽셀라인의 보조 표시부들(SP)에서는 방전 기간 확보가 어려울 수 있다. 또한, 3D 모드에서 방전제어 스위치(DST)의 게이트 바이어스 스트레스를 보상하기 위하여 방전 제어전압(V3D)이 주기적으로 게이트 로우 전압(VGL)으로 떨어져야 하는 데, 방전제어 스위치(DST)의 게이트 바이어스 스트레스는 수직 블랭크 기간 정도로는 충분히 억제되기 어렵다. 방전 기간을 충분히 확보하고, 방전제어 스위치(DST)의 열화를 효과적으로 억제하기 위해 본 발명에 따른 입체 영상 표시장치는 N(N은 2이상의 양의 정수) 분할 구동될 수 있다. 이하의 설명에서는 2 분할 구동을 일 예로 설명하지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.

도 8은 입체 영상 표시장치의 2 분할 구동 예를 보여준다. 도 9는 도 8과 같은 2 분할 구동을 위한 방전 제어전압의 파형을 보여준다. 그리고, 도 10은 2 분할 구동시 도 9와 같은 방전 제어전압에 의해 초래되는 공통전압의 리플과 라인 딤을 보여준다.

도 8 및 도 9를 참조하면, 표시패널(11)은 상하로 분할되어 제1 화면 블록(B1) 및 제2 화면 블록(B2)으로 나뉘어질 수 있다. 제1 화면 블록(B1)은 표시패널(11)에서 픽셀 어레이의 상반부에 존재하는 픽셀들을 포함하고, 제2 화면 블록(B2)은 표시패널(11)에서 픽셀 어레이의 하반부에 존재하는 픽셀들을 포함한다. 스캔펄스가 첫 번째 게이트라인으로부터 마지막 게이트라인까지 순차적으로 공급된다면, 픽셀 어레이의 하반부가 상반부보다 스캔 타이밍이 늦다. 도 8은 편의상 제1 및 제2 화면 블록들(B1, B2) 각각에 2 라인의 픽셀들을 도시하였지만, 제1 및 제2 화면 블록들(B1, B2) 각각은 2 라인 이상의 픽셀들을 포함할 수 있다는 것에 주의하여야 한다.

방전 제어라인(CONL)은 제1 화면 블록(B1) 내의 보조 표시부들에 연결되는 제1 방전 제어라인(CONL1)과, 제2 화면 블록(B2) 내의 보조 표시부들에 연결되는 제2 방전 제어라인(CONL2)으로 분할된다. 방전 제어전압(V3D)은 제1 방전 제어전압(V3D1)과 제2 방전 제어전압(V3D2)으로 나뉘어진다.

제1 방전 제어라인(CONL1)에는 교류 형태의 제1 방전 제어전압(V3D1)이 공급된다. 제1 방전 제어전압(V3D1)은 3D 모드에서 프레임 기간의 스타트 타이밍으로부터 소정 시간(T1) 동안 슬라이트 온 레벨(SOL)로 유지된 후에 게이트 로우 전압(VGL)으로 떨어진다. 여기서, T1 시간은 1/2 프레임 기간보다 길고 1 프레임 기간(1FR)보다 짧은 시간이다. 제1 화면 블록(B1) 내에 존재하는 보조 표시부들의 방전제어 스위치들은 제1 방전 제어라인(CONL1)에 인가되는 제1 방전 제어전압(V3D1)에 의해 턴-온되어 T1 시간 동안 보조 표시부들의 전압을 충분히 블랙 계조 전압까지 방전시킨다.

제2 방전 제어라인(CONL2)에는 교류 형태의 제2 방전 제어전압(V3D2)이 공급된다. 제2 방전 제어전압(V3D2)은 제1 방전 제어전압(V3D1)에 비해 대략 1/2 프레임만큼 위상이 늦다. 제2 방전 제어전압(V3D2)은 3D 모드에서 대략 1/2 프레임 기간부터 슬라이트 온 레벨(SOL)로 상승하여 소정 시간(T1) 동안 이 슬라이트 온 레벨(SOL)로 유지된다. 제2 방전 제어전압(V3D2)은 스캔 타이밍이 늦은 픽셀들에 속한 보조 표시부들의 방전 시간을 충분히 확보하기 위하여 현재 프레임의 1/2 프레임 기간부터 슬라이트 온 레벨(SOL)로 상승하여 다음 프레임 기간의 스타트 타이밍으로부터 소정 시간(도 5의 t0) 이상 경과된 시점까지 이 슬라이트 온 레벨을 유지한 후에 게이트 로우 전압(VGL)으로 떨어진다. 제2 화면 블록(B2) 내에 존재하는 보조 표시부들의 방전제어 스위치들은 제2 방전 제어라인(CONL2)에 인가되는 제2 방전 제어전압(V3D2)에 의해 턴-온되어 T1 시간 동안 보조 표시부들의 전압을 충분히 블랙 계조 전압까지 방전시킨다.

1 프레임 기간(1FR) 중 T1 시간을 제외한 나머지 시간 동안 제1 방전 제어전압(V3D1)이 게이트 로우 전압(VGL)으로 유지되기 때문에, 제1 화면 블록(B1) 내의 방전제어 스위치들은 게이트 바이어스 스트레스 회복에 할애되는 시간을 충분히 갖는다. 마찬가지로, 제2 방전 제어전압(V3D2)도 게이트 로우 전압(VGL)으로 유지되는 기간이 길기 때문에, 제2 화면 블록(B2) 내의 방전제어 스위치들은 게이트 바이어스 스트레스 회복에 할애되는 시간을 충분히 갖는다.

이와 같이 분할 구동의 목적은 충분한 방전 시간 확보와 함께 방전제어 스위치들의 신뢰성 제고에 있다. 그런데, 이러한 분할 구동을 위해서는 제1 방전 제어전압(V3D1)의 폴링 타이밍과 제2 방전 제어전압(V3D2)의 라이징 타이밍이 1 프레임 기간(1FR)의 시작 부분, 중간 부분 및 마지막 부분에 위치하여야 한다. 이러한 방전 제어전압들(V3D1,V3D2)의 급격한 레벨 변동은 결국 공통전압(Vcom)에 영향을 주어 공통전압(Vcom)을 순간적으로 변동시킨다.

1 프레임 기간(1FR)의 시작 부분과 마지막 부분에서 발생되는 공통전압(Vcom) 리플은, 수직 블랭크 기간(VB)과 그에 근접된 기간에 대응되므로 실제로 표시 화상에 영향을 미치지 않는다. 그러나, 1 프레임 기간(1FR)의 중간 부분에서 발생되는 공통전압(Vcom) 리플은, 표시 구간에 대응되므로 표시 화상에 영향을 많이 미친다. 공통전압(Vcom)이 바뀌면 픽셀의 표시 계조는 왜곡된다. 따라서, 공통전압(Vcom)의 리플량이 커질수록 그 리플이 발생되는 영역의 표시 화상은 라인 딤 형태로 나타난다. 도 10에서, 제1 화면 블록(B1)의 라인 딤은 1 프레임 기간(1FR)의 중간 부분에서 발생되는 제1 방전 제어전압(V3D1)의 급격한 폴링에 기인하고, 제2 화면 블록(B2)의 라인 딤은 1 프레임 기간(1FR)의 중간 부분에서 발생되는 제2 방전 제어전압(V3D2)의 급격한 라이징에 기인한다.

분할 구동시, 상기와 같은 라인 딤의 발생을 억제하기 위해서는 방전 제어전압들(V3D1,V3D2)의 레벨 변동을 완만히 해야 한다. 방전 제어전압들(V3D1,V3D2)의 레벨 변동을 완만히 하는 방법은 크게, 회로적으로 구현하는 방법과 공정적으로 구현하는 방법이 있다.

도 11 및 도 12는 도 10과 같은 라인 딤 억제를 위한 일 실시예로서, 제어전압 지연부가 추가된 방전제어전압 발생회로를 보여준다. 도 13은 도 12의 제어전압 지연부를 통해 지연된 방전 제어전압의 파형과 그로 인해 공통전압의 리플이 최소화되는 것을 보여준다. 그리고, 도 14는 지연된 방전 제어전압이 인가되는 표시패널의 방전 제어라인들을 보여준다.

도 11 및 도 12를 참조하면, 방전제어전압 발생회로(43)는 제어전압 발생부(431)와 제어전압 지연부(432)를 구비한다. 제어전압 발생부(431)와 제어전압 지연부(432)는 3D 보드(100)에 실장될 수 있다.

제어전압 발생부(431)는 모드 선택신호(SEL)에 따라 방전 제어전압(V3D)을 서로 다르게 발생한다. 제어전압 발생부(431)는 파워 IC 및 레벨 쉬프터를 포함할 수 있다. 제어전압 발생부(431)는 2D 모드에서 파워 IC로부터 공급되는 입력 직류 전압을 레벨 쉬프팅하여 게이트 로우 전압(VGL)의 제1 및 제2 방전 제어전압(V3D1,V3D2)을 발생한다. 제어전압 발생부(431)는 3D 모드에서 콘트롤러(30)로부터 입력되는 극성제어신호(POL)와 소스 출력 인에이블신호(SOE) 등을 참조하여 하이 구간(도 9의 SOL 구간)과 로우 구간(도 9의 VGL 구간)을 포함하는 제1 및 제2 제어펄스를 발생하고, 파워 IC로부터 공급되는 입력 직류 전압을 이용하여 제1 및 제2 제어펄스를 각각 레벨 쉬프팅하여 도 9와 같이 슬라이트-온 레벨(SOL)과 게이트 로우 전압(VGL)을 교번하는 제1 및 제2 방전 제어전압(V3D1,V3D2)을 발생한다.

제어전압 지연부(432)는 제어전압 발생부(431)로부터 제1 및 제2 방전 제어전압(V3D1,V3D2)을 입력받고, 3D 모드에서 이 제1 및 제2 방전 제어전압(V3D1,V3D2)을 지연시켜 지연된 제1 방전 제어전압(V3D1')과 지연된 제2 방전 제어전압(V3D2')을 발생한다. 이를 위해, 제어전압 지연부(432)는 입력되는 제1 방전 제어전압(V3D1)을 지연시키기 위한 제1 지연부(432A)와 제2 방전 제어전압(V3D2)을 지연시키기 위한 제2 지연부(432B)를 포함한다.

제1 지연부(432A)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된 제1 저항(R1)과, 제2 노드(N2)와 그라운드 사이에 접속된 제1 커패시터(C1)를 구비한다. 제1 지연부(432A)는 제1 저항(R1)의 값과 제1 커패시터(C1)의 값의 곱으로 정의되는 시정수만큼 제1 방전 제어전압(V3D1)을 지연시킨다. 제1 지연부(432A)는 제1 노드(N1)와 제2 노드(N2) 사이에서 제1 저항(R1)과 병렬 접속되는 제1 가변저항(Rt1)을 더 구비하여 패널별 RC 편차의 조절을 용이하게 할 수 있다.

제2 지연부(432B)는 제3 노드(N3)와 제4 노드(N4) 사이에 접속된 제2 저항(R2)과, 제4 노드(N4)와 그라운드 사이에 접속된 제2 커패시터(C2)를 구비한다. 제2 지연부(432B)는 제2 저항(R2)의 값과 제2 커패시터(C2)의 값의 곱으로 정의되는 시정수만큼 제2 방전 제어전압(V3D2)을 지연시킨다. 제2 지연부(432B)는 제3 노드(N3)와 제4 노드(N4) 사이에서 제2 저항(R2)과 병렬 접속되는 제2 가변저항(Rt2)을 더 구비하여 패널별 RC 편차의 조절을 용이하게 할 수 있다.

제1 및 제2 저항(R1,R2)은 서로 동일한 값으로 설계되고, 제1 및 제2 커패시터(C1,C2)는 서로 동일한 값으로 설계되며, 제1 및 제2 가변저항(Rt1,Rt2)은 서로 동일한 값으로 설계된다.

제어전압 지연부(432)는 도 13과 같이, 지연된 제1 방전 제어전압(V3D1')을 제1 화면 블록(B1)의 제1 방전 제어라인(CONL1)에 공급하고, 지연된 제2 방전 제어전압(V3D2')을 제2 화면 블록(B2)의 제2 방전 제어라인(CONL2)에 공급한다. 이 경우, 제1 및 제2 방전 제어라인(CONL1,CONL2)은 직선 형태를 갖는다.

지연된 제1 방전 제어전압(V3D1')은 도 14와 같이 1 프레임 기간(1FR)의 T1 시간내에서 슬라이트 온 레벨(SOL)로 완만히 상승된 후, T1 시간을 제외한 1 프레임 기간(1FR)의 나머지 시간내에서 게이트 로우 전압(VGL)으로 완만히 하강한다. 지연된 제2 방전 제어전압(V3D2')은 현재 프레임의 1/2 프레임 기간부터 시작하여 다음 프레임 기간의 스타트 타이밍으로부터 소정 시간(도 5의 t0) 이상 경과된 시점까지 슬라이트 온 레벨(SOL)로 완만히 상승한 후, 상기 소정 시간(도 5의 t0) 이상 경과된 시점이후부터 게이트 로우 전압(VGL)으로 완만히 하강한다.

지연된 제1 및 제2 방전 제어전압(V3D1',V3D2')은 급격하게 폴링되거나 또는 급격하게 라이징되지 않으므로, 도 14와 같이 공통전압(Vcom)의 리플량은 크게 줄어들게 된다.

도 15는 도 10과 같은 라인 딤 억제를 위한 다른 실시예를 보여준다.

도 15를 참조하면, 도 9와 같이 급격하게 폴링되거나 라이징되는 제1 방전 제어전압(V3D1)을 지연시키기 위해, 본 발명은 제1 화면 블록(B1)에서 제1 방전 제어라인(CONL1)을 구불 구불한 곡선 형태로 형성함과 아울러 제1 방전 제어라인(CONL1)의 일측과 그라운드 사이에 제1 커패시터(C1)을 형성할 수 있다. 또한, 본 발명은 도 9와 같이 급격하게 폴링되거나 라이징되는 제2 방전 제어전압(V3D2)을 지연시키기 위해, 제2 화면 블록(B2)에서 제2 방전 제어라인(CONL2)을 구불 구불한 곡선 형태로 형성함과 아울러 제2 방전 제어라인(CONL2)의 일측과 그라운드 사이에 제2 커패시터(C2)를 형성할 수 있다. 이에 의해, 제1 방전 제어전압(V3D1)은 제1 화면 블록(B1)에서 도 14의 V3D1'과 같은 형태로 지연될 수 있으며, 제2 방전 제어전압(V3D2)은 제2 화면 블록(B2)에서 도 14의 V3D2'와 같은 형태로 지연될 수 있다.

도 16은 방전 제어전압의 지연 여부에 따라 공통전압의 리플 크기가 달라지는 것을 보여주는 시뮬레이션 결과이다. 그리고, 도 17은 방전 제어전압의 지연에 따라 라인 딤이 억제되는 것을 보여준다.

도 16의 결과를 통해 쉽게 알 수 있듯이, 공통전압(Vcom)의 리플량은 지연된 제1 및 제2 방전 제어전압(V3D1',V3D2')에 의해 큰 폭으로 줄어들고 있다. 공통전압(Vcom)의 리플량이 줄어들면, 도 17과 같이 제1 및 제2 화면 블록(B1,B2)의 라인 딤은 억제될 수 있다.

상술한 바와 같이, 본 발명에 따른 입체 영상 표시장치는 보조 표시부들(액티브 블랙 스트라이프들)의 방전 기간을 충분히 확보하고, 보조 표시부들에 구비된 방전제어 스위치들의 열화를 효과적으로 억제하기 위해 표시패널을 N(N은 2이상의 양의 정수) 분할 구동시킨다. 본 발명에 따른 입체 영상 표시장치는 분할 구동시 제어전압 지연부를 통해 방전 제어전압을 미리 지연시켜 표시패널에 인가하거나 또는, 방전 제어전압이 표시패널에 인가된 후 지연되도록 방전 제어라인을 형성함으로써, 분할 구동시 문제되는 라인 딤을 효과적으로 억제시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시소자 11 : 표시패널
20 : 패턴드 리타더 30 : 콘트롤러
40 : 패널 구동회로 41 : 데이터 드라이버
42 : 게이트 드라이버 43 : 방전제어전압 발생회로
50 : 편광 안경 100 : 3D 보드
431 : 제어전압 발생부 432 : 제어전압 지연부

Claims (8)

1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 각각이 제1 스위치를 포함하는 메인 표시부와 제2 스위치를 포함하는 보조 표시부로 이루어지고 상기 제1 스위치와 제2 스위치를 통해 상기 데이터라인과 스캔라인에 연결되며 상기 메인 표시부와 보조 표시부가 수직으로 배치되는 다수의 픽셀들을 포함하여 제1 화면 블록과 제2 화면 블록으로 분할되며, 상기 제1 화면 블록 내의 픽셀 각각의 보조 표시부의 방전 제어 스위치를 통해 제1 방전 제어라인과 공통 라인에 연결되고 상기 제2 화면 블록내의 픽셀 각각의 보조 표시부의 방전 제어 스위치를 통해 제2 방전 제어라인과 상기 공통 라인에 연결되는, 표시패널;
   광흡수축이 서로 다른 제1 리타더와 제2 리타더를 포함하되, 상기 제1 리타더는 상기 표시 패널의 기수 번째 수평 픽셀 라인 또는 우수 번째 수평 픽셀 라인 중 하나에 대향하고 상기 제2 리타더는 다른 하나에 대향하는, 패턴드 리타더;
   2D 모드에서 2D 영상의 데이터전압을 상기 데이터라인들에 공급하고 3D 모드에서 3D 영상의 데이터 전압을 상기 데이터라인들에 공급하는 데이터 구동회로;
   상기 2D 모드와 상기 3D 모드에서 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하는 스캔펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로;
   상기 2D 모드에서 상기 게이트 로우 전압과 동일 레벨로 제1 및 제2 방전 제어전압을 발생시키고, 상기 3D 모드에서 상기 제1 화면 블록의 보조 표시부의 방전을 제어하기 위한 제1 방전 제어전압을 제1 교류 파형으로 발생시키고 상기 제2 화면 블록의 보조 표시부의 방전을 제어하기 위한 제2 방전 제어전압을 상기 제1 교류 파형에 비해 1/2 프레임만큼 위상이 늦은 제2 교류 파형으로 발생시키는, 제어전압 발생부; 및
   상기 제1 방전 제어전압을 서서히 상승시키고 서서히 하강시키는 방식으로 지연시켜 상기 제1 방전 제어라인에 인가하고, 상기 제2 방전 제어전압을 서서히 상승시키고 서서히 하강시키는 방식으로 지연시켜 상기 제2 방전 제어라인에 인가하는 제어전압 지연부를 구비하는 것을 특징으로 하는 입체 영상 표시장치.
2. 제 1 항에 있어서,
   상기 제어전압 발생부에서 발생되는 상기 제1 및 제2 방전 제어전압은 각각 상기 게이트 로우 전압보다 높고 게이트 하이 전압보다 낮은 슬라이트-온 레벨과 상기 게이트 로우 전압 레벨 사이에서 스윙되고;
   상기 제1 및 제2 방전 제어전압 각각의 상기 슬라이트-온 레벨로 유지되는 기간은 상기 게이트 로우 전압 레벨로 유지되는 기간에 비해 길고;
   상기 제1 방전 제어전압이 상기 슬라이트-온 레벨로 유지되는 기간은 상기 제2 방전 제어전압이 상기 슬라이트-온 레벨로 유지되는 기간과 일부분 중첩되는 것을 특징으로 하는 입체 영상 표시장치.
3. 제 1 항에 있어서,
   상기 제어전압 지연부는,
   제1 노드와 제2 노드 사이에 접속된 제1 저항과, 상기 제2 노드와 그라운드 사이에 접속된 제1 커패시터를 포함하여 상기 제1 방전 제어전압을 지연시키는 제1 지연부; 및
   제3 노드와 제4 노드 사이에 접속된 제2 저항과, 상기 제4 노드와 그라운드 사이에 접속된 제2 커패시터를 포함하여 상기 제2 방전 제어전압을 지연시키는 제2 지연부를 포함하는 것을 특징으로 하는 입체 영상 표시장치.
4. 제 3 항에 있어서,
   상기 제1 지연부는 상기 제1 노드와 상기 제2 노드 사이에서 상기 제1 저항과 병렬 접속되는 제1 가변저항을 더 포함하고;
   상기 제2 지연부는 상기 제3 노드와 상기 제4 노드 사이에서 상기 제2 저항과 병렬 접속되는 제2 가변저항을 더 포함하는 것을 특징으로 하는 입체 영상 표시장치.
5. 제 2 항에 있어서,
   상기 제어전압 지연부를 통해 상기 제1 방전 제어전압은 상기 슬라이트-온 레벨로 서서히 상승한 후, 상기 게이트 로우 전압 레벨로 서서히 하강하고;
   상기 제어전압 지연부를 통해 상기 제2 방전 제어전압은 상기 지연된 제1 방전 제어전압에 비해 1/2 프레임만큼의 위상차를 가지고 상기 슬라이트-온 레벨로 서서히 상승한 후, 상기 게이트 로우 전압 레벨로 서서히 하강하는 것을 특징으로 하는 입체 영상 표시장치.
6. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 각각이 제1 스위치를 포함하는 메인 표시부와 제2 스위치를 포함하는 보조 표시부로 이루어지고 상기 제1 스위치와 제2 스위치를 통해 상기 데이터라인과 스캔라인에 연결되며 상기 메인 표시부와 보조 표시부가 수직으로 배치되는 다수의 픽셀들을 포함하여 제1 화면 블록과 제2 화면 블록으로 분할되며, 상기 제1 화면 블록 내의 픽셀 각각의 보조 표시부의 방전 제어 스위치를 통해 제1 방전 제어라인과 공통 라인에 연결되고 상기 제2 화면 블록내의 픽셀 각각의 보조 표시부의 방전 제어 스위치를 통해 제2 방전 제어라인과 상기 공통 라인에 연결되는, 표시패널;
   광흡수축이 서로 다른 제1 리타더와 제2 리타더를 포함하되, 상기 제1 리타더는 상기 표시 패널의 기수 번째 수평 픽셀 라인 또는 우수 번째 수평 픽셀 라인 중 하나에 대향하고 상기 제2 리타더는 다른 하나에 대향하는, 패턴드 리타더;
   2D 모드에서 2D 영상의 데이터전압을 상기 데이터라인들에 공급하고 3D 모드에서 3D 영상의 데이터 전압을 상기 데이터라인들에 공급하는 데이터 구동회로;
   상기 2D 모드와 상기 3D 모드에서 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하는 스캔펄스를 게이트라인들에 순차적으로 공급하는 게이트 구동회로; 및
   상기 2D 모드에서 상기 게이트 로우 전압과 동일 레벨로 제1 및 제2 방전 제어전압을 발생시켜 각각 상기 제1 및 제2 방전 제어라인에 인가하고, 상기 3D 모드에서 상기 제1 화면 블록의 보조 표시부의 방전을 제어하기 위한 제1 방전 제어전압을 제1 교류 파형으로 발생하여 상기 제1 방전 제어라인에 인가하고, 상기 제2 화면 블록의 보조 표시부의 방전을 제어하기 위한 제2 방전 제어전압을 상기 제1 교류 파형에 비해 1/2 프레임만큼 위상이 늦은 제2 교류 파형으로 발생하여 상기 제2 방전 제어라인에 인가하는, 제어전압 발생부를 구비하고;
   상기 제1 방전 제어라인과 상기 제2 방전 제어라인은 구불 구불한 형태로 형성되는 것을 특징으로 하는 입체 영상 표시장치.
7. 제 6 항에 있어서,
   상기 제1 화면 블록에서, 상기 제1 방전 제어라인의 일측과 그라운드 사이에 제1 커패시터가 형성되고;
   상기 제2 화면 블록에서, 상기 제2 방전 제어라인의 일측과 그라운드 사이에 제2 커패시터가 형성되는 것을 특징으로 하는 입체 영상 표시장치.
8. 제 5 항에 있어서,
   상기 제어전압 발생부에서 발생되는 상기 제1 및 제2 방전 제어전압은 각각 상기 게이트 로우 전압보다 높고 게이트 하이 전압보다 낮은 슬라이트-온 레벨과 상기 게이트 로우 전압 레벨 사이에서 스윙되고;
   상기 제1 및 제2 방전 제어전압 각각의 상기 슬라이트-온 레벨로 유지되는 기간은 상기 게이트 로우 전압 레벨로 유지되는 기간에 비해 길고;
   상기 제1 방전 제어전압이 상기 슬라이트-온 레벨로 유지되는 기간은 상기 제2 방전 제어전압이 상기 슬라이트-온 레벨로 유지되는 기간과 일부분 중첩되는 것을 특징으로 하는 입체 영상 표시장치.

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