KR101487082B1 - 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지하여 스택 얼라인을 개선할 수 있으며, 이격부 내지 요철을 형성함으로써 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법{STACKED SEMICONDUCTOR PACKAGE HAVING A BENDING BARRIER LAYER}

본 발명은 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지하여 스택 얼라인을 개선할 수 있으며, 이격부 내지 요철을 형성함으로써 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.

반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.

따라서, 최근에는 관통 실리콘 비아(Through Silicon Via;TSV)가 형성된 구조의 반도체 칩을 스택하는 기술에 관하여 많은 연구 개발이 이루어지고 있으며, 대한민국 등록특허 제10-1871381호(공고일 2008.12.02.)에는 기판; 상기 기판 상에 스택되며, 각각 칩 선택용 패드들과 관통 실리콘 비아들 및 상기 칩 선택용 패드와 관통 실리콘 비아를 연결하는 재배선들이 구비되고, 상기 관통 실리콘 비아들이 서로 연결된 다수의 칩; 및 상기 기판 하면에 부착된 외부접속단자;를 포함하며, 상기 스택된 각 칩들에서의 재배선들은 상기 칩들 상호간에 상기 칩 선택용 패드들과 관통 실리콘 비아들간 서로 다른 연결 구조를 갖도록 형성되는 TSV 칩 스택 패키지가 개시되어 있다.

다만, 상기 등록특허는 기판 내지 웨이퍼의 가공 과정에서 물리적인 힘의 불균형으로 휘거나 열의 상대적인 팽창률 차이로 인한 휨(warpage) 현상이 발생하는 문제가 있다. 또한, 다층으로 적층되는 구조로 이루어지기 때문에 스택 얼라인(stack align)이 불균일하여 제품 불량의 원인이 된다. 이와 같이 종래에는 관통 실리콘 비아(Through Silicon Via;TSV)가 형성된 적층형 반도체 패키지의 경우에는 기판 내지 웨이퍼를 지지하여 휨 방지 및 스택 얼라인을 개선시킬 수 있는 기술 구성이 없다는 문제가 있다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.

또한, 본 발명의 목적은 기판의 휨(warpage)을 감소시킴에 따라 칩 내지 기판의 스택시 스택 얼라인(stack align)을 개선할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.

또한, 본 발명의 목적은 이격부 내지 요철을 형성함으로써, 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.

이를 위해 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 기판; 상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부; 및 상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부;를 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 휨방지부는 상기 기판 상에 형성되는 절연층과, 상기 절연층 상에 형성되는 씨드층과, 상기 씨드층 상에 형성되는 상기 휨 방지층을 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 휨 방지층은 금속으로 이루어지는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 접속부 및 휨방지부 사이에는 전기접속을 차단할 수 있는 이격부가 형성되는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 이격부는 상기 접속부 및 휨방지부 사이의 씨드층이 절단되어 상기 절연층의 일부가 노출되어 이루어지는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 이격부는 접속부 및 휨방지부 사이의 씨드층 및 절연층이 절단되어 상기 기판의 일부가 노출되어 이루어지는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 노출된 기판의 일부에는 요철이 형성되는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 휨방지부는 상기 기판을 중심으로 상하로 대칭 형성되는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법은 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와; 상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와; 상기 제1포토레지스트 패턴을 제거하는 S3단계와; 상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와; 상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전 패턴을 형성하는 S5단계와; 상기 씨드층 및 도전 패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층 및 절연층을 에칭하여 기판을 노출시키는 S6단계와; 상기 노출된 기판과 도전 패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;를 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법은 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와; 상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와; 상기 제1포토레지스트 패턴을 제거하는 S3단계와; 상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와; 상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전 패턴을 형성하는 S5단계와; 상기 씨드층 및 도전 패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층을 에칭하여 상기 절연층을 노출시키는 S6-1단계와; 상기 노출된 절연층과 도전 패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;를 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 휨 방지층은 금속으로 이루어지는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법은 노출된 기판에 요철을 형성하는 S8단계;를 더 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 S8단계는 건식 식각을 통해 건식 식각을 통해 상기 요철을 형성하는 것을 특징으로 한다.

이상과 같은 구성의 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 의하면, 기판 상에 절연층과, 씨드층과, 휨 방지층을 형성함으로써 기판 내지 웨이퍼가 휘거나 변형되는 것을 방지할 수 있는 효과가 있다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 의하면, 기판의 휨(warpage)을 감소시킴에 따라 칩 내지 기판의 스택시 스택 얼라인(stack align)을 개선할 수 있는 효과가 있다.

또한, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지 및 그 제조방법에 의하면, 이격부 내지 요철을 형성함으로써, 솔더범프가 흘러 휨방지부 등과 접속되는 것을 차단할 수 있는 효과가 있다.

도 1은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제1실시예를 도시하는 단면도이다.
도 2는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제2실시예를 도시하는 단면도이다.
도 3은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제3실시예를 도시하는 단면도이다.
도 4a 내지 도 4k는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 제1실시예의 각 공정을 도시하는 단면도들이다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.

본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제1실시예를 도시하는 단면도이다.

도 1을 참조하면, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 크게 기판(100)과, 접속부(110)와, 휨방지부(130)를 포함할 수 있다.

상기 기판(100)은 실리콘 기판을 예시할 수 있다.

상기 접속부(110)는 크게 관통 실리콘 비아(111)(Through Silicon Via;TSV)와, 도전패턴(115)을 포함할 수 있다.

상기 관통 실리콘 비아(111)(Through Silicon Via;TSV)는 기판(100)을 상하로 관통하고 내부에 도전성 물질(111a)이 충진된다.

상기 도전성 물질은 금속, 구체적으로 구리(Cu)인 것을 예시할 수 있다.

상기 도전패턴(115)은 상기 관통 실리콘 비아(111) 상에 형성되고 상면에 솔더범프가 부착된다.

상기 휨방지부(130)는 크게 절연층(131)과, 씨드층(133)과, 휨 방지층(135)을 포함할 수 있는 것으로서, 기판을 적층하는 경우 기판의 휨(warpage)을 방지하고, 스택 얼라인(stack align)을 개선하는 역할을 한다.

즉 상기 휨방지부(130)는 기판(100)(웨이퍼)의 가공 과정에서 물리적인 힘의 불균형으로 휘거나 열의 상대적인 팽창률 차이로 인한 휨(warpage) 현상을 감소시키는 역할을 한다.

상기 절연층(131)은 상기 기판(100)의 상면에 형성되는 것으로서, SiO₂, SiN 등으로 이루어지는 것을 예시할 수 있다.

상기 절연층(131)은 상기 기판(100) 상에 PECVD(Plasma enhanced chemical vapor deposition) 방식을 통해 형성될 수 있다.

상기 씨드층(133)은 상기 절연층(131)의 상면에 형성되는 것으로서, 합금원소로 이루어질 수 있다. 예를 들어, B, C, Al, Si, Ti, V, Mn, Cr, Zr, Nb, Mo, Yb, Lu, Hf, Bi, W 및 Cu 중에서 적어도 2개의 합금원소를 스퍼터링(sputtering) 방식으로 증착시켜 형성되는 것을 예시할 수 있다.

상기 휨 방지층(135)은 상기 씨드층(133) 상에서 형성되는 것으로서, 금속으로 이루어지는 것을 예시할 수 있다.

예를 들어, 합금원소가 Ti/Cu인 씨드층의 경우, 그 상면에 구리(Cu)로 이루어지는 휨 방지층을 형성하는 것을 예시할 수 있다.

한편, 상기 접속부(110) 및 휨방지부(130) 사이에는 전기접속을 차단할 수 있는 이격부(150)가 형성되는 것이 바람직하다.

상기 이격부(150)는 상기 접속부(110) 및 휨방지부(130) 사이의 씨드층(133) 및 절연층(131)이 절단되어 상기 기판의 일부를 노출시켜 형성될 수 있다.

즉, 상기 이격부(150)는 상기 도전패턴(115) 상에 형성되는 솔더범프가 흘러 상기 휨 방지층(135) 내지 씨드층(133)과 접속되는 것을 방지하는 역할을 한다.

한편, 도 2는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제2실시예를 도시하는 단면도이다.

도 2를 참조하면, 본 실시예에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 기판(100), 상기 기판(100)을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(111)(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아(111) 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴(115)을 포함하는 접속부(110) 및 상기 기판(100) 상에 형성되는 휨(warpage) 방지층(135)을 포함하는 휨방지부(130)를 포함하는 구성은 제1실시예와 동일 내지 유사하므로, 그 구체적인 설명은 생략한다.

상기 이격부(150a)는 상기 접속부(110) 및 휨방지부(130) 사이의 씨드층(133) 및 절연층(131)이 절단되어 상기 기판(100)의 일부가 노출되어 이루어지는 것이나, 제1실시예와 달리 노출된 기판(100)에 요철(101)을 형성하는 것이다.

상기 요철(101)은 건식 식각(dry etching) 방식으로 수행되는 것을 예시할 수 있다.

상기 기판(100) 상에 요철(101)이 형성됨으로써, 솔더범프 내지 솔더크림의 유동성을 억제하여 상기 도전패턴 상에 형성되는 솔더범프가 흘러내려 상기 휨 방지층 내지 씨드층과 접속되는 것을 보다 효과적으로 차단할 수 있다.

한편, 도 3은 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제3실시예를 도시하는 단면도이다.

도 3을 참조하면, 본 실시예에 따른 휨 방지층을 구비하는 적층형 반도체 패키지는 기판, 상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부 및 상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부를 포함하는 구성은 제1실시예와 동일 내지 유사하므로, 그 구체적인 설명은 생략한다.

다만, 상기 이격부(150b)는 제1, 2실시예와 달리, 상기 접속부(110) 및 휨방지부(130) 사이의 씨드층(133)이 절단되어 상기 절연층(131)의 일부가 노출되어 이루어지는 것이다.

이와 같이, 본 발명에 따른 이격부(150,150a,150b)는 도전패턴(115) 와 휨방지부(130)를 물리적으로 이격시켜 전기 접속을 차단할 수 있는 다양한 구조로 이루어질 수 있다.

이하에서는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법을 상세히 설명한다.

도 4a 내지 도 4k는 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 제1실시예의 각 공정을 도시하는 단면도들이다.

먼저, 도 4a를 참조하면, S1단계는 실리콘 기판(100)에 제1포토레지스트 패턴(201)으로 마스킹(masking)하는 것이다.

상기 제1포토레지스트 패턴(201)은 비아홀(113)이 형성되는 영역이 노출되고 나머지 영역은 에칭이 이루어지지 않도록 마스킹된다.

도 4b를 참조하면, S2단계는 상기 제1포토레지스트 패턴(201)에 따라 비아홀(113)을 형성하는 것이다. 상기 비아홀(113)은 건식 식각(dry etching) 방식에 의해 수행될 수 있다.

도 4c를 참조하면, S3단계는 상기 비아홀(113)을 형성한 후, 상기 제1포토레지스트 패턴(201)을 제거하는 것이다.

도 4d를 참조하면, S4단계는 상기 기판(100)의 외면에 절연층(131) 및 씨드층(133)을 순차적으로 형성하는 것이다.

먼저, 상기 절연층(131)은 기판(100)의 상면 및 하면은 물론, 비아홀(113)의 측면까지 형성될 수 있다. 상기 절연층(131)은 상술한 바와 같이 SiO₂, SiN 등을 이용하여 상기 기판 상에 PECVD(Plasma enhanced chemical vapor deposition) 방식으로 형성될 수 있다.

다음으로, 상기 씨드층(133)도 상기 절연층(131)의 상면, 하면 및 비아홀(113)의 측면까지 형성될 수 있으며, 합금원소를 스퍼터링(sputtering) 방식으로 증착시켜 형성할 수 있다.

도 4e 및 도 4f를 참조하면, S5단계는 상기 씨드층(133) 상에 제2포토레지스트 패턴(202)으로 마스킹한 후, 상기 비아홀(113)에 도전성 물질(Cu)을 충진하여 관통 실리콘 비아(111)(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아(111) 상에 도전패턴(115)을 형성하는 것이다.

도 4g 및 도 4h를 참조하면, S6단계는 상기 씨드층(133) 및 도전패턴(115) 상에 각각 제3포토레지스트 패턴(203)으로 마스킹한 후, 상기 제3포토레지스트 패턴(203)에 따라 씨드층(133) 및 절연층(131)을 에칭(건식 식각)하여 기판(100)을 노출시키는 것이다. 여기서, 에칭된 공간 및 노출된 기판은 이격부(150)를 형성하게 된다.

도 4i 및 도 4j를 참조하면, S7단계는 상기 노출된 기판과 도전패턴이 노출되지 않도록 제4포토레지스트 패턴(204)으로 마스킹한 후, 상기 씨드층(133) 상에 휨방지층(135)을 형성하는 것이다.

도 4k를 참조하면, S8단계는 상기 노출된 기판에 요철(101)을 형성하는 것으로서, 상기 요철(101)은 건식 식각 공정으로 이루어지는 것을 예시할 수 있다.

그리고 도시하지 않았으나, S8단계를 마친 후 상기 도전패턴 상에 솔더범프를 형성하고 반도체 칩 및 다른 기판을 적층하는 공정이 이루어지게 된다.

한편, 도 3 및 도 4a 내지 도 4k를 다시 참조하면, 본 발명에 따른 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법의 제2실시예는 제1실시예와 달리, S6-1단계에서 상기 씨드층(133) 및 도전패턴(115) 상에 각각 제3포토레지스트 패턴(203)으로 마스킹한 후, 상기 제3포토레지스트 패턴(203)에 따라 씨드층을 에칭하여 상기 절연층(131)을 노출시키게 된다.

한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.

100 : 기판 101 : 요철
110 : 접속부 111 : 관통 실리콘 비아
113 : 비아홀 115 : 도전패턴
130 : 휨방지부 131 : 절연층
133 : 씨드층 135 : 휨 방지층
150 : 이격부
201,202,203,204 : 제1,2,3,4포토레지스트 패턴

Claims (13)

1. 기판;
   상기 기판을 관통하고 내부에 도전성 물질이 충진된 관통 실리콘 비아(Through Silicon Via;TSV)와, 상기 관통 실리콘 비아 상에 형성되고 상면에 솔더범프가 형성되는 도전패턴을 포함하는 접속부; 및
   상기 기판 상에 형성되는 휨(warpage) 방지층을 포함하는 휨방지부;를 포함하되,
   상기 휨방지부는 상기 기판 상에 형성되는 절연층과, 상기 절연층 상에 형성되는 씨드층과, 상기 씨드층 상에 형성되는 상기 휨 방지층을 포함하며,
   상기 접속부 및 휨방지부 사이에는 전기접속을 차단할 수 있는 이격부가 형성되는 것을 특징으로 하는 휨 방지층을 구비하고,
   상기 이격부는 접속부 및 휨방지부 사이의 씨드층 및 절연층이 절단되어 상기 기판의 일부가 노출되어 이루어지며,
   상기 노출된 기판의 일부에는 요철이 형성되는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.
2. 삭제
3. 제1항에 있어서,
   상기 휨 방지층은 금속으로 이루어지는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 제1항에 있어서,
   상기 휨방지부는 상기 기판을 중심으로 상하로 대칭 형성되는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지.
9. 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와;
   상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와;
   상기 제1포토레지스트 패턴을 제거하는 S3단계와;
   상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와;
   상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전패턴을 형성하는 S5단계와;
   상기 씨드층 및 도전패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층 및 절연층을 에칭하여 기판을 노출시키는 S6단계와;
   상기 노출된 기판과 도전패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;
   를 포함하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.
10. 기판에 제1포토레지스트 패턴으로 마스킹(masking)하는 S1단계와;
    상기 제1포토레지스트 패턴에 따라 비아홀을 형성하는 S2단계와;
    상기 제1포토레지스트 패턴을 제거하는 S3단계와;
    상기 기판의 외면에 절연층 및 씨드층을 순차적으로 형성하는 S4단계와;
    상기 씨드층 상에 제2포토레지스트 패턴으로 마스킹한 후, 상기 비아홀에 도전성 물질을 충진하여 관통 실리콘 비아(Through Silicon Via;TSV)를 형성하고 상기 관통 실리콘 비아 상에 도전패턴을 형성하는 S5단계와;
    상기 씨드층 및 도전패턴 상에 각각 제3포토레지스트 패턴으로 마스킹한 후, 상기 제3포토레지스트 패턴에 따라 씨드층을 에칭하여 상기 절연층을 노출시키는 S6-1단계와;
    상기 노출된 절연층과 도전패턴이 노출되지 않도록 제4포토레지스트 패턴으로 마스킹한 후, 상기 씨드층 상에 휨방지층을 형성하는 S7단계;
    를 포함하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.
11. 제9항 또는 제10항에 있어서,
    상기 휨 방지층은 금속으로 이루어지는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.
12. 제9항에 있어서,
    상기 노출된 기판에 요철을 형성하는 S8단계;를 더 포함하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.
13. 제12항에 있어서,
    상기 S8단계는 건식 식각을 통해 건식 식각을 통해 상기 요철을 형성하는 것을 특징으로 하는 휨 방지층을 구비하는 적층형 반도체 패키지의 제조방법.

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