KR101159720B1

KR101159720B1 - 반도체 소자 및 그 제조 방법

Info

Publication number: KR101159720B1
Application number: KR1020100117745A
Authority: KR
Inventors: 김가영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-11-24
Filing date: 2010-11-24
Publication date: 2012-06-28
Also published as: KR20120056160A

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 금속 배선 패턴에 가해지는 스트레스를 완화시켜 관통 실리콘 비아와 금속 배선 패턴 계면에서 리프팅이 발생하는 것을 억제할 수 있다. 또한, 리프팅의 발생이 억제됨에 따라 후속으로 진행되는 콘택홀 형성 시 콘택홀이 형성되지 않거나 낫 오픈이 발생하는 문제를 방지하여 소자의 특성을 향상시키는 기술에 관한 것이다.
본 발명은 반도체 기판 내에 제 1 콘택 플러그를 형성하는 단계와, 제 1 콘택 플러그와 연결되며, 제 1 콘택 플러그 상에서 서로 이격되어 배치된 다수의 제 1 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 관통 실리콘 비아(Through Silicon Via)와 연결되는 금속 배선 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.

집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 스택이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.

스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via)를 이용한 구조가 제안되었다. 관통 실리콘 비아를 이용한 스택 패키지는 칩 내에 관통 실리콘 비아를 형성해서 관통 실리콘 비아에 의해 수직으로 칩들 간 물리적 및 전기적 연결이 이루어지도록 한 구조이다.

도 1은 이러한 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 도 1을 참조하여 종래 기술에 따른 반도체 소자 및 그 제조 방법을 설명하면 다음과 같다.

먼저, 반도체 기판(10)을 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내측벽에 스페이서 절연막(미도시)를 형성한다. 그 다음, 스페이서 절연막(미도시)이 형성된 콘택홀에 금속층을 매립하여 제 1 콘택 플러그(15)를 형성한다. 이때, 금속층은 구리(Cu)를 포함하는 물질로 형성하는 것이 바람직하며, 이렇게 형성된 제 1 콘택 플러그(15)가 관통 실리콘 비아(Through silicon via)가 된다.

그 다음, 제 1 콘택 플러그(15)를 포함하는 반도체 기판(10) 상부에 제 1 층간 절연막(17)을 형성한다. 이후, 제 1 층간 절연막(17)을 식각하여 제 1 콘택 플러그(15)를 노출시키는 금속 배선 영역을 형성한다. 그 다음, 이 금속 배선 영역에 금속층을 매립하여 제 1 금속 배선 패턴(20)을 형성한다. 이때, 금속 배선 패턴(20)은 도 1의 (ⅱ)에 도시된 바와 같이 하나의 패드(Pad) 형태로 형성된다.

다음으로, 제 1 층간 절연막(17) 및 제 1 금속 배선 패턴(20) 상부에 제 2 층간 절연막(23)을 형성한다. 이후, 제 2 층간 절연막(23)을 식각하여 제 1 금속 배선 패턴(20)을 노출시키는 다수의 콘택홀을 형성한다. 그 다음, 콘택홀에 도전물질을 매립하여 제 2 콘택 플러그(25)를 형성한다. 그리고, 제 2 콘택 플러그(25)를 포함하는 제 2 층간 절연막(23) 상부에 제 2 콘택 플러그(25)와 연결되는 제 2 금속 배선 패턴(30)을 형성한다.

상술한 종래 기술에서 구리(Cu)를 이용하여 관통 실리콘 비아를 형성하는 경우에 후속으로 진행되는 열처리 공정에 의해 구리의 부피가 팽창되고, 이로 인해 구리가 반도체 기판 상면으로 솟구치는 문제가 발생하게 되어 후속 공정에 불량을 유발시켜 소자의 특성이 저하된다. 특히, 관통 실리콘 비아와 제 1 금속 배선 패턴 사이에서 스트레스가 발생하여 제 1 금속 배선 패턴이 솟아 오르는 디 라미네이션(De-Lamination) 현상이 발생하고, 이러한 디 라미네이션 현상으로 인해 관통 실리콘 비아와 제 1 금속 배선 패턴의 계면에서 리프팅이 발생하며, 이로 인해 제 1 금속 배선 패턴과 연결되는 콘택홀 형성 시 콘택홀이 형성되지 않거나 낫 오픈(Not Open)되는 문제점이 있다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로 금속 배선 패턴의 형태를 변형하여 금속 배선 패턴에 가해지는 스트레스를 완화시킴으로써, 소자의 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 제 1 콘택 플러그를 포함하는 반도체 기판과, 제 1 콘택 플러그와 연결되며, 상기 제 1 콘택 플러그 상에서 이격되어 배치된 다수의 제 1 금속 배선 패턴을 포함하는 것을 특징으로 한다.

나아가, 제 1 콘택 플러그는 구리를 포함하는 것을 특징으로 하고, 제 1 콘택 플러그는 관통 실리콘 비아(Through silicon via)인 것을 특징으로 한다.

또한, 제 1 금속 배선 패턴은 구리를 포함하며, 제 1 금속 배선 패턴은 0.5 ~ 3㎛ 이격되어 배치되는 것을 특징으로 한다.

나아가, 제 1 금속 배선 패턴과 연결되는 다수의 제 2 콘택플러그를 더 포함하며, 제 1 콘택플러그 상부의 제 1 금속 배선 패턴과 연결되는 다수의 제 2 콘택플러그를 더 포함하는 것을 특징으로 하며, 제 2 콘택 플러그와 연결되는 제 2 금속 배선 패턴을 더 포함하는 것을 특징으로 한다.

한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 제 1 콘택 플러그를 형성하는 단계와, 제 1 콘택 플러그와 연결되며, 제 1 콘택 플러그 상에서 서로 이격되어 배치된 다수의 제 1 금속 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

나아가, 제 1 콘택 플러그를 형성하는 단계는 반도체 기판을 식각하여 콘택홀을 형성하는 단계와, 콘택홀에 금속층을 매립하는 단계를 포함하는 것을 특징으로 한다.

또한, 금속층은 구리를 포함하며, 제 1 콘택플러그는 관통 실리콘 비아(Through silicon via)인 것을 특징으로 하며, 제 1 금속 배선 패턴을 형성하는 단계에서, 제 1 금속 배선 패턴은 0.5 ~ 3㎛ 이격되어 배치되는 것을 특징으로 한다.

나아가, 제 1 금속 배선 패턴을 형성하는 단계는 제 1 콘택플러그가 형성된 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 금속 배선 영역을 정의하는 층간 절연막 패턴을 형성하는 단계와, 금속 배선 영역에 금속층을 매립하는 단계를 더 포함하는 것을 특징으로 한다.

나아가, 층간 절연막 패턴은 제 1 콘택 플러그 상부에 형성되며, 층간 절연막 패턴 측면으로 상기 제 1 콘택 플러그가 노출되는 것을 특징으로 하며, 금속층을 매립하는 단계에서, 금속층은 구리를 포함하는 것을 특징으로 한다.

또한, 제 1 금속 배선 패턴을 형성하는 단계는 제 1 콘택플러그가 형성된 상기 반도체 기판 상부에 금속층을 형성하는 단계와, 금속층을 패터닝하여 상기 제 1 콘택 플러그의 일부를 노출시키는 단계를 포함하는 것을 특징으로 하고, 금속층을 형성하는 단계에서 금속층은 구리를 포함하는 것을 특징으로 한다.

그리고, 제 1 금속 배선 패턴을 형성하는 단계 이후, 제 1 금속 배선 패턴과 연결되는 다수의 제 2 콘택 플러그를 형성하는 단계와, 제 2 콘택 플러그와 연결되는 제 2 금속 배선 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

또한, 제 2 콘택플러그는 제 1 콘택 플러그 상부의 제 1 금속 배선 패턴과 연결되는 것을 특징으로 한다.

본 발명의 반도체 소자 및 그 제조 방법은 금속 배선 패턴에 가해지는 스트레스를 완화시켜 관통 실리콘 비아와 금속 배선 패턴 계면에서 리프팅이 발생하는 것을 억제할 수 있다. 또한, 리프팅의 발생이 억제됨에 따라 후속으로 진행되는 콘택홀 형성 시 콘택홀이 형성되지 않거나 낫 오픈이 발생하는 문제를 방지하여 소자의 특성이 향상되는 효과를 제공한다.

도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도 및 평면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도 및 평면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 소자의 관통 실리콘 비아(Through Silicon Via)을 도시한 것으로, 도 2 (ⅰ)은 단면도이고, 도 2 (ⅱ)는 평면도이다. 도 2를 참조하면 반도체 기판(100) 내에 제 1 콘택 플러그(115)가 구비되고, 제 1 콘택플러그(105) 측벽에 스페이서 절연막(미도시)이 구비된다. 여기서, 제 1 콘택 플러그(115)는 관통 실리콘 비아이며, 구리를 포함하는 것이 바람직하다. 그리고, 반도체 기판(100) 상부에 제 1 콘택 플러그(115)와 연결되는 제 1 금속 배선 패턴(120)이 구비된다. 이때, 제 1 금속 배선 패턴(120)은 제 1 콘택플러그(105) 상부에서 일정 간격 이격되어 분리된 형태로 형성된다. 즉, 도 2의 (ⅱ)에 도시된 바와 같이 다수의 제 1 금속 배선 패턴(120)이 제 1 콘택 플러그(115) 상부에서 각각 이격되어 배치된다. 도 2의 (ⅱ)에서는 크로스 형태로 이격된 모습을 도시하였으나, 이에 한정하지 않으며 제 1 금속 배선 패턴(120)이 서로 분리된 형태라면 원형, 타원형 또는 사각형 등 어떤 형태도 무관하다. 이때, 제 1 금속 배선 패턴(120)은 0.5 ~ 3㎛의 선폭(W)만큼 이격되도록 하는 것이 바람직하다.

그리고, 제 1 금속 배선 패턴(120) 상부에 다수의 제 2 콘택 플러그(125)가구비된다. 이때, 다수의 제 2 콘택 플러그(125) 중 일부는 제 1 콘택플러그(105) 상부에 형성된 제 1 금속 배선 패턴(120)과 연결되어야 한다. 또한, 다수의 제 2 콘택 플러그(125)를 연결하는 제 2 금속 배선 패턴(130)이 구비된다.

이와 같이, 제 1 콘택 플러그(115) 상에서 제 1 금속 배선 패턴(120)이 이격되어 분리된 형태로 형성됨으로써, 제 1 금속 배선 패턴(120)에 가해지는 스트레스(Stress)가 분리된 부분으로 빠져나가게 된다. 즉, 제 1 금속 배선 패턴(120)에 가해지는 스트레스가 완화되어 제 1 금속 배선 패턴이 리프팅되는 현상이 방지된다.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도이다. 먼저, 도 3a를 참조하면 반도체 기판(100)을 식각하여 제 1 콘택홀을 형성한다. 그 다음, 제 1 콘택홀 내측벽에 절연막 스페이서(미도시)를 형성한다. 절연막 스페이서(미도시)는 콘택과 반도체 기판(100) 사이를 절연시키는 효과를 제공하며, 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 이어서, 제 1 콘택홀 내에 금속층을 매립하여 제 1 콘택 플러그(105)를 형성한다. 이렇게 형성된 제 1 콘택 플러그(105)가 관통 실리콘 비아가 된다. 이때, 제 1 콘택 플러그(105)의 상측 선폭은 8 ~ 12㎛인 것이 바람직하다.

그 다음, 제 1 콘택플러그(105)를 포함하는 반도체 기판(100) 전체 상부에 제 1 층간 절연막을 형성한다. 이후, 제 1 층간 절연막 상부에 금속 배선 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 이때, 마스크 패턴(미도시)은 도 3a의 (ⅱ)에 도시된 노광 마스크(115)를 이용하여 형성한다. 이 노광 마스크(115)는 금속 배선 영역에 대응되는 투광 영역(115a)과 금속 배선 영역 사이의 절연 부분에 대응되는 차광 영역(115b)을 포함한다. 이때, 투광 영역(115a)은 차광 영역(115b)에 의해 일정 간격 이격되어 배치된다.

다음으로, 마스크 패턴(미도시)을 식각 마스크로 제 1 층간 절연막을 식각하여 금속 배선 영역(113)을 정의하는 제 1 층간 절연막 패턴(110)을 형성한다. 제 1 층간 절연막 패턴(110)은 제 1 콘택플러그(105) 상에 형성되며, 제 1 층간 절연막 패턴(110) 측면으로 제 1 콘택플러그(105)의 일부가 노출되도록 한다. 즉, 금속 배선 영역(113)이 다수로 분리되어 형성된다.

도 3b를 참조하면, 제 1 층간 절연막 패턴(110) 및 제 1 콘택플러그(105)를 포함하는 반도체 기판(100) 상부에 금속층을 형성한다. 금속층은 구리를 포함하는 물질인 것이 바람직하다. 이어서, 제 1 층간 절연막 패턴(110)이 노출될때까지 평탄화 식각하여 제 1 금속 배선 패턴(120)을 형성한다. 도 3b에 도시된 바와 같이 금속 배선 영역(113)을 형성한 후 금속층을 매립하여 금속 배선 패턴을 형성하는 방식을 다마신 방식이라고 한다. 본 발명에서는 다마신 방식을 이용한 금속 배선 패턴 형성 방법을 도시하고 있으나, 반드시 이에 한정하지는 않는다. 다마신 방식 이외에도 금속층을 형성한 후 패터닝하여 금속 배선 패턴을 형성할 수도 있다.

이러한 제 1 금속 배선 패턴(120)은 제 1 콘택플러그(105) 상부에서 일정 간격(W) 이격되어 형성하는 것이 바람직하다. 더욱 바람직하게는, 제 1 금속 배선 패턴(120)이 각각 0.5 ~ 3㎛ 만큼 이격되도록 형성한다. 도 3b의 (ⅱ)는 제 1 금속 배선 패턴(120)이 형성된 모습을 평면도로 도시한 것으로, 제 1 금속 배선 패턴(120)은 제 1 콘택 플러그(105) 상에서 일정 간격 이격되어 분리된 형태로 형성되며, 크로스 형태로 분리되어 형성된다. 그러나, 제 1 금속 배선패턴(120)의 형태는 도 3b의 (ⅱ)에 도시된 바에 한정하지 않으며, 제 1 콘택플러그(105) 상에서 일정간격 이격되어 배치되는 제 1 금속 배선 패턴(120)인 경우, 원형, 타원형 또는 사각형 등 어떠한 형태도 무관하다.

이와 같이, 제 1 금속 배선 패턴(120)이 분리된 형태로 형성함으로써, 제 1 금속 배선 패턴(120)에 가해지는 스트레스(Stress)가 분리된 부분으로 빠져나가게 된다. 즉, 제 1 금속 배선 패턴(120)에 가해지는 스트레스가 완화되어 디 라미네이션(De Lamination) 현상이 억제되고 이로 인해 제 1 금속 배선 패턴이 리프팅(Lifting)되는 현상이 방지된다.

도 3c를 참조하면, 제 1 층간 절연막 패턴(110) 및 제 1 금속 배선 패턴(120) 상부에 제 2 층간 절연막(123)을 형성한다. 그 다음, 제 2 층간 절연막(123)을 식각하여 제 1 금속 배선 패턴(120)을 노출시키는 다수의 제 2 콘택홀을 형성한다. 여기서, 제 1 금속 배선 패턴(120)이 디 라미네이션되는 현상이 방지됨에 따라 제 2 콘택홀이 형성되지 않거나 낫 오픈되는 문제점도 발생하지 않는다.

이어서, 제 2 콘택홀에 도전물질을 매립하여 제 2 콘택 플러그(125)를 형성한다. 이때, 다수의 제 2 콘택 플러그(125) 중 일부는 제 1 콘택플러그(105) 상부의 제 1 금속 배선 패턴(120)과 연결되도록 하는 것이 바람직하다. 다음으로, 제 2 층간 절연막(123) 및 제 2 콘택 플러그(125) 상부에 제 2 금속 배선 패턴(130)을 형성한다.

상술한 바와 같이, 제 1 콘택 플러그(115) 상에서 제 1 금속 배선 패턴(120)이 이격되어 분리된 형태로 형성됨으로써, 제 1 금속 배선 패턴(120)에 가해지는 스트레스(Stress)가 분리된 부분으로 빠져나가게 된다. 즉, 제 1 금속 배선 패턴(120)에 가해지는 스트레스가 완화되어 제 1 금속 배선 패턴이 리프팅되는 현상이 방지되며 이로 인해 소자의 특성이 향상되는 효과를 얻을 수 있다.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

100 : 반도체 기판 105 : 제 1 콘택 플러그
110 : 제 1 층간 절연막 120 : 제 1 금속 배선 패턴
123 : 제 2 층간 절연막 125 : 제 2 콘택 플러그
130 : 제 2 금속 배선 패턴

Claims

제 1 콘택 플러그를 포함하는 반도체 기판;
상기 제 1 콘택 플러그와 연결되며, 상기 제 1 콘택 플러그 상에서 서로 이격되어 배치된 다수의 제 1 금속 배선 패턴; 및
상기 제 1 금속 배선 패턴과 연결되는 다수의 제 2 콘택플러그;
를 포함하는 것을 특징으로 하는 반도체 소자.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,
상기 제 1 콘택 플러그는 구리를 포함하는 것을 특징으로 하는 반도체 소자.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,
상기 제 1 콘택 플러그는 관통 실리콘 비아(Through silicon via)인 것을 특징으로 하는 반도체 소자.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,
상기 제 1 금속 배선 패턴은 구리를 포함하는 것을 특징으로 하는 반도체 소자.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,
상기 제 1 금속 배선 패턴은 0.5 ~ 3㎛ 이격되어 배치되는 것을 특징으로 하는 반도체 소자.
삭제
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,
상기 제 1 콘택플러그 상부의 상기 제 1 금속 배선 패턴과 연결되는 다수의 제 2 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

청구항 1에 있어서,
상기 제 2 콘택 플러그와 연결되는 제 2 금속 배선 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
반도체 기판 내에 제 1 콘택 플러그를 형성하는 단계;
상기 제 1 콘택 플러그와 연결되며, 상기 제 1 콘택 플러그 상에서 이격되어 배치된 다수의 제 1 금속 배선 패턴을 형성하는 단계; 및
상기 제 1 콘택 플러그 상부의 상기 제 1 금속 배선 패턴과 연결되는 제 2 금속 배선 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,
상기 제 1 콘택 플러그를 형성하는 단계는
상기 반도체 기판을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀에 금속층을 매립하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

청구항 10에 있어서,
상기 금속층은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,
상기 제 1 콘택플러그는 관통 실리콘 비아(Through silicon via)인 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

청구항 9에 있어서,
상기 제 1 금속 배선 패턴을 형성하는 단계에서,
상기 제 1 금속 배선 패턴은 0.5 ~ 3㎛ 이격되어 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

청구항 10에 있어서,
상기 제 1 금속 배선 패턴을 형성하는 단계는
상기 제 1 콘택플러그가 형성된 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 금속 배선 영역을 정의하는 층간 절연막 패턴을 형성하는 단계; 및
상기 금속 배선 영역에 금속층을 매립하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

청구항 14에 있어서,
상기 층간 절연막 패턴은 상기 제 1 콘택 플러그 상부에 형성되며, 상기 층간 절연막 패턴 측면으로 상기 제 1 콘택 플러그가 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

청구항 14에 있어서,
상기 금속층을 매립하는 단계에서,
상기 금속층은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

청구항 10에 있어서,
상기 제 1 금속 배선 패턴을 형성하는 단계는
상기 제 1 콘택플러그가 형성된 상기 반도체 기판 상부에 금속층을 형성하는 단계; 및
상기 금속층을 패터닝하여 상기 제 1 콘택 플러그의 일부를 노출시키는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

청구항 17에 있어서,
상기 금속층을 형성하는 단계에서,
상기 금속층은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
청구항 19은(는) 설정등록료 납부시 포기되었습니다.

청구항 10에 있어서,
상기 제 2 콘택플러그를 형성하는 단계 이후,
상기 제 2 콘택 플러그와 연결되는 제 2 금속 배선 패턴을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
삭제