KR101448917B1

KR101448917B1 - 의사 멀티플 샘플링 방법을 사용하는 아날로그-디지털 변환장치 및 방법

Info

Publication number: KR101448917B1
Application number: KR1020070091943A
Authority: KR
Inventors: 임용
Original assignee: 삼성전자주식회사
Priority date: 2007-09-11
Filing date: 2007-09-11
Publication date: 2014-10-13
Also published as: JP5268098B2; TWI489786B; JP2009071826A; CN101388668A; US20090066554A1; US7554479B2; KR20090026884A; TW200913502A; CN101388668B

Abstract

의사 멀티플 샘플링 방법을 사용하는 아날로그-디지털 변환기 및 방법이 개시된다. 상기 아날로그-디지털 변환 방법은 아날로그-디지털 변환 회수에 기초하여 각각이 다수의 양자화 레벨들을 포함하는 서로 다른 양자화 레벨 패턴들을 발생하는 단계, 및 상기 서로 다른 양자화 레벨 패턴들 각각에 기초하여 아날로그-디지털 변환하는 단계를 포함하며, 상기 서로 다른 양자화 레벨 패턴들 각각의 양자화 레벨은 소정의 오프셋 크기의 정수배 만큼의 차를 갖는다.

램프 발생기(Ramp Generator), 아날로그 디지털 변환기

Description

의사 멀티플 샘플링 방법을 사용하는 아날로그-디지털 변환 장치 및 방법{Apparatus and Method for converting Analogue to Digital using pseudo multiple sampling}

본 발명은 CMOS 이미지 센서(Complementary Metal Oxide Semiconductor Image Sensor, 이하 CIS라 함)에 관한 것으로, 보다 상세하게는 CIS 노이즈를 감소시키기 위하여 의사 멀티플 샘플링 방법을 사용하는 CIS의 칼럼 아날로그-디지털 변환기(Cloumn Analogue to Digital Converter) 및 아날로그-디지털 변환 방법에 관한 것이다.

CIS는 구현 방식에 따라 싱글 ADC(Analogue to Digital Converter)를 사용하는 방식과 칼럼 ADC를 사용하는 방식이 있다. 칼럼 ADC를 사용하는 방식은 간단한 구조의 아날로그-디지털 변환 회로를 상기 CIS의 픽셀 어레이의 매 칼럼마다 배치하여 구현되는 방식으로 전력 소모가 적은 장점이 있다.

칼럼 ADC를 사용하는 방식은 상기 CIS의 화소(pixel)로부터의 출력 신호인 아날로그 출력 전압에 상관 이중 샘플링(Correlated Double Sampling, CDS)을 수행하고, 수행된 결과에 기초한 전압과 램프 발생기에서 생성된 램프 신호를 비교하 고, 비교 결과에 기초하여 디지털 코드를 생성한다.

이러한 CDS 방식은 각 단위 화소에서 근본적으로 가지고 있는 FPN(Fixed Pattern Noise)과 단위 화소들 간의 특성 차이로 인한 노이즈(Noise)를 상당 부분 줄이는데 기여한다.

CIS의 노이즈(Noise) 원인으로는 화소의 랜덤 노이즈(Random noise)와 아날로그-디지털 변환기의 랜덤 노이즈 및 수평 노이즈(Horizontal noise) 등이 있다. 이러한 노이즈들(noises)을 제거하기 위한 방법으로 멀티플 샘플링 방법(multiple sampling method)이 사용된다.

상기 멀티플 샘플링 방법은 하나의 입력을 여러 번 아날로그-디지털 변환하고, 변환한 결과들의 평균값을 산출하는 방법이다.

CIS의 한 주기의 수평 스캔 시간(Horizantal scan time)동안 단위 화소로부터 출력된 픽셀 신호(예컨대, 리셋 신호, 화소 신호, 또는 리셋 신호와 화소 신호의 차이)를 1번 샘플링하여 아날로그-디지털 변환할 경우에 랜덤 노이즈(random noise)를 RN1이라고 할 때, M(M>1인 실수)번 샘플링하여 아날로그-디지털 변환할 경우에 랜덤 노이즈는 RN1/sqrt(M)이 된다. 여기서 sqrt(M)은 스퀘어 루트(square root) M이다.

예컨대, 화소로부터 출력된 신호를 1번 샘플링할 때 랜덤 노이즈(RN1)가 10이라면, 4번 샘플링할 때 랜덤 노이즈(RN4)는 5가 된다.

그러나 상기 멀티플 샘플링 방법은 한 주기의 수평 스캔 시간(Horizantal scan time)동안 1번 아날로그-디지털 변환할 때의 아날로그-디지털 변환 시간에 비 하여 상기 M배의 아날로그-디지털 변환 시간이 요구되고, 상기 평균값을 산출하기 위하여 메모리 또는 연산기가 별도로 필요하므로 상용화 시스템(예컨대, CMOS Image Sensor)에 적용하기 어려운 문제점이 있다.

따라서, 본 발명이 해결하고자 하는 과제는 서로 다른 양자화 레벨 패턴을 갖는 램프 신호를 이용하여 아날로그-디지털 변환 시간의 증가없이 멀티플 샘플링과 비슷한 노이즈 감소 성능을 갖는 아날로그-디지털 변환 장치 및 방법을 제공하고자 하는 데 있다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 아날로그-디지털 변환 방법은 아날로그-디지털 변환 회수에 기초하여, 각각이 다수의 양자화 레벨들을 포함하는 서로 다른 양자화 레벨 패턴들을 발생하는 단계, 및 상기 서로 다른 양자화 레벨 패턴들 각각에 기초하여 아날로그-디지털 변환하는 단계를 포함한다. 상기 서로 다른 양자화 레벨 패턴들 각각의 양자화 레벨은 소정의 오프셋 크기의 정수 배 만큼의 차를 갖는다. 상기 소정의 오프셋 크기는 상기 아날로그-디지털 변환 회수가 1일 때 양자화 레벨 간의 레벨 값의 차일 수 있다.

상기 아날로그-디지털 변환 방법은 상기 서로 다른 양자화 레벨 패턴들 각각에 기초하여 아날로그-디지털 변환된 결과들에 따른 디지털 코드를 생성하는 단계를 더 포함할 수 있다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 아날로그-디지털 변환기는 램프 신호 발생기, 비교기를 포함한다. 상기 램프 신호 발생기는 램핑 방향이 아날로그-디지털 회수만큼 연속적으로 바뀌며, 상기 램핑 방향이 바뀌기 전 제1 시간 동안에는 제1 기울기를 갖는 상기 램프 신호를 발생하고 상기 램핑 방향이 바뀐 후 상기 제1 시간 동안 제2 기울기를 갖는 램프 신호를 발생한다. 상기 램프 신호는 주기적으로 상기 램핑 방향이 바뀔 수 있다. 상기 비교기는 아날로그 입력 신호와 상기 램프 신호 발생기의 출력 신호를 비교하고 비교 신호를 발생한다.

상기 아날로그-디지털 변환기는 상기 비교기로부터 출력된 비교 신호의 로직 레벨 값의 천이(transition)에 기초하여 클럭 신호를 카운팅하는 카운터를 더 포함할 수 있다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 아날로그-디지털 변환기는 램프 신호 발생기 및 비교기를 포함한다. 상기 램프 신호 발생기는 서로 비대칭적인 상승 램핑 부분과 하강 램핑 부분을 포함하는 적어도 하나의 램프 신호를 생성한다.

상기 상승 램핑 부분은 제1 전압 레벨에서부터 제2 전압까지 제1 기울기로 상승하는 부분을 포함하고, 상기 하강 램핑 부분은 상기 제2 전압 레벨에서부터 제3 레벨까지 제2 기울기로 하강하는 제1 부분과 상기 제3 레벨에서 제4 전압 레벨까지 제3 기울기로 하강하는 제2 부분을 포함할 수 있다.

또는 상기 상승 램핑 부분은 제1 전압 레벨에서부터 제2 전압 레벨까지 제1 기울기로 상승하는 제1 부분과 상기 제2 전압 레벨에서부터 제3 전압 레벨까지 제2 기울기로 상승하는 제2 부분을 포함하고, 상기 하강 램핑 부분은 상기 제3 전압 레벨에서 제4전압 레벨까지 제3 기울기로 하강하는 제3 부분과 상기 제4 전압 레벨에서 제5 전압 레벨까지 제4 기울기로 하강하는 제4 부분을 포함할 수 있다.

상기 비교기는 아날로그 신호와 상기 램프 신호 발생기로부터 출력된 램프 신호를 비교하고 비교 신호를 출력한다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 CMOS 이미지 센서는 APS(Active Pixel Sensor) 어레이, 및 상술한 아날로그-디지털 변환기를 포함한다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 아날로그-디지털 변환 방법은 아날로그-디지털 변환 회수를 결정하는 단계, 상기 아날로그-디지털 변환 회수만큼 램핑 방향이 연속적으로 바뀌며 상기 램핑 방향이 바뀌기 전 제1 시간 동안에는 제1 기울기를 갖는 상기 램프 신호를 발생하고 상기 램핑 방향이 바뀐 후 상기 제1 시간 동안은 제2 기울기를 갖는 램프 신호를 발생하는 단계, 및 아날로그 입력 신호와 상기 발생된 램프 신호를 비교하고 비교 신호를 발생하는 단계를 포함한다.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 아날로그-디지털 변환기는 아날로그-디지털 변환 회수만큼 주기적으로 램프 신호들을 발생하기 위한 램프 신호 발생기 및 각각이 아날로그 입력 신호와 상기 램프 신호 발생기로부터 출력된 상기 램프 신호들 각각을 비교하고 비교 신호들 각각을 출력하는 비교기들을 포함한다. 상기 램프 신호들 각각은 제1 램핑 부분과 제2 램핑 부분을 포함하며, 상기 제1 램핑 부분 각각의 기울기의 절대값이 서로 다르다.

상기 램프 신호 발생기는 상승 램핑 신호 및 하강 램핑 신호를 적어도 한 번 발생할 수 있으며, 상기 상승 램핑 신호의 상기 제1 램핑 부분의 기울기의 절대값과 상기 하강 램핑 신호의 상기 제1 램핑 부분의 기울기의 절대값이 서로 다르다.

본 발명에 따른 아날로그-디지털 변환 장치 및 방법은 서로 다른 양자화 레벨 패턴을 갖는 램프 신호를 이용하여 싱글 슬로프(single slope) 아날로그-디지털 변환과 동일한 아날로그-디지털 변환 시간에 멀티플 샘플링에 의한 멀티플 아날로그-디지털 변환을 통하여 픽셀에 의한 노이즈 및 아날로그-디지털 변환시 발생하는 노이즈를 감소시킬 수 있는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시 예에 따른 의사 멀티 샘플링(pseudo multiple sampling)을 이용한 아날로그-디지털 변환을 위한 양자화 레벨 패턴들이다. 도 1을 참조하면, N비트(N은 양의 실수, 예컨대, N=4)의 해상도를 갖도록 아날로그 신호(Va)를 디지털 신호로 변환하는 경우를 가정한다.

상기 아날로그 신호(Va)를 M(M은 양의 실수)번 멀티플 샘플링하여 아날로그-디지털 변환 할 때, 각각의 아날로그-디지털 변환을 위한 양자화 레벨 패턴은 도 1에 도시된 바와 같다.

N(예컨대, N=4)비트의 2진수는 총 2^N개의 서로 다른 값들(예컨대, 0~15) 을 나타낼 수 있다. 따라서 아날로그 신호(Va, 예컨대 0 ~ 16V)를 한 번 샘플링하여 아날로그-디지털 변환할 경우, 즉 아날로그-디지털 변환 회수(M)가 1일 때(M=1일 때) 총 16 양자화 레벨들(quantization levels)이 필요하다. 이때 양자화 레벨 간의 전압 차(QLS1)는 1V가 되며, 오직 하나의 양자화 레벨 패턴을 갖는다.

도 1을 참조하면, 아날로그-디지털 변환 회수(M)가 4일 때(M=4), 4개의 서로 다른 양자화 레벨 패턴들(QLP1 내지 QLP4)이 필요하다. 예컨대, 0~16V의 아날로그 입력 신호(Va)에 대하여, 제1 양자화 레벨 패턴(QLP1)은 양자화 레벨 간에 4V의 전압 차가 있다. 제2 양자화 레벨 패턴(QLP2)과 상기 제1 양자화 레벨 패턴(QLP1) 간에는 QLS1만큼에 해당하는 제1 오프셋(예컨대, 1V)이 존재할 수 있다. 제3 양자화 레벨 패턴(QLP3)과 상기 제1 양자화 레벨 패턴(QLP1) 간에는 제2 오프셋(예컨대, 2V)이 존재할 수 있다. 제4 양자화 레벨 패턴(QLP4)과 상기 제1 양자화 레벨 패턴(QLP1) 간에는 제3 오프셋(예컨대, 3V)이 존재할 수 있다. 상기 제1 오프셋 내지 상기 제4 오프셋 간에는 상기 QLS1의 정수 배에 해당하는 오프셋 차이가 존재할 수 있다.

이 때 상기 양자화 레벨 패턴들(QLP1 내지 QLP4)이 생성되는 순서는 상관없 으며, 서로 다른 패턴이면 충분하다. 결국 상기 아날로그 입력 신호(Va)는 상기 서로 다른 양자화 레벨 패턴들(QLP1 내지 QLP4) 각각에 기초하여 아날로그-디지털 변환되며, 상기 아날로그 입력 신호(Va)에 대한 최종 디지털 코드 값은 상기 아날로그-디지털 변환된 결과들의 합이 된다.

예컨대, 상기 아날로그 입력 신호(Va)의 레벨 값이 13이고, M=2인 경우에 각각의 양자화 레벨패턴에 대한 디지털 변환된 값들(6 및 7)을 합한 값(6+7=13)이 상기 아날로그 입력 신호(Va)의 디지털 값(예컨대, 1101)이 될 수 있다.

또한 M=4인 경우에는 각각의 디지털 변환된 결과들의 값들(3,3,3, 및 4)를 모두 더한 값(3+3+3+4=13)이 상기 아날로그 입력 신호(Va)의 디지털 값(예컨대, 1101)이 될 수 있다.

도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기(200)를 나타내는 개념도이다. 도 2를 참조하면, 상기 아날로그-디지털 변환기(200)는 램프 신호 발생기(210), 비교기(220), 및 카운터(230)를 포함한다.

상기 램프 신호 발생기(210)는 아날로그 입력 신호(Va)를 멀티플 샘플링하고, 샘플링된 신호를 아날로그-디지털 변환하기 위하여 사용되는 램프 신호(Ramp, 예컨대, Ramp2, Ramp3, 또는 Ramp4)를 발생시킨다.

상기 비교기(220)는 아날로그 입력 신호(Va)와 상기 램프 신호 발생기(210)로부터 출력된 램프 신호(Ramp, 예컨대, Ramp2, Ramp3, 또는 Ramp4)를 비교하고 비교 신호(CS)를 발생한다.

상기 샘플링 회수에 기초하여 상기 램프 신호(Ramp)의 패턴이 결정된다. 예 컨대, 아날로그 입력 신호(Va)를 2번 샘플링하고 샘플링된 신호들 각각을 아날로그 디지털 변환하기 위하여 상기 램프 신호 발생기(210)는 상기 제2 램프 신호(Ramp2)를 발생시킨다.

상기 카운터(230)는 상기 비교기(220)로부터 출력된 비교 신호(CS)의 로직 레벨 값의 천이(transition)에 기초하여 클럭 신호(CLK)를 카운팅한다.

도 3a는 하나의 기울기(single slope)를 갖는 제1 램프 신호(Ramp1)를 나타낸다. 도 3a를 참조하면, 제1 아날로그-디지털 변환 시간 동안 아날로그 입력 신호(Va)를 1 번 샘플링하여 아날로그-디지털 변환하기 위하여 상기 제1 램프 신호(Ramp1)가 사용된다. 상기 제1 램프 신호(Ramp1)는 제1 기울기(US1)로 상승 램핑한다.

예컨대, 0~16V의 아날로그 입력 신호(Va)를 4비트의 디지털 코드(0000~1111)로 변환하기 위하여 상기 제1 기울기(US1)는 1V/CLK(예컨대, CLK는 상기 카운터(230)에서 카운팅하는 클럭(CLK)의 한 사이클)일 수 있다. 이때 양자화 레벨 간의 전압 차이(QLS1)는 1V가 된다. 즉 상기 아날로그 입력 신호(Va)가 10V일 때, 상기 카운터(230)는 상기 카운터 출력(Counter Output)이 10 CLK가 될 때까지 계속 카운팅하고, 그 이후에는 카운팅을 정지할 수 있다.

도 3b는 도 2에 도시된 램프 신호 발생기(210)로부터 발생되는 제2 램프 신호(Ramp2)를 나타낸다. 도 2 및 도 3b를 참조하면, 아날로그 입력 신호(Va)를 2 번 샘플링하여 아날로그-디지털 변환하는 경우(M=2, M은 아날로그-디지털 변환 회수) 상기 램프 신호 발생기(210)는 제2 램프 신호(Ramp2)를 발생시킨다.

상기 램프 신호 발생기(210)는 램핑 방향(예컨대, 상승 램핑 또는 하강 램핑)이 아날로그-디지털 회수(예컨대, M=2)만큼 연속적으로 바뀌는 램프 신호(예컨대, Ramp2)를 발생시킨다. 상기 램프 신호 발생기(210)는 상기 램핑 방향이 바뀌기 전 제1 시간 동안(예컨대, 1CLK)에는 제2 기울기(US2=2V/CLK)를 갖고, 상기 램핑 방향이 바뀐 후 상기 제1 시간 동안에는 제3 기울기(DS1=-1V/CLK)를 갖는 상기 램프 신호(예컨대, Ramp2)를 발생시킨다.

구체적으로 상기 제2 램프 신호(Ramp2)는 상승 램핑 부분(P1~P2)과 하강 램핑 부분(P2~P4)을 포함한다. 상기 상승 램핑 부분(P1~P2)은 상기 아날로그 입력 신호(Va)를 제1 아날로그-디지털 변환하기 위한 양자화 레벨 패턴을 제공하고, 상기 하강 램핑 부분(P2~P4)은 상기 아날로그 입력 신호(Va)를 제2 아날로그-디지털 변환하기 위한 양자화 레벨 패턴을 제공한다. 상기 제2 램프 신호(Ramp2)는 상승시간과 하강시간이 동일할 수 있다.

상기 상승 램핑 부분(P1~P2)은 상기 제2 기울기(US2)로 상승하며, 상기 하강 램핑 부분(P2~P4)은 상기 제3 기울기(DS1)로 하강하는 제1 하강 부분(P2~P3)과 제4 기울기(DS2)로 하강하는 제2 하강 부분(P3~P4)을 포함한다. 예컨대, 상기 하강 램핑 부분(P2~P4)은 1 CLK동안만 상기 제3 기울기(DS1)로 하강하는 상기 제1 하강부분(P2~P3)을 포함할 수 있다.

따라서 상기 상승 램핑 부분(P1~P2)과 상기 하강 램핑 부분(P2~P4)은 서로 비대칭적이다. 여기서 상기 P1은 제1 전압 레벨(예컨대, 0V)이고, 상기 P2는 제2 전압레벨(예컨대, 16V)이고, 상기 P3는 제3 전압 레벨(예컨대, 15V)이고, 상기 P4 는 제4 전압 레벨(예컨대, 1V)일 수 있다.

예컨대, 상기 제2 기울기(US2)는 2V/CLK이고, 상기 제3 기울기(DS1)는 -1V/CLK이고, 상기 제4 기울기(DS2)는 -2V/CLK일 수 있다.

따라서 상기 제2 램프 신호(Ramp2)의 상승 부분(P1~P2)의 상기 제2 기울기(US2=2V/CLK)의 절대값(2)은 제2 하강 부분(P3~P4)의 상기 제4 기울기(DS1=-2V/CLK)의 절대값(2)과 서로 동일하나, 상기 제1 하강 부분(P2~P3)의 상기 제3 기울기(DS1=-1V/CLK)의 절대값(1)과는 다르다.

이로 인하여 매 아날로그-디지털 변환마다 상기 상승 램핑 부분(P1~P2)과 상기 하강 램핑 부분(P2~P4) 각각의 서로 다른 양자화 레벨 패턴에 기초하여 상기 아날로그 입력 신호(Va)가 디지털 변환될 수 있다.

예컨대, 도 3b에 따르면 상기 아날로그 입력 신호(Va)가 10V이고, M=2인 경우에 상기 카운터(230)는 상기 아날로그 입력 신호(Va)가 상기 상승 램핑 부분(P1~P2)보다 커질 때까지 5 CLK 카운팅하고, 카운팅을 정지할 수 있다. 상기 카운터(230)는 상기 아날로그 입력 신호(Va)가 상기 하강 램핑 부분(P2~P4)보다 클 때에는 카운팅을 정지하고, 상기 하강 램핑 부분(P2~P4)보다 작아지는 순간부터 카운팅을 시작하고 5CLK 카운팅할 수 있다. 따라서 상기 아날로그 입력 신호(Va)에 대한 상기 카운터(230)의 총 카운팅 결과는 10CLK가 될 수 있으며, 이에 상응하는 디지털 코드는 1010일 수 있다.

상기 아날로그-디지털 변환 회수(M)는 상기 CIS의 전체 이득(Gain)에 따라 결정될 수 있으며, 상기 이득에 따라 결정된 멀티플 아날로그-디지털 변환 회수(M) 에 따른 멀티플 아날로그-디지털 변환 결과로 인하여 큰 노이즈 감소 효과를 얻을 수 있다.

도 3c는 도 2에 도시된 램프 신호 발생기(210)로부터 발생되는 제3 램프 신호(Ramp3)를 나타낸다. 도 2 및 도 3c를 참조하면, 상기 램프 신호 발생기(210)는 서로 비대칭적인 상승 램핑 부분과 하강 램핑 부분을 포함하는 적어도 하나의 램프 신호를 생성한다.

상기 아날로그 입력 신호(Va)를 4 번 샘플링하여 아날로그-디지털 변환하는 경우(M=4) 상기 램프 신호 발생기(210)는 상기 제3 램프 신호(Ramp3)를 발생시킨다. 상기 제3 램프 신호(Ramp3)는 제1 상승 램핑 부분(S1~S2), 제1 하강 램핑 부분(S2~S4), 제2 상승 램핑 부분(S4~S6), 및 제2 하강 램핑 부분(S6~S8)을 포함한다. 각각의 상승 램핑 시간과 각각의 하강 램핑 시간은 서로 동일하다.

상기 제1 상승 램핑 부분(S1~S2)은 제5 기울기(US3)로 상승한다. 상기 제1 하강 램핑 부분(S2~S4)은 제6 기울기(DS3)로 하강하는 부분(S2~S3)과 제7 기울기(DS4)로 하강하는 부분(S3~S4)을 포함한다.

상기 제2 상승 램핑 부분(S4~S6)은 제8 기울기(US4)로 상승하는 부분(S4~S5)과 제9 기울기(US5)로 상승하는 부분(S5~S6)을 포함한다. 상기 제2 하강 램핑 부분(S6~S8)은 제10 기울기(DS5)로 하강하는 부분(S6~S7)과 제11 기울기(DS6)로 하강하는 부분(S7~S8)을 포함한다.

예컨대, 상기 제5 기울기(US3)는 4V/CLK이고, 상기 제6 기울기(DS3)는 -3V/CLK, 상기 제8 기울기(US4)는 2V/CLK, 및 상기 제10 기울기(DS5)는 -1V/CLK일 수 있다. 상기 제5 기울기(US3), 상기 제7 기울기(DS4), 상기 제9 기울기(US5), 및 상기 제11 기울기(DS6)의 절대 값(4)은 서로 동일하나, 상기 제5 기울기(US3), 제6 기울기(DS3), 상기 제8 기울기(US4), 및 상기 제10 기울기(DS5) 각각의 절대 값은 서로 다르다. 이로 인하여 상기 제3 램프 신호(Ramp3)는 비대칭적이다.

매 아날로그-디지털 변환마다 상기 비교기(220)는 상기 제1 상승 램핑 부분(S1~S2), 상기 제1 하강 램핑 부분(S2~S4), 상기 제2 상승 램핑 부분(S4~S6), 및 상기 제2 하강 램핑 부분(S6~S8) 중 어느 하나와 상기 아날로그 입력 신호(Va)를 비교하고 비교 신호를 출력한다.

따라서 매 아날로그-디지털 변환마다 상기 제1 상승 램핑 부분(S1~S2), 상기 제1 하강 램핑 부분(S2~S4), 상기 제2 상승 램핑 부분(S4~S6) 및 상기 제2 하강 램핑 부분(S6~S8) 각각의 서로 다른 양자화 레벨 패턴에 기초하여 상기 아날로그 입력 신호(Va)는 디지털 변환되며, 상기 아날로그 입력 신호(Va)에 대한 최종 디지털 코드 값은 상기 아날로그-디지털 변환된 결과들의 합이 된다.

예컨대, 도 3c에 따르면 상기 아날로그 입력 신호(Va)가 10V이고, M=4인 경우에 상기 카운터(230)는 상기 아날로그 입력 신호(Va)가 상기 제3 램프 신호(Ramp3)보다 작은 때에만 카운팅 동작을 수행한다. 따라서 상기 아날로그 입력 신호(Va)에 대한 상기 카운터(230)의 총 카운팅 결과는 10CLK가 될 수 있으며, 이에 상응하는 디지털 코드는 1010일 수 있다.

도 3b 및 도 3c에 도시된 램프 신호들(Ramp2 및 Ramp3)은 아날로그-디지털 변환 회수(M)에 따라 발생될 수 있는 램프 신호의 일 예일 뿐이다. 상기 램프 신호 발생기(210)는 아날로그-디지털 변환회수(M)가 증가함에 따라 상기 아날로그-디지털 변환 회수에 상응하는 램프 신호를 발생할 수 있다.

또한 본 발명의 일반적인 개념은 서로 다른 양자화 레벨 패턴을 제공하여, 아날로그 신호를 디지털 변환하는 것이므로, 도 3b 및 도 3c에 도시된 바와 같이 램프 신호에 의해서 서로 다른 양자화 레벨 패턴을 제공하는 실시 예에 한하지 않는다.

도 4a는 본 발명의 일 실시 예에 따른 CMOS 이미지 센서의 아날로그-디지털 변환기(400)를 나타내는 회로도이다. 도 4a를 참조하면, 상기 아날로그-디지털 변환기(400)는 램프 신호 발생기(210), 제1 내지 제4 스위치(S1 내지 S4), 제1 내지 제3 커패시터(C1 내지 C3), 비교기(410), 인버터(420), 및 업 카운터(430)를 포함한다.

상술한 바와 같이 상기 램프 신호 발생기(210)는 아날로그-디지털 변환 회수(M)에 기초하여 도 3b 및 도 3c에서 예시한 바와 같은 램프 신호(Ramp2 또는 Ramp3)를 발생시킨다.

상기 제1 스위치(S1)는 상기 CMOS 이미지 센서로부터의 픽셀 신호(APS1)를 제1 노드(N1)로 전달하고, 상기 제2 스위치(S2)는 상기 램프 신호(Ramp3)를 상기 제1 커패시터(C1)의 제1 단자로 전달한다.

상기 제1 커패시터(C1)의 제2 단자는 상기 제1 노드(N1)에 접속되고, 상기 제1 커패시터(C1)는 상기 램프 신호(Ramp3)의 DC레벨과 상관없이 상기 램프 신호(Ramp3)의 전압 변화량만을 전달하기 위한 것이다.

상기 제2 커패시터(C2)는 상기 제1 노드(N1)와 상기 비교기(410)의 제1 입력 단자(예컨대, 음의 입력 단자) 사이에 접속된다. 상기 비교기(410)는 제2 입력 단자(예컨대, 양의 입력 단자)로 입력된 기준 전압(Vref)과 상기 제1 입력 단자로 입력된 상기 제2 커패시터(C2)에 저장된 신호를 비교한다.

상기 제3 스위치(S3)는 상기 비교기(410)의 출력 단자와 상기 비교기(410)의 상기 제1 단자 사이에 접속된다. 상기 제3커패시터(C3)는 상기 비교기(410)의 상기 출력 단자와 상기 인버터(420)의 입력 단자 사이에 연결된다. 상기 제4 스위치(S4)는 상기 인버터(420)의 입력 단자 및 출력 단자 사이에 접속된다.

상기 업카운터(430)는 상기 인버터(420)의 출력 신호에 응답하여, 클럭 신호(CLK)를 카운팅하고 카운팅한 결과(Cout)를 출력한다. 도 4에 도시된 아날로그-디지털 변환기(400)는 상기 인버터(420)가 생략되도록 구현될 수 있다.

도 4b는 도 4a에 도시된 아날로그-디지털 변환기(400)의 동작을 설명하기 위한 타이밍도이다. 제1 내지 제4 스위치(S1 내지 S4)의 스위칭 동작에 의하여 픽셀 신호(Vres-Vsig)가 샘플링되는 과정은 당해 기술 분야에 통상의 지식을 가진 자에게 잘 알려진 사항이므로 그 설명을 생략한다. 여기서 Vres는 픽셀의 리셋 신호(reset signal)이고, Vsig는 픽셀에서 리셋 동작 이후 출력되는 영상 신호(image signal)을 나타낸다.

상기 램프 신호 발생기(210)는 상기 아날로그-디지털 변환 회수(예컨대, M=4)에 기초하여 상기 제3 램프 신호(Ramp3)를 발생시킨다. 도 3c에서 설명한 바와 같이 상기 제3 램프 신호(Ramp3)는 4개의 서로 다른 양자화 레벨 패턴들(예컨대, 도 1에 도시된 QLP1 내지 QLP4)을 제공하기 위하여 제1 상승 램핑 부분, 제1 하강 램핑 부분, 제2 상승 램핑 부분 및 제2 하강 램핑 부분을 포함한다.

상기 램프 신호(Ramp3)가 상기 제1 커패시터(C1) 및 상기 제2 커패시터(C2)를 통하여 상기 비교기(410)의 제1 입력 단자에 공급된다. 이에 따라 상기 제1 입력 단자의 전압(IN)은 제1 상승 램핑 부분, 제1 하강 램핑 부분, 제2 상승 램핑 부분 및 제2 하강 램핑 부분에 기초하여 상승 및 하강을 반복한다.

이때 상기 제3 램프 신호(Ramp3)는 입력 신호(예컨대, 영상 신호(Vsig))가 아주 높거나 낮을 경우의 노이즈(Noise)를 멀티플 샘플링하여 아날로그-디지털 변환하기 위하여 입력 범위의 상하에 소정의 오프셋 전압을 고려하여 생성될 수 있다.

상기 비교기(410)는 상기 제1 입력 단자의 전압(IN)과 기준 전압(Vref)을 비교하고 비교 신호(CS)를 출력한다. 상기 업 카운터(430)는 상기 비교 신호(CS)의 레벨 천이(level transition)에 기초하여 클럭 신호(CLK)를 카운팅한다.

도 4b에 도시된 바와 같이, 상기 비교기(410)의 제1 입력 단자의 전압(IN)이 상기 기준 전압(Vref)보다 커지는 시점(t2 및 t5)에서 상기 비교 신호(CS)는 제1 레벨(예컨대, 하이 레벨)에서 제2 레벨(예컨대, 로우 레벨)로 천이한다.

반면에 상기 비교기(410)의 제1 입력 단자의 전압(IN)이 상기 기준 전압(Vref)보다 작아지는 시점(t3 및 t6)에서 상기 비교 신호(CS)는 상기 제2 레벨(예컨대, 로우 레벨)에서 상기 제1 레벨(예컨대, 하이 레벨)로 천이한다.

상기 업 카운터(430)는 상기 비교 신호(CS)가 상기 제1 레벨(예컨대, 하이 레벨)일 때만 상기 클럭 신호(CLK)를 업 카운팅한다. 상기 업 카운터(430)가 램핑 시작 시점(t1)에서 상기 제1 상승 램핑 부분에 따른 상기 비교 신호(CS)의 제1 천이 시점(t2)까지 상기 클럭 신호(CLK)를 업 카운팅한 결과가 상기 픽셀 신호(Vres-Vsig)를 제1 아날로그-디지털 변환한 결과이다.

마찬가지로 t3 부터 t4까지 CLK를 카운팅한 것이 제2 아날로그-디지털 변환한 결과이고, t4부터 t5까지 CLK를 카운팅한 것이 제3 아날로그-디지털 변환한 결과이고, t6 부터 t7까지 CLK를 카운팅한 것이 제4 아날로그-디지털 변환한 결과이다. 상기 업 카운터(430)는 4번의 아날로그-디지털 변환한 결과들에 따라 CLK를 모두 업 카운팅한다. 결국 상기 4번의 아날로그-디지털 변환한 결과들을 모두 더하면 상기 아날로그 입력 신호에 대한 디지털 코드가 생성될 수 있다.

도 5a는 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 아날로그-디지털 변환기(500)를 나타내는 회로도이다. 도 4a 및 도 5a를 참조하면, 상기 아날로그-디지털 변환기(500)는 도 4a에 도시된 아날로그 디지털 변환기(400)와 유사하다. 다만 상기 램프 신호(Ramp3)가 상기 기준 전압(Vref) 대신에 상기 비교기(410)의 제2 입력 단자(예컨대, 양의 입력 단자)로 입력된다는 점이 다르다.

도 5b는 도 5a에 도시된 아날로그-디지털 변환기(500)의 동작을 설명하기 위한 타이밍도이다. 도 3c 및 도 5a를 참조하면, 상기 램프 신호 발생기(210)는 도 3c에 도시된 제3 램프 신호(Ramp3)를 발생한다. 다만 도 5b에 도시된 상기 제3 램프 신호(Ramp3)는 도 3c에 도시된 램프 신호와 달리 하강 램핑 부분이 최초로 생성되고, 다음으로 상승 램핑 부분이 생성된다는 점이 다르다. 상승 램핑 부분과 하강 램핑 부분이 생성되는 순서는 상관없으며, 상승 램핑 부분과 하강 램핑 부분이 교번하면 충분하다.

상기 비교기(410)는 상기 램프 신호(Ramp3)와 상기 픽셀 신호를 비교하고 비교 신호(CS)를 출력한다. 상기 업 카운터(430)는 상기 비교 신호(CS)가 상기 제1 레벨(예컨대, 하이 레벨)일 때만 상기 클럭 신호(CLK)를 업 카운팅한다.

도 6a는 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 아날로그-디지털 변환기(600)를 나타내는 회로도이며, 도 6b는 도 6a에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍도이다. 도 6a 및 도 6b를 참조하면, 상기 아날로그 디지털 변환기(600)는 도 5a에 도시된 아날로그 디지털 변환기(500)에서 제1 스위치(S1)를 제거하고, 상기 업 카운터(430) 대신에 업 다운 카운터(610)를 사용한다는 점이 다르다.

도 6a에 도시된 아날로그-디지털 변환기(600)는 CMOS 이미지 센서의 픽셀 노이즈 및 아날로그 디지털 변환시 발생하는 노이즈를 모두 제거하기 위하여 상기 리셋 신호(Vres)와 영상 신호(Vsig)를 각각 아날로그-디지털 변환한다.

이를 위하여 상기 램프 신호 발생기(210)는 상기 리셋 신호(Vres) 및 상기 영상 신호(Vsig) 각각을 멀티플 아날로그-디지털 변환하기 위하여 도 3c에 도시된 제3 램프 신호(Ramp3)를 발생시킨다. 이때 상기 제3 램프 신호(Ramp3)는 입력 신호(예컨대, 영상 신호(Vsig))가 아주 높거나 낮을 경우의 노이즈(Noise)를 멀티플 샘플링하여 아날로그-디지털 변환하기 위하여 입력 범위의 상하에 소정의 오프셋 전압을 고려하여 생성될 수 있다.

상기 업 다운 카운터(610)는 업 다운 제어 신호(Se)에 기초하여 업 또는 다운 카운팅된다. 상기 업 다운 카운터(610)는 상기 리셋 신호(Vres)에 대해서 멀티플 아날로그-디지털 변환한 결과(t1~t2, t3~t4, t4~t5, 및 t6~t7)에 대해서는 CLK를 다운 카운팅하고, 상기 영상 신호(Vsig)에 대해서 멀티플 샘플링한 결과(t8~t9, t10~t11, t11~t12, 및 t13~t14)에 대해서는 CLK를 업 카운팅한다.

상기 아날로그-디지털 변환기(600)는 상기 업 다운 카운터(610) 대신에 컴플리먼트 카운터(complement counter)를 사용하여 구현될 수 있다.

상기 컴플리먼트 카운터는 상기 리셋 신호(Vres)에 대한 아날로그-디지털 변환 시에는 클럭(CLK)을 업 카운팅할 수 있다. 상기 컴플리먼트 카운터는 상기 리셋 신호(Vres)에 대한 아날로그-디지털 변환이 끝나면 업 카운팅 결과에 대하여 1의 보수를 취하는 동작을 수행할 수 있다. 상기 컴플리먼트 카운터는 상기 1의 보수를 취한 결과에 기초하여 상기 영상 신호에 대한 아날로그-디지털 변환 시에는 다시 상기 클럭(CLK)을 업 카운팅할 수 있다.

도 7은 본 발명의 실시 예에 따른 CIS(CMOS Image Sensor, 700)의 블록도이다. 도 7을 참조하면, 상기 CIS(700)는 APS 어레이(Active Pixel Sensor array, 710), 로우 드라이버(Row Driver, 720), 및 아날로그-디지털 변환 블록(730)을 포 함한다.

상기 APS 어레이(710)의 픽셀들 각각은 4-트랜지스터(Transistor) 구조일 수 있다. 상기 로우 드라이버(720)는 상기 APS 어레이(710)의 로우(row)를 선택한다.

상기 아날로그-디지털 변환 블록(730)은 다수의 아날로그-디지털 변환기들을 포함한다. 상기 다수의 아날로그-디지털 변환기들 각각은 상기 APS 어레이의 각 칼럼에 대해 독립적인 아날로그-디지털 변환 동작을 수행한다. 상기 다수의 아날로그-디지털 변환기들 각각은 램프 신호 발생기(731), 및 다수의 비교기들(741 내지 74N), 및 다수의 카운터들(751 내지 75N)을 포함한다.

상기 다수의 아날로그-디지털 변환기들 각각은 도 4a, 도 5a, 및 도 6a에 도시된 아날로그 디지털-변환기들(400, 500, 및 600) 중 어느 하나일 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시 예에 따른 의사 멀티 샘플링을 이용한 아날로그-디지털 변환을 위한 양자화 레벨 패턴들이다.

도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기를 나타내는 개념도이다.

도 3a는 하나의 기울기(single slope)를 갖는 제1 램프 신호를 나타낸다.

도 3b는 도 2에 도시된 램프 신호 발생기로부터 발생되는 제2 램프 신호를 나타낸다.

도 3c는 도 2에 도시된 램프 신호 발생기로부터 발생되는 제3 램프 신호를 나타낸다.

도 4a는 본 발명의 일 실시 예에 따른 CMOS 이미지 센서의 아날로그-디지털 변환기를 나타내는 회로도이다.

도 4b는 도 4a에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍도이다.

도 5a는 본 발명의 다른 실시 예에 따른 CMOS 이미지 센서의 아날로그-디지털 변환기를 나타내는 회로도이다.

도 5b는 도 5a에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍도이다.

도 6a는 본 발명의 또 다른 실시 예에 따른 CMOS 이미지 센서의 아날로그-디지털 변환기를 나타내는 회로도이다.

도 6b는 도 6a에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 타이밍도이다.

도 7은 본 발명의 실시 예에 따른 CIS의 블록도이다.

Claims

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램핑 방향이 아날로그-디지털 변환 회수만큼 연속적으로 바뀌는 램프 신호를 발생하기 위한 램프 신호 발생기; 및

아날로그 입력 신호와 상기 램프 신호 발생기의 출력 신호를 비교하고 비교 신호를 발생하기 위한 비교기를 포함하며,

상기 램프 신호 발생기는,

상기 램핑 방향이 바뀌기 전 제1 시간 동안에는 제1 기울기를 갖는 상기 램프 신호를 발생하고, 상기 램핑 방향이 바뀐 후 상기 제1 시간 동안에는 제2 기울기를 갖는 상기 램프 신호를 발생하는 아날로그-디지털 변환기.
제4항에 있어서, 상기 램프 신호는,

주기적으로 상기 램핑 방향이 바뀌는 아날로그-디지털 변환기.
제5항에 있어서, 상기 아날로그-디지털 변환기는,

상기 비교기로부터 출력된 상기 비교 신호의 로직 레벨 값의 천이 (transition)에 기초하여 클럭 신호를 카운팅하는 카운터를 더 포함하는 아날로그-디지털 변환기.
서로 비대칭적인 상승 램핑 부분과 하강 램핑 부분을 포함하는 적어도 하나의 램프 신호를 생성하는 램프 신호 발생기; 및

아날로그 신호와 상기 램프 신호 발생기로부터 출력된 상기 램프 신호를 비교하기 위한 비교기를 포함하는 아날로그-디지털 변환기.
제7항에 있어서,

상기 상승 램핑 부분은 제1 전압 레벨에서부터 제2 전압 레벨까지 제1 기울기로 상승하는 부분을 포함하고,

상기 하강 램핑 부분은 상기 제2 전압 레벨에서부터 제3 전압 레벨까지 제2 기울기로 하강하는 제1 부분과 상기 제3 전압 레벨에서 제4 전압 레벨까지 제3 기울기로 하강하는 제2 부분을 포함하는 아날로그-디지털 변환기.
제7항에 있어서,

상기 상승 램핑 부분은 제1 전압 레벨에서부터 제2 전압 레벨까지 제1 기울기로 상승하는 제1 부분과 상기 제2 전압 레벨에서부터 제3 전압 레벨까지 제2 기울기로 상승하는 제2 부분을 포함하고,

상기 하강 램핑 부분은 상기 제3 전압 레벨에서 제4전압 레벨까지 제3 기울기로 하강하는 제3 부분과 상기 제4 전압 레벨에서 제5 전압 레벨까지 제4 기울기로 하강하는 제4 부분을 포함하는 아날로그-디지털 변환기.
APS(Active Pixel Sensor) 어레이;

램핑 방향이 샘플링 회수만큼 연속적으로 바뀌는 램프 신호를 발생하기 위한 램프 신호 발생기; 및

상기 APS 어레이로부터 출력된 픽셀 신호와 상기 램프 신호 발생기로부터 출력된 상기 램프 신호를 비교하고 비교 신호를 발생하기 위한 비교기를 포함하며,

상기 램프 신호 발생기는,

상기 램핑 방향이 바뀌기 전 제1 시간 동안에는 제1 기울기를 갖는 상기 램프 신호를 발생하고, 상기 램핑 방향이 바뀐 후 상기 제1 시간 동안에는 제2 기울기를 갖는 상기 램프 신호를 발생하는 CMOS 이미지 센서.
제10항에 있어서, 상기 램프 신호는,

주기적으로 상기 램핑 방향이 바뀌는 CMOS 이미지 센서.
아날로그-디지털 변환 회수를 결정하는 단계;

상기 아날로그-디지털 변환 회수만큼 램핑 방향이 연속적으로 바뀌며, 상기 램핑 방향이 바뀌기 전 제1 시간 동안에는 제1 기울기를 갖는 램프 신호를 발생하고 상기 램핑 방향이 바뀐 후 상기 제1 시간 동안에는 제2 기울기를 갖는 램프 신호를 발생하는 단계; 및

아날로그 입력 신호와 상기 발생된 램프 신호를 비교하고 비교 신호를 발생하는 단계를 포함하는 아날로그-디지털 변환 방법.
제12항에 있어서, 상기 램프 신호는,

주기적으로 상기 램핑 방향이 바뀌는 아날로그-디지털 변환 방법.
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아날로그-디지털 변환 회수만큼 주기적으로 램프 신호들을 발생하기 위한 램프 신호 발생기; 및

각각이 아날로그 입력 신호와 상기 램프 신호 발생기로부터 출력된 상기 램프 신호들 각각을 비교하고 비교 신호들 각각을 출력하는 비교기들을 포함하며,

상기 램프 신호들 각각은 제1 램핑 부분과 제2 램핑 부분을 포함하며, 상기 제1 램핑 부분 각각의 기울기의 절대값은 서로 다르고,

상기 램프 신호 발생기는,

상승 램핑 신호 및 하강 램핑 신호를 적어도 한 번 발생하며, 상기 상승 램핑 신호의 상기 제1 램핑 부분의 기울기의 절대값과 상기 하강 램핑 신호의 상기 제1 램핑 부분의 기울기의 절대값이 서로 다른 아날로그-디지털 변환기.
제15항에 있어서, 상기 아날로그-디지털 변환기는,

각각이 상기 비교기들 각각으로부터 출력된 상기 비교 신호들 각각의 로직 레벨 값의 천이에 기초하여 클럭 신호를 카운팅하는 카운터들을 더 포함하는 아날로그-디지털 변환기.