JP5531797B2 - 固体撮像素子およびカメラシステム - Google Patents
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Description
このため、周辺ICの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
これに対して、CMOSイメージセンサは各画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置(以下、ADC(Analog Digital Converter)と略す)を備え、デジタル信号として画素信号を取り出すタイプである。
さらに、固体撮像素子1は、デジタル−アナログ変換装置(以下、DAC(Digital - Analog Converter)と略す)6、およびアンプ回路(S/A)7を有する。
各カラム処理回路(ADC)51は、DAC6により生成される参照信号を階段状に変化させたランプ波形(RAMP)である参照信号RAMP(Vslop)と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器51−1を有する。
さらに、各カラム処理回路51は、比較器51−1の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ(メモリ)51−2を有する。
カラム処理回路51は、nビットデジタル信号変換機能を有し、垂直信号線(列線)8−1〜8−n毎に配置され、これにより列並列ADCブロックが構成される。
各メモリ51−2の出力は、たとえばkビット幅の水平転送線9に接続されている。
そして、水平転送線9に対応したk個のアンプ回路7が配置される。
このとき、アナログ電位Vslと参照信号RAMP(Vslop)のレベルが交差し比較器51−1の出力が反転するまでカウンタラッチ51−2でカウントが行われ、垂直信号線8の電位(アナログ信号)Vslがデジタル信号に変換される(AD変換される)。
このAD変換は、1度の読出しで2回行われる。
1回目は単位画素21のリセットレベル(P相)が垂直信号線8(−1〜−n)に読み出され、AD変換が実行される。
このリセットレベルP相には画素毎のばらつきが含まれる。
2回目は各単位画素21で光電変換された信号が垂直信号線8(−1〜−n)に読み出され(D相)、AD変換が実行される。
このD相にも、画素毎のばらつきが含まれるため、(D相レベル−P相レベル)を実行することで、相関二重サンプリング(CDS)が実現できる。
デジタル信号に変換された信号はカウンタラッチ51−2に記録され、水平(列)転送走査回路4により、順番に水平転送線9を介してアンプ回路7に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
この技術は、図3に示すように、リセットレベル(P相)と信号レベル(D相)のサンプリングをそれぞれ連続して複数回行い、その結果を積分または平均化することでS/Nを向上させる。
問題点の1つである回路規模の増加に関しては、P相およびD相を複数回サンプリングし、その複数回分のサンプリング結果を積分し記憶するための回路が必要であり、カウンタ回路やメモリ回路の回路規模が増大してしまう。
たとえば、P相D相共にn回のサンプリングを行った場合、最終的に積分されるデータ量はn倍となりカウンタに必要な回路規模は(n-1)bit分増加する。
たとえば、P相D相共にn回のサンプリングを行った場合、必要な1H時間はn倍に増加してしまう。
なお、説明は以下の順序で行う。
1.固体撮像素子の全体構成例
2.カラムADCの基本構成例
3.カラムADCの具体的な第1構成例
4.カラムADCの具体的な第2構成例
5.カメラシステムの構成例
図5は、図4の列並列ADC搭載固体撮像素子(CMOSイメージセンサ)におけるADC群をより具体的に示すブロック図である。
この固体撮像素子100は、図4および図5に示すように、撮像部としての画素部110、垂直走査回路120、水平転送走査回路130、およびタイミング制御回路140を有する。
さらに、固体撮像素子100は、画素信号読み出し回路としてのADC群であるカラム処理回路群150、並びにDAC(デジタル−アナログ変換装置)161を含むDACおよびバイアス回路160を有する。
固体撮像素子100は、アンプ回路(S/A)170、および信号処理回路180を有する。
これらの構成要素のうち、画素部110、垂直走査回路120、水平転送走査回路130、カラム処理回路群(ADC群)150、DACおよびバイアス回路160、並びにアンプ回路(S/A)170はアナログ回路により構成される。
また、タイミング制御回路140、および信号処理回路180はデジタル回路により構成される。
固体撮像素子100において、P相の平均化を行うタイミングとして、画素の信号レベル(D相)のサンプリングを開始する前に積分された画素のリセットレベルの平均化を行う。
デジタル積分回路はカウンタ回路で構成され、カウンタ回路の出力値をビットシフトすることで積分されたデータの平均化を行う。
このカウンタ回路には、ビットシフト動作を制御するためのビットシフト制御BTSFT信号が入力される。
このように、固体撮像素子100は、カラムAD方式でリセットレベル(P相)のサンプリングのみを連続して行い、信号レベル(D相)のサンプリングを開始する前に加算平均をすることで、P相における画素および回路のノイズ量をデジタル的に低減させる。
このカラム処理回路群150のカラム処理回路の具体的な構成および機能については後で詳述する。
図6は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。
単位画素110Aは、1個のフォトダイオード111に対して、転送素子としての転送トランジスタ112、リセット素子としてのリセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4トランジスタを能動素子として有する。
転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFDとの間に接続されている。
転送トランジスタ112は、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号TGが与えられることで、光電変換素子であるフォトダイオード111で光電変換された電子をフローティングディフュージョンFDに転送する。
リセットトランジスタ113は、リセット制御線LRSTを通してそのゲートにリセットRSTが与えられることで、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
そして、選択制御線LSELを通して制御信号(アドレス信号またはセレクト信号)SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線116に出力する。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理回路群150に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。
これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部としての垂直走査回路120により駆動される。
タイミング制御回路140は、DACおよびバイアス回路160におけるDAC161の参照信号RAMP(Vslop)の生成を制御するDAC制御部141を含む。
タイミング制御回路140は、カラム処理回路群150の各カラムに配置されるカウンタの同期信号となるクロックCLKを生成する。
ADC群150では、ADCブロック(各カラム部)でそれぞれ、画素部110のアナログ出力をDAC161からの参照信号(ランプ信号)RAMPを使用したAPGA対応積分型ADC、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。
本実施形態のカラム処理回路群150は、ADCブロックであるカラム処理回路(ADC)151が複数列配列されている。
すなわち、カラム処理回路群150は、kビットデジタル信号変換機能を有し、各垂直信号線(列線)116−1〜116−n毎に配置され、列並列ADCブロックが構成される。
各ADC151は、DAC161により生成される参照信号を階段状に変化させたランプ波形である参照信号RAMP(Vslop)と、行線毎に画素から垂直信号線を経由し得られるアナログ信号VSLとを比較する比較器(コンパレータ)152を有する。
さらに、各ADCは、比較時間をカウントし、カウント結果を保持するカウンタラッチ153を有する。カウンタラッチ153は、カウンタ154およびラッチ155を含む。
各カウンタラッチ153の出力は、たとえばkビット幅の水平転送線LTRFに接続されている。
そして、水平転送線LTRFに対応したk個のアンプ回路170、および信号処理回路180が配置される。
このとき、比較器152と同様に列毎に配置されたカウンタラッチ153が動作している。
各ADC151は、ランプ波形のある参照信号RAMP(電位Vslop)とカウンタ値が一対一の対応を取りながら変化することで垂直信号線116の電位(アナログ信号)VSLをデジタル信号に変換する。
ADC151は、参照信号RAMP(電位Vslop)の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号VSLと参照信号RAMP(Vslop)が交わったとき、比較器152の出力が反転し、カウンタラッチ153の入力クロックを停止し、または、入力を停止していたクロックをカウンタラッチ153に入力し、AD変換を完了させる。
比較器152の出力信号がカウンタストップ信号CNTSTOPとしてカウンタラッチ153に出力される。
カウンタストップ信号CNTSTOPはアナログ信号VSLと参照信号RAMP(Vslop)が交わるまでは、たとえばハイレベルに保持され、交わったときローレベルに反転する。
タイミング制御回路140においては、画素部110、カラム処理回路群150等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路180では、読み出し信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像素子100においては、信号処理回路180のデジタル出力がISPやベースバンド(base band)LSIの入力として送信される。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
これは一度信号電荷をサンプリングする直前の状態(リセットレベル)を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
本実施形態においては、カラム処理回路151で画素のリセットレベル(P相)のサンプリングを複数回行い、その結果を同カラム内のデジタル積分回路で積分した後に平均化することで、画素および回路のランダムノイズを低減する。本実施形態において、D相のサンプリング回数は1回である。
DAC161は、DAC制御部141の制御の下、P相期間に、たとえばダウンスロープの参照信号RAMPを複数回(本例では2回)生成して出力する。
あるいは、DAC161は、DAC制御部141の制御の下、P相期間に、たとえば1回目はダウンスロープの参照信号RAMPを生成して出力し、2回目はリセットせず連続的にアップスロープの参照信号RAMPを出力する。
次に、カラム処理回路ADC151の第1の構成例について説明する。
本実施形態のカラムADC151は、リセットレベル(P相)のサンプリングのみを連続して行い、信号レベル(D相)のサンプリングを開始する前に加算平均をすることで、P相における画素および回路のノイズ量をデジタル的に低減させる。
カウンタラッチ153のカウンタ回路は、DAC161の動作と同期してカウント動作を行い比較器152の出力結果S152によりカウントを停止するカウンタ154により構成される。
本実施形態の特徴としてカウンタ回路にはビットシフト制御信号BTSFTが入力され、カウンタ回路は、ビットシフト制御信号BTSFTによりカウント結果をビットシフト可能な回路構成を持つ。
その後、P相2回分のサンプリング結果が積分されたカウンタ154の出力を1ビットシフトさせることで平均化する。
この時点でデータ量としてはP相を1回サンプリングした場合と同等になり、ノイズ量は平均化したことで1/√2倍となりP相サンプリングによるノイズが低減されS/Nが向上する。
その後、D相を1回だけ読み出しアップカウント加算することで同じリセットおよび画素データ信号データがCDSされ後段回路に出力される。
これはCDSの周波数以上の帯域のノイズはCDSで除去できずにP相分とD相分が加算されてしまうためである。
これに対し、本実施形態のように、P相2回サンプリングした場合はP相分のノイズが1/√2倍に低減されているため、D相のノイズと加算されてもその加算結果は通常動作時より低減する。
たとえば、CMOSイメージセンサに全く光が当たっていない暗(Dark)状態でのノイズ量はP相D相ともに同じであり、そのノイズ量をVn[uVrms]とすると、通常動作ではP相D相それぞれのVnが単純に加算されるため√2*Vnとなる。
これに対し、本実施形態のように、P相2回サンプリングした場合、P相分のノイズがVn/√2に低減するため、D相分のVnと加算すると√(3/2)*Vnとなり通常動作時よりも約15%程度低減する。
回路規模に関しては、先行技術の場合、D相複数回分のデータを保持しておくためカウンタやメモリの回路規模が増大してしまう。
これに対し、本実施形態の場合、P相複数回分の非常に小さなデータ量しか増大せず、しかもP相マイナスカウント、D相プラスカウントであるためD相1回分のデータを保持する回路規模でP相複数回分のデータを扱うことができ回路規模を大きくする必要がない。
これに対し、本実施形態の場合1H期間に占める割合が小さいP相のみを複数回サンプリングする。このため、先行技術と比べ1H期間の増大は小さい。
たとえば、一般的なカラムADC方式の場合、P相とD相のサンプリング時間が1H期間の大部分を占めており、先行技術のようにP相とD相それぞれを2回サンプリングした場合1H期間は2倍に増大する。
これに対し、本実施形態のようにP相1回のみサンプリングした場合、P相とD相のサンプリング時間の割合は一般的に1:8(たとえばP相9bitD相12bit)であるため、1H期間は10%程度しか増加しない。
ここで、本実施形態に適用可能なビットシフト機能を搭載したカウンタの回路の一例を示す。
図9は、図8のカウンタのタイミングチャートを示す図である。
図8のカウンタ200は、2入力AND201、ディレイ回路202、セレクタ203〜208、およびD型フリップフロップ(FF)209〜211を有する。
ディレイ回路202は、ビットシフト制御信号BTSFTを所定時間遅延させてビットシフトクロックBSCLKとして出力する。
このビットシフトクロックBSCLKは、セレクタ203〜208の入力端子Bに並列に供給される。
セレクタ203〜208は、ビットシフト制御信号BTSFTがローレベルのときは入力端子Aへの信号を選択して出力し、ハイレベルのときは入力端子Bへの信号を選択して出力する。
したがって、セレクタ203,205,207は、ビットシフト制御信号BTSFTをハイレベルで受けると、入力端子B側に供給されるビットシフト制御信号BTSFTを所定時間遅延させたビットシフトクロックBSCLKを出力する。
セレクタ204は、入力端子AにFF209の逆相出力信号/Q0(/は逆相を示す)が供給され、入力端子Bに2段目のFF210の正相出力信号Q1が供給される。
セレクタ204で選択されるFF209の逆相出力信号/Q0または2段目のFF210の正相出力信号Q1がFF209のデータ入力端子Dに供給される。
セレクタ206は、入力端子AにFF210の逆相出力信号/Q1が供給され、入力端子Bに3段目のFF211の正相出力信号Q2が供給される。
セレクタ206で選択されるFF210の逆相出力信号/Q1または3段目のFF211の正相出力信号Q2がFF210のデータ入力端子Dに供給される。
セレクタ208は、入力端子AにFF211の逆相出力信号/Q2が供給され、入力端子Bが接地電位GNDに接続されている。
セレクタ208で選択されるFF211の逆相出力信号/Q2または接地電位であるローレベルの信号がFF211のデータ入力端子Dに供給される。
この場合、FFFF209,FF210,FF211は、クロックCLKに同期して自段の逆相出力信号/Q0〜Q2をラッチする。
ビットシフト制御信号BTSFTがハイレベルの期間においては、セレクタ203,205,207はビットシフトクロックBSCLKを選択して、次段のFF209,FF210,FF211の正相出力信号Q1〜Q2を選択する。
この場合、FF209,FF210は、クロックCLKに同期して自段の正相出力信号Q1,Q2をラッチする。FF211はローレベルの信号をラッチする。
このようにして、リセットレベル(P相)のサンプリングのみを連続して行い、信号レベル(D相)のサンプリングを開始する前に平均化する。
次に、カラムADC150の第2の構成例について説明する。
図10は、本実施形態に係るカラムADCの第2の構成例においてP相を2回サンプリングした場合の動作イメージを示す図である。
本第2の構成例では、このランプ波RAMPをリセットレベルにまで戻す時間を削減するため、1回目のランプ波RAMP1は通常通りダウンスロープさせ、2回目のランプ波RAMP2はリセットせずにアップスロープさせる。
この第2の構成例は前述の第1の構成例に対し、ランプ波RAMPを出力するDAC161のセトリング時間を削減し1H時間の増大をさらに抑えることができる。
画素および回路のノイズを低減できる。
回路規模の増大を抑止することができる。
先行技術と比べ1H時間の増加量が小さい。
このように、本実施形態によれば、回路規模の増大、読み出し時間の増大を抑止しつつ、ノイズ量をデジタル的に低減することができる。
図11は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム300は、撮像デバイス310の画素領域に入射光を導く(被写体像を結像する)光学系として、たとえば入射光(像光)を撮像面上に結像させるレンズ320を有する。
さらに、カメラシステム300は、撮像デバイス310を駆動する駆動回路(DRV)330と、撮像デバイス310の出力信号を処理する信号処理回路(PRC)340と、を有する。
信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (8)
- 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部を有し、
上記カラム処理部は、
カウンタにより形成され、上記カウンタの出力値をビットシフトすることで積分されたデータの平均化を行うデジタル積分回路を含み、
上記カウンタは、
クロック端子に供給されるクロックまたはビットシフトクロックに同期してデータ入力端子に供給されるデータをラッチし、ラッチしたデータの正相出力および逆相出力が可能で、縦続接続された複数のラッチ回路を含み、
ビットシフト制御信号が非アクティブの期間においては、上記複数のラッチ回路は上記クロックに同期して、自段の逆相出力信号をラッチし、
ビットシフト制御信号がアクティブの期間においては、上記複数のラッチ回路は、上記ビットシフトクロックに同期して、最終段を除いて次段のラッチ回路の正相出力信号をラッチし、最終段のラッチ回路は基準信号をラッチし、
画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内の上記デジタル積分回路で積分した後に平均化する
固体撮像素子。 - 上記カラム処理部は、
画素の信号レベルのサンプリングを開始する前に積分された画素のリセットレベルの平均化を行う
請求項1記載の固体撮像素子。 - 上記カラム処理部は、
時間とともに電圧値が変化するランプ波形の参照信号と画素の読み出しアナログ信号とを比較する比較器と、
上記比較器の出力により動作が制御され、上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数の上記カウンタと、を含む
請求項1または2記載の固体撮像素子。 - 上記比較器は、
画像のリセットレベルのサンプリング期間に、上記時間とともに電圧値が同じダウンスロープまたはアップスロープとして変化するランプ波形の参照信号が複数回供給される
請求項3記載の固体撮像素子。 - 上記比較器は、
画像のリセットレベルのサンプリング期間に、ダウンスロープまたはアップスロープとして上記時間とともに電圧値が変化するランプ波形の第1の参照信号と、当該第1の参照信号に連続してアップスロープまたはダウンスロープとして時間とともに電圧値が変化する第2の参照信号が供給される
請求項3記載の固体撮像素子。 - 上記カウンタにおいて、
上記複数のラッチ回路は、
各クロック端子の入力段に配置された複数の第1のセレクタと、
各データ入力端子の入力段に配置され、上記ビットシフト制御信号が非アクティブの期間は自段の反転出力信号を対応するデータ入力端子に供給し、上記ビットシフト制御信号がアクティブの期間は次段の正相出力信号をデータ入力端子に供給する複数の第2のセレクタと、を含み、
初段の上記第1のセレクタは、上記ビットシフト制御信号が非アクティブの期間は上記クロックをクロック入力端子に供給し、上記ビットシフト制御信号がアクティブの期間は上記ビットシフトクロックをクロック入力端子に供給し、
初段を除く上記第1のセレクタは、上記ビットシフト制御信号が非アクティブの期間は前段のラッチ回路の逆相出力信号をクロック入力端子に供給し、上記ビットシフト制御信号がアクティブの期間は上記ビットシフトクロックをクロック入力端子に供給する
請求項1から5のいずれか一に記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部を有し、
上記カラム処理部は、
カウンタにより形成され、上記カウンタの出力値をビットシフトすることで積分されたデータの平均化を行うデジタル積分回路を含み、
上記カウンタは、
クロック端子に供給されるクロックまたはビットシフトクロックに同期してデータ入力端子に供給されるデータをラッチし、ラッチしたデータの正相出力および逆相出力が可能で、縦続接続された複数のラッチ回路を含み、
ビットシフト制御信号が非アクティブの期間においては、上記複数のラッチ回路は上記クロックに同期して、自段の逆相出力信号をラッチし、
ビットシフト制御信号がアクティブの期間においては、上記複数のラッチ回路は、上記ビットシフトクロックに同期して、最終段を除いて次段のラッチ回路の正相出力信号をラッチし、最終段のラッチ回路は基準信号をラッチし、
画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内の上記デジタル積分回路で積分した後に平均化する
カメラシステム。 - 上記カウンタにおいて、
上記複数のラッチ回路は、
各クロック端子の入力段に配置された複数の第1のセレクタと、
各データ入力端子の入力段に配置され、上記ビットシフト制御信号が非アクティブの期間は自段の反転出力信号を対応するデータ入力端子に供給し、上記ビットシフト制御信号がアクティブの期間は次段の正相出力信号をデータ入力端子に供給する複数の第2のセレクタと、を含み、
初段の上記第1のセレクタは、上記ビットシフト制御信号が非アクティブの期間は上記クロックをクロック入力端子に供給し、上記ビットシフト制御信号がアクティブの期間は上記ビットシフトクロックをクロック入力端子に供給し、
初段を除く上記第1のセレクタは、上記ビットシフト制御信号が非アクティブの期間は前段のラッチ回路の逆相出力信号をクロック入力端子に供給し、上記ビットシフト制御信号がアクティブの期間は上記ビットシフトクロックをクロック入力端子に供給する
請求項7記載のカメラシステム。
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