KR101418440B1 - Semiconductor packages and methods for fabricating the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 112
- 239000002184 metal Substances 0.000 claims abstract description 112
- 229910000679 solder Inorganic materials 0.000 claims abstract description 81
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000008569 process Effects 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000009713 electroplating Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 147
- 239000010949 copper Substances 0.000 description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010408 film Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 229910000765 intermetallic Inorganic materials 0.000 description 4
- 239000004696 Poly ether ether ketone Substances 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 229920002577 polybenzoxazole Polymers 0.000 description 3
- 229920002530 polyetherether ketone Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 2
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- OZOJHKBUBVKHQJ-UHFFFAOYSA-N cyclobuten-1-yloxymethylbenzene Chemical compound C(C1=CC=CC=C1)OC1=CCC1 OZOJHKBUBVKHQJ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 229920003192 poly(bis maleimide) Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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Abstract
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 반도체 패키지는 서로 이격 배치된 복수의 본딩 패드를 구비하는 반도체 기판과; 상기 본딩 패드를 노출하는 개구부를 갖도록 상기 반도체 기판 상부에 형성된 절연층과; 상기 본딩 패드 및 상기 절연층 상부에 형성된 금속기저층과; 상기 본딩 패드와 전기적으로 접속하도록 상기 금속기저층 상부에 형성된 솔더 범프와; 상기 솔더 범프를 감싸도록 상기 기저층 상부에 형성된 식각방지층을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 금속기저층 식각시 언더컷 발생을 최소화할 수 있다. The present invention relates to a semiconductor package and a manufacturing method thereof.
A semiconductor package of the present invention includes: a semiconductor substrate having a plurality of bonding pads spaced apart from each other; An insulating layer formed on the semiconductor substrate so as to have an opening exposing the bonding pad; A metal base layer formed on the bonding pad and the insulating layer; A solder bump formed on the metal base layer to be electrically connected to the bonding pad; And an etch stop layer formed on the base layer to surround the solder bumps.
According to the present invention, occurrence of undercut can be minimized in the metal base layer etching.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 반도체 칩 상에 솔더 범프 형성을 위한 금속기저층 식각시 언더컷 발생을 최소화할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package capable of minimizing occurrence of undercuts when a metal base layer is etched to form a solder bump on a semiconductor chip, and a manufacturing method thereof.
반도체 패키지는 다양한 제품에 사용되고 있으며, 최근 제품의 경박단소화 경향에 따라 반도체 패키지의 크기를 줄이기 위해 반도체 칩의 표면에 솔더 범프를 직접 형성하는 플립칩 패키지(flip chip package) 또는 반도체 칩의 본딩 패드에 관통 전극(Through Silicone Via, TSV)을 형성하고 관통 전극에 솔더 범프를 형성하는 TSV 패키지가 각광받고 있다. BACKGROUND ART [0002] Semiconductor packages have been used in various products. In recent years, in order to reduce the size of a semiconductor package in accordance with the tendency of thinning and shortening of products, a flip chip package or a bonding pad (TSV) through electrodes (Through Silicone Via) and solder bumps are formed on the through electrodes.
이러한 플립칩 패키지 기술에서 가장 중요한 공정 중의 하나가 솔더 범프를 형성하는 공정이다. 일반적으로 솔더 범프는 증착 또는 전해 도금(electroplating)에 의하여 형성되는데, 증착 방법은 비교적 공정이 간단한 반면 패드 피치가 줄어들 경우 적용하는데 한계가 있다. 따라서, 근래에는 전해 도금에 의하여 범프를 형성하는 추세이다. One of the most important processes in this flip chip package technology is the process of forming solder bumps. In general, solder bumps are formed by deposition or electroplating. The deposition method is relatively simple in process, but is limited in application when the pad pitch is reduced. Therefore, in recent years, bumps are formed by electrolytic plating.
한편, 솔더 범프와 본딩 패드 사이에는 소위 금속기저층(Under Bump Metalization, UBM)이 형성되며, 이러한 금속기저층은 결합력이 좋은 전해 도금 방법으로 형성되는 것이 일반적이다. 즉, 시드층(Seed Layer)을 구비하고, 전류를 인가하여 금속기저층을 형성한 뒤, 최종적인 구조에서 시드층은 금속기저층과 함께 식각되어 금속기저층과 동일하게 패터닝 된다. On the other hand, a so-called under-bump metallization (UBM) is formed between the solder bump and the bonding pad, and the metal base layer is generally formed by an electrolytic plating method having good bonding force. That is, after a seed layer is formed and a current is applied to form a metal base layer, the seed layer is etched together with the metal base layer in the final structure and patterned in the same manner as the metal base layer.
그런데 식각 공정에서 시드층의 하부에는 필연적으로 언더컷(undercut) 영역이 형성되게 된다. In the etching process, however, an undercut region is inevitably formed at the bottom of the seed layer.
도 1은 종래기술에 따른 솔더 범프 형성방법을 설명하기 위한 공정 단면도로서, 금속기저층에 언더컷이 발생한 상황을 나타내고 있다. FIG. 1 is a process sectional view for explaining a solder bump forming method according to the prior art, showing a situation where an undercut has occurred in a metal base layer.
도 1a를 참조하면, 반도체 칩(10) 상에 본딩 패드(12)가 형성되고, 본딩 패드(12)를 제외한 나머지 반도체 칩(10) 표면에 보호막(14)과 완충층(16)이 형성되어 있다. 금속기저층(18)은 반도체 칩(10), 보호막(14), 완충층(16) 전면에 걸쳐 형성되며, 복층구조(18a, 18b)를 이룬다. 본딩 패드(12) 상부의 금속기저층(18) 상부에는 솔더 범프(20)가 형성된다. 1A, a
도 1b는 솔더 범프(20)를 마스크로 이용하여 하부의 금속기저층(18)을 식각한 후 금속기저층(18a, 18b)에 언더컷이 발생된 상태를 나타낸 것이다. 언더컷은 솔더 범프(20) 아래쪽으로 금속기저층(18)이 과도하게 식각되는 현상으로, 언더컷이 발생되면 그만큼 금속기저층(18)과 솔더 범프(20), 금속기저층(18)과 완충층(16) 사이의 접촉면적은 감소하게 된다. 1B shows a state where undercuts are generated in the
금속기저층(18)과 솔더 범프(20)의 접촉면적이 감소하면 후속 공정인 리플로우 공정을 거쳐 형성되는 솔더 범프의 높이가 각각의 범프에서 발생하는 언더컷의 정도에 따라 심한 편차를 가지게 된다. 또한, 금속기저층(18)과 완충층(16) 사이의 접촉면적이 감소하면 범프의 전단응력(shear strength)을 저하시키는 결과를 초래하며, 이러한 현상들은 모두 솔더 범프의 물리적, 전기적 신뢰성을 저하시키며 이로 인해 반도체 패키지의 신뢰성을 저하시키게 된다. If the contact area between the
이와 같은 문제점을 해결하기 위한 종래기술이 유럽특허 제0603296호에 개시되어 있다. 상기 종래기술에 따르면, 금속기저층을 식각하기 전에 솔더 범프를 용융시켜 솔더 범프와 금속기저층의 계면에 금속간 화합물층을 형성하고 이를 이용하여 금속기저층을 식각하는 기술이 개시되어 있다. 그러나, 이러한 종래기술에 따르면 용융된 솔더 범프가 금속기저층으로 흐르는 것을 방지하기 위하여 범프 사이의 금속기저층 상부에 솔더 댐을 형성해야하기 때문에 미세 피치의 범프 구조에는 적합하지 않으며 솔더 댐 형성 및 제거 공정이 추가되어 공정이 복잡해지는 문제점이 있다. A conventional technique for solving such a problem is disclosed in European Patent No. 0603296. According to the prior art, there is disclosed a technique of melting a solder bump before etching a metal base layer to form an intermetallic compound layer at an interface between the solder bump and the metal base layer, and etching the metal base layer using the intermetallic compound layer. However, according to this conventional technique, since a solder dam must be formed on the metal base layer between the bumps in order to prevent the molten solder bumps from flowing into the metal base layer, it is not suitable for the bump structure of fine pitches and the solder dam forming and removing process There is a problem that the process becomes complicated.
한편, 솔더 댐을 형성하지 않고 금속기저층 식각 전에 솔더 범프를 용융시키며 이때 생기는 금속간 화합물층을 마스크로 이용하여 금속기저층을 식각하는 기술이 미국특허 제5,902,686호에 개시되어 있다. 상기 종래기술에 따르면, 용융 솔더의 흘러내림을 방지하기 위하여 솔더 댐 대신에 범프 표면에 산화막을 형성한다. 그러나, 사나화막은 솔더 범프의 표면 뿐만 아니라 금속기저층의 상부에도 형성되기 때문에 금속간 화합물층을 형성한 후 금속기저층을 식각하기 위해서는 이 산화막을 우선 제거하는 공정이 필요하며 따라서 공정이 복잡해지는 문제점이 따른다.
On the other hand, US Pat. No. 5,902,686 discloses a technique of melting a solder bump before etching a metal base layer without forming a solder dam and etching the metal base layer using the resulting intermetallic compound layer as a mask. According to the prior art, an oxide film is formed on the bump surface instead of the solder dam in order to prevent the molten solder from flowing down. However, since the annealing film is formed not only on the surface of the solder bump but also on the upper part of the metal base layer, in order to etch the metal base layer after forming the intermetallic compound layer, a step of removing the oxide film first is required, .
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 솔더 범프 형성을 위한 금속기저층 제거시 발생하는 언더컷을 최소화할 수 있는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a semiconductor package capable of minimizing an undercut occurring in removing a metal base layer for forming a solder bump, will be.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지는 서로 이격 배치된 복수의 본딩 패드를 구비하는 반도체 기판과; 상기 본딩 패드를 노출하는 개구부를 갖도록 상기 반도체 기판 상부에 형성된 절연층과; 상기 본딩 패드 및 상기 절연층 상부에 형성된 금속기저층과; 상기 본딩 패드와 전기적으로 접속하도록 상기 금속기저층 상부에 형성된 솔더 범프와; 상기 솔더 범프를 감싸도록 상기 금속기저층 상부에 형성된 식각방지층을 포함하는 것을 특징으로 한다. To this end, a semiconductor package according to an embodiment of the present invention includes: a semiconductor substrate having a plurality of bonding pads spaced apart from each other; An insulating layer formed on the semiconductor substrate so as to have an opening exposing the bonding pad; A metal base layer formed on the bonding pad and the insulating layer; A solder bump formed on the metal base layer to be electrically connected to the bonding pad; And an etch stop layer formed on the metal base layer to surround the solder bumps.
본 발명의 일 실시예의 반도체 패키지에서, 상기 식각방지층은 상기 금속기저층을 이루는 금속과 등가의 금속 또는 상기 금속기저층 패턴형성을 위한 식각용액에 대한 흡수성이 상기 금속기저층에 비해 낮은 폴리이미드 계열 물질일 수 있다. In the semiconductor package of the embodiment of the present invention, the etch stop layer may be formed of a metal equivalent to the metal forming the metal base layer or a polyimide-based material having a lower water absorption property to the etching solution for forming the metal base layer pattern than the metal base layer have.
또한, 본 발명의 일 실시예에 따른 반도체 패키지 제조방법은 (a) 다수의 본딩 패드를 구비하는 반도체 기판 위에 상기 본딩 패드 상면이 노출되도록 절연층을 형성하는 과정과; (b) 상기 본딩 패드 및 상기 절연층 상부에 금속기저층을 형성하는 과정과; (c) 예정된 솔더 범프 형성영역의 상기 금속기저층이 노출되도록 상기 금속기저층 위에 제1 마스크 패턴을 형성하는 과정과; (d) 노출된 상기 금속기저층 위에 솔더 범프를 형성하는 과정과; (e) 상기 솔더 범프 가장자리의 예정된 식각방지층 형성영역의 상기 제1 마스크 패턴이 노출되도록 상기 제1 마스크 패턴 및 상기 솔더 범프 위에 제2 마스크 패턴을 형성하는 과정과; (f) 상기 제2 마스크 패턴을 마스크로 이용한 식각 공정에 의해 상기 제1 마스크 패턴을 식각하여 예정된 식각방지층 형성영역의 상기 금속기저층을 노출시키는 과정과; (g) 노출된 상기 금속기저층 위에 식각방지층을 형성하는 과정과; (h) 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 제거하는 과정과; (i) 상기 솔더 범프 및 상기 식각방지층을 마스크로 이용한 식각 공정에 의해 상기 금속기저층을 제거하는 과정을 포함하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, comprising: (a) forming an insulating layer on a semiconductor substrate having a plurality of bonding pads such that an upper surface of the bonding pad is exposed; (b) forming a metal base layer on the bonding pad and the insulating layer; (c) forming a first mask pattern on the metal base layer to expose the metal base layer in a predetermined solder bump forming area; (d) forming a solder bump on the exposed metal base layer; (e) forming a second mask pattern on the first mask pattern and the solder bump such that the first mask pattern of the predetermined etch stop layer formation region of the solder bump edge is exposed; (f) etching the first mask pattern by an etching process using the second mask pattern as a mask to expose the metal base layer in a predetermined etching prevention layer formation region; (g) forming an etch stop layer over the exposed underlying metal layer; (h) removing the first mask pattern and the second mask pattern; (i) removing the metal base layer by an etching process using the solder bump and the etch stopper layer as a mask.
본 발명의 일 실시예의 반도체 패키지 제조방법에서, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은 포토레지스트로 이루어질 수 있다. In the method of manufacturing a semiconductor package according to an embodiment of the present invention, the first mask pattern and the second mask pattern may be made of photoresist.
본 발명의 일 실시예의 반도체 패키지 제조방법에서, 상기 (f) 과정은 건식식각 공정에 의해 이루어질 수 있다. In the method for manufacturing a semiconductor package according to an embodiment of the present invention, the step (f) may be performed by a dry etching process.
본 발명의 일 실시예의 반도체 패키지 제조방법에서, 상기 (g) 과정은 전해도금 공정 또는 상기 (i) 과정에서 상기 금속기저층을 제거하기 위해 사용되는 식각용액에 대한 흡수성이 상기 금속기저층에 비해 낮은 폴리머를 증착함으로써 이루어질 수 있다.
In the method for fabricating a semiconductor package according to an embodiment of the present invention, the step (g) may include a step of forming a metal layer having a lower absorption coefficient than the metal base layer in the electroplating process or the etching solution used for removing the metal base layer in the step (i) . ≪ / RTI >
본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면 솔더 범프 가장자리를 감싸도록 금속기저층 연장부에 식각방지층을 형성하여 금속기저층 식각시 언더컷 발생을 최소화함으로써 솔더 범프의 물리적, 전기적 신뢰성을 향상시킬 수 있다.
According to the semiconductor package and the method of manufacturing the same according to the present invention, it is possible to improve the physical and electrical reliability of the solder bump by minimizing the occurrence of undercuts in the metal base layer etching by forming the etch stop layer in the metal base layer extended portion to surround the solder bump edges.
도 1은 종래기술에 따른 솔더 범프 형성방법을 설명하기 위한 공정 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 패키지 제조과정을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a conventional solder bump forming method.
2 is a cross-sectional view illustrating a structure of a semiconductor package according to an embodiment of the present invention.
3A to 3J are cross-sectional views illustrating a semiconductor package manufacturing process according to an embodiment of the present invention.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, the terms described below are defined in consideration of the functions of the present invention, and these may vary depending on the intention or precedent of the user. Therefore, the definition should be based on the contents throughout this specification.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 2 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 반도체 기판(110)과, 상기 반도체 기판(110)의 상부 일측에 형성된 본딩 패드(120)와, 상기 본딩 패드(120)가 형성되지 않은 나머지 부분의 상기 반도체 기판(110) 상부에 형성된 절연층(130)과, 상기 본딩 패드(120) 및 상기 절연층(130) 상부에 형성된 금속기저층(140)과, 상기 금속기저층(140) 상부에 형성된 솔더 범프(150)와, 상기 금속기저층(140) 가장자리에 상기 솔더 범프(150)를 감싸도록 형성된 식각방지층(160)을 포함한다. 2, the
상기 반도체 기판(110)은, 도면에는 도시되어 있지 않지만, 그 내부(활성 영역)에 다수의 반도체 소자들을 포함하고 있다. Although not shown in the figure, the
상기 본딩 패드(120)는 반도체 기판(110)으로 전기적 신호가 입/출력되기 위한 부분으로 반도체 기판(110) 위에 다수 개 구비되며, 알루미늄(Al), 구리(Cu) 등과 같이 비저항이 낮은 금속으로 이루어질 수 있다. A plurality of
상기 절연층(130)은 반도체 기판(110) 상부의, 본딩 패드(120)가 형성된 영역을 제외한 나머지 부분에 형성되어, 반도체 기판(110)이 본딩 패드(120) 이외의 영역에서 절연되도록 한다. 또한, 절연층(130)은 반도체 기판(110)의 상면을 외부의 불순물, 물리적 충격 등으로부터 보호하는 역할을 한다. 이러한 절연층(130)은 복수의 층으로 형성될 수 있으며, 그 재질 또한 산화막, 질화막, 폴리이미드(PolyImide, PI), 벤조사이클로부텐(BenxoCycloButene, BCB), 폴리벤즈옥사졸(Poly Benz Oxaxole, PBO), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다. The
상기 금속기저층(140)은 노출된 본딩 패드(120) 및 절연층(130) 전면에 걸쳐 형성되며, 스퍼터링(sputtering) 또는 증착(evaporation) 등의 박막 증착 공정에 의해 형성될 수 있다. 금속기저층(140)은 예를 들면, 티타늄텅스텐(TiW)층(142)과 구리(Cu)층(144)의 복층 구조를 갖지며, 다른 금속들 예를 들면, 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 함금도 금속기저층(140)으로 사용할 수 있다. The
상기 티타늄텅스텐(TiW)층(142)은 접착층과 확산방지층의 역할을 하며, 상기 구리(Cu)층(144)은 솔더 리플로우시 솔더 퍼짐층 역할을 한다. 또한, 상기 구리층(144)은 솔더 범프(150) 형성을 위한 시드(seed)로서 기능을 한다. 즉, 구리층은 솔더 범프(150)를 전해 도금(electro-plating) 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 그 상부에 솔더 범프(150)가 형성될 수 있도록 한다. The titanium tungsten (TiW)
상기 솔더 범프(150)는 금속기저층(140) 상부에 형성되어 반도체 기판(110)과 외부의 회로 예를 들면, PCB 기판(도시하지 않음)을 전기적으로 접속하기 위한 것으로, 스터드(152)와 솔더볼(154)로 구성될 수 있다. 스터드(152)는, 금속기저층(140) 상에 형성되며, 솔더범프(150)의 높이를 조절하기 위한 것일 수 있다. 즉, 스터드(152)는 반도체 기판(110)과 PCB 기판(도시하지 않음)을 접속하기 위해 필요한 솔더 범프(150)의 높이를 확보할 수 있도록 한다. 이를 위해 스터드(152)는 30㎛ ~ 50㎛의 높이로 설정될 수 있다. 또한, 솔더볼(154)은 스터드(152) 상에서 반구 형태로 형성될 수 있다.The
상기 식각방지층(160)은 금속기저층(140) 연장부(140a) 즉, 솔더 범프(150) 가장자리에 솔더 범프(150)를 감싸도록 형성되어, 금속기저층(140) 식각시 언더컷을 방지하는 기능을 한다. 이러한 식각방지층(160)은 금속기저층(140)을 이루는 금속과 등가의 금속 또는 금속기저층 패턴형성을 위한 식각공정에서 해당 식각용액에 대한 흡수성이 금속기저층(140)에 비해 낮은 물질로 이루어질 수 있다. The
전술한 바와 같이, 본 실시예에 따른 반도체 패키지는 금속기저층 연장부 즉, 솔더 범프 측벽에 솔더 범프를 감싸도록 식각방지층을 형성함으로써 하부의 금속기저층 식각시 언더컷 발생을 최소화할 수 있다. As described above, the semiconductor package according to the present embodiment can minimize the occurrence of undercuts when the underlying metal base layer is etched by forming the metal base layer extension portion, that is, the etch stop layer to surround the solder bumps on the side walls of the solder bumps.
또한, 본 실시예에 따른 반도체 패키지는 솔더 범프 측벽에 미세 패턴의 식각방지층을 형성함으로써 솔더 범프가 리프트-오프(lift-off) 되는 것을 방지할 수 있다. In addition, the semiconductor package according to the present embodiment can prevent the solder bumps from being lifted off by forming an etch stop layer having a fine pattern on the side walls of the solder bumps.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 반도체 패키지 제조과정을 설명하기 위한 단면도이다. 3A to 3J are cross-sectional views illustrating a semiconductor package manufacturing process according to an embodiment of the present invention.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(110)에 다수의 본딩 패드(120)를 형성한 다음 본딩 패드(120)를 제외한 나머지 반도체 기판(110)에 절연층(130)을 형성한다. 여기서, 본딩 패드(120)는 알루미늄(Al), 구리(Cu) 등과 같이 비정항이 낮은 금속으로 형성하며, 절연층(130)은 산화막, 질화막, 폴리이미드(PolyImide, PI), 벤조사이클로부텐(BenxoCycloButene, BCB), 폴리벤즈옥사졸(Poly Benz Oxaxole, PBO), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시 또는 그 등가물 중 선택된 어느 하나로 형성할 수 있다. 또한, 본 실시예에서는 절연층(130)이 하나의 층으로 형성되어 있으나, 복수의 층으로 형성할 수 있음은 물론이다. First, as shown in FIG. 3A, a plurality of
다음으로, 도 3b에 도시된 바와 같이, 본딩 패드(120) 및 절연층(130) 전면에 걸쳐 금속기저층(140)을 형성한다. 여기서, 금속기저층(140)은 접착층과 확산방지층의 역할을 하는 제1 금속층(142) 및 솔더 퍼짐층 역할을 하는 제2 금속층(144)의 복층으로 이루어지며 스퍼터링(sputtering) 또는 증착(evaporation) 등의 박막 증착 공정에 의해 형성될 수 있다. 본 실시예에서 제1 금속층(142)은 티타늄과 텅스텐의 합금(TiW)으로, 제2 금속층(144)은 구리(Cu)로 형성할 수 있으며, 다른 금속들 예를 들면, 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 함금으로 형성할 수 있다. 또한, 상기 제2 금속층(144) 즉, 구리층은 솔더 범프(150) 형성을 위한 시드(seed)로서 기능을 한다. 즉, 구리층은 솔더 범프를 전해 도금(electro-plating) 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 그 상부에 솔더 범프가 형성될 수 있도록 한다.Next, as shown in FIG. 3B, a
다음으로, 도 3c에 도시된 바와 같이 상기 제2 금속층(144) 위에 제1 포토레지스트 패턴(171)을 형성하여 예정된 솔더 범프 형성영역(150a)의 제2 금속층(144) 상면이 노출되도록 한다. 여기서, 제1 포토레지스트 패턴(171)은 일반적인 사진공정(Photo-Lithography)에 의해 제2 금속층(144) 전면에 제1 포토레지스트를 40 내지 50 ㎛ 정도 두께가 되도록 도포한 후 예정된 솔더 범프 형성영역의 제1 포토레지스트를 제거함으로써 형성할 수 있다. 3C, a
다음으로, 도 3d에 도시된 바와 같이 노출된 제2 금속층(144) 상면에 솔더 범프(150)를 형성한다. 여기서, 솔더 범프(150)는 스터드(152)와 솔더볼(154)을 포함하며 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용한 도금 공정에 의해 형성할 수 있다. Next, a
다음으로, 도 3e에 도시된 바와 같이 제1 포토레지스트 패턴(171) 및 솔더 범프(150) 위에 제2 포토레지스트 패턴(172)을 형성하여 예정된 식각방지층(160) 형성영역의 제1 포토레지스트 패턴(171) 상면이 노출되도록 한다. 여기서, 제2 포토레지스트 패턴(172)은 일반적인 포토리소그래피(Photo-Lithography) 공정에 의해 솔더 범프(150) 및 제1 포토레지스트 패턴(171) 전면에 제2 포토레지스트를 10 내지 30 ㎛ 정도 두께가 되도록 도포한 후 예정된 식각방지층(160) 형성영역의 제2 포토레지스트를 제거함으로써 형성할 수 있다. Next, as shown in FIG. 3E, a
다음으로, 도 3f에 도시된 바와 같이 제2 포토레지스트 패턴(172)을 식각마스크로 이용한 건식 식각 공정에 의해 제1 포토레지스트 패턴(171)을 제거하여 예정된 식각방지층 형성영역(160a)의 금속기저층(150)을 노출시킨다. 여기서, 제1 포토레지스트와 제2 포토레지스트는 폴리메틸메탈크릴레이트(PMMA) 또는 폴리에테르에테르케톤(PEEK) 계열의 포토레지스를 사용할 수 있으며, O2 플라즈마로 예정된 식각방지층 형성영역(160a) 이외의 제2 포토레지스트를 건식식각하여 제거한다. 또한, 건식 식각 공정 전에 화학-기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 통해 제2 포토레지스트 패턴(171)을 일부 제거하여 두께를 줄인 후에 건식 식각 공정을 진행할 수도 있다. Next, as shown in FIG. 3F, the
PMMA와 PEEK의 식각 시간(Etching Time)에 따른 식각률(Etching Rate) 및 식각 깊이(Etching Depth)는 도 4에 도시된 바와 같다. 도 4를 참조하면, 식각률은 식각 시간이 경과해도 일정하며, 식각 깊이는 식각 시간이 경과함에 따라 선형적으로 증가하므로 식각하고자 하는 포토레지스트의 두께, 식각률을 고려하여 적정 식각 시간을 설정할 수 있다. 이에 따라, 종횡비가 높은 미세 패턴 영역을 에치스탑 없이 건식식각으로 제거할 수 있다. Etching Rate and Etching Depth according to Etching Time of PMMA and PEEK are as shown in FIG. Referring to FIG. 4, the etch rate is constant even with the elapse of the etching time, and the etch depth increases linearly with the elapse of the etch time, so that the proper etch time can be set in consideration of the thickness and the etch rate of the photoresist to be etched. Thus, the fine pattern region having a high aspect ratio can be removed by dry etching without an etch stop.
다음으로, 도 3g에 도시된 바와 같이 노출된 금속기저층(140) 상부에 식각방지층(160)을 형성한다. 여기서, 식각방지층(160)은 솔더 범프(150) 가장자리를 감싸도록 금속기저층 연장부(140a)에 형성되어 금속기저층(140) 식각시 언더컷을 방지하는 기능을 한다. 이러한 식각방지층(160)은 금속기저층(140)을 제거하기 위한 습식 식각(wet-etch)시 해당 식각 용액에 대해 식각률이 낮은 물질 예를 들면, 금속 또는 폴리머 계열 중 흡수성이 낮은 물질로 형성될 수 있으며, 식각방지층(160)이 금속인 경우 전해도금법에 의해 형성할 수 있다. Next, an
다음으로, 도 3h에 도시된 바와 같이 예정된 식각방지층(160) 형성영역을 노출시키기 위한 마스크로 사용된 제1 포토레지스트 패턴(171) 및 제2 포토레지스트 패턴(172)을 제거한다. Next, as shown in FIG. 3H, the
다음으로, 도 3i에 도시된 바와 같이, 식각방지층(160) 하부의 금속기저층(140)을 제거한다. 여기서, 금속기저층 연장부(140a)에 형성된 식각방지층(160)에 의해 하부의 금속기저층(140)에 언더컷이 발생하지 않음을 확인할 수 있다. Next, as shown in FIG. 3I, the
다음으로, 일반적인 솔더 리플로우 공정을 진행하여 도 3j에 도시된 바와 같은 솔더 범프 최종 구조를 형성할 수 있다. Next, a general solder reflow process may be performed to form the solder bump final structure as shown in FIG. 3J.
전술한 바와 같이, 본 실시예에 따른 반도체 패키지 제조방법은 금속기저층 연장부 즉, 솔더 범프 측벽에 솔더 범프를 감싸도록 식각방지층을 형성함으로써 하부의 금속기저층 식각시 언더컷 발생을 최소화할 수 있다. As described above, the method of manufacturing a semiconductor package according to the present embodiment minimizes the occurrence of undercuts when a metal base layer is etched by forming a metal base layer extension portion, that is, an etching prevention layer to surround the solder bumps on the side walls of the solder bumps.
또한, 본 실시예에 따른 반도체 패키지 제조방법은 다층구조의 포토레지스트 패턴을 마스크로 이용하여 솔더 범프 측벽에 미세 패턴의 식각방지층을 형성함으로써 솔더 범프가 리프트-오프(lift-off) 되는 것을 방지할 수 있다. In addition, the semiconductor package manufacturing method according to the present embodiment uses a photoresist pattern of a multilayer structure as a mask to form a fine pattern etch stopping layer on the side wall of the solder bump, thereby preventing the solder bump from being lifted off .
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. Accordingly, the scope of the present invention should be construed as being limited to the embodiments described, and it is intended that the scope of the present invention encompasses not only the following claims, but also equivalents thereto.
100 : 반도체 패키지 110 : 반도체 기판
120 : 본딩 패드 130 : 절연층
140 : 금속기저층 150 : 솔더 범프
160 : 식각방지층 171, 172 : 포토레지스트 패턴 100: semiconductor package 110: semiconductor substrate
120: bonding pad 130: insulating layer
140: metal base layer 150: solder bump
160:
Claims (7)
상기 본딩 패드를 노출하는 개구부를 갖도록 상기 반도체 기판 상부에 형성된 절연층과;
상기 본딩 패드 및 상기 절연층 상부에 형성된 금속기저층과;
상기 본딩 패드와 전기적으로 접속하도록 상기 금속기저층 상부에 형성된 솔더 범프와;
상기 솔더 범프를 감싸도록 상기 금속기저층 연장부 상에 형성된 식각방지층을 포함하며, 상기 식각방지층은
상기 금속기저층을 이루는 금속과 등가의 금속 또는 상기 금속기저층 패턴형성을 위한 식각용액에 대한 흡수성이 상기 금속기저층에 비해 낮은 물질로 이루어진 것을 특징으로 하는 반도체 패키지.
A semiconductor substrate having a plurality of bonding pads spaced apart from each other;
An insulating layer formed on the semiconductor substrate so as to have an opening exposing the bonding pad;
A metal base layer formed on the bonding pad and the insulating layer;
A solder bump formed on the metal base layer to be electrically connected to the bonding pad;
And an etch stop layer formed on the metal base layer extension to surround the solder bump,
Wherein the metal base layer is made of a material which is equivalent to a metal or a material whose absorptivity to an etching solution for forming the metal base layer pattern is lower than that of the metal base layer.
The semiconductor package of claim 1, wherein the material having lower absorptivity for the etching solution for forming the metal base layer pattern than the metal base layer is a polyimide-based material.
(b) 상기 본딩 패드 및 상기 절연층 상부에 금속기저층을 형성하는 과정과;
(c) 예정된 솔더 범프 형성영역의 상기 금속기저층이 노출되도록 상기 금속기저층 위에 제1 마스크 패턴을 형성하는 과정과;
(d) 노출된 상기 금속기저층 위에 솔더 범프를 형성하는 과정과;
(e) 상기 솔더 범프 가장자리의 예정된 식각방지층 형성영역의 상기 제1 마스크 패턴이 노출되도록 상기 제1 마스크 패턴 및 상기 솔더 범프 위에 제2 마스크 패턴을 형성하는 과정과;
(f) 상기 제2 마스크 패턴을 마스크로 이용한 식각 공정에 의해 상기 제1 마스크 패턴을 식각하여 예정된 식각방지층 형성영역의 상기 금속기저층을 노출시키는 과정과;
(g) 노출된 상기 금속기저층 위에 식각방지층을 형성하는 과정과;
(h) 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 제거하는 과정과;
(i) 상기 솔더 범프 및 상기 식각방지층을 마스크로 이용한 식각 공정에 의해 상기 금속기저층을 제거하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
(a) forming an insulating layer such that an upper surface of the bonding pad is exposed on a semiconductor substrate having a plurality of bonding pads;
(b) forming a metal base layer on the bonding pad and the insulating layer;
(c) forming a first mask pattern on the metal base layer to expose the metal base layer in a predetermined solder bump forming area;
(d) forming a solder bump on the exposed metal base layer;
(e) forming a second mask pattern on the first mask pattern and the solder bump such that the first mask pattern of the predetermined etch stop layer formation region of the solder bump edge is exposed;
(f) etching the first mask pattern by an etching process using the second mask pattern as a mask to expose the metal base layer in a predetermined etching prevention layer formation region;
(g) forming an etch stop layer over the exposed underlying metal layer;
(h) removing the first mask pattern and the second mask pattern;
(i) removing the metal base layer by an etching process using the solder bump and the etch stop layer as a mask.
5. The method of claim 4, wherein the first mask pattern and the second mask pattern are made of photoresist.
전해도금 공정에 의해 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법.
5. The method of claim 4, wherein step (g)
Wherein the plating is performed by an electrolytic plating process.
상기 (i) 과정에서 상기 금속기저층을 제거하기 위해 사용되는 식각용액에 대한 흡수성이 상기 금속기저층에 비해 낮은 폴리머를 증착함으로써 이루어지는 것을 특징으로 하는 반도체 패키지 제조방법. 5. The method of claim 4, wherein step (g)
Wherein the absorptivity of the etching solution used for removing the metal base layer in the step (i) is lower than that of the metal base layer.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130129100A KR101418440B1 (en) | 2013-10-29 | 2013-10-29 | Semiconductor packages and methods for fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130129100A KR101418440B1 (en) | 2013-10-29 | 2013-10-29 | Semiconductor packages and methods for fabricating the same |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120097650A Division KR101416596B1 (en) | 2012-09-04 | 2012-09-04 | Semiconductor packages and methods for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140031155A KR20140031155A (en) | 2014-03-12 |
| KR101418440B1 true KR101418440B1 (en) | 2014-07-09 |
Family
ID=50643413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130129100A KR101418440B1 (en) | 2013-10-29 | 2013-10-29 | Semiconductor packages and methods for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101418440B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI611486B (en) * | 2014-12-31 | 2018-01-11 | 矽品精密工業股份有限公司 | Semiconductor structure and fabrication method thereof |
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| KR20090089578A (en) * | 2008-02-19 | 2009-08-24 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and fabricating method thereof |
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