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KR101392203B1 - 횡전계형 액정표시장치용 어레이 기판의 제조 방법 - Google Patents

횡전계형 액정표시장치용 어레이 기판의 제조 방법 Download PDF

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KR101392203B1
KR101392203B1 KR1020070123953A KR20070123953A KR101392203B1 KR 101392203 B1 KR101392203 B1 KR 101392203B1 KR 1020070123953 A KR1020070123953 A KR 1020070123953A KR 20070123953 A KR20070123953 A KR 20070123953A KR 101392203 B1 KR101392203 B1 KR 101392203B1
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엘지디스플레이 주식회사
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Abstract

본 발명은, 액정표시장치(Liquid Crystal Display Device)에 관한 것으로, 특히 각 화소영역 내에 구비된 보호층 및 게이트 절연막에 대해 다수의 화소홈을 형성하고 이러한 다수의 화소홈 내의 서로 마주하는 측면에 공통전극 및 화소전극을 형성함으로써 이들 공통전극과 화소전극의 폭을 최소화하여 개구율 및 휘도를 개선시킬 수 있는 횡전계형 액정표시장치용 어레이 기판 및 이의 제조방법을 제공한다.
횡전계, 액정표시장치, 개구율, 선폭

Description

횡전계형 액정표시장치용 어레이 기판의 제조 방법{Array substrate for In-Plane switching mode LCD and method of fabricating the same}
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로 특히, 공통전극 및 화소전극의 폭을 최소화하여 개구율 및 휘도를 개선시킬 수 있는 횡전계형 액정표시장치용 어레이 기판에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표 시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다.
따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
이하, 도 1을 참조하여 일반적인 횡전계형 액정표시장치에 관해 상세히 설명한다.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 도면이다.
도시한 바와 같이, 컬러필터 기판인 상부기판(9)과 어레이 기판인 하부기판(10)이 서로 이격되어 대향하고 있으며, 이 상부 및 하부기판(9, 10)사이에는 액정층(11)이 개재되어 있다.
상기 하부기판(10)상에는 공통전극(17)과 화소전극(30)이 동일 평면상에 형성되어 있으며, 이때, 상기 액정층(11)의 액정분자는상기 공통전극(17)과 화소전극(30)에 의한 수평전계(L)에 의해 작동된다.
도 2a와 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도이다.
우선, 전압이 인가된 온(on)상태에서의 액정의 배열상태를 도시한 도 2a를 참조하면, 상기 공통전극(17) 및 화소전극(30)과 대응하는 위치의 액정분자(11a)의 상변이는 없지만 공통전극(17)과 화소전극(30)사이 구간에 위치한 액정분자(11b)는 이 공통전극(17)과 화소전극(30)사이에 전압이 인가됨으로써 형성되는 수평전계(L)에 의하여, 상기 수평전계(L)와 같은 방향으로 배열하게 된다. 즉, 상기 횡전계형 액정표시장치는 액정이 수평전계에 의해 이동하므로, 시야각이 넓어지는 특성을 띠게 된다.
그러므로, 상기 횡전계형 액정표시장치를 정면에서 보았을 때, 상/하/좌/우방향으로 약 80∼85o방향에서도 반전현상 없이 가시 할 수 있다.
다음, 도 2b를 참조하면, 상기 액정표시장치에 전압이 인가되지 않은 오프상태이므로 상기 공통전극(17)과 화소전극(30) 간에 수평전계가 형성되지 않으므로 액정층(11)내의 액정분자(11a, 11b)의 배열 상태가 변하지 않는다.
도 3은 종래의 횡전계형 액정표시장치용 어레이 기판에 있어 하나의 화소영역의 중앙을 게이트 배선이 연장된 방향과 나란하게 절단한 단면도이다.
도시한 바와같이, 투명한 절연기판(40) 상에 다수개의 공통전극(49)이 서로 이격하여 형성되어 있으며, 그 상부로 전면에 게이트 절연막(50)이 형성되어 있다. 상기 게이트 절연막(50) 위로는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(60)이 형성되어 있다.
또한, 상기 데이터 배선(60) 상부로는 전면에 보호층(65)이 형성되어 있으 며, 상기 보호층(65) 위로는 각 화소영역(P) 내에서 상기 게이트 절연막(50) 하부에 형성된 공통전극(49)과 서로 엇갈려 교대로 배치되도록 다수의 화소전극(70)이 형성되고 있다.
이러한 구조를 갖는 종래의 횡전계형 액정표시장치용 어레이기판(40)은 특히 공통전극(49)과 화소전극(70)이 보호층(65) 및 게이트 절연막(50)을 사이에 두고 그 상하에 위치하게 되는 바, 이들 두 전극간의 전계가 상기 절연층 등에 의해 방해를 받게 됨으로써 전계가 약화되며 왜곡되는 등의 문제가 발생하고 있으며, 이로 인해 더욱 큰 구동전압을 요구하게 되어 전력소비가 심해지거나 또는 구동전압을 높이지 않을 경우, 전계의 약화로 인해 액정분자들의 응답속도의 저하가 발생하고 있다.
또한, 상기 공통전극(49)과 화소전극(70)이 각각 그 표면이 평탄한 영역에 형성되고 있음을 알 수 있으며, 액정표시장치에 제조에 이용되는 패터닝 장비 특성 상 4㎛ 이하의 폭을 갖도록 형성할 수 없는 실정이다. 따라서, 상기 화소전극과 공통전극은 그 폭이 최소 4㎛ 이상의 크기를 갖게된다.
간단히 종래의 횡전계형 액정표시장치용 어레이 기판에 있어, 일례로 화소전극을 형성하는 제조 방법에 대해 도 4a 및 4b를 참조하여 설명한다.
우선, 도 4a에 도시한 바와같이, 게이트 절연막(83) 및 박막트랜지스터(미도시)와 보호층(85)이 형성된 기판(81)상에 투명 도전성 물질을 증착하여 투명 도전성 물질층(87)을 형성하고 그 상부로 감광성 물질인 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한다. 이후 상기 포토레지스트층(미도시)에 대해 화소전 극이 형성될 부분에 대응하여 포토레지스트 패턴(93)을 형성한다. 이때 상기 포토레지스트 패턴(93) 형성을 위해서는 노광 및 현상 공정을 진행하게 되며, 포토레지스트 특성상 이 폭을 4㎛ 이하로 형성시는 그 오차범위가 커지거나 또는 접합력 등의 문제로 기판으로부터 떨어져 나가는 등의 불량을 발생시키게 된다. 따라서, 이러한 포토레지스트 패턴(93)은 그 폭(d1)이 최소 4㎛ 이상이 되도록 형성하고 있다.
이후, 도 4b에 도시한 바와같이, 상기 포토레지스트 패턴(93) 외부로 노출된 투명 도전성 물질층(도 4a의 87)을 식각을 진행함으로써 제거하여 화소전극(89)을 형성하게 되는데, 투명 도전성 물질층(도 4a의 87)은 통상 식각액을 이용한 습식식각을 진행하게 되며, 이러한 식각액 특성상 투명한 도전성 물질층(도 4a의 87)이 이와 접합하는 물질층간 접합력이 약할 경우 그 계면으로 침투하여 고르게 식각되지 않을 수도 있다. 투명 도전성 물질의 경우, 특히 금속재질 이외의 물질층과는 접합력이 좋지 않은 바, 식각액에 장시간 노출 시 상기 투명 도전성 물질층(도 4a의 87)과 다른 물질층간의 계면으로 식각액이 침투하여 비정상적인 식각이 발생하게 되므로 4㎛ 이상의 폭을 가지며 형성된 상기 포토레지스트 패턴(93) 하부에 위치한 투명 도전성 물질층(도 4a의 87)에 대해서 그 패턴의 폭을 줄이고자 과식각을 진행하는 경우, 식각 특성에 의해 식각 불량이 많이 발생하고 있는 실정이다. 따라서 이러한 문제로 인해 화소전극(89)은 4㎛ 이하의 폭을 갖도록 형성하는 데에는 어려움이 있다.
한편, 상기 화소전극과 공통전극 중 특히 공통전극은 그 자체가 불투명한 금 속재질로 이루어짐으로써 화소영역 내에서는 개구율을 저하시키는 구성요소가 되거나, 또는 투명 도전성 물질로 이루어진다 하여도 상기 공통전극과 화소전극 자체에 대응하는 부분은 이들 전극 사이의 영역대비 액정의 구동 능력이 저하됨으로써 결과적으로는 콘트라스트 비를 저하시키는 요인이 되고 있다.
따라서, 상기 화소전극과 공통전극은 그 폭을 최소화하는 것이 바람직하지만 평탄한 표면상에 현재로서는 4㎛ 이하의 폭을 갖도록 상기 공통전극과 화소전극을 형성할 수 없는 실정이다.
본 발명은 이러한 종래의 횡전계형 액정표시장치의 문제점을 해결하고자, 공통전극과 화소전극을 동일한 층에 형성함으로써 화소전극과 공통전극간의 전계의 세기를 향상시키고, 전계 왜곡을 방지함으로써 개구율 및 콘트라스트 비를 향상시키는 것을 그 목적으로 한다.
또한, 장비의 변경없이 현 수준의 패터닝 장비를 이용하면서 공통전극과 화소전극이 4㎛ 이하의 폭을 갖도록 형성할 수 있는 횡전계형 액정표시장치 및 그 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 횡전계형 액정표시 장치용 어레이 기판의 제조 방법은, 다수의 화소영역이 정의된 기판 상에 제 1 방향으로 연장하는 다수의 게이트 배선과 상기 다수의 게이트 배선과 각각 이격하여 평행하게 상기 다수의 화소영역의 중앙부를 관통하는 다수의 공통배선을 형성하는 단계와; 상기 다수의 게이트 배선과 공통배선 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 다수의 게이트 배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터 배선을 형성하는 단계와; 상기 각 화소영역에 상기 게이트 배선 및 데이터 배선과 연결된 박막트랜지스터를 형성하는 단계와; 상기 데이터 배선 및 박막트랜지스터 위로 기판 전면에 보호층을 형성하는 단계와; 상기 보호층 위로 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외부로 노출된 상기 보호층과 그 하부의 게이트 절연막을 제거함으로써 각 화소영역에 상기 제 1 포토레지스트 패턴에 대해 언더컷 구조를 가지며, 서로 마주하는 제 1 및 제 2 측면을 가지며 그 평면형태가 상기 제 1 및 제 2 측면 끝을 각각 연결하는 부분의 중앙부가 오목한 형태의 다수의 화소홈과, 상기 공통배선을 노출시키는 공통 콘택홀을 형성하고 동시에 상기 보호층을 제거함으로써 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 화소홈 내부의 제 1 및 제 2 측면을 포함하여 상기 기판 전면에 금속층을 형성하는 단계와; 상기 금속층 위로 상기 기판 전면에 포토레지스트층을 형성하는 단계와; 상기 제 1 및 제 2 측면에 대응하는 부분만을 제외한 상기 포토레지스트층을 제거함으로써 상기 다수의 화소홈의 제 1 및 제 2 측면에 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층을 제거함으 로써 상기 다수의 화소홈 내부의 제 1 및 제 2 측면에 각각 서로 마주하는 공통전극 및 화소전극을 형성하는 단계와; 각 화소영역에 상기 보호층 상부로 기판 전면에 투명도전성 물질층을 형성하는 단계와; 상기 투명도전성 물질층을 패터닝함으로써 상기 공통콘택홀을 통해 상기 공통배선과 연결되며 상기 다수의 공통전극과 연결된 공통보조배선과, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되며 상기 다수의 화소전극과 연결된 화소보조배선을 형성하는 단계를 포함한다.
상기 다수의 공통배선을 형성하는 단계는, 상기 공통배선에서 상기 데이터 배선과 나라하며 제 1 방향으로 제 1 스토리지 커패시터의 제 1 전극을 형성하며, 상기 제 1 방향과 반대인 제 2 방향으로 제 2 스토리지 커패시터의 제 1 전극을 각각 형성하는 단계를 포함한다. 이때 상기 공통보조배선과 상기 화소보조배선을 형성하는 단계는, 상기 화소보조배선에서 분기하여 제 3 스토리지 커패시터의 제 1 전극을 역할을 하는 공통배선과 중첩하는 제 3 스토리지 커패시터의 제 2 전극 및 상기 각 화소전극과 접촉하는 보조화소연결패턴과, 상기 공통보조배선에서 분기하며 상기 각 공통전극과 접촉하는 보조공통연결패턴을 형성하는 단계를 포함한다.
상기 포토레지스트층을 제거함으로써 상기 다수의 화소홈의 제 1 및 제 2 측면에 제 2 포토레지스트 패턴을 형성하는 단계는, 상기 포토레지스트층을 전면 노광하는 단계와; 상기 전면 노광된 포토레지스트층에 대해 현상공정을 진행하는 단계를 포함한다.
상기 포토레지스트층을 제거함으로써 상기 다수의 화소홈의 제 1 및 제 2 측면에 제 2 포토레지스트 패턴을 형성하는 단계는, 상기 포토레지스트층에 대해 이 방성 특성을 갖는 애싱공정에 의해 진행하는 단계인 것을 특징으로 한다.
상기 금속층은 몰리브덴 또는 몰리브덴티타늄으로 이루어진 것이 특징이다.
상기 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층을 제거함으로써 상기 다수의 화소홈 내부의 제 1 및 제 2 측면에 각각 서로 마주하는 공통전극 및 화소전극을 형성하는 단계는, 상기 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층을 제거하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 상기 제 2 포토레지스트 패턴이 제거된 기판에 대해 상기 금속층과 반응하는 것을 특징으로 하는 드라이 에칭을 실시하는 단계를 포함한다.
또한, 상기 투명도전성 물질층의 패터닝은, 식각액을 이용한 습식시각으로 진행되며, 상기 식각액은, 상기 투명도전성 물질층에 대해 제 1 식각비를 가지며 상기 금속층에 대해서는 상기 제 1 식각비보다 작은 제 2 식각비를 갖는 것이 특징이다.
본 발명에 따른 횡전계형 액정표시장치용 어레이 기판은, 화소영역 내에 화소홈을 구비하고, 상기 화소홈 내부에 서로 마주하는 장축 내측면에 대해 각각 화소전극과 공통전극을 형성함으로써, 사용자가 화상을 바라보는 것을 기준으로 상기 화소전극과 공통전극의 "두께"가 그 폭을 이루게 되는 바, 보호층과 게이트 절연막의 두께 및 상기 화소전극 및 공통전극의 두께 조절을 통해 4㎛ 이하가 되도록 형성함이 가능하므로 평탄한 평면상에서 4㎛이상의 폭을 갖도록 형성되는 화소전극 및 공통전극을 포함하는 어레이 기판 대비 상기 화소전극과 공통전극이 차지하는 부분의 비율을 줄여 개구율 및 휘도를 향상시키는 효과를 갖는다.
나아가, 공통전극과 화소전극을 동일한 층에 형성함으로써 화소전극과 공통전극간의 전계의 세기를 향상시키는 효과가 있으며, 전계 왜곡을 방지함으로써 콘트라스트 비를 향상시키는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 5는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 스위칭 소자인 박막트랜지스터를 포함하는 하나의 화소영역에 대한 평면도이다.
도시한 바와 같이, 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판(101)은, 서로 교차하여 화소영역(P)을 정의하며 다수의 게이트 배선(105)과 데이터 배선(130)이 구성되고 있으며, 상기 각 화소영역(P)의 중앙부를 관통하며 상기 게이트 배선(105)과 나란하게 공통배선(110)이 구성되고 있다.
상기 게이트 배선(105)과 데이터 배선(130)의 교차지점 근처에는 스위칭 소자인 박막트랜지스터(Tr)가 구성되고 있다. 상기 박막트랜지스터(Tr)는 상기 게이트 배선(105)과 연결된 게이트 전극(107)과, 게이트 절연막(미도시)과, 반도체층(미도시)과, 상기 반도체층(미도시) 상부로 서로 이격하는 소스 및 드레인 전극(133, 137)으로 구성되고 있다. 이때, 상기 소스 전극(133)은 상기 데이터 배선(130)과 연결되고 있다.
상기 화소영역(P) 내부의 일측에는 상기 공통배선(110)으로부터 분기하여 상기 데이터 배선(130)과 나란하게 상기 화소영역(P)내에서 연장되며 각각 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)의 제 1 전극(111, 112)을 형성하고 있으며, 상기 화소영역(P)의 중앙부를 관통하는 공통배선(110) 자체가 제 3 스토리지 커패시터(StgC3)의 제 1 전극을 구성하고 있다. 또한, 상기 드레인 전극(137)과 드레인 콘택홀(149)을 통해 연결되며 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2) 각각의 제 1 전극(111, 112)과 중첩하며 형성됨으로써 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)의 제 2 전극을 이루며 화소보조배선(160)이 구성되고 있으며, 상기 화소보조배선(160)의 중앙부에서 분기하여 상기 공통배선(110)과 중첩하며 형성됨으로써 상기 제 3 스토리지 커패시터(StgC3)의 제 2 전극(161)이 형성되고 있다.
또한, 상기 화소영역(P)의 타측에는 상기 공통배선(110)과 공통 콘택홀(147)을 통해 연결되며 공통보조배선(166)이 형성되어 있다. 이때, 상기 화소보조배선(160)과 상기 공통보조배선(166)은 상기 화소영역(P) 내에서 서로 마주하며, 상기 마주하는 면에서 각각 분기하는 다수의 보조화소연결패턴(163)과 다수의 보조공통연결패턴(169)을 구비하고 있다.
그리고 이들 다수의 보조화소연결패턴(163)과 다수의 보조공통연결패턴(169) 사이에는 그 평면형태가 오목부를 갖는 육각 바(bar) 형태를 가지며, 그 장축이 상기 게이트 배선(105)과 나란하게 배치된 구조를 갖는 다수의 화소홈(148)이 구비되고 있다. 이때, 상기 다수의 각 화소홈(148) 내부의 상기 게이트 배선(105)과 나란 하게 형성된 서로 마주하는 제 1 및 제 2 내측면에는 각각 화소전극(164)과 공통전극(170)이 형성되고 있으며, 상기 화소전극(164)은 상기 보조화소연결패턴(163) 일끝단과 상기 공통전극(170)은 상기 보조공통연결패턴(169)과 각각 연결되고 있는 것이 특징이다. 이때, 상기 각 화소전극(164)과 공통전극(170)은 각각 상기 화소홈(148) 내부에서 상측이면 상측 하측이면 하측에 일관되게 위치하는 것이 특징이다. 즉, 도면에 있어서는 화소전극(164)이 화소홈(148) 내부에서 일관되게 하측에 위치한 제 1 내측면(sa1)에 형성되고 있으며 공통전극(170)은 화소홈(148) 내부에서 일관되게 상측에 위치한 제 2 내측면(sa2)에 형성되고 있음을 보이고 있으며, 이때 상기 화소전극(164)과 공통전극(170)은 그 위치가 바뀌어 형성될 수도 있다.
상기 오목부를 갖는 육각 바(bar)의 평면구조를 갖는 화소홈(148)은 상기 화소영역(P)내에서 양측의 데이터 배선과 마주하는 면은 중앙부가 오목하게 형성되고 있다. 이러한 형태를 갖는 화소홈(148)을 형성하는 이유는 추후 제조방법을 통해 상세히 설명한다.
한편, 변형예로서 상기 제 3 스토리지 커패시터(StgC3)의 경우, 그 용량을 향상시키기 위해, 상기 공통배선(110)을 화소영역(P) 내에서 우측에서 좌측으로 갈수록 그 폭이 점점 증가하는 형태로 형성하고, 이에 대응하여 중첩하는 상기 제 3 스토리지 커패시터(StgC3)의 제 2 전극(161) 또한 좌측에서 우측으로 갈수록 점점 더 큰 폭을 갖는 형태로 형성할 수도 있다. 이러한 변형예의 경우, 상기 화소홈(148)도 그 장축 내측면이 상기 게이트 배선(105)과 나란하게 구성될 수도 있지만 상기 게이트 배선(105)에 대해 소정의 기울기를 가지며 상기 공통배선(110)의 측면과 나란한 상태가 되도록 구성될 수도 있다. 이 경우, 화소영역(P)은 상기 공통배선(110)을 기준으로 대칭을 이루며 서로 다른 도메인 구성하게 된다. 이 경우, 상기 데이터 배선(130) 또한 상기 공통배선(110)을 기준으로 꺾인 상태가 되며 각 화소영역(P)에서 서로 대칭이 되도록 구성할 수도 있으며, 이 경우 상기 공통배선(110)에서 분기한 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)의 제 1 전극(111, 112) 또한 상기 데이터 배선(130)과 나란하게 상기 공통배선(110)을 기준으로 서로 대칭되도록 꺾인 구조를 갖도록 구성될 수도 있다.
한편, 전술한 실시예 및 변형예에서와 같이 화소홈(148)에서 공통배선(110) 또는 게이트 배선(105)과 평행한 두 내측면에 서로 마주하며 구성된 공통전극(170)과 화소전극(164)은 그 폭이 상기 화소홈(148)의 깊이에 비례하며 상기 보호층(미도시)과 그 하부의 게이트 절연막(미도시)의 두께를 조절함으로써 4000Å보다는 크거나 같고 평면상의 패터닝 시 최소 요구치인 4㎛보다는 작거나 같은 것이 특징이다. 더욱이 이렇게 화소홈(148)의 내측면에 구성된 공통전극(170) 및 화소전극(164)은 화소영역(P) 내에서 평면적으로는 이들의 적층된 두께가 실질적으로 폭을 이루게 되므로 보호층(미도시)과 게이트 절연막(미도시)의 두께 이외에 증착 두께를 조절함으로써 이들 전극의 화소영역(P) 내에서 차지하는 폭을 조절할 수 있는 것이 또 다른 특징이 되고 있다.
이후에는 전술한 평면구조를 갖는 횡전계형 액정표시장치용 어레이 기판의 단면구조에 대해 설명한다.
도 6과 도 7은 도 5를 각각 절단선 Ⅵ-Ⅵ, Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도이다. 설명의 편의를 위해 스위칭 소자인 박막트랜지스터가 형성되는 영역을 스위칭 영역(TrA), 그리고 제 1 내지 제 3 스토리지 커패시터(도 5의 StgC1, StgC2, StgC3)가 형성되는 영역을 모두 스토리지 영역(StgA)이라 정의한다.
도시한 바와 같이, 투명한 절연기판(101) 상에 일방향으로 그 일부가 스위칭영역(TrA)에서의 게이트 전극(107)을 이루는 게이트 배선(105)이 형성되어 있으며, 상기 게이트 배선(105)과 나란하게 공통배선(110)이 스토리지 영역(StgA)에 형성되어 있다. 또한, 각 화소영역(P) 내의 스토리지 영역(StgA)에는 상기 공통배선(110)과 더불어 상기 공통배선(110)에서 분기하여 제 1 및 제 2 스토리지 커패시터(미도시)의 제 1 전극(미도시)이 형성되어 있다.
상기 게이트 배선(105)과 게이트 전극(107)과 공통배선(110)과 제 1 및 제 2 스토리지 커패시터(미도시)의 제 1 전극(미도시) 위로는 게이트 절연막(115)이 형성되어 있으며, 상기 게이트 절연막(115) 위로 상기 게이트 배선(105) 및 공통배선(110)과 교차하는 데이터 배선(130)이 형성되어 있다. 또한, 상기 게이트 절연막(115) 위로 스위칭 영역(TrA)에 있어서는 순차 적층되며 액티브층(121)과 서로 이격하는 두 패턴의 오믹콘택층(123)으로 이루어진 반도체층(125)이 형성되어 있으며, 상기 반도체층(125) 중 오믹콘택층(123) 위로 서로 이격하며 소스 및 드레인 전극(133, 137)이 형성되어 있다. 이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(107)과 게이트 절연막(115)과 반도체층(125)과 서로 이격하는 소스 및 드레인 전극(133, 137)은 박막트랜지스터(Tr)를 이룬다. 한편, 상기 데이터 배 선(130) 하부에는 제조 공정적인 특징에 의해 상기 반도체층(125)을 이루는 것과 동일한 물질로 이루어진 제 1 및 제 2 패턴(122, 124)으로 구성된 반도체패턴(126)이 구비되고 있다.
다음, 상기 박막트랜지스터(Tr) 및 데이터 배선(130) 위로 상기 박막트랜지스터(Tr)의 드레인 전극(137)과 상기 공통배선(110)에 대응하여 각각 이들을 노출시키는 드레인 콘택홀(149) 및 공통 콘택홀(147)을 가지며, 화소영역(P)의 중앙부에 대해 서로 일정간격으로 이격하며 다수의 화소홈(148)을 갖는 보호층(145)이 형성되어 있다. 이때, 상기 다수의 화소홈(148)은 상기 보호층(145) 이외에 그 하부에 위치한 게이트 절연막(115)까지 함께 제거되어 기판(101)을 노출시키며 형성되고 있는 것이 특징이다.
다음, 상기 보호층(145) 상부로 상기 스위칭 영역(TrA)에 있어서는 상기 드레인 콘택홀(149)을 통해 상기 드레인 전극(137)과 접촉하며, 상기 제 1 및 제 2 스토리지 커패시터(미도시)의 제 1 전극(미도시)과 중첩하여 각각 제 2 전극의 역할을 하는 화소보조배선(160)이 형성되고 있다. 또한, 화소영역(P) 내에는 상기 보호층(145) 위로 상기 화소보조배선(160)과 마주하며 상기 공통 콘택홀(147)을 통해 상기 공통배선(110)과 접촉하며 공통보조배선(166)이 형성되어 있다. 또한, 상기 보호층(145) 위로는 상기 화소보조배선(160)에서 분기하여 그 일끝이 상기 화소홈(148)의 일끝단까지 연장하는 다수의 보조화소연결패턴(미도시)이 형성되고 있으며, 상기 공통보조배선(166)에서 분기하여 그 일끝이 상기 화소홈(148)의 타끝단까지 연장하는 다수의 보조공통연결패턴(미도시)이 형성되고 있다. 이때, 상기 드레 인 및 공통 콘택홀(149, 147) 내부에는 상기 공통전극(170)과 화소전극(164)을 이루는 물질로 금속패턴(152)이 남아있을 수도 있다.
또한, 상기 각 화소홈(148)에는 상기 공통배선(110) 평행하며 서로 마주하는 제 1 및 제 2 내측면(sa1, sa2)에 각각 서로 마주하며 상기 보조화소연결패턴(163)과 접촉하는 화소전극(164)과 상기 보조공통연결패턴(169)과 접촉하는 공통전극(170)이 형성되고 있다.
또한, 스토리지 영역(StgA)에 있어서는 상기 공통배선(110)에 대응하여 상기 화소보조배선(160)에서 분기하며 제 3 스토리지 커패시터(StgC3)의 제 2 전극(161)이 형성되고 있다.
전술한 구성을 갖는 횡전계형 액정표시장치용 어레이 기판은 화소홈(148)의 내측면에 대해 화소전극(164)과 공통전극(170)을 형성하고 있는 바, 실질적으로 화상을 표시하는 평면상으로는 상기 화소전극(164)과 공통전극(170)의 두께가 그 폭이 되므로 패터닝 한계치인 4㎛ 보다 작은 값을 갖도록 형 수 있다. 따라서. 화소영역(P)의 개구율 및 휘도를 개선시키게 됨을 알 수 있다.
이후에는 전술한 구성을 갖는 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 8a 내지 8e는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이기판의 하나의 화소영역(P)에 대한 제조 단계별 공정 평면도이며, 도 9a 내지 도 9h는 도 5의 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 10a 내지 10h는 도 5의 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 제조 단계 별 공정 단면도이다.
우선, 도 8a, 9a 및 도 10a에 도시한 바와 같이, 투명한 절연기판(101) 상에 제 1 금속물질 예를들면 알루미늄(Al) 또는 알루미늄 합금(AlNd) 또는 크롬(Cr), 몰리브덴(Mo), 몰리브덴 합금, 구리(Cu), 구리합금 중에서 선택되는 금속물질을 기판(101) 전면에 증착하여 제 1 금속층(미도시)을 형성한 후, 이를 패터닝하여 일방향으로 연장하는 게이트 배선(105)과 이와 나란하게 연장하는 공통배선(110)을 형성한다. 동시에 각 화소영역(P) 내에 상기 공통배선(110)에서 분기하는 제 1 및 제 2 스토리지 커패시터(미도시)의 제 1 전극(111, 112)을 형성한다. 이때, 스위칭 영역(TrA)에 있어서는 상기 게이트 배선(105) 그 자체로서 게이트 전극(107)을 이루게 된다. 이때, 상기 공통배선(110)은 스토리지 영역(StgA)에서는 그 자체로 제 3 스토리지 커패시터(StgC3)의 제 1 전극의 역할을 한다.
다음, 도 8b, 9b 및 도 10b에 도시한 바와 같이, 상기 게이트 전극(107)을 포함한 게이트 배선(105)과 공통배선(110)과 제 1 및 제 2 스토리지 커패시터(미도시)의 각 제 1 전극(111, 112) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(115)을 형성하고, 연속하여 상기 게이트 절연막(115) 위로 순수 비정질 실리콘과 불순물 비정질 실리콘을 연속하여 순차적으로 증착하여 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)을 형성하고, 상기 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를들면 알루미늄(Al) 또는 알루미늄 합금(AlNd) 또는 크롬(Cr), 몰리브 덴(Mo), 몰리브덴 합금, 구리(Cu), 구리합금 중 하나의 물질을 증착함으로써 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시)과 그 하부의 불순물 비정질 실리콘층(미도시)과 순수 비정질 실리콘층(미도시)을 포토레지스트의 도포, 노광, 현상 및 식각 등 일련의 단위공정을 포함하며, 두께를 서로 달리하는 포토레지스트 패턴 형성이 가능한 회절노광 또는 하프톤 노광 기법을 이용한 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 배선(105)과 교차하여 화소영역(P)을 정의하는 데이터 배선(130)을 형성하고, 동시에 상기 스위칭 영역(TrA)에는 상기 게이트 절연막(115) 위로 그 하부로부터 순수 비정질 실리콘으로 이루어진 액티브층(121)과, 불순물 비정질 실리콘으로 이루어지며 상기 액티브층(121) 중앙 일부를 노출시키도록 서로 이격하는 오믹콘택층(123)을 포함하는 반도체층(125)과, 서로 이격한 상기 오믹콘택층(123) 상부로 이들과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 137)을 형성한다. 이때, 상기 스위칭 영역(TrA)에 순차 적층된 게이트 전극(107)과 게이트 절연막(115)과 반도체층(125)과 소스 및 드레인 전극(133, 137)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다. 이 경우, 상기 반도체층(125)과 소스 및 드레인 전극(133, 137)을 1회의 마스크 공정에 의해 형성하는 바, 상기 데이터 배선(130) 하부에는 상기 액티브층(121)과 오믹콘택층(123)을 형성한 동일한 물질로써 순수 비정질 실리콘의 제 1 패턴(122) 및 불순물 비정질 실리콘의 제 2 패턴(124)으로 구성된 반도체패턴(126)이 형성되게 된다.
다음, 도 8c, 9c 및 도 10c에 도시한 바와 같이, 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 137) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 보호층(145)을 형성한다.
이후, 상기 보호층(145) 상부로 포토레지스트를 전면에 도포하여 제 1 포토레지스트층(미도시)을 형성한 후, 상기 제 1 포토레지스트층(미도시)을 노광 및 현상함으로써 제 1 포토레지스트 패턴(183)을 형성한다. 이때, 상기 제 1 포토레지스트 패턴(183)은 각 화소영역(P)에 있어 드레인 전극(137)과 공통배선(110) 일부 및 화소홈(148)이 형성되어야 할 부분을 제외한 영역에 형성되게 된다.
다음, 상기 제 1 포토레지스트 패턴(183)을 식각 마스크로 하여 건식식각을 실시함으로써 상기 보호층(145)과 그 하부에 위치한 게이트 절연막(115)을 제거함으로써 상기 각 화소영역(P) 내에 그 평면형태가 원형 또는 사각형인 상기 드레인 전극(137)을 노출시키는 드레인 콘택홀(149)과, 상기 공통배선(110)을 노출시키는 공통 콘택홀(147)을 형성하고, 동시에 화소영역(P)의 중앙부에는 육각 바(bar) 형태의 다수의 화소홈(148)을 형성한다. 이를 자세히 설명하면, 상기 각 화소영역(P)에 형성된 다수의 화소홈(148) 각각은 게이트 배선(105) 또는 공통배선(110)과 나란한 제 1 측면(sa1)과 제 2 측면(sa2)을 갖고, 양 끝단은 오목하게 형성됨으로써 오목한 육각 바(bar) 형태를 갖게된다. 이때, 등방성 특성을 갖는 건식식각을 실시함으로써 상기 제 1 포토레지스트 패턴(183) 하부에 위치하게 되는 보호층(145)과 그 하부의 게이트 절연막(115)이 상기 제 1 포토레지스트 패턴(183)에 대해 언더 컷(under cut) 형태로 형성되도록 하는 것이 특징이다.
다음, 도 8c, 9d 및 도 10d에 도시한 바와 같이, 상기 드레인 및 공통 콘택홀(149, 147)과 다수의 화소홈(148)이 형성된 기판(101) 상의 상기 제 1 포토레지스트 패턴(183) 위로 제 3 금속물질 예를들면 몰리브덴(Mo) 또는 몰리브덴티타늄(MoTi)을 증착하여 제 3 금속층(150)을 형성한다. 이때, 상기 제 3 금속층(150)은 상기 제 1 포토레지스트 패턴(183)의 상부와 상기 드레인 및 공통 콘택홀(149, 147)과 다수의 화소홈(148) 내부의 밑면 뿐 아니라 언더컷 형태가 되어 상기 제 1 포토레지스트 패턴(183)의 외측면에 대해 그 내측에 형성된 상기 보호층(145)과 게이트 절연막(115)의 측면까지 증착되도록 하는 것이 특징이다.
다음, 도 8d, 9e 및 도 10e에 도시한 바와 같이, 상기 제 3 금속층(150) 위로 기판 전면에 새로운 포토레지스트를 도포함으로써 제 2 포토레지스트층(186)을 형성한다. 이때, 상기 제 2 포토레지스트층(186)은 제 1 포토레지스트 패턴(183)의 두께보다 비교적 얇은 두께를 갖도록 포토레지스트를 도포함으로써 상기 제 1 포토레지스트 패턴(183)이 형성된 부분과 형성되지 않은 부분에서 기판(101)으로부터 높이차를 갖도록 형성하는 것이 특징이다. 이 경우 상기 제 2 포토레지스트층(186)은 그 표면이 평탄한 상태로 형성되지 않고, 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148)에 대응하는 부분에 대해서는 상기 제 1 포토레지스 패턴(183)에 대한 단차를 반영하여 오목한 형태를 갖게되며, 이때 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내부를 채우며 형성되게 된다.
이러한 상태를 가지며 형성된 제 2 포토레지스트층(186)에 대해 전면노광을 실시한다. 이때 노광 특징상 노광되는 빛 더욱 정확히는 자외선(UV)은 직진성를 갖 는 바, 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148)에 대응하여 상기 제 1 포토레지스트 패턴(183)의 외측면을 기준으로 그 내측에 형성된 제 2 포토레지스트층(186)은 상기 제 1 포토레지스트 패턴(183)에 의해 차단되므로 상기 노광을 위한 빛이 조사되지 않게 되며, 그 외의 제 2 포토레지스트층(186)에 대해서는 노광에 의해 빛이 조사되게 된다. 이때, 상기 제 1 포토레지스트 패턴(183) 하부의 언더컷 구조에 의해 상기 제 1 포토레지스트 패턴(183) 하부의 상기 제 2 포토레지스트층(186)은 상기 제 1 포토레지스트 패턴(183)에 의해 가려지게 된다.
다음, 도 8d, 9f 및 도 10f에 도시한 바와 같이, 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148)의 측면 일부에 대응하는 영역을 제외하고 전면 노광된 제 2 포토레지스트층(도 9e 및 도 10e의 186)에 대해 현상 공정을 진행한다. 이때 상기 현상공정에 의해 빛에 노출된 부분의 제 2 포토레지스트층(도 9e 및 도 10e의 186)은 모두 제거됨으로써 그 하부에 위치하는 제 3 금속층(도 9e 및 도 10e의 150)을 노출시키게 된다. 이때, 빛에 노출되지 않은 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내의 각 측면에 대응하여 상기 제 1 포토레지스트 패턴(183) 하부에 위치하는 부분만 제 2 포토레지스트 패턴(187)이 형성된다.
한편, 이러한 제 2 포토레지스트 패턴(187)을 형성하는 변형예로서 도면에 나타내지 않았지만, 상기 전면 노광을 실시하지 않고, 상기 전면에 형성된 제 2 포토레지스트층(도 9e 및 도 10e의 186)에 대해 이방성 특성을 갖는 애싱(ashing)을 진행하여 상기 제 2 포토레지스트층(도 9e 및 도 10e의 186)을 그 표면으로부터 서서히 제거함으로써 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내측면에 대해 상기 제 2 포토레지스트 패턴(187)을 형성할 수도 있다. 상기 이방성 특성을 갖는 애싱(ashing)에 의해 상기 제 2 포토레지스트층(도 9e 및 도 10e의 186)을 이루는 물질에 반응하는 가스 입자들이 기판(101)면에 수직하게 입사되어 제거시키게 되는 바, 상기 제 1 포토레지스트 패턴(183)에 의해 가려진 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내측면에 대해서는 상기 제 2 포토레지스트층(도 9e 및 도 10e의 186)을 제거하지 못하게 됨으로써 전술한 바와 같은 제 2 포토레지스트(187)를 형성할 수도 있다. 이때, 상기 애싱(ashing) 공정은 상기 제 3 금속층(도 9e 및 도 10e의 150)에 영향을 미치지 않으므로 상기 제 2 포토레지스트층(도 9e 및 도 10e의 186)만을 제거하게 된다.
이후, 상기 제 2 포토레지스트 패턴(187) 외부로 노출된 상기 제 3 금속층(도 9e 및 도 10e의 150)을 건식식각(dry etching) 또는 습식식각(wet etching)을 실시하여 제거한다. 이때, 상기 제 2 포토레지스트 패턴(187)에 의해 가려진 각 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내측면에 대해서는 상기 제 3 금속층(도 9e 및 도 10e의 150)이 제거되지 않고 금속패턴(152)을 형성하게 되며, 상기 제 3 금속층(도 9e 및 도 10e의 150) 하부에 위치한 제 1 포토레지스트 패턴(183)이 노출되게 된다.
다음, 도 8d, 9g 및 도 10g에 도시한 바와 같이, 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내측면에 대해 금속패턴(도 9f 및 10f의 152)이 형성된 기판(101)에 대해 스트립(strip) 공정을 진행하여 상기 제 1 및 제 2 포토레지스트 패턴(도 9f 및 10f의 183, 187)을 제거한다.
이후, 상기 제 1 및 제 2 포토레지스트 패턴(도 9f 및 10f의 183, 187)이 제거된 상태에서 상기 드레인 및 공통 콘택홀(149, 147)과 화소홈(148) 내측면에 형성된 금속패턴(도 9f 및 10f의 152)에 대해 건식식각(dry etching)을 실시함으로써 금속패턴(도 9f 및 10f의 152) 일부를 제거한다. 상기 화소홈(148)에 있어서는 오목부를 갖는 육각 바의 형태 특성 상 평면적으로 상기 제 1 및 제 2 측면(sa1, sa2) 끝단을 연결하는 측면부(A)는 그 중앙부가 오목한 구조를 가지므로 상기 화소홈(148) 내부에서 볼 때는 상기 끝단의 중앙부가 날카로운 모서리부분을 갖게되며, 이러한 날카로운 모서리 부분이 상기 건식식각 시 반응가스가 집중됨으로써 상기 건식식각에 의해 가장 빨리 제거되며, 상기 화소홈(148) 내부에서 날카로운 모서리부(A)에서만 상기 금속패턴(도 9f 및 10f의 152)이 제거된 상태에서 상기 건식식각을 종료함으로써 상기 화소홈(148) 내의 상기 게이트 배선(105)과 나란하며 서로 마주하는 제 1 및 제 2 측면(sa1, sa2)에 대해서는 여전히 금속패턴(도 9f 및 10f의 152)이 남아있게 되며, 이러한 화소홈(148) 내 서로 마주하는 제 1 및 제 2 측면(sa1, sa2)에 각각 형성된 금속패턴(도 9f 및 10f의 152)은 각각 화소전극과 공통전극(164, 170)을 이루게 된다. 이 경우 상기 공통전극(170)과 화소전극(164)은 상기 화소홈(148)의 양끝단의 모서리부에서 끊김이 발생하므로 서로 전기적으로 연결되지 않게 된다. 이때, 상기 화소홈(148) 이외의 드레인 및 공통 콘택홀(149, 147)에 대해서는 모서리부를 가져 각 내측면에 형성된 금속패턴(152)이 끊김이 발생해도 무방하며, 원통 형태로 형성되어 모서리를 갖지 않아 끊김없이 금속패턴(152)이 형성되어도 무방하다.
전술한 형태를 갖는 금속패턴(152) 및 화소전극(164)과 공통전극(170)을 위한 상기 건식식각은 단계에서 생략할 수도 있다. 이는 추후 공정에서 상기 화소홈(148) 내에 끊김없이 형성된 금속패턴(도 9f 및 10f의 152)은 그 형태 특성상 공통전극(170)과 화소전극(164)으로 분리될 수 있기 때문이다.
다음, 도 8e, 9h 및 도 10h에 도시한 바와 같이, 상기 화소홈(148) 내에 공통전극(170) 및 화소전극(164)이 형성된 기판(101) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 패터닝함으로써 상기 드레인 콘택홀(149)을 통해 상기 드레인 전극(137)과 접촉하며, 상기 공통배선(110)에서 분기하여 형성된 제 1 및 제 2 스토리지 전극(111, 112)과 각각 중첩하여 각각 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)의 제 2 전극을 이루는 화소보조배선(160)과, 이와 연결되며 동시에 상기 화소홈(148) 제 1 측면에 형성된 화소전극(164)과 각각 연결되는 다수의 보조화소연결패턴(163)과, 상기 공통배선(110)과 중첩하여 제 3 스토리지 커패시터(StgC3)를 이루는 제 3 스토리지 커패시터(StgC3)의 제 2 전극(161)을 형성하고, 동시에 상기 공통 콘택홀(147)을 통해 공통배선(110)과 접촉하는 공통보조배선(166)과, 상기 공통보조배선(166)에서 분기하여 각 화소홈(148) 일 내측면에 형성된 공통전극(170)과 각각 연결되는 다수의 보조공통연결패턴(169)을 이루게 됨으로써 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판(101)을 완성할 수 있다.
한편, 이러한 투명도전성 물질층(미도시)의 패터닝 공정에 있어서, 투명도전 성 물질층(미도시) 위로 상기 화소보조배선(160)과, 다수의 보조화소연결패턴(163)과, 제 3 스토리지 커패시터(StgC3)의 제 2 전극(161)과, 공통보조배선(166)과, 다수의 보조공통연결패턴(169)이 형성될 부분에 대응하여 제 3 포토레지스트 패턴(미도시)을 형성하고, 상기 투명도전성 물질층(미도시)과 반응하는 식각액을 이용하여 상기 제 3 포토레지스트 패턴(미도시) 외부로 노출된 상기 투명 도전성 물질층(미도시)을 제거하게 되는데, 이때 상기 투명도전성 물질층(미도시)을 제거하기 위한 식각액은 상기 투명도전성 물질층(미도시) 이외에 몰리브덴 및 몰리브덴티타늄으로 이루어진 금속패턴(도 9f 및 10f의 152)과도 비록 그 식각비율을 달리하지만 반응하게 된다. 이때, 습식식각을 이용한 식각도 평탄한 부분보다는 모서리부분이 가장먼저 반응하여 제거됨으로 상기 화소홈(148) 내부에서 제 1 및 제 2 측면(sa1, sa2)에 대해 투명도전성 물질층(미도시)이 제거되어 금속패턴(도 9f 및 10f의 152)을 노출시키는 시점에서는 상기 화소홈(148) 내부의 모서리부 특히 화소홈(148) 양끝단의 오목한 모서리를 이루는 부분(A)에 있어서는 상기 투명도전성 물질층(미도시)이 완전히 제거된 후, 노출된 금속패턴(도 9f 및 10f의 152)까지도 제거시키게 됨으로써 상기 화소홈(148) 내부에서 상기 게이트 배선(105)과 나란하게 서로 마주하며 형성된 제 1 및 제 2 측면(sa1, sa2)에 형성된 금속패턴(도 9f 및 10f의 152)이 분리되게 되며, 이러한 서로 분리된 금속패턴(도 9f 및 10f의 152)은 각각 화소전극(164)과 공통전극(170)을 이루게 된다.
도 11a와 11b는 각각 종래와 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판의 투과율을 각각 도시한 그래프이다.
우선, 종래의 횡전계형 액정표시장치용 어레이 기판의 투과율을 살펴보면, 그 피크치가 0.8정도가 됨을 알 수 있지만, 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판의 투과율은 그 피크치가 0.85가 되고 있음을 알 수 있다. 따라서, 공통전극과 화소전극간 이격영역에서의 투과율이 증가되었음을 알 수 있다.
또한, 그래프를 살펴보면 각 전극에 대응하는 부분은 그 투과율이 0이 되므로 이부분에서 전체 투과율을 저하시키는 요인이 됨을 알 수 있으며, 종래의 경우 그 전극의 폭이 4㎛이상이 되어 그래프 상에서 그 폭이 넓은 골이 형성되고 있는 반면, 본 발명의 경우, 수직으로 형성된 전극 구조에 의해 표시화면상에 나타나는 폭은 4㎛보다 작은 값을 갖는 바 이를 반영하여 그래프상에서는 매우 좁은 폭의 골이 형성되고 있음을 알 수 있다.
따라서, 종래대비 본 발명의 경우 이러한 투과율이 낮은 부분이 차지하는 면적이 줄어듦에 따라 전체적인 투과율이 향상되었음을 알 수 있다.
도 1은 일반적인 횡전계형 액정표시장치의 일부를 개략적으로 도시한 단면도.
도 2a, 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 일부를 도시한 평면도.
도 4a 및 4b는 종래의 횡전계형 액정표시장치용 어레이 기판의 화소전극을 형성하는 것을 도시한 제조 공정 단면도.
도 5는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 스위칭 소자인 박막트랜지스터를 포함하는 하나의 화소영역에 대한 평면도.
도 6은 도 5를 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 단면도.
도 7은 도 5를 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도.
도 8a 내지 8e는 본 발명의 실시예에 따른 횡전계형 액정표시장치용 어레이기판의 하나의 화소영역에 대한 제조 단계별 공정 평면도.
도 9a 내지 도 9h는 도 5의 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 10a 내지 10h는 도 5의 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 11a와 11b는 각각 종래와 본 발명에 따른 횡전계형 액정표시장치용 어레 이 기판의 투과율을 각각 도시한 그래프.
<도면의 주요부분에 대한 간단한 설명>
101 : 기판 105 : 게이트 배선
107 : 게이트 전극
110 : 공통배선(제 3 스토리지 커패시터의 제 1 전극)
111, 112 : 제 1 및 제 2 스토리지 커패시터의 제 1 전극
130 : 데이터 배선 133 : 소스 전극
137 : 드레인 전극 147 : 공통 콘택홀
148 : 화소홈 149 : 드레인 콘택홀
160 : 화소보조배선 161 : 제 3 스토리지 커패시터의 제 2 전극
163 : 보조화소연결패턴 164 : 화소전극
166 : 공통보조배선 169 : 보조공통연결패턴
170 : 공통전극
P : 화소영역
StgC1, StgC2, StgC3 : 제 1, 2 및 제 3 스토리지 커패시터
Tr : 박막트랜지스터

Claims (8)

  1. 다수의 화소영역이 정의된 기판 상에 제 1 방향으로 연장하는 다수의 게이트 배선과 상기 다수의 게이트 배선과 각각 이격하여 평행하게 상기 다수의 화소영역의 중앙부를 관통하는 다수의 공통배선을 형성하는 단계와;
    상기 다수의 게이트 배선과 공통배선 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 다수의 게이트 배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터 배선을 형성하는 단계와;
    상기 각 화소영역에 상기 게이트 배선 및 데이터 배선과 연결된 박막트랜지스터를 형성하는 단계와;
    상기 데이터 배선 및 박막트랜지스터 위로 기판 전면에 보호층을 형성하는 단계와;
    상기 보호층 위로 제 1 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴 외부로 노출된 상기 보호층과 그 하부의 게이트 절연막을 제거함으로써 각 화소영역에 상기 제 1 포토레지스트 패턴에 대해 언더컷 구조를 가지며, 서로 마주하는 제 1 및 제 2 측면을 가지며 그 평면형태가 상기 제 1 및 제 2 측면 끝을 각각 연결하는 부분의 중앙부가 오목한 형태의 다수의 화소홈과, 상기 공통배선을 노출시키는 공통 콘택홀을 형성하고 동시에 상기 보호층을 제거함으로써 상기 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와;
    상기 다수의 화소홈의 상기 제 1 및 제 2 측면을 포함하여 상기 기판 전면에 금속층을 형성하는 단계와;
    상기 금속층 위로 상기 기판 전면에 포토레지스트층을 형성하는 단계와;
    상기 다수의 화소홈의 상기 제 1 및 제 2 측면에 대응하는 부분만을 제외한 상기 포토레지스트층을 제거함으로써 상기 다수의 화소홈의 상기 제 1 및 제 2 측면에 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층을 제거함으로써 상기 다수의 화소홈의 상기 제 1 및 제 2 측면에 각각 서로 마주하는 공통전극 및 화소전극을 형성하는 단계와;
    각 화소영역에 상기 보호층 상부로 기판 전면에 투명도전성 물질층을 형성하는 단계와;
    상기 투명도전성 물질층을 패터닝함으로써 상기 공통콘택홀을 통해 상기 공통배선과 연결되며 상기 다수의 공통전극과 연결된 공통보조배선과, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되며 상기 다수의 화소전극과 연결된 화소보조배선을 형성하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 다수의 공통배선을 형성하는 단계는,
    상기 공통배선에서 상기 데이터 배선과 나란하며 제 1 방향으로 제 1 스토리지 커패시터의 제 1 전극을 형성하며, 상기 제 1 방향과 반대인 제 2 방향으로 제 2 스토리지 커패시터의 제 1 전극을 각각 형성하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  3. 제 2 항에 있어서,
    상기 공통보조배선과 상기 화소보조배선을 형성하는 단계는,
    상기 화소보조배선에서 분기하여 제 3 스토리지 커패시터의 제 1 전극을 역할을 하는 공통배선과 중첩하는 제 3 스토리지 커패시터의 제 2 전극 및 상기 각 화소전극과 접촉하는 보조화소연결패턴과, 상기 공통보조배선에서 분기하며 상기 각 공통전극과 접촉하는 보조공통연결패턴을 형성하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 포토레지스트층을 제거함으로써 상기 다수의 화소홈의 상기 제 1 및 제 2 측면에 제 2 포토레지스트 패턴을 형성하는 단계는,
    상기 포토레지스트층을 전면 노광하는 단계와;
    상기 전면 노광된 포토레지스트층에 대해 현상공정을 진행하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 포토레지스트층을 제거함으로써 상기 다수의 화소홈의 상기 제 1 및 제 2 측면에 제 2 포토레지스트 패턴을 형성하는 단계는,
    상기 포토레지스트층에 대해 이방성 특성을 갖는 애싱공정에 의해 진행하는 단계인 것을 특징으로 하는 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 금속층은 몰리브덴 또는 몰리브덴티타늄으로 이루어진 것이 특징인 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층을 제거함으로써 상기 다수의 화소홈의 상기 제 1 및 제 2 측면에 각각 서로 마주하는 공통전극 및 화소전극을 형성하는 단계는,
    상기 제 2 포토레지스트 패턴 외부로 노출된 상기 금속층을 제거하는 단계와;
    상기 제 2 포토레지스트 패턴을 제거하는 단계와;
    상기 제 2 포토레지스트 패턴이 제거된 기판에 대해 상기 금속층과 반응하는 것을 특징으로 하는 드라이 에칭을 실시하는 단계
    를 포함하는 횡전계형 액정표시장치용 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 투명도전성 물질층의 패터닝은, 식각액을 이용한 습식식각으로 진행되며, 상기 식각액은, 상기 투명도전성 물질층에 대해 제 1 식각비를 가지며 상기 금속층에 대해서는 상기 제 1 식각비보다 작은 제 2 식각비를 갖는 것이 특징인 횡전계형 액정표시장치용 어레이 기판의 제조방법.
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