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KR101389880B1 - 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법 - Google Patents

포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법 Download PDF

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KR101389880B1
KR101389880B1 KR1020120122302A KR20120122302A KR101389880B1 KR 101389880 B1 KR101389880 B1 KR 101389880B1 KR 1020120122302 A KR1020120122302 A KR 1020120122302A KR 20120122302 A KR20120122302 A KR 20120122302A KR 101389880 B1 KR101389880 B1 KR 101389880B1
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KR
South Korea
Prior art keywords
power amplifier
output
signal
envelope detection
input
Prior art date
Application number
KR1020120122302A
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English (en)
Inventor
이용훈
소진현
정의림
최성호
안승혁
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 무선 통신 시스템의 송신기에서 전력 증폭기의 선형화를 위한 전치왜곡(PD:PreDistortion) 장치 및 방법에 관한 것으로, 특히 전치왜곡 기능을 갖는 송신기에 필요한 궤환(feedback) 방식을 포락선 검출(envelope detection) 방식으로 단순화하여 전치왜곡 기능을 갖는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법에 관한 것이다.
본 발명은 전력 증폭기의 효율을 극대화하기 위해 전치왜곡 기법 적용을 통해 전력 증폭기를 선형화하는 시스템에서, 전치왜곡 구현에 필요한 궤환 루프의 구현 복잡도를 줄여 구현 비용 및 부피를 최소화하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법을 제공함에 목적이 있다.

Description

포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법{Apparatus and method for low cost implementation of adaptive digital predistortion algorithm using envelope detection feedback}
본 발명은 무선 통신 시스템의 송신기에서 전력 증폭기의 선형화를 위한 전치왜곡(PD:PreDistortion) 장치 및 방법에 관한 것으로, 특히 전치왜곡 기능을 갖는 송신기에 필요한 궤환(feedback) 방식을 포락선 검출(envelope detection) 방식으로 단순화하여 전치왜곡 기능을 갖는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법에 관한 것이다.
전력 증폭기는 통신시스템에서 필수적인 장치이고 일반적으로 비선형적인 특성을 가지고 있다. 인접 채널간 간섭을 유발하는 spectral regrowth (혹은 spectral broadening)와 수신단에서의 BER (bit error rate) 성능 저하를 유발하는 inband distortion은 주로 전력 증폭기의 비선형성에서 온다.
이러한 비선형성을 보상하기 위하여 predistortion, feedforward, feedback과 같은 다양한 기술들이 제안되어 왔다. 그 중 디지털 전치왜곡 (DPD: Digital PreDistortion) 기법은 간단한 구조와 적은 구성요소, 적은 비용으로 구현이 가능하다는 장점을 가지고 있어, 전력 증폭기의 선형화에 많이 쓰이는 기술이다.
디지털 전치왜곡은 전력 증폭기의 역 특성을 가지는 전치왜곡기 (predistorter)를 기저대역에서 디지털로 구현하여 전치왜곡기를 통해 역 왜곡된 신호가 전력 증폭기의 비선형 특성을 거치면서 전체적으로 선형특성을 가지도록 하는 기술이다.
도 1은 기존 전치왜곡 기능을 갖는 송신기의 블록도이다. 기존 전치왜곡 기술은 전력 증폭기의 비선형 왜곡 특성을 추정하고, 그 특성을 보상하기 위한 전치왜곡 계수를 계산하기 위하여 증폭기 출력 신호를 디지털 기저대역 신호로 변환하기 위한 궤환 루프를 필요로 하며, 이때 믹서와 아날로그 필터 등을 구성하여 demodulation 기능을 구현한다.
따라서 전치왜곡 기능을 갖는 송신기에 있어 그 구현 복잡도 및 구현 비용이 높아지며, 단말 등과 같이 공간상의 제약이 있는 시스템에서는 적용하기 어려운 단점을 갖는다.
종래, 국내공개특허 제10-2012-0070144호 디지털 전치왜곡 전력 증폭 장치 및 그 장치에서의 디지털 방식의 동기 조절 방법이 제안되었다.
상기한 바와 같은 종래기술에 의하면, 안테나를 통해 무선 전송할 입력 신호를 증폭하여 출력하는 전력 증폭기와, 상기 입력 신호의 크기에 따라 바이어스 신호의 전압을 가변시켜 출력하는 바이어스 가변기와, 상기 전력 증폭기의 입력 신호와 바이어스 신호의 지연 시간을 디지털 방식으로 조절하여, 상기 입력 신호와 바이어스 신호의 동기를 제어하는 디지털 전치 왜곡기를 포함함을 특징으로 한다.
전치왜곡 기술이란 전력 증폭기의 비선형 특성을 증폭기 입력 단에서 역 비선형 특성으로 보상하여 전력 증폭기의 출력이 선형 특성을 가지도록 하는 기술로써 전력 증폭기의 효율을 극대화할 수 있는 기술이다.
전치왜곡 기술 구현에서는 전력 증폭기의 출력을 궤환하여 기저대역 신호로 변환 검출해야하는데 RF 신호를 기저 대역으로 변환하기 위하여 주파수 믹서 (mixer) 와 아날로그 필터 등이 송신기에 추가되어 송신기의 구조가 복잡해지고 부피가 커지는 단점을 갖는다.
따라서 기지국과 같이 공간 제약이 크지 않은 시스템에서는 전치왜곡이 어렵지 않게 구현이 가능하나 단말과 같이 공간상의 제약인 큰 경우 그 적용이 쉽지 않다는 문제점을 갖는다.
이에, 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 전력 증폭기의 효율을 극대화하기 위해 전치왜곡 기법 적용을 통해 전력 증폭기를 선형화하는 시스템에서, 전치왜곡 구현에 필요한 궤환 루프의 구현 복잡도를 줄여 구현 비용 및 부피를 최소화하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법을 제공함에 목적이 있다.
그리고 전치왜곡 기능을 구현할 때 필요한 기존 궤환 루프의 demodulation 기능을 포락선 검출 방식으로 대체함으로써 구현 비용 및 부피를 최소화하면서 demodulation을 사용하는 기존 방식과 견줄만한 전치왜곡 성능을 낼 수 있도록 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법을 제공함에도 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치는 전치왜곡기(110)의 출력을 아날로그화하고, 상기 아날로그화된 신호를 통과 대역으로 주파수 변조하며, 상기 주파수 변조된 신호를 전력 증폭기(140)를 통해 증폭하는 디지털 전치왜곡부(100); 및 상기 디지털 전치왜곡부(100)의 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역신호로 변환하고, 상기 각각의 기저대역신호를 디지털 신호로 변환한 후, 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하여 보상하기 위한 전치왜곡 계수를 산출하는 포락선 검출궤환부(200); 를 포함하는 것을 특징으로 한다.
한편, 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 방법에 있어서, (a) 디지털 전치왜곡부(100)가 전치왜곡기(110)의 출력을 아날로그화하고, 상기 아날로그화된 신호를 통과 대역으로 주파수 변조하며, 상기 주파수 변조된 신호를 전력 증폭기(140)를 통해 증폭하는 단계; (b) 포락선 검출궤환부(200)가 상기 디지털 전치왜곡부(100)의 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력신호를 입력받는 단계; (c) 상기 포락선 검출궤환부(200)가 상기 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력신호를 각각 기저대역신호로 변환하는 단계; (d) 상기 포락선 검출궤환부(200)가 상기 각각의 기저대역신호를 디지털 신호로 변환한 후, 상기 전력 증폭기(140)의 출력특성을 추정하는 단계; 및 (e) 상기 포락선 검출궤환부(200)가 상기 제(d)단계를 통해 추정한 전력 증폭기의 출력특성을 보상하기 위한 전치왜곡 계수를 산출하는 단계; 를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 기존 demodulation 궤환 구조보다 값싸고 간단한 구조로 기존 전치왜곡 방식과 견줄만한 전치왜곡 성능을 보이도록 하는 효과가 있다.
또한 본 발명에서는 궤환 루프 구현에서의 어려움을 극복하기 위해 새로운 궤환 방식을 기존 demodulation 대신 가격이 저렴하며 구조가 간단한 포락선 검출 방식을 적용하여 기존 궤환보다 값싸고 적은 부품으로 디지털 전치왜곡 기능 구현이 가능한 효과가 있다.
뿐만 아니라 전력증폭기가 메모리 효과를 가지는 경우에도 적용이 가능하고, 컴퓨터 모의실험에서 제안한 궤환 루프의 구조가 간단함에도 불구하고 기존 전치왜곡과 견줄 만한 성능을 보이는 것을 보여준다.
도 1은 종래기술에 따른 전치왜곡 기능을 위해 demodulation기능의 궤환 루프를 갖는 기존 송신기 블록도.(PD:predistorter, ADC:analog-to-digital converter, DAC: digital-to-analog converter, BPF:band pass filter, PA:power amplifier)
도 2는 본 발명에 따른 디지털 전치왜곡 장치를 도시한 구성도.
도 3은 본 발명에 따른 디지털 전치왜곡 장치의 구성을 간략히 나타낸 블록도.
도 4는 본 발명의 디지털 전치왜곡 장치에 따른 포락선 검출 궤환 루프 방식 송신기의 기저대역 등가 블록도.
도 5는 본 발명의 디지털 전치왜곡 장치에 따른 복소 평면에서의 증폭기 입출력 관계를 나타낸 도면.
도 6은 본 발명의 디지털 전치왜곡 장치에 따른 다항식 방식 전치왜곡 방식 블록도.
도 7은 본 발명의 디지털 전치왜곡 장치에 따른 메모리 효과가 없는 경우 스펙트럼 성능비교를 나타낸 그래프.
도 8은 본 발명의 디지털 전치왜곡 장치에 따른 메모리 효과가 있는 경우 스펙트럼 성능비교를 나타낸 그래프.
도 9는 본 발명의 디지털 전치왜곡 방법에 관한 전체 흐름도.
도 10은 본 발명의 디지털 전치왜곡 방법의 출력특성 추정에 관한 상세 흐름도.
도 11은 본 발명의 디지털 전치왜곡 방법의 메모리 효과가 있는 전력 증폭기의 출력특성 추정에 관한 상세 흐름도.
도 12는 본 발명의 디지털 전치왜곡 방법의 전치왜곡 계수 산출에 관한 상세 흐름도.
본 발명에서는 궤환 루프 구현에서의 어려움을 극복하기 위한 새로운 궤환 방식을 제안하였다. 새롭게 제안된 궤환 방식은 demodulation 대신 가격이 저렴하며 구조가 간단한 포락선 검출 방식을 적용하여 기존 궤환보다 값싸고 적은 부품으로 디지털 전치왜곡 기능 구현이 가능하다.
뿐만 아니라 전력증폭기가 메모리 효과를 가지는 경우에도 적용이 가능하다. 또한 컴퓨터 모의실험은 발명한 궤환 루프의 구조가 간단함에도 불구하고 기존 전치왜곡과 견줄 만한 성능을 보이는 것을 보여준다.
이하, 본 발명에 첨부한 예시도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 디지털 전치왜곡 장치를 도시한 구성도이고, 도 3은 본 발명에 따른 디지털 전치왜곡 장치를 나타낸 블록도이며, 도 4는 본 발명의 디지털 전치왜곡 장치에 따른 포락선 검출 궤환 루프 방식 송신기의 기저대역 등가 블록도이며, 도 5는 본 발명의 디지털 전치왜곡 장치에 따른 복소 평면에서의 증폭기 입출력 관계를 나타낸 도면이고, 도 8은 본 발명의 디지털 전치왜곡 장치에 따른 다항식 방식 전치왜곡 방식 블록도이다.
이들 도면에 도시된 바와 같이, 본 발명에 따른 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치는 전치왜곡기(110)의 출력을 아날로그화하고, 상기 아날로그화된 신호를 통과 대역으로 주파수 변조하며, 상기 주파수 변조된 신호를 전력 증폭기(140)를 통해 증폭하는 디지털 전치왜곡부(100); 및 상기 디지털 전치왜곡부(100)의 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역신호로 변환하고, 상기 각각의 기저대역신호를 디지털 신호로 변환한 후, 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하여 보상하기 위한 전치왜곡 계수를 산출하는 포락선 검출궤환부(200);를 포함하는 것을 특징으로 한다.
즉, 본 발명에 따른 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치는 디지털 전치왜곡부(100)와 포락선 검출궤환부(200)가 유기적으로 결합되어 이루어진 장치이다.
디지털 전치왜곡부(100)는 전치 왜곡기(110), 디지털 아날로그 컨버터(120), 모듈레이션(130), 전력 증폭기(140)를 포함하여 구성된다.
전치 왜곡기(PD)(110)는 다중접속 변조된 입력신호를 최초 입력시 바이패스하고, 이후의 입력시 전치왜곡 계수를 이용하여 전치왜곡하는 기능을 한다.
디지털 아날로그 컨버터(120)는 상기 전치왜곡기(110)의 출력을 아날로그화한다.
모듈레이션(130)은 상기 디지털 아날로그 컨버터(120)를 통해 아날로그화된 신호를 통과 대역으로 주파수 변조하는 기능을 수행한다.
전력 증폭기(140)는 상기 모듈레이션(130)을 통해 상기 통과 대역으로 변조된 신호를 증폭하는 기능을 수행한다.
포락선 검출궤환부(200)는 포락선 검출기(210), 아날로그 디지털 컨버터(220), 전치왜곡 추정기(230)를 포함하여 구성된다.
포락선 검출기(210)는 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역 신호로 변환하는 기능을 수행한다. 이러한 포락선 검출기(210)는 전력 증폭기(140)의 출력을 기저대역 신호로 변환하는 제1 궤환모듈(211)과, 상기 전력 증폭기(140)의 입,출력의 차를 기저대역 신호로 변환하는 제2 궤환모듈(212)을 포함하며, 이들 두 궤환 루프 신호를 이용하여 전치왜곡 추정기를 통해 전력 증폭기(140) 출력의 절대값을 추출할 수 있고, 전력 증폭기를 통해 변환된 위상 변화를 추정할 수 있게 된다.
아날로그 디지털 컨버터(220)는 포락선 검출기(210)의 출력인 기저대역 신호를 디지털 신호로 변환하는 기능을 수행한다. 여기서, 아날로그 디지털 컨버터(220)는 포락선 검출기(210)의 두 궤환모듈 중 제1 궤환모듈의 전력 증폭기(140) 출력을 기저대역 신호로 변환된 것을 디지털 신호로 변환하는 제1 아날로그 디지털 컨버터모듈(221)과, 제2 궤환모듈의 전력 증폭기(140) 입출력의 차를 포락선 검출기를 통해 기저대역 신호로 변환된 것을 디지털 신호로 변환하는 제2 아날로그 디지털 컨버터모듈(222)을 포함하여 구성된다.
그리고 전치왜곡 추정기(230)는 아날로그 디지털 컨버터(220)의 디지털 변환신호를 입력받아 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하고, 상기 비선형 왜곡특성 출력을 보상하기 위한 전치왜곡 계수를 산출하는 기능을 수행한다.
이러한 기능을 수행하기 위한 전치왜곡 추정기(230)는 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역 신호로 변환된 후, 디지털 신호로 변환된 궤환 루프 신호를 입력받아 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하는 출력 추정모듈(231)과, 상기 출력 추정모듈(231)에서 추정한 전력 증폭기(140)의 비선형 왜곡특성 출력을 보상하기 위한 전치왜곡 계수를 산출하는 파라미터 추정모듈(232)을 포함한다.
여기서 첫 번째 단계에서, 출력 추정모듈(231)은 포락선 검출기를 통해 들어온 궤환 루프 신호를 이용하여 전력 증폭기(140)의 출력을 추정하고, 두 번째 단계에서, 파라미터 추정모듈(232)은 앞서 첫 번째 단계에서 추정한 전력 증폭기(140)의 출력을 전치왜곡 알고리즘에 적용하여 전치왜곡기를 설계한다.
본 발명에 따른 포락선 검출궤환부(200)는, 지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 입력신호의 크기에 따라 소정 개의 그룹으로 나누어 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구하는 출력신호 산출수단(2311)과, 상기 출력신호 산출수단(2311)을 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 5]에 적용한 결과(c1(n)=Tran[a1(n)], c2(n)=Tran[a2(n)])를 출력하는 변환 수단(2312)과, 상기 각 그룹별로 상기 변환수단(2312)의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 설정수단(2313)과, 상기 설정수단의 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정하는 추정수단(2314)를 포함하는 것을 특징으로 한다. [수학식 5]
Figure 112012089370969-pat00001
여기서, Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
Figure 112012089370969-pat00002
는 y(n)의 위상.
또한 포락선 검출궤환부(200)는, 상기 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 현재 입력신호(i번째 입력신호)의 크기와 이전 입력신호(j번째 입력신호)의 크기에 따라 소정 개의 그룹으로 나누어 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구하는 제2 출력신호 산출수단(2315)과, 상기 제2 출력신호 산출수단(2315)을 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 10]에 적용한 결과(c1(n)=Tran1[a1(n)], c2(n)=Tran1[a2(n)])를 출력하는 제1 변환 수단(2316)과, 상기 각 그룹별로 상기 제1 변환수단(2316)의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 제1 설정수단(2317)과, 상기 제2 설정수단의 레퍼런스 값을 이용하여 각 그룹에 대해 두 번째 변환함수[수학식 13]를 적용한 결과 t1(n)=Tran2[a1(n)], t2(n)=Tran2[a2(n)]을 출력하는 제2 변환 수단(2318)과, 상기 각 그룹별로 상기 제2 변환수단(2318)의 출력(t1(n),t2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 제2 설정수단(2319)과, 상기 제2 설정수단(2319)의 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정하는 제2 추정수단(2320);를 포함하는 것을 특징으로 한다.
[수학식 10]
Figure 112012089370969-pat00003
Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
Figure 112012089370969-pat00004
는 y(n)의 위상,
Figure 112012089370969-pat00005
는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
[수학식 13]
Figure 112012089370969-pat00006
여기서, Mi는 첫 번째 레퍼런스값이고, y(n)은 전력 증폭기의 입력신호,
Figure 112012089370969-pat00007
는 y(n)의 위상,
Figure 112012089370969-pat00008
는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
그리고 포락선 검출궤환부(200)는 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정한 추정값
Figure 112012089370969-pat00009
을 이용하여 역함수를 추정하는 역함수 추정수단(2321)과, 상기 역함수 추정수단(2321)을 통해 추정된 전력 증폭기 역함수의 계수를 갱신하기 위한 비용 함수를 설정하는 비용함수 설정수단(2322)과, 상기 비용함수 설정수단(2322)의 비용함수를 수렴 후 해당 계수가 전치왜곡기에 적용하도록 하는 비용함수 수렴수단(2323)을 포함하는 것을 특징으로 한다.
상기 추정값
Figure 112012089370969-pat00010
은
Figure 112012089370969-pat00011
이고, 여기서 2L-1은 전력 증폭기의 비선형 차수, Wk는 전력 증폭기의 특성을 나타내는 계수이며,
Figure 112012089370969-pat00012
,
Figure 112012089370969-pat00013
이다.
상기 역함수는
Figure 112012089370969-pat00014
이고, 여기서
Figure 112012089370969-pat00015
은 전치왜곡기의 비선형 차수,
Figure 112012089370969-pat00016
는 전치왜곡기의 특성을 나타내는 계수이며,
Figure 112012089370969-pat00017
이다.
상기 비용함수는
Figure 112012089370969-pat00018
이고, 여기서 비용함수 수렴은
Figure 112012089370969-pat00019
이며,
Figure 112012089370969-pat00020
는 스텝 사이즈, D는 수렴 속도 개선을 위한 대각 스케일링 행렬이다.
이하, 전력증폭기 출력 추정과 파라미터(계수) 추정에 대해 상세히 설명하기로 한다.
우선, 본 발명에 따른 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치는 도 2 및 도 3에 도시된 바와 같이, 기존 demodulation 기능을 갖는 궤환 루프를 포락선 검출기를 갖는 궤환 루프로 대체하기 위하여 새로운 구조의 송신기 블록을 제안하였다.
본 발명에서 제안하는 송신기 구조 및 알고리즘의 설명을 용이하게 하기 위하여 전력 증폭기에 메모리효과가 없는 경우(협대역 전송 시스템)를 기술하기로 한다.
그러나 메모리 효과가 있는 (광대역 전송시스템) 전력 증폭기로의 확장은 공지된 Wiener 또는 Harmmerstein과 같은 블록 기반 모델, 또는 메모리 다항식 등의 모델 등을 사용하여 쉽게 확장이 가능하다.
일반적으로 기존 전치왜곡 방식은 궤환 루프에서 증폭기 출력의 demodulation을 통해 전력 증폭기 출력 신호의 이득 및 위상 변화를 추출한 후 기저대역에서 전력 증폭기의 비선형 특성을 추정하여 모델링하고 그 역특성을 전치왜곡 알고리즘에서 계산하여 전치왜곡기(PD)를 구성한다.
그러나 본 발명에서는 포락선 검출기를 이용하여 기존 demodulation 기능을 대체하기 위하여 두 개의 궤환 루프를 구성하였다.
여기서, 궤환 루프 하나는 전력 증폭기 출력을 그대로 포락선 검출기를 거쳐 기저대역 신호로 변환한 후 ADC를 통해 디지털 신호로 변환한다. 이 궤환 루프 신호를 통해 증폭기 출력의 절대 값을 추출할 수 있으나, 이 궤환 루프 신호만으로는 증폭기 출력단에서의 위상 변화를 검출할 수 없다.
이를 극복하기 위하여 증폭기 입력과 증폭기 출력의 차이를 포락선 검출기를 통해 기저대역 신호로 변환한 후 ADC를 거쳐 디지털 신호로 변환하였다.
이 신호를 이용하여 전력 증폭기를 통해 변환된 위상 변화를 추정할 수 있게 된다. 자세한 설명은 다음과 같다.
도 4는 도 2의 송신 블록을 기저대역 등가 블록으로 변환한 것으로, 여기서, 증폭기 최종 출력에서는 fundamental 주파수 대역 신호만 출력된다고 가정하였고, 이상적인 포락선 검출기를 가정하였다.
도 4의 블록도를 기반하여 두 단계로 전치왜곡 알고리즘을 설명하기로 한다.
첫 번째 단계에서 포락선 검출기를 통해 들어온 궤환 루프 신호를 이용하여 전력 증폭기의 출력을 추정하고, 두 번째 단계에서는 추정한 증폭기 출력을 전치왜곡 알고리즘에 적용하여 전치왜곡기를 설계한다. 전치 왜곡기의 파라미터를 추정하는 것은 실시예로서 다항식 방식의 전치왜곡 방식을 설명하기로 한다.
-전력증폭기 출력 추정(출력 추정모듈)-
기존의 전치왜곡 방식에서는 증폭기 출력의 궤한(feedback)루프에 demodulation을 통한 수신기가 설치되어 전력증폭기 출력의 amplitude 및 phase 정보를 완벽하게 알 수 있었다.
이와 달리 본 발명에서는 두 개의 포락선 검출기를 통과한 궤환 신호만을 받으므로, 이를 통해 전력 증폭기의 출력을 추정하는 단계가 필요하다.
도 4에 기재된 바와 같이, 두 궤한 루프를 통해 받는 두 개의 궤환 신호는 다음의 수학식 1과 같다.
[수학식 1]
Figure 112012089370969-pat00021
위 식에서 a(n)은 전력 증폭기의 출력신호, y(n)은 전력 증폭기의 입력 신호에 해당된다. 도 4에서의 K값은 attenuation factor로 설명의 편의상 1이라고 가정하였다. 즉 우리는 전송 신호이므로 이미 알고 있는 y(n),y*(n)과 궤환을 통해 전달받는 두 신호 f1(n), f2(n)를 통해 전력 증폭기의 출력을 제대로 추정하고자 하는 것이다.
추정 문제를 간단하게 하기 위해 우리는 전력 증폭기의 특성이 부분선형 특성을 만족한다고 가정하고, 전력 증폭기 입력의 최대값을
Figure 112012089370969-pat00022
라 하며, 입력의 크기에 따라 L개의 segment를 나누면 (즉,
Figure 112012089370969-pat00023
), 전력 증폭기의 특성 함수
Figure 112012089370969-pat00024
는 다음의 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Figure 112012089370969-pat00025
여기서,
Figure 112012089370969-pat00026
와
Figure 112012089370969-pat00027
는 각각 전력 증폭기의 크기와 위상의 특성을 나타낸다. y(n)이
Figure 112012089370969-pat00028
번째 segment에 들어간다고 했을 때, 각 신호들을 벡터 다이어그램으로 나타내면 도 5에 도시된 바와 같다.
도 5에서 회색 원은
Figure 112012089370969-pat00029
번째 segment를 나타낸다. f1(n)을 첫 번째 궤환 신호라고 하면, 첫 번째 궤환 신호를 y(n)을 중심으로 a(n)까지의 거리를 나타내므로 a(n)은 solid 원 위에 위치하게 된다.
즉, [수학식 1]에서 우리는 y(n), y*(n), f1(n), f2(n)을 알고 있고, a(n)을 구하려고 하는 것인데, 이는 한 개의 complex 미지수를 두 개의 식으로부터 구하는 것과 같다.
따라서 두 원의 교점
Figure 112012089370969-pat00030
중 하나가
Figure 112012089370969-pat00031
이 된다. 여기서 풀어야 하는 문제는, 두 교점 중 어떤 것이 진짜
Figure 112012089370969-pat00032
인지를 결정하는 것이다.
그 결정을 위해 두 교점에 대해서 좀 더 알아보면 다음과 같다. 먼저
Figure 112012089370969-pat00033
을 진짜
Figure 112012089370969-pat00034
이라 가정하면. [수학식 2]로부터
Figure 112012089370969-pat00035
이 된다.
도 5로부터 다음과 같은 특성을 확인 할 수 있다.
[수학식 3]
Figure 112012089370969-pat00036
[수학식 4]
Figure 112012089370969-pat00037
Figure 112012089370969-pat00038
과
Figure 112012089370969-pat00039
의 동작을 살펴보기 위해 다음과 같은 변환 함수를 정의한다. 이 변환 함수의 물리적 의미는 y(n)을 (0,0)에 위치하도록 평행이동하고, y(n)벡터의 방향을 x축과 일치시키도록 회전 변환하는 것이다. 변환함수는 다음의 수학식 5와 같다.
[수학식 5]
Figure 112012089370969-pat00040
여기서
Figure 112012089370969-pat00041
는 y(n)의 위상을 나타낸다.
Figure 112012089370969-pat00042
과
Figure 112012089370969-pat00043
을 [수학식 5]의 변환함수에 적용한 결과를 각각
Figure 112012089370969-pat00044
과
Figure 112012089370969-pat00045
이라 하면 이는 다음과 같은 식으로 나타낼 수 있다.
[수학식 6]
Figure 112012089370969-pat00046
Figure 112012089370969-pat00047
번째 segment에 들어가는 입력 신호 (
Figure 112012089370969-pat00048
)의 크기와 위상이 각각
Figure 112012089370969-pat00049
에 uniformly 분포한다고 가정하면, 다음과 같은 특성을 확인 할 수 있다.
[수학식 7]
Figure 112012089370969-pat00050
즉, 두 교점 중 진짜 전력 증폭기의 출력 값을 변환하면 항상 거의 일정한 값으로 변환되지만, 잘못된 점을 변환한 결과는 다른 값으로 변환되며 그 평균을 구하면 0이 된다. 이 특징을 이용하면 다음과 같은 결정 과정을 고안할 수 있다. 이를 [표 1]에 정리하였다.
1) N개 sample을 전송하고 이에 대한 궤환 신호를 저장한다.
2) 전력 증폭기 입력의 크기에 따라 L개의 그룹으로 나눈다.
3) 각 그룹 별로 {
Figure 112012089370969-pat00051
}과 {
Figure 112012089370969-pat00052
}를 구하고, 이를 [수학식 5]의 변환 함수에 적용한 값 {
Figure 112012089370969-pat00053
},
Figure 112012089370969-pat00054
를 계산한다.
4) 각 그룹에 대해
Figure 112012089370969-pat00055
의 평균값을 계산한다. 충분한 sample에 대해 계산이 이루어지면 이 평균값이 각 그룹의 reference값이 된다.
5) reference값이 구해지면, 그 다음부터 들어오는 sample에 대해 교점 중 진짜 전력증폭기 출력은 다음과 같은 식을 통해 결정된다.
Figure 112012089370969-pat00056
다음은 메모리 효과가 있는 경우를 설명하면 다음과 같다.
광대역 신호를 사용하게 되면 전력증폭기의 출력이 현재 입력 뿐만 아니라 이전의 입력에도 영향을 받는 메모리 효과가 발생한다.
이 경우 위와 같은 방법으로 전력 증폭기의 출력을 추정할 경우, 이전 값에 대한 고려가 없어 에러가 발생하므로 보완이 필요하다. 메모리 효과가 있는 경우에도 메모리 효과가 없는 경우와 마찬가지로 궤환 신호로부터 두 개의 교점을 구할 수 있으며, 역시 이 두 교점중 진짜 출력을 결정하는 문제가 남게 된다.
메모리 효과가 있는 경우의 선택 algorithm을 유도하기 위해 전력 증폭기의 특성을 memory polynomial로 모델링한다고 하자. 설명을 위해 실시예로 2-tap 5차 memory polynomial을 사용하도록 하겠다. 이 경우 전력 증폭기 출력은 다음과 같이 표현된다.
[수학식 8]
Figure 112012089370969-pat00057
앞에서 설명한 메모리 효과가 없는 경우와 마찬가지로 전력 증폭기 입력의 크기에 따라 L개의 구간으로 나누고, 현재 입력이 i번째, 이전 입력이 j번째에 들어간다고 하면,
[수학식 9]
Figure 112012089370969-pat00058
충분히 많은 구간으로 나누면 3번째 등호가 성립되며,
Figure 112012089370969-pat00059
와
Figure 112012089370969-pat00060
는 complex constant로, 각각 I번째 구간과 j번째 구간의 전력 증폭기 특성을 나타낸다.
Figure 112012089370969-pat00061
는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 index이다. [수학식 9]에서 전력 증폭기의 출력이 현재 입력과 이전 입력의 weighted sum으로 나타난다는 점을 이용하여 전력 증폭기의 출력을 추정할 것이다. 이를 위해, 두 단계의 변환함수를 정의하도록 한다.
첫 번째 변환함수는 다음과 같이 정의된다.
[수학식 10]
Figure 112012089370969-pat00062
수학식 5의 변환함수와 같은 것으로, 수학식 5와 같이 입력의 위상과 크기가 uniformly distributed하면 아래외 같은 특성을 만족한다.
[수학식 11]
Figure 112012089370969-pat00063
이 특성을 이용해 각 구간의 첫 번째 reference 값을 다음과 같이 정의한다.
[수학식 12]
Figure 112012089370969-pat00064
[수학식 12]를 보면, 첫 번째 변환함수와 그 평균값을 통해 현재 입력이 속해있는 segment의 특성을 알아 낼 수 있음을 알 수 있다. 두 번째 단계에서는 두 번째 변환함수를 정의하여 이전 입력 값이 속해있는 segment의 특성을 찾아냄으로써, [수학식 9]를 바탕으로 진짜 전력 증폭기의 출력을 고를 수 있도록 한다. 두 번째 변환 함수는 다음과 같이 정의한다.
[수학식 13]
Figure 112012089370969-pat00065
두 번째 변환함수는 다음과 같은 특성을 얻게 된다.
[수학식 14]
Figure 112012089370969-pat00066
정리하면, 메모리 효과가 있는 경우에도, 입력과 궤환 받는 두신호로부터 두 교점을 얻을 수 있으며 둘 중 하나만이 진짜 전력 증폭기의 출력이다. 둘 중 진짜 출력을 결정하기 위해 두 단계의 변환 함수를 정의하였으며, 두 교점을 변환함수에 적용하여 평균을 내면 그 값은 진짜 출력의 변환함수를 거친 결과와 같게 된다. 이 특성을 통해 진짜 출력을 찾아낼 수 있으며, 이 과정을 정리하면 [표 2]와 같다.
1) N개 sample을 전송하고 이에 대한 궤환 신호를 저장한다.
2) 전력 증폭기 현재 입력의 크기와 이전 입력의 크기에 따라 I
Figure 112012089370969-pat00067
J개의 그룹으로 나눈다.
3) 각 그룹 별로
Figure 112012089370969-pat00068
과
Figure 112012089370969-pat00069
를 구하고, 이를 첫 단계 변환 함수에 적용한 값
Figure 112012089370969-pat00070
를 계산한다.
4) 각 그룹에 대해
Figure 112012089370969-pat00071
의 평균값을 계산한다. 충분한 sample에 대해 계산이 이루어지면 이 평균값이 각 그룹의 reference값이 된다. 이것이 [수식 12]의
Figure 112012089370969-pat00072
가 된다.
Figure 112012089370969-pat00073
가 구해지면, 다시 각 그룹에 대해 두 번째 변환함수를 적용한 값
Figure 112012089370969-pat00074
을 계산한다. 이 역시 충분한 sample동안 평균값을 구하면, 이것이 각 그룹의 reference 값이 된다.
Figure 112012089370969-pat00075

5) reference값이 구해지면, 그 다음부터 들어오는 sample에 대해 교점 중 진짜 전력증폭기 출력은 다음과 같은 식을 통해 결정된다.
Figure 112012089370969-pat00076
-(파라미터 추정모듈)-
전력 증폭기 출력 추정 단계에서, 전력 증폭기의 출력이 성공적으로 추정되면, 기존의 전치왜곡 기법을 적용함으로써, 다양한 방식으로 전치왜곡기 설계가 가능하다. 본 발명에서는 실시예로 다항식 (polynomial) 방식을 이용하여 전치왜곡 파라미터(계수)를 구하는 방법을 나타내도록 하겠다.
전력 증폭기의 비선형 특성은 복소 계수를 갖는 다항식 모델로도 표현 가능하다. 이때 증폭기 특성은 [수학식 8]과 같이 근사 표현이 가능하다.
[수학식 15]
Figure 112012089370969-pat00077
여기서
Figure 112012089370969-pat00078
은 전력 증폭기의 비선형 차수,
Figure 112012089370969-pat00079
는 전력 증폭기의 특성을 나타내는 계수이며,
Figure 112012089370969-pat00080
,
Figure 112012089370969-pat00081
이다.
[수학식 15] 와 같이 표현되는 비선형 모델의 정확한 역 함수를 구하는 것은 일반적으로 어렵기 때문에 전치왜곡 구현에서는 일반적으로 역함수의 근사 모델을 사용한다. [수학식 15]의 역 함수는 다음과 같은 다항식으로 근사 표현된다.
[수학식 16]
Figure 112012089370969-pat00082
여기서
Figure 112012089370969-pat00083
은 전치왜곡기의 비선형 차수,
Figure 112012089370969-pat00084
는 전치왜곡기의 특성을 나타내는 계수이며,
Figure 112012089370969-pat00085
,
Figure 112012089370969-pat00086
이다. 이때 전치왜곡기의 계수
Figure 112012089370969-pat00087
를 계산하기 위한 방식에는 직접학습 방식과 간접학습 방식이 있다. 본 발명에서는 아래에 실시예로 간접학습 방식만을 기술하나 직접학습 방식도 유도가능하다.
도 6은 다항식 방식 전치왜곡 방식의 블록도이다. 이 경우에도 전력 증폭기의 역함수
Figure 112012089370969-pat00088
을 구할 때 PD는 bypass 모드라고 가정한다.
Figure 112012089370969-pat00089
추정 후 그 계수들이 PD에 복사된다.
간접학습 방식을 이용하여 전력 증폭기의 계수를 갱신하기 위하여 다음과 같은 비용 함수를 정의한다.
[수학식 17]
Figure 112012089370969-pat00090
여기서
Figure 112012089370969-pat00091
이다. 이때 기저대역에서 전력 증폭기 출력값
Figure 112012089370969-pat00092
은 포락선 검출기 궤환 값을 통해 추정한
Figure 112012089370969-pat00093
을 이용한다. 그러면 증폭기 역함수 특성은 다음과 같이 표현된다.
[수학식 18]
Figure 112012089370969-pat00094
여기서
Figure 112012089370969-pat00095
이다. [수학식 17]에 [수학식 18]을 대입한 후 [수학식 18]의 비용함수를 최소화하는 적응 알고리즘을 유도하면 다음과 같다.
[수학식 19]
Figure 112012089370969-pat00096
여기서
Figure 112012089370969-pat00097
는 스텝 사이즈, D는 수렴 속도 개선을 위한 대각 스케일링 행렬이다. [수학식 19]를 이용하여 전치왜곡 계수를 계산할 수 있으며, 알고리즘 수렴 후 해당 계수가 전치 왜곡기에 적용된다.
본 발명에서 제안하는 전치왜곡 알고리즘의 성능을 컴퓨터 모의실험을 통해 검증하였다. 모의실험 환경은 다음과 같다.
송신 비트 데이터는 랜덤하게 생성되며 16-QAM (Quadrature Amplitude Modulation) 방식에 의해 변조된다. 변조된 신호는 0.25의 roll-off 값을 갖는 square root raised cosine 펄스 성형 필터 (PSF: Pulse Shaping Filter)에 의해 필터링되었다. 펄스 성형 필터의 샘플링 클록은 16-QAM 심볼 신호의 10배이다. 실제 전력 증폭기의 모델링을 위해 [수학식 20]과 같은 Saleh 모델이 적용되었다. [수학식 20] 모델의 이상적인 이득은 1 (
Figure 112012089370969-pat00098
)이라고 가정하였다.
[수학식 20]
Figure 112012089370969-pat00099
부분 선형 모델 기반의 LUT(Look-up Table) 방식에서는 입력 구간을 총 15개 구간으로 나누었으며, [수학식 19]에서 스텝사이즈는 0.5를 사용하였다. 다항식 전치왜곡 모델에서는 7차 다항식 모델을 사용했으며, [수학식 19]에서 전치왜곡 계수의 갱신을 위하여
Figure 112012089370969-pat00100
의 대각 행렬 값으로 [0.05, 3, 6, 10]이 사용되었다.
도 7은 증폭기 출력에서의 스펙트럼 성능이다. 전치왜곡을 적용하지 않았을 때 비선형 특성에 의해 spectral regrowth가 발생한 것을 확인할 수 있으며, 제안 방식을 통해 이러한 비선형 효과가 거의 제거되었음을 확인할 수 있다.
메모리 효과가 있는 경우, 2-tap에 대하여 컴퓨터 모의실험을 한 결과는 도면 8과 같다. 없는 경우에 비해서는 성능이 조금 안 좋아지기는 하였으나, 이 역시 일반적인 수신기를 통해 궤환 루프를 사용한 시스템의 증폭기 출력 결과와 거의 유사한 성능을 냄을 알 수 있다. 따라서 본 발명에서 제안하는 구조 및 알고리즘을 적용하면 송신기의 구현하는 대신 포락선 검출기를 이용하여 비용 및 부피를 크게 줄일 수 있는 장점을 가진다.
한편, 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡장치를 이용한 방법(포락선 검출 궤환 방식의 저비용 디지털 전치왜곡방법)에 대해 도 9를 참조하여 설명하면 다음과 같다.
우선, 디지털 전치왜곡부(100)는 전치왜곡기(110)의 출력을 아날로그화하고, 상기 아날로그화된 신호를 통과 대역으로 주파수 변조하며, 상기 주파수 변조된 신호를 전력 증폭기(140)를 통해 증폭한다(S2).
다음으로 포락선 검출궤환부(200)는 상기 디지털 전치왜곡부(100)의 전력 증폭기(140) 입,출력의 차이와 상기 전력 증폭기(140)의 출력신호를 입력받는다(S4).
다음으로 상기 포락선 검출궤환부(200)는 상기 전력 증폭기(140) 입,출력의 차이 및 상기 전력 증폭기(140)의 출력신호를 각각 기저대역신호로 변환한다(S6).
다음으로 상기 포락선 검출궤환부(200)는 상기 각각의 기저대역신호를 디지털 신호로 변환한 후, 상기 전력 증폭기(140)의 출력특성을 추정한다(S8).
그리고 다음으로 상기 포락선 검출궤환부(200)는 상기 제(S8)단계를 통해 추정한 전력 증폭기의 출력특성을 보상하기 위한 전치왜곡 계수를 산출한다(S10).
본 발명에 따른 전력 증폭기의 출력특성을 추정하는 단계를 도 10을 참조하여 설명하면 다음과 같다.
포락선 검출궤환부(200)는 상기 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 입력신호의 크기에 따라 소정 개의 그룹으로 나눈다(S22).
다음으로 상기 포락선 검출궤환부(200)는 상기 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구한다(S24).
다음으로 상기 포락선 검출궤환부(200)는 상기 제(S24)단계를 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 5]에 적용한 결과(c1(n)=Tran[a1(n)], c2(n)=Tran[a2(n)])를 출력한다(S26).
다음으로 상기 포락선 검출궤환부(200)는 상기 각 그룹별로 상기 제(S26)단계의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정한다(S28).
그리고 상기 포락선 검출궤환부(200)는 상기 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정한다(S30).
[수학식 5]
Figure 112012089370969-pat00101
Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
Figure 112012089370969-pat00102
는 y(n)의 위상
도 11에 도시된 바와 같이, 본 발명에 따른 전력 증폭기가 메모리 효과가 있는 경우에는 포락선 검출궤환부(200)는 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 현재 입력신호(i번째 입력신호)의 크기와 이전 입력신호(j번째 입력신호)의 크기에 따라 소정 개의 그룹으로 나누어 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구한다(S32).
다음으로 상기 포락선 검출궤환부(200)는 상기 제(S32)단계를 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 10]에 적용한 결과(c1(n)=Tran1[a1(n)], c2(n)=Tran1[a2(n)])를 출력한다(S34).
다음으로 상기 포락선 검출궤환부(200)는 상기 각 그룹별로 상기 제(S34)단계의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정한다(S36).
다음으로 상기 포락선 검출궤환부(200)는 상기 제(S36)단계의 레퍼런스 값을 이용하여 각 그룹에 대해 두 번째 변환함수[수학식 13]를 적용한 결과 t1(n)=Tran2[a1(n)], t2(n)=Tran2[a2(n)]를 출력한다(S38).
다음으로 상기 포락선 검출궤환부(200)는 상기 각 그룹별로 상기 제(S38)단계의 출력(t1(n),t2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정한다(S40).
다음으로 상기 포락선 검출궤환부(200)가 상기 제(S40)단계의 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정한다(S42).
[수학식 10]
Figure 112012089370969-pat00103
Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
Figure 112012089370969-pat00104
는 y(n)의 위상,
Figure 112012089370969-pat00105
는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
[수학식 13]
Figure 112012089370969-pat00106
여기서, Mi는 첫 번째 레퍼런스값이고, y(n)은 전력 증폭기의 입력신호,
Figure 112012089370969-pat00107
는 y(n)의 위상,
Figure 112012089370969-pat00108
는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
본 발명에 따른 제(S8)단계를 통해 추정한 전력 증폭기의 출력특성을 보상하기 위한 전치왜곡 계수를 산출하는 단계를 도 12를 참조하여 설명하면 다음과 같다.
포락선 검출궤환부(200)는 상기 전력 증폭기(140)의 출력특성을 추정한 추정값
Figure 112012089370969-pat00109
을 이용하여 역함수를 추정한다(S52).
다음으로 상기 포락선 검출궤환부(200)는 상기 제(S52)단계를 통해 추정된 전력 증폭기 역함수의 계수를 갱신하기 위한 비용 함수를 설정한다(S54).
다음으로 상기 포락선 검출궤환부(200)는 상기 비용함수를 수렴 후 해당 계수가 전치왜곡기에 적용하도록 한다(S56).
여기서, 상기 추정값
Figure 112012089370969-pat00110
은,
Figure 112012089370969-pat00111
이고, 여기서 2L-1은 전력 증폭기의 비선형 차수, Wk는 전력 증폭기의 특성을 나타내는 계수이며,
Figure 112012089370969-pat00112
이다.
상기 역함수는
Figure 112012089370969-pat00113
이고, 여기서
Figure 112012089370969-pat00114
은 전치왜곡기의 비선형 차수,
Figure 112012089370969-pat00115
는 전치왜곡기의 특성을 나타내는 계수이며,
Figure 112012089370969-pat00116
이다.
상기 비용함수는
Figure 112012089370969-pat00117
이고, 여기서 비용함수 수렴은
Figure 112012089370969-pat00118
이며,
Figure 112012089370969-pat00119
는 스텝 사이즈, D는 수렴 속도 개선을 위한 대각 스케일링 행렬이다.
100 : 디지털 전치왜곡부 110 : 전치왜곡기
120 : 디지털 아날로그 컨버터 130 : 모듈레이션
140 : 전력 증폭기 200 : 포락선 검출궤환부
210 : 포락선 검출기 220 : 아날로그 디지털 컨버터
230 : 전치왜곡 추정기 231 : 출력 추정모듈
232 : 파라미터 추정모듈 2311 : 출력신호 산출수단
2312 : 변환수단 2313 : 설정수단
2314 : 추정수단 2315 : 제2 출력신호 산출수단
2316 : 제1 변환수단 2317 : 제1 설정수단
2318 : 제2 변환수단 2319 : 제2 설정수단
2320 : 제2 추정수단 2321 : 역함수 추정수단
2322 : 비용함수 설정수단 2322 : 비용함수 설정수단
2323 : 비용함수 수렴수단

Claims (11)

  1. 전치왜곡기(110)의 출력을 아날로그화하고, 상기 아날로그화된 신호를 통과 대역으로 주파수 변조하며, 상기 주파수 변조된 신호를 전력 증폭기(140)를 통해 증폭하는 디지털 전치왜곡부(100); 및
    상기 디지털 전치왜곡부(100)의 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역신호로 변환하고, 상기 각각의 기저대역신호를 디지털 신호로 변환한 후, 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하여 보상하기 위한 전치왜곡 계수를 산출하는 포락선 검출궤환부(200); 를 포함하며,
    상기 포락선 검출궤환부(200)는 상기 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 입력신호의 크기에 따라 소정 개의 그룹으로 나누어 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구하는 출력신호 산출수단(2311);
    상기 출력신호 산출수단(2311)을 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 5]에 적용한 결과(c1(n)=Tran[a1(n)], c2(n)=Tran[a2(n)])를 출력하는 변환 수단(2312);
    상기 각 그룹별로 상기 변환수단(2312)의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 설정수단(2313); 및
    상기 설정수단의 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정하는 추정수단(2314);를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치.
    [수학식 5]
    Figure 112014009927703-pat00170

    Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
    Figure 112014009927703-pat00171
    는 y(n)의 위상
  2. 제 1 항에 있어서,
    상기 디지털 전치왜곡부(100)는,
    다중접속 변조된 입력신호를 최초 입력시 바이패스하고, 이후의 입력시 전치왜곡 계수를 이용하여 전치왜곡하는 전치 왜곡기(110);
    상기 전치왜곡기(110)의 출력을 아날로그화하는 디지털 아날로그 컨버터(120);
    상기 디지털 아날로그 컨버터(120)를 통해 아날로그화된 신호를 통과 대역으로 주파수 변조하는 모듈레이션(130); 및
    상기 모듈레이션(130)을 통해 상기 통과 대역으로 변조된 신호를 증폭하는 전력 증폭기(140);를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치.
  3. 제 1 항에 있어서,
    상기 포락선 검출궤환부(200)는,
    상기 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역 신호로 변환하는 포락선 검출기(210);
    상기 포락선 검출기(210)의 출력인 상기 각 기저대역 신호를 디지털 신호로 변환하는 아날로그 디지털 컨버터(220); 및
    상기 아날로그 디지털 컨버터(220)의 디지털 변환신호를 입력받아 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하고, 상기 비선형 왜곡특성 출력을 보상하기 위한 전치왜곡 계수를 산출하는 전치왜곡 추정기(230);를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치.
  4. 제 1 항에 있어서,
    상기 포락선 검출궤환부(200)는,
    상기 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력을 각각 기저대역 신호로 변환된 후, 디지털 신호로 변환된 궤환 루프 신호를 입력받아 상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정하는 출력 추정모듈(231); 및
    상기 출력 추정모듈(231)에서 추정한 전력 증폭기(140)의 비선형 왜곡특성 출력을 보상하기 위한 전치왜곡 계수를 산출하는 파라미터 추정모듈(232);을 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 포락선 검출궤환부(200)는,
    상기 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 현재 입력신호(i번째 입력신호)의 크기와 이전 입력신호(j번째 입력신호)의 크기에 따라 소정 개의 그룹으로 나누어 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구하는 제2 출력신호 산출수단(2315);
    상기 제2 출력신호 산출수단(2315)을 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 10]에 적용한 결과(c1(n)=Tran1[a1(n)], c2(n)=Tran1[a2(n)])를 출력하는 제1 변환 수단(2316);
    상기 각 그룹별로 상기 제1 변환수단(2316)의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 제1 설정수단(2317);
    상기 제2 설정수단의 레퍼런스 값을 이용하여 각 그룹에 대해 두 번째 변환함수[수학식 13]를 적용한 결과 t1(n)=Tran2[a1(n)], t2(n)=Tran2[a2(n)]을 출력하는 제2 변환 수단(2318);
    상기 각 그룹별로 상기 제2 변환수단(2318)의 출력(t1(n),t2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 제2 설정수단(2319); 및
    상기 제2 설정수단(2319)의 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정하는 제2 추정수단(2320);를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치.
    [수학식 10]
    Figure 112012089370969-pat00122

    Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
    Figure 112012089370969-pat00123
    는 y(n)의 위상,
    Figure 112012089370969-pat00124
    는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
    [수학식 13]
    Figure 112012089370969-pat00125

    여기서, Mi는 첫 번째 레퍼런스값이고, y(n)은 전력 증폭기의 입력신호,
    Figure 112012089370969-pat00126
    는 y(n)의 위상,
    Figure 112012089370969-pat00127
    는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
  7. 제 1 항에 있어서,
    상기 포락선 검출궤환부(200)는,
    상기 전력 증폭기(140)의 비선형 왜곡특성 출력을 추정한 추정값
    Figure 112012089370969-pat00128
    을 이용하여 역함수를 추정하는 역함수 추정수단(2321);
    상기 역함수 추정수단(2321)을 통해 추정된 전력 증폭기 역함수의 계수를 갱신하기 위한 비용 함수를 설정하는 비용함수 설정수단(2322); 및
    상기 비용함수 설정수단(2322)의 비용함수를 수렴 후 해당 계수가 전치왜곡기에 적용하도록 하는 비용함수 수렴수단(2323);을 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치.
    상기 추정값
    Figure 112012089370969-pat00129
    은
    Figure 112012089370969-pat00130
    이고, 여기서 2L-1은 전력 증폭기의 비선형 차수, Wk는 전력 증폭기의 특성을 나타내는 계수이며,
    Figure 112012089370969-pat00131
    이다.
    상기 역함수는
    Figure 112012089370969-pat00132
    이고, 여기서
    Figure 112012089370969-pat00133
    은 전치왜곡기의 비선형 차수,
    Figure 112012089370969-pat00134
    는 전치왜곡기의 특성을 나타내는 계수이며,
    Figure 112012089370969-pat00135
    이다.
    상기 비용함수는
    Figure 112012089370969-pat00136
    이고, 여기서 비용함수 수렴은
    Figure 112012089370969-pat00137
    이며,
    Figure 112012089370969-pat00138
    는 스텝 사이즈, D는 수렴 속도 개선을 위한 대각 스케일링 행렬이다.
  8. (a) 디지털 전치왜곡부(100)가 전치왜곡기(110)의 출력을 아날로그화하고, 상기 아날로그화된 신호를 통과 대역으로 주파수 변조하며, 상기 주파수 변조된 신호를 전력 증폭기(140)를 통해 증폭하는 단계;
    (b) 포락선 검출궤환부(200)가 상기 디지털 전치왜곡부(100)의 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력신호를 입력받는 단계;
    (c) 상기 포락선 검출궤환부(200)가 상기 전력 증폭기(140) 입,출력의 차 및 상기 전력 증폭기(140)의 출력신호를 각각 기저대역신호로 변환하는 단계;
    (d) 상기 포락선 검출궤환부(200)가 상기 각각의 기저대역신호를 디지털 신호로 변환한 후, 상기 전력 증폭기(140)의 출력특성을 추정하는 단계; 및
    (e) 상기 포락선 검출궤환부(200)가 상기 제(d)단계를 통해 추정한 전력 증폭기의 출력특성을 보상하기 위한 전치왜곡 계수를 산출하는 단계; 를 포함하며,
    상기 제 (d) 단계는 (d-1) 상기 포락선 검출궤환부(200)가 상기 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 입력신호의 크기에 따라 소정 개의 그룹으로 나누는 단계;
    (d-2) 상기 포락선 검출궤환부(200)가 상기 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구하는 단계;
    (d-3) 상기 포락선 검출궤환부(200)가 상기 제(d-2)단계를 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 5]에 적용한 결과(c1(n)=Tran[a1(n)], c2(n)=Tran[a2(n)])를 출력하는 단계;
    (d-4) 상기 포락선 검출궤환부(200)가 상기 각 그룹별로 상기 제(d-3)단계의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 단계; 및
    (d-5) 상기 포락선 검출궤환부(200)가 상기 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정하는 단계;를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 방법.
    [수학식 5]
    Figure 112014009927703-pat00172

    Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
    Figure 112014009927703-pat00173
    는 y(n)의 위상
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제 (d) 단계는,
    상기 전력 증폭기가 메모리 효과가 있는 경우,
    (d-1') 상기 포락선 검출궤환부(200)가 상기 디지털 전치왜곡부(100)를 통해 입력되는 N개의 입력신호에 대한 궤환 루프 신호를 이용하여, 전력 증폭기 현재 입력신호(i번째 입력신호)의 크기와 이전 입력신호(j번째 입력신호)의 크기에 따라 소정 개의 그룹으로 나누어 각 그룹별로 전력 증폭기의 출력신호(a1(n),a2(n))를 구하는 단계;
    (d-2') 상기 포락선 검출궤환부(200)가 상기 제(d-1')단계를 통해 산출된 전력 증폭기의 출력신호를 변환 함수[수학식 10]에 적용한 결과(c1(n)=Tran1[a1(n)], c2(n)=Tran1[a2(n)])를 출력하는 단계;
    (d-3') 상기 포락선 검출궤환부(200)가 상기 각 그룹별로 상기 제(d-2')단계의 출력(c1(n),c2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 단계;
    (d-4') 상기 포락선 검출궤환부(200)가 상기 제(d-3')단계의 레퍼런스 값을 이용하여 각 그룹에 대해 두 번째 변환함수[수학식 13]를 적용한 결과 t1(n)=Tran2[a1(n)], t2(n)=Tran2[a2(n)]를 출력하는 단계;
    (d-5') 상기 포락선 검출궤환부(200)가 상기 각 그룹별로 상기 제(d-4')단계의 출력(t1(n),t2(n))을 합산한 평균값을 상기 각 그룹의 레퍼런스(reference)값으로 설정하는 단계; 및
    (d-6') 상기 포락선 검출궤환부(200)가 상기 제(d-5')단계의 레퍼런스 값을 이용하여 전력 증폭기 출력을 추정하는 단계;를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 방법.
    [수학식 10]
    Figure 112012089370969-pat00141

    Tran(·)는 변환함수, y(n)은 전력 증폭기의 입력신호,
    Figure 112012089370969-pat00142
    는 y(n)의 위상,
    Figure 112012089370969-pat00143
    는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
    [수학식 13]
    Figure 112012089370969-pat00144

    여기서, Mi는 첫 번째 레퍼런스값이고, y(n)은 전력 증폭기의 입력신호,
    Figure 112012089370969-pat00145
    는 y(n)의 위상,
    Figure 112012089370969-pat00146
    는 현재 입력이 i번째, 이전 입력이 j번째 구간에 속하는 것을 나타내는 인덱스이다.
  11. 제 8 항에 있어서,
    상기 제 (e) 단계는,
    (e-1) 상기 포락선 검출궤환부(200)가 상기 전력 증폭기(140)의 출력특성을 추정한 추정값
    Figure 112012089370969-pat00147
    을 이용하여 역함수를 추정하는 단계;
    (e-2) 상기 포락선 검출궤환부(200)가 상기 제(e-1)단계를 통해 추정된 전력 증폭기 역함수의 계수를 갱신하기 위한 비용 함수를 설정하는 단계; 및
    (e-3) 상기 포락선 검출궤환부(200)가 상기 비용함수를 수렴 후 해당 계수가 전치왜곡기에 적용하도록 하는 단계;를 포함하는 것을 특징으로 하는 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 방법.
    상기 추정값
    Figure 112012089370969-pat00148
    은
    Figure 112012089370969-pat00149
    이고, 여기서 2L-1은 전력 증폭기의 비선형 차수, Wk는 전력 증폭기의 특성을 나타내는 계수이며,
    Figure 112012089370969-pat00150
    이다.
    상기 역함수는
    Figure 112012089370969-pat00151
    이고, 여기서
    Figure 112012089370969-pat00152
    은 전치왜곡기의 비선형 차수,
    Figure 112012089370969-pat00153
    는 전치왜곡기의 특성을 나타내는 계수이며,
    Figure 112012089370969-pat00154
    이다.
    상기 비용함수는
    Figure 112012089370969-pat00155
    이고, 여기서 비용함수 수렴은
    Figure 112012089370969-pat00156
    이며,
    Figure 112012089370969-pat00157
    는 스텝 사이즈, D는 수렴 속도 개선을 위한 대각 스케일링 행렬이다.
KR1020120122302A 2012-10-31 2012-10-31 포락선 검출 궤환 방식의 저비용 디지털 전치왜곡 장치 및 그 방법 KR101389880B1 (ko)

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