KR101373243B1

KR101373243B1 - 적층 인덕터

Info

Publication number: KR101373243B1
Application number: KR1020097002211A
Authority: KR
Inventors: 키요히사 야마우치; 마코토 가와구치; 겐지 오쿠다; 신야 히타카츠; 시게노리 스즈키
Original assignee: 에프디케이 가부시키가이샤
Priority date: 2006-07-12
Filing date: 2007-07-11
Publication date: 2014-03-12
Also published as: JP2008021788A; KR20090033378A; WO2008007705A1; JP5339398B2

Abstract

[과제] 우수한 직류중첩특성을 나타내고, 저직류 바이어스 전류시의 교류저항을 억제하는 것이 가능함과 더불어, 코일전류가 정격범위 내의 전전류(全電流) 영역에서 인덕턴스 변화가 비교적 완만한 고특성이 얻어지도록 하는 것이다.

[해결수단]

전기절연성의 자성층(22)과 도체패턴(20)이 적층되고 상기 도체패턴이 순차접속하는 것으로, 자성체 안에 적층방향으로 중첩하면서 나선상으로 주회하는 코일이 형성되고, 그 코일의 양단이 각각 인출도체(24)를 매개로해서 적층체칩 외표면으로 인출되어 전극단자(12)에 접속되어 있는 적층 인덕터(10)에 있어서, 적층면 전체에 걸치는 전기절연성의 자기 갭(gap)층(26)이 1층 이상 배치됨과 더불어, 간격을 두고 중합한 도체패턴의 사이에 그 도체패턴에 근접하고 그 도체패턴 형상에 대응한 전기절연성의 비자성패턴(28)이 배치되어 있는 것을 특징으로 하는 적층 인덕터.

적층, 인덕터, 비자성패턴

Description

적층 인덕터{LAYERED INDUCTOR}

본 발명은 자성체 안에 코일이 매설된 구조의 적층 인덕터에 관한 것으로, 더욱 상세하게는 적층면 전체에 걸친 전기절연성의 비자성층이 1층 이상 배치됨과더불어, 간격을 두고 중합하는 도체패턴의 사이에 그 도체패턴에 근접하여 그 도체패턴 형상에 대응한 전기절연성의 비자성패턴이 배치되어있는 구조의 적층인덕터에 관한 것이다. 이 적층 인덕터는 특히 고(高)바이어스를 필요로하는 DC-DC 컨버터(converter)용의 인덕터에 유용하다.

DC-DC 컨버터등의 전원회로에 사용되는 트랜스나 쵸크코일 등은, 이전에는 자기코아에 코일을 권선하는 구성이 일반적이었지만, 근년의 전원회로부품의 소형화, 박형화의 요망에 따라서, 적층구조의 칩(chip)부품이 개발되어 실용화되어 있다.

적층 인덕터는 전기절연성의 자성층과 도체패턴이 교대로 적층되어 상기 도체패턴이 순차적으로 접속되는 것으로서, 자성체 안에 적층 방향으로 중첩하면서 나선상으로 주회(周回)하는 코일이 형성되고, 그 코일의 양단이 각각 인출도체를 매개로하여 적층체 칩 외표면에 인출되어 전극단자에 접속되어 있는 구조이다. 즉, 팁형의 자성체 안에 코일이 매설된 상태이다. 자성층이나 도체패턴은, 예를 들면 스크린인쇄 기법등을 사용하여 형성되고 적층된다.

이 같은 적층 인덕터는, 코일의 주위가 자성체로 둘러싸여 있기 때문에, 자기누설이 적고, 비교적 적은 권수로 필요한 인덕턴스가 얻어지는 특징이 있고, 소형화, 박형화에 적합하다. 그렇지만, 저직류(低直流) 바이어스 전류(DC바이어스)시에 교류저항이 높아지고, 작은코일전류(여자전류;勵磁電流)라도 자성체의 자기포화에 의해 급격한 인덕턴스의 저하가 일어나는(즉, 직류중첩특성이 나쁘다)등의 문제가 있다.

특히, 저직류바이어스전류시에 교류저항이 높은 것은, 대기전류에 의한 손실이 크다는 것을 의미하고, 예를 들면 휴대단말과 같은 기기에 있어서 대기 시간이 짧은 등, 큰 문제가 된다.

거기에서, 일부의 자성층 전체를 비자성층으로 치환하는 것에 의해, 적층 인덕터 중에 자기적인 갭(gap)을 개재시키고, 이것에 의해 자기포화 레벨을 높이고, 트랜스와 쵸크코일 등으로 하여금 충분한 정격전류가 얻어지도록 한 적층 인덕터가 제안되었다(특허문헌1참조).

확실히, 이러한 구조로 하면, 저직류바이어스 전류시의 교류저항 상승의 억제 및, 직류 중첩특성 열화의 경감에 일정한 효과가 있다. 그러나, 그러한 효과는 반드시 충분하다고는 말할 수 없고, 또 코일권수가 증가함에 따라서, 그 효과가 감소하는 등 문제도 인정되고있다.

[특허문헌1]: 특개2005-45108호 공보

본 발명이 해결하고자 하는 과제는, 우수한 직류중첩특성을 나타내고, 저직류바이어스 전류시의 교류저항을 억제하는 것이 가능함과 더불어, 코일전류가 정격범위 내의 전전류(全電流) 영역에서 인덕턴스 변화가 비교적 완만한 고특성이 얻어지도록 하는 것이다.

본 발명은, 전기절연성의 자성층과 도체패턴이 적층되고 상기 도체패턴이 순차접속하는 것으로, 자성체 안에 적층방향으로 중첩하면서 나선상으로 주회하는 코일이 형성되고, 그 코일의 양단이 각각 인출도체를 매개로해서 적층체칩 외표면으로 인출되어 전극단자에 접속되어 있는 적층 인덕터에 있어서, 적층면 전체에 걸치는 전기절연성의 자기 갭층이 1층 이상 배치됨과 더불어, 간격을 두고 중합한 도체패턴의 사이에 그 도체패턴에 근접하며 그 도체패턴 형상에 대응한 전기절연성의 비자성패턴이 배치되어 있는 것을 특징으로 하는 적층 인덕터이다.

여기서, 전기절연성의 비자성패턴은 도체패턴에 합치하는 형상도 좋지만, 도체패턴보다 한층 큰 형상 혹은 한층 작은 형상으로 하는 것이 바람직하다. 그중에서도 도체패턴보다 한층 큰 형상으로 하는 쪽이 바람직하다.

또한 상기 전기절연성의 자기 갭층 및 상기 전기절연성의 비자성패턴을 적층방향의 중앙에 대해 대칭적으로 배치하는 것이 바람직하다. 전기절연성의 자기 갭층이 1층의 경우에는, 그 자기 갭층을 적층방향의 거의 중앙에 배치하고, 상기 전기절연성의 비자성패턴을 적층방향의 중앙에 대해 대칭적으로 2층 이상 배치한다. 상기 전기절연성의 자기 갭층의 두께는, 서로 중합하는 도체패턴의 간격보다 작게 설정하는 것도 가능하다. 상기 전기절연성의 비자성패턴은 간격을 두고 중합하는 모든 도체패턴의 사이에 배치하는 것이 바람직하다.

본 발명에 관한 적층 인덕터는, 적층면 전체에 걸치는 전기절연성의 자기 갭층이 1층 이상 배치되기 때문에, 전체적인 자기포화 레벨이 높아지고, 직류중첩특성을 늘리며, 정격전류(소정이상의 인덕턴스를 보증가능한 전류 상한치)를 증대시키는 것이 가능하다. 또한, 본 발명에 관한 적층 인덕터는, 간격을 두고 중합하는 도체패턴의 사이에 그 도체패턴에 근접하여 그 도체패턴 형상에 대응한 전기절연성의 비자성패턴이 배치되어 있기 때문에, 저직류 바이어스 전류시에 있어서 코일 주변에서의 미소 자화 루프의 발생을 방지하고, 그 때문에 도체패턴 사이로의 자속의 급격한 유입이 일어나지 않으며, 인덕턴스의 급격한 변화를 방지하고, 교류저항 상승을 억제하는 것이 가능하다.

도 1A는 본 발명에 관한 적층 인덕터의 일실시예를 보여주는 설명도.

도 1B는 본 발명에 관한 적층 인덕터의 일실시예를 보여주는 설명도.

도 1C는 본 발명에 관한 적층 인덕터의 일실시예를 보여주는 설명도.

도 1D는 본 발명에 관한 적층 인덕터의 일실시예를 보여주는 설명도.

도 2A는 본 발명의 다른 일실시예를 보여주는 종단면도.

도 2B는 본 발명의 다른 일실시예를 보여주는 종단면도.

도 3A는 본 발명품과 비교예와의 직류중첩특성의 차이를 보여주는 그래프.

도 3B는 본 발명품과 비교예와의 직류중첩특성의 차이를 보여주는 그래프.

도 4A는 본 발명품과 비교예와의 주파수특성의 차이를 보여주는 그래프.

도 4B는 본 발명품과 비교예와의 주파수특성의 차이를 보여주는 그래프.

도 4C는 본 발명품과 비교예와의 주파수특성의 차이를 보여주는 그래프.

* 부호의 설명 *

10 적층 인덕터

12 전극단자

20 도체패턴

22 자성층

24 인출도체

26 자기 갭(gap)층

28 비자성패턴

[발명을 실시하기 위한 최선의 형태]

직류중첩전류의 증가에 의한 인덕턴스의 저하는, 직류전류의 증가에 의해 코일로부터 발생하는 자속이 늘어나 자성체를 포화시키는 것에 의해 일어난다. 또한, 저직류 바이어스 전류시의 인덕턴스의 급감, 교류저항의 상승은, 도체패턴 주변의 미소 자화 루프에 의해 일어난다. 자성체의 자기포화를 억제하고, 인덕턴스의 저하를 최소한으로 하여 직류중첩특성을 늘리며, 교류저항의 상승을 억제하기 위해서는, 도체패턴에 대하여 자성체와 비자성체의 위치 및 형상을 어떻게 배치하는가가 중요하다.

거기에서 본 발명의 적층 인덕터는, 적층면 전체에 걸치는 전기절연성의 자기 갭층을 배치함과 더불어, 간격을 두고 중합하는 도체패턴의 사이에 그 도체패턴 에 근접하고 그 도체패턴 형상에 거의 합치한 전기절연성의 비자성패턴을 배치한다. 전형적으로는, 상기 전기절연성의 자기 갭층은 적층방향의 중앙에 배치하고, 상기 전기절연성의 비자성패턴은 간격을 두고 중합하는 모든 도체패턴의 사이에 배치한다.

이와 같은 구조로 함에 의해, 전체적인 자기포화를 제어하과, 직류중첩 특성을 늘리는 것이 가능하다. 또, 저직류 바이어스 전류시의 도체패턴-도체패턴 사이로의 자속의 급격한 유입을 방지할 수 있고, 인덕턴스의 급감을 방지하며, 교류 저항의 상승을 억제하는 것이 가능하다.

도 1A 내지 도 1D는, 본 발명에 따른 적층인덕터의 일시예를 나타낸 설명도이다.

도 1A는 외관을 도 1B는 도체패턴의 상면으로부터 본 투시상태를, 도 1C는 종단면을, 도 1D는 도체패턴과 비자성패턴의 구조를, 각각 나타내고 있다.

이와 같은 적층패턴(10)은 거의 직방체상을 한 표면실장용의 칩부품으로, 대부분이 자성체(예를 들면 Ni-Zn계 페라이트재)로 된 재료중에 코일이 매설되어, 그 코일 양단이 칩 양단부에 형성되어있는 전극단자(12)에 전기적으로 접속되는 구조이다(도 1A 참조).

내부의 코일 구조는, 거의 환상(環狀)(또는 반 환상 등)의 도체패턴(20)과 전기절연성의 자성층(22)등을, 스크린인쇄법 등에 의해 인쇄하고 적층하는 것에 의해 형성된다. 도체패턴(20)은, 자성층(22)에 의한 자성체 속에서, 적층방향에 중첩 하면서 나선상으로 주회하도록 접속되어져 코일을 형성한다. 도 1B에서는 도체패턴(20)은, 직각으로 굴곡하면서 직사각형(矩形)상으로 권회되어 있으나, 물론, 원형이나 장원형등도 무방하다. 코일의 양단은 각각 인출도체(24)를 매개하여 적층체 칩 외표면의 서로 대향하는 끝면으로 인출되어, 전극단자(12)에 접속된다.

여기서 본 발명은, 도 1C에 나타낸 바와 같이, 코일의 일부를 형성하는 도체패턴(20) 층과 그것에 간격을 두고 겹치는 다른 도체패턴(20)의 층 사이는, 모두 전기절연성의 비자성체(예를 들면 Zn페라이트재)로 구성되어 있다. 그 일부는, 적층면 전체에 걸친 전기절연성의 자기 갭층(26)이고, 나머지는 도체패턴 형상에 거의 합치한 비자성패턴(28)(도 1D 참조)이다. 예를 들면 비자성패턴을 인쇄하고, 그부분을 제거한 모양의 자성층을 인쇄한다(순서는 역으로도 무방하다). 또는 도체패턴을 인쇄하고, 그 부분을 제외한 모양의 자성층을 인쇄한다(순서는 역으로도 무방하다). 이러한 조작을 되풀이 함으로써 인쇄적층하는 것이 가능하다. 더우기, 상하의 도체패턴 사이는 비어홀등을 이용하여 전기적으로 접촉하면 좋다. 이 실시예에서는, 도체패턴(20)을 4층 마련하고 있는데, 아래로부터 제2층과 제3층의 사이는 적층면 전체에 걸친 자기 갭층(26)으로 하고, 아래로부터 제1층과 제2층의 사이, 및 제3층과 제4층의 사이를 비자성패턴(28)으로 하고 있다. 도체패턴(20)을 인쇄할 때, 도체페이스트의 유입에 의한 단락발생을 막기 위해, 비자성패턴(28)과 자성체의 경계는 도체패턴(20)보다도 전체적으로 한층 크게하여 도체패턴(20)이 비자성패턴에 여유를 가지고 실리지만, 때로는 한층 작게하여 자성층에 실리도록 설정하는 것이 바람직하다.

본 발명 구조의 적층 인덕터는, DC-DC컨버터 등의 용도로는, 통상, 비교적 적은 코일 권수로 요구되는 사양을 충족시키는 것이 가능하다. 자기 갭층 및 비자성패턴을 삽입하는 위치는 코일 형상, 권수등에 응하여 적절히 결정한다.

본 발명에 따른 적층 인버터의 다른 실시예를 도 2A, 도 2B에 도시한다. 도 2A는 전기절연성의 자기 갭층(26)의 두께를 서로 겹친 도체패턴(20) 끼리의 간격보다도 작게 설정한 예이다. 기본적인 구성은 도 1A 내지 도 1D에 나타난 것과 동일한 형태이기 때문에 대응하는 부분에는 동일 부호를 부여하고, 상세한 설명은 생략한다. 상하에 간격을 두고 겹치는 도체패턴(20)의 간격은, 전기절연성을 확보하기 위하여 통상 15㎛ 정도로 할 필요가 있다. 반면, 자기포화 레벨을 제어하기 위해서는 적층면 전체에 걸친 자기 갭층(26)의 두께를 소망하는 크기(예;7.5㎛ 정도)로 설정하고, 도체패턴(20) 간의 거리와의 차(여기서는 7.5㎛)의 두께로 얇게 비자성패턴을 추가 배치한다(이 예에서는 자기 갭층의 상층게 설치되어 있지만, 하측에 설치도어도 좋고, 상하 양측에 균등하게 설치되어도 좋다). 이와 같이하여, 코일의 단락없이, 도체패턴(20)들의 각격은 전기절연성을 충분히 확보가능한 크기로 설정하면서 자기 갭층(26)을 소방하는 두께로 설정하는 것이 가능하다.

도 2B는, 도 2A에 도시한 적층인덕터의 변형예로서, 이것도 기본적으로는 도 1에 것과 동일한 구성이기 때문에 대응하는 부분에는 동일 부호를 부여하고, 상세한 설명은 생략한다. 이 예는 코일의 일부를 형성하는 도체패턴(20)의 층을 6층, 간격을 두고 서로 겹치도록 적층한 것이다. 도체패턴(20)끼리의 사이의 영역은 모두 전기절연성의 비자성체로 구성되고, 그 일부(여기서는 2개소)에 적층면전체에 걸친 전기절연성의 자기 갭층(26)이 설치되어져 있다. 구체적으로는, 아래부터 제2층과 제3층의 사이, 및 제4층과 제5층의 사이는 적층면 전체에 걸친 자기 갭층(26)으로 하고, 아래로부터 제1층과 제2층의 사이, 제3층과 제4층의 사이, 및 제5층과 제6층의 사이를 비자성패턴(28)으로 하고 있다. 또 이경우에도 자기 갭층(26)의 두께를 얇게(예를 들면 7.5㎛ 정도)설정하고, 도체패턴 간격과의 차(여기서는 7.5㎛)의 두께의 비자성패턴을 추가배치하고 있다.

이와 같이, 본 발명에서는 요구사양에 대응하여 코일을 형성하는 도체패턴의 층수를 증감하는 것이 가능하고, 자기 갭층의 수, 자기 갭층의 두께, 비자성패턴의 층수 등은 적절하게 변경하는 것이 가능하다. 상기한 바와 같이, 자성체재료로서는, 예를 들면 Ni-Zn계 페라이트가 사용가능하고, 자기 갭층이나 비자성패턴을 형성하는 비자성재료로서는 예를 들면 Zn계 페라이트가 사용가능하다.

측정결과의 일예를 도 3A, 도 3B, 및 도 4A 내지 도 4C로 나타낸다. 동일재료, 동일치수로, 그렇지만 내부구조가 다른 2종의 적층패턴에 있어서, 그들의 직규중첩특성을 측정하였다. 본 발명품은, 도 1A 내지 도 1D에 나타낸 적층인덕터와 같은 구조로, 중앙에 적층면 전체에 걸친 전기절연성의 자기 갭층이 1층 형성되어 있음과 더불어, 간격을 두고 겹치는 도체패턴의 사이 모두에 전기절연성의 비자성패턴이 배치되어지는 구조이다. 그에 대하여 비교예는, 중앙에 적층면 전체에 걸친 전기절연성의 자기 갭층이 1층 형성되어 있을 뿐(전기절연성의 비자성패턴은 없다)인 구조이다. 모두 도체패턴은 4층으로, 4.5턴(turn)의 코일이 형성되어 있다.

도 3A, 도 3B는, 직류바이어스 전류특성을 나타내고 있다. 도 3A는 인덕턴스 의 변화를 나타내고 있는데, 본 발명품과 비교예를 비교하면, 본 발명품은 비교적 높은 인덕턴스를 높은 전류까지 유지가능하고, 직류전류가 변화하더라도 인덕턴스의 변화가 적은 것을 알 수 있다. 또한 도 3B는 교류저항의 변화를 나타내고 있는데, 본 발명품과 비교예를 비교하면, 본 발명품은 특히 저전류에서 교류저항이 낮고, 직류전류가 변화하더라도 교류저항의 변화가 적은 것을 알 수 있다. 이러한 측정결과로부터, 본 발명과 같이, 적층면 전체에 걸친 전기절연성의 자기 갭층을 형성함과 더불어 간격을 두고 겹치는 도체패턴의 사이에 전기절연성의 비자성패턴을 배치하는 것으로서, 직류중첩특성을 개선가능하고, 저직류바이어스 전류시의 교류저항을 저감가능하다는 것을 알 수 있다.

도 4A 내지 도 4C는 주파수특성을 나타내고 있다. 도 4A는 Q값, 도 4B는 인덕턴스, 도 4C는 교류특성을 각각 나타내고 있다. 본 발명품은 Q값이 높고, 교류저항도 낮다. 인덕턴스가 약간 낮지만, 주파수에 관계없이 거의 일정한 것이 가능하다. 현재, DC-DC컨버터의 동작주파수는 1~3MHz 정도이지만, 장래에는 보다 높아 질 것(예를 들면, 10MHz에 근접)으로 예상되고 있다. 본 발명품은 고주파특성이 양호하므로 주파수가 높아짐과 더불어, 보다 더 유용해질 것으로 생각되어 진다.

더우기, 코일 권수는 요구사양에응하여 적절히 증감하는 것이 가능하다. 단, 코일권수가 과도하게 많아지면, 제조공정수가 늘어 비용도 높아지기 때문에, 코일권수는 필요 최소한으로 하는 것이 바람직하다.

Claims

전기절연성의 자성층과 도체패턴이 적층되고 상기 도체패턴이 순차접속하는 것으로, 자성체 안에 적층방향으로 중첩하면서 나선상으로 주회하는 코일이 형성되고, 그 코일의 양단이 각각 인출도체를 매개로해서 적층체칩 외표면으로 인출되어 전극단자에 접속되어 있는 적층 인덕터에 있어서, 적층면 전체에 걸치는 전기절연성의 자기 갭층이 1층 이상 배치됨과 더불어, 간격을 두고 중합한 도체패턴의 사이에 그 도체패턴에 근접하고 그 도체패턴 형상에 대응한 전기절연성의 비자성패턴이 배치되어 있는 것을 특징으로 하는 적층 인덕터.
제1항에 있어서,

상기 전기절연성의 자기 갭층 및 상기 전기절연성의 비자성패턴이 적층방향의 중앙에 대하여 대칭적으로 배치되어 있는 것을 특징으로 하는 적층 인덕터.
제1항에 있어서,

상기 전기절연성의 자기 갭층이 적층방향의 중앙에 위치하고, 상기전기절연성의 비자성패턴이 적층방향의 중앙에 대해 대칭적으로 2층 이상 배치되어 있는 것을 특징으로 하는 적층 인덕터.
제1항에 있어서,

상기 전기절연성의 자기 갭층의 두께가, 서로 중합하는 도체패턴의 간격보다도 작게 설정되어 있는 것을 특징으로 하는 적층 인덕터.
제1항에 있어서,

상기 전기절연성의 비자성패턴이, 간격을 두고중합하는 모든 도체패턴의 사이에 배치되어 있는 것을 특징으로 하는 적층 인덕터.