JP2005268455A - 積層型電子部品 - Google Patents

Abstract

【課題】 電子部品としての性能を確保しつつ、内部の低磁性体部などにクラックが生じることのない積層型電子部品を実現する。
【解決手段】 チョークコイル１を第１及び第２のコイル４，５と低透磁率部６と磁性体部７とで構成し、第１及び第２のコイル４，５を低透磁率部６で内包する。そして、第１及び第２のコイル４，５の間に介挿されたコイル間低低透磁率層８の厚さＴ１を、磁性体部７全体の厚さＴ２の０．０４倍〜０．１４倍に設定する。例えば、磁性体部７全体の厚さＴ２を５００μｍとして、コイル間低低透磁率層８の厚さＴ１を、２０μｍ以上〜７０μｍ以下の範囲内の値に設定する。
【選択図】 図３

Description

この発明は、積層型コモンモードチョークコイルなどの積層型の電子部品に関するものである。

従来、この種の積層型の電子部品に関しては、例えば特許文献１に開示されている技術がある。
この電子部品は積層型コモンモードチョークコイルであり、図１２に示すように、一対のコイル１０１，１０２を、低透磁率部１１１内に埋め込んだ構造となっている。低透磁率部１１１は、外形がコイル１０１，１０２に沿った四角いリング状に形成され、これらコイル１０１，１０２の内側の巻回軸心を含む所定の領域が中抜きされている。この低透磁率部１１１は、全体が高透磁率部１１２に包み込まれていて、この中抜き部１１２ａが高透磁率部１１２で満たされている。
このように、コイル１０１，１０２を低透磁率部１１１に埋設することにより、コモンモードチョークコイルとしての良好なノイズ除去特性を確保すると共に、コイル１０１，１０２の内側の磁界を中抜き部１１２ａ内の高透磁率部１１２に通すことにより、所望のインダクタンス特性及び良好な結合係数を得るようにしている。

特開平７−２０１５６９号公報

しかし、上記した従来の積層型電子部品では、次のような問題がある。
上記の積層型電子部品は、高透磁率材料であるセラミックグリーンシート上に、導電性材料をパターニングしてなる内部電極導体、低透磁率材料であるガラスセラミックス、セラミックグリーンシート等を積み重ねて圧着積層することで未焼成の積層体を形成し、それを焼成して、図１２に示すコイル１０１，１０２及び低透磁率部１１１，高透磁率部１１２を形成する。ところが、低透磁率部１１１がリング状であるとき、上述の圧着積層の際に、低透磁率部１１１にクラックが発生して、電子部品としての信頼性を著しく損ねてしまう場合がある。
しかも、低透磁率部１１１に発生したクラックは、電子部品の外観からは検知することが困難であり、また、電子部品としては致命的な欠陥となるものであるから修復も困難である。このため、上記のような積層型の電子部品の信頼性の確保や製造コストの低廉化を達成するためには、低透磁率部１１１にクラックが発生することのないような構成とすることが強く要請される。

この発明は、上述した課題を解決するためになされたもので、積層コモンモードチョークコイルなどの積層型の電子部品における低透磁率部にクラックが発生することを解消して、信頼性の高い積層型電子部品を提供することを目的とする。

上記課題を解決するために、請求項１の発明に係る積層型電子部品は、第１のコイルと、この第１のコイルの巻回軸心に対して自らの巻回軸心を合致させ距離を隔てて配置された第２のコイルと、これら第１及び第２のコイルを包容すると共に、これら第１及び第２のコイルの巻回内側であって上記巻回軸心を含む所定領域を中抜きしてなる中空部を有する低透磁率部と、当該中空部を満たすと共に上記低透磁率部の全体を包容する磁性体部とを備えた積層型電子部品であって、低透磁率部は、第１のコイルと上記第２のコイルとの間に介挿され且つ中央部に孔を有するコイル間低透磁率層と、第１のコイルを構成する複数の導体パターン層の間に介挿され且つ中央部に孔を有する低透磁率層と、第２のコイルを構成する複数の導体パターン層の間に介挿され且つ中央部に孔を有する低透磁率層とを、中央部の各孔を連通させて中空部を成すように重ね合わせた状態で、圧着積層してなるものであり、磁性体部は、低透磁率部の上下から当該低透磁率部よりも広い磁性体層で挟んで圧着積層してなり、コイル間低透磁率層の厚さは、磁性体部の全体の厚さの０．０４倍以上０．１４倍以下である構成とした。
かかる構成により、この積層型電子部品は、第１及び第２のコイルと低透磁率部と磁性体部とでノイズを除去するコモンモードチョークコイルとして機能し、また、第１のコイルと第２のコイルとのうちの一方を一次側コイルとすると共に他方を二次側コイルとすることで、トランスとしても機能する。このとき、コイル間低透磁率層の厚さが磁性体部の全体の厚さの０．０４倍以上に設定されているので、第１のコイルと第２のコイルとの間での耐電圧特性や耐久性などの性能や信頼性が確保される。
そして、低透磁率部及び磁性体部は、複数の低透磁率層及び複数の磁性体層を導体パターン層と共に圧着積層して形成されるが、このとき、コイル間低透磁率層の厚さが磁性体部の全体の厚さの０．１４倍以下に設定されているので、圧着積層の際に強大な押圧力を受けても、低透磁率部にクラックが発生することはほとんどない。

請求項２の発明は、請求項１に記載の積層型電子部品において、低透磁率部は、磁性体部の透磁率の１／１０倍以下の透磁率を有する構成とした。

請求項３の発明は、請求項１に記載の積層型電子部品において、低透磁率部は、１以上１０以下の範囲内の透磁率を有する構成とした。

請求項４の発明は、請求項１に記載の積層型電子部品において、低透磁率部は、透磁率が略１の非磁性体からなる構成とした。

請求項５の発明は、請求項１ないし請求項４のいずれかに記載の積層型電子部品において、磁性体部は、透磁率が略１００の磁性体からなる構成とした。

請求項６の発明は、請求項１に記載の積層型電子部品において、低透磁率部は、ガラスセラミックスからなる構成とした。

請求項７の発明は、請求項１ないし請求項６のいずれかに記載の積層型電子部品において、磁性体部は、Ｎｉ−Ｃｕ−Ｚｎ系のフェライトからなる構成とした。

以上説明したように、この発明の積層型電子部品によれば、低透磁率部の厚さの上限を適正化したことによって、低透磁率部をその上下から磁性体層で挟んで圧着積層する際に低透磁率部にクラックが生じないようにすることができるという優れた効果がある。また、それと共に、低透磁率部の厚さの下限を適正化したことによって、積層型電子部品としての良好な耐久性や動作特性を確保することができるという効果がある。

以下、この発明の最良の形態について図面を参照して説明する。

図１は、この発明の一実施例に係る積層型電子部品の外観図であり、図２は、図１の矢視Ａ−Ａにおける積層構造を模式的に表した断面図であり、図３は、図１に示す積層型電子部品の分解斜視図である。

この実施例の積層型電子部品は、図１に示すように、チップ状の積層型コモンモードチョークコイル（以下、単に「チョークコイル」と記す）であり、チップ本体２と４本の外部端子３−１，〜３−４とを具備している。

チップ本体２は、図２に示すように、第１のコイル４と第２のコイル５と低透磁率部６と磁性体部７とからなり、これらの部分を、図３に示すように、４つの導体パターン４１，４２及び５１，５２と、５枚の低透磁率材料シート６１〜６６と、下部に位置する５枚のセラミックシート７１〜７５と、上部に位置する５枚のセラミックシート７６〜８０とを図３に示す順で積層した後、圧着し、焼結して形成したものである。

第１のコイル４と第２のコイル５は、図２に示すように、どちらも低透磁率部６の中に包容されていて、互いの巻回軸心Ｌ１，Ｌ２を合致させ所定の距離を隔てて配置されている。
図３に示すように、第１のコイル４は、導電材料をそれぞれパターニングしてなる導体パターン４１，４２（導体パターン層）の間に、中央部に角孔Ｓ２を有する四角いリング状の低透磁率材料シート６２（低透磁率層）を介挿し、この低透磁率材料シート６２に設けたビアホール６２ａを介して導体パターン４１，４２間を接続することで一のコイルとしたものである。
また、第２のコイル５も同様に、導電材料をそれぞれパターニングしてなる導体パターン５１，５２（導体パターン層）の間に、中央部に角孔Ｓ５を有する四角いリング状の低透磁率材料シート６５（低透磁率層）を介挿し、この低透磁率材料シート６５に設けたビアホール６５ａを介して導体パターン５１，５２間を接続することで一のコイルとしたものである。
これら第１及び第２のコイル４，５を形成するための導電材料としては、導電性に優れたＣｕ，Ｐｄ，Ａｌ，Ａｇ等の金属や、これらの合金などを用いることができる。

低透磁率部６は、同じ材質の低透磁率材料シート６１〜６６を圧着積層し、焼結してなる。
具体的には、低透磁率材料シート６３，６４は、それぞれ角孔Ｓ３，Ｓ４を有しており、これらの低透磁率材料シート６３，６４が、第１のコイル４と第２のコイル５との間（すなわち、対面する導体パターン４２と導体パターン５１との間）に介挿されて、コイル間低透磁率層８を形成している。また、低透磁率材料シート６１は、セラミックシート７５と導体パターン４１との間に介挿され、低透磁率材料シート６６は、セラミックシート７６と導体パターン５２との間に介挿されている。これら低透磁率材料シート６１，６６も上記角孔Ｓ２〜Ｓ５と同形の角孔Ｓ１，Ｓ６を有しており、低透磁率部６は、これら角孔Ｓ１〜Ｓ６を連通させた状態で、低透磁率材料シート６１〜６６の全てを重ね合わせて圧着積層し、焼結したものである。これにより、角孔Ｓ１〜Ｓ６が連通した立体的な中空部Ｖ１を有した低透磁率部６を得る。
かかる低透磁率部６を形成する低透磁率材料としては、ガラスセラミックスのように、透磁率がほぼ１の非磁性体を好適に用いることができる。あるいは１〜１０以下の透磁率を有する材料や、磁性体部７における透磁率の１／１０倍以下の透磁率を有する材料などを用いることも可能である。勿論、これらのみには限定されるものではない。

なお、この実施例では、図２に示すように、圧着後の上記コイル間低透磁率層８の厚さＴ１を、後述する磁性体部７の全体の厚さ（換言すればチップ本体２全体の厚さＴ２）の０．０４倍〜０．１４倍の範囲内の値に設定している。すなわち、０．０４≦Ｔ１／Ｔ２≦０．１４とする。具体的数値としては、チップ本体２の厚さＴ２を５００μｍとした場合に、コイル間低透磁率層８の厚さＴ１を、例えば２０μｍ，５０μｍ，７０μｍのように、２０〜７０μｍの範囲内のいずれかの値に設定する。

磁性体部７は、図３に示すように、下部のセラミックシート７１〜７５と上部のセラミックシート７６〜８０とで形成される。すなわち、低透磁率材料シート６１〜６６よりも広いこれらのセラミックシート７１〜７５，７６〜８０によって、積層された導体パターン４１，４２及び５１，５２と低透磁率材料シート６１〜６６とを上下から挟み込み、その全体を圧着することで、磁性体部７を形成する。これにより、磁性体部７が、低透磁率部６全体を包容すると共に低透磁率部６の中空部Ｖ１を満たす。
かかる磁性体部７を形成する磁性体材料としては、上記のセラミックシート（セラミックグリーンシート）や、Ｎｉ−Ｃｕ−Ｚｎ系のフェライトなどを好適に用いることができる。あるいは定量的には、透磁率が１００以下〜８５以上（さらに望ましくは９０以上）の磁性体材料などが好適である。勿論、これらのみには限定されるものではない。

上記の如き構造のチョークコイル１では、第１のコイル４と第２のコイル５との間に介挿された部分、即ちコイル間低透磁率層８が、余りにも薄いと、耐電圧特性や耐久性のような性能や信頼性（広義の素子機能）を保証することができなくなる。そこで、発明者は、コイル間低透磁率層８の厚さを種々に変更してチップ本体２を圧着積層する解析実験を行って、積層型の電子部品として要求される性能や信頼性を確保することが可能なコイル間低透磁率層８の厚さの下限値について確認した。その結果、コイル間低透磁率層８の厚さＴ１は、磁性体部７の全体の厚さＴ２の０．０４倍以上が必要である（０．０４≦Ｔ１／Ｔ２）という知見を得た。
かかる知見に基づいて、このチョークコイル１では、図２に示すように、磁性体部７の全体の厚さＴ２を５００μｍとし、それに対応して、０．０４≦Ｔ１／Ｔ２となるように、コイル間低透磁率層８の厚さＴ１を２０μｍ以上とした。

また、低透磁率部６及び磁性体部７は、上述の如く低透磁率材料シート６１〜６６とセラミックシート７１〜７５，７６〜８０と導体パターン４１，４２及び５１，５２とを圧着積層して形成されるが、その際に、コイル間低透磁率層８の厚さが余りにも厚いと、圧着後のコイル間低透磁率層８にクラックが発生する。
そこで、発明者は、後述するようなコイル間低透磁率層８の厚さを種々に変更してチップ本体２を圧着積層する実験を行って、コイル間低透磁率層８にクラックが生じないようなコイル間低透磁率層８の厚さの上限値について確認した。その結果、コイル間低透磁率層８の厚さＴ１を、磁性体部７の全体の厚さＴ２の０．１４倍以下とすることが必要である（Ｔ１／Ｔ２≦０．１４）という知見を得た。
このような知見に基づいて、このチョークコイル１では、磁性体部７の全体の厚さＴ２を５００μｍとし、それに対応して、Ｔ１／Ｔ２≦０．１４となるように、コイル間低透磁率層８の厚さＴ１を７０μｍ以下とした。このようにすることにより、圧着積層の際に強大な押圧力を受けても、特にコイル間低透磁率層８をはじめとして低透磁率部６に破損臨界を超えるほどの強大な応力を生じないようにすることができ、クラックの発生が回避される。
このように、コイル間低透磁率層８の厚さの上限を規定するという構成上の設定によって、コイル間低透磁率層８にクラックが発生することを防いで、信頼性の高いチョークコイルを実現することが可能となる。

上述したように、発明者は、磁性体部７の全体の厚さＴ２とコイル間低透磁率層８の厚さＴ１との比Ｔ１／Ｔ２と、クラック発生の有無ならびに素子機能上の問題の有無との相関関係を確認するための実験を行った。その実験及びそれによって得られた知見について説明する。

図４は、圧着積層実験の主要プロセスとしてホットプレス機を用いて行った圧着積層工程を模式的に表した断面図、図５は、圧着積層実験の結果を纏めて表した表図、図６〜図９は、圧着積層実験で得られたチップ本体の内部の状態を表した顕微鏡写真の複写図である。なお、図６〜図９の複写図では、チップ本体２の内部における、特に低透磁率部６の四角いリング形状を輪切りにした２つの断面のうちの一方の近傍を、顕微鏡で拡大して表している。

図３に示したような全ての構成材料を積層して、それを、図４に示すように、ホットプレス機１０で加熱しながら圧着した。このときのプロセス条件としては、加熱温度を５０℃〜８０℃とし、圧力を４５０ｋｇｆ／ｃｍ^２〜５００ｋｇｆ／ｃｍ^２とした。
なお、図４では、理解を容易にするため、１個のチョークコイル１のみを表示した。
チップ本体２全体の外形寸法は、図１に示したように、Ｗ×Ｌ×Ｔ２＝１０００×１２５０×５００［μｍ］で、各サンプル共通とし、その内部のコイル間低透磁率層８の厚さＴ１を、２０，５０，７０，８０［μｍ］とした複数のサンプルを作製した。そして、それらの個々について圧着積層を行った後、その内部の状態を顕微鏡撮影等によって調べた。

その結果、コイル間低透磁率層８の厚さＴ１を、２０μｍにした場合（図６）、５０μｍにした場合（図７）、７０μｍにした場合（図８）には、クラックは全く発生しなかった。ところが、８０μｍにした場合には、図９に示すように、低透磁率部６の厚さ方向ほぼ中心部であるコイル間低透磁率層８内に、その水平方向ほぼ全幅に亘る大きなクラック１５と、低透磁率部６の右端やや上方から中心部へと走る顕著なクラック１６とが発生した。
ここで、Ｔ１＝８０μｍという設定は、Ｔ１／Ｔ２＝０．１６に相当する。また、Ｔ１＝７０μｍという設定は、Ｔ１／Ｔ２＝０．１４に相当する。

他方、クラックの発生の有無とは別に、図５に示すように、コイル間低透磁率層８の厚さを、２０μｍ未満，２０μｍ，５０μｍ，７０μｍ，８０μｍとした場合のそれぞれで、チョークコイルとしての耐電圧特性や耐久性など素子機能上の問題が発生するか否かについて、解析を行った。その結果、２０μｍ，５０μｍ，７０μｍ，８０μｍの場合には、素子機能上の問題は発生しないが、２０μｍ未満とした場合には、十分な耐電圧特性及び耐久性を達成することができず、そのような素子機能上の問題が発生することが判明した。ここでＴ１＜２０μｍという設定は、Ｔ１／Ｔ２＜０．０４に相当する。

これらの実験及び解析の結果、図５に示すように、クラック発生防止の観点からは、コイル間低透磁率層８の厚さを７０μｍ以下にしてＴ１／Ｔ２≦０．１４とすればよく、十分な素子機能の確保の観点からは、コイル間低透磁率層８の厚さを２０μｍ以上にしてＴ１／Ｔ２とすればよいことが明らかとなった。すなわち、０．０４≦Ｔ１／Ｔ２≦０．１４とすることで、クラック発生の防止と十分な素子機能の確保とを両立させることができる、という知見が得られた。

次に、圧着積層時のチップ本体２における上記クラック１５，１６の発生要因について、上記の実験結果も踏まえて、想定する。
図１０は、圧着積層時のチップ本体にクラックが発生するメカニズムを模式的に表す断面図である。ここでは、説明及び図示の簡潔化のため、未焼結の磁性体部７を構成する１０枚のセラミックシート７１〜８０のうちの内側の４枚（セラミックシート７４，７５，７６，７７）のみと未焼結の低透磁率部６を構成する６枚の低透磁率材料シート６１〜６６の全てとを圧着積層する場合について説明するが、上記の実験で行ったような１０枚のセラミックシート７１〜８０の全てを用いる場合についても、ここで説明するクラック発生のメカニズムが基本的に同様なものとなることは勿論である。

未焼結のチップ本体２は、図１０（ａ）に示すように、全てのシートが平板状に積層された状態になっている。この状態のチップ本体を、図４に示したようにホットプレス機のブロック１１，１２の間にセットし、上下から押圧力Ｐを印加することで、圧着積層が行われる。
その圧着積層のプロセスでは、図１０（ｂ）に示すように、チップ本体２が押圧力Ｐによって変形する。この変形によって、未焼結の低透磁率部６の両側の中空部Ｖ１や隙間Ｖ２であった部分にセラミックシート７４〜７７が流れ込む。これにより、中空部Ｖ１や隙間Ｖ２にセラミックシート７４〜７７（つまり磁性体部の材料）が充填される。ところが、このような変形が生じる際に、６枚の低透磁率材料シート６１〜６６に剥離や割れが発生する。

すなわち、未焼結のセラミックシート７４〜７７及び低透磁率材料シート６１〜６６は、極めて粘度の高い粘性流体と見做すことができる。また、セラミックシート７４〜７７は平板状のブロック１１，１２によって平板的に均等な押圧力が印加される。このため、図１０（ａ）に示した未圧着の状態からチップ本体２に押圧力を印加して行くと、粘性流体であるセラミックシート７４〜７７には、図１０（ｂ）に示したように、未焼結の低透磁率部６を避けて中空部Ｖ１や隙間Ｖ２へと流れ込む流れＱ１〜Ｑ８が生じる。また、それに伴って、未焼結の低透磁率部６の上下の部分のセラミックシート７４〜７７が薄くなる。
このとき、セラミックシート７５と低透磁率材料シート６１との接合面での粘着性及びセラミックシート７６と低透磁率材料シート６６との接合面での粘着性の方が、低透磁率材料シート６１〜６６同士の接合面での粘着性よりも大きい。このため、低透磁率材料シート６１及び低透磁率材料シート６６が、セラミックシート７５，７６の流れＱ１，Ｑ２及びＱ５，Ｑ６によってそれぞれ引きずられて、横方向や斜め方向の大幅な変位が生じる。
すると、その大幅な変位に伴って生じる強大な剪断応力や曲げ応力等（図示省略）に起因して、低透磁率材料シート６１〜６６同士の接合面が剥離したり割れるなどし、それがクラック１５となると解される。また、セラミックシート７４〜７７や低透磁率材料シート６１〜６６の材質的なばらつきや寸法上の誤差などによって、低透磁率材料シート６１〜６６に生じる剪断応力や曲げ応力にばらつきが生じ、それらの接合面での剥離や割れが助長されると想定される。

上記のようなセラミックシート７４〜７７の変形に伴う流れＱ１〜Ｑ８、及びそれに起因して低透磁率材料シート６１〜６６に掛かる剪断応力や曲げ応力は、未焼結の低透磁率部６の厚さが厚いほど大きくなる。そして、その未焼結の低透磁率部６は、低透磁率材料シート６３及び低透磁率材料シート６４（つまりコイル間低透磁率層８を構成するシート）を中心として構成されるから、コイル間低透磁率層８の厚さが余りにも厚いと、上記のようなクラックが発生することとなる。

以上のように、コイル間低透磁率層８の厚さを余りにも厚くすると、クラック１５が発生するものと想定される。したがって、この実施例のチョークコイル１の如く、コイル間低透磁率層８の厚さを調整する必要がある。コイル間低透磁率層８の厚さのかかる調節は、低透磁率材料シート６３及び低透磁率材料シート６４の厚さを変えることで行ってもよく、または、コイル間低透磁率層８を構成する低透磁率材料シートの枚数を変えることで行うようにしてもよい。

なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
上記実施例では、低透磁率部６が第１のコイル４及び第２のコイル５を完全に内包した構造の例について説明したが、例えば、図１１に示すように、導体パターン４１，６４を低透磁率部６の表面（つまり外側）に露出させた構造にしてもよい。
また、上記実施例では、積層型電子部品の例として、積層型コモンモードチョークコイルを揚げて説明したが、第１のコイル４を一次側コイルとし、第２のコイル５を二次側コイルとした積層型トランスについても適用することができることは勿論である。

この発明の一実施例に係る積層型電子部品の外観図である。 図１の矢視Ａ−Ａ断面図である。 図１の積層型電子部品の分解斜視図である。 ホットプレス機を用いて行った圧着積層工程を模式的に表した断面図である。 圧着積層実験の結果を纏めて表した表図である。 コイル間低透磁率層の厚さを２０μｍとした場合のチップ本体内部を示す顕微鏡写真の複写図である。 コイル間低透磁率層の厚さを５０μｍとした場合のチップ本体内部を示す顕微鏡写真の複写図である。 コイル間低透磁率層の厚さを７０μｍとした場合のチップ本体内部を示す顕微鏡写真の複写図である。 コイル間低透磁率層の厚さを８０μｍとした場合のチップ本体内部を示す顕微鏡写真の複写図である。 クラックが発生するメカニズムを模式的に表す断面図である。 この実施例の変形例を示す断面図である。 従来の積層コモンモードチョークコイルの主要部の構造を表した断面図である。

符号の説明

１…チョークコル、 ２…チップ本体、 ３−１〜３−４…外部端子、 ４…第１のコイル、 ５…第２のコイル、 ６…低透磁率部、 ７…磁性体部、 ８…コイル間低透磁率層、 ４１，４２，５１，５２…導体パターン、 ６１〜６６…低透磁率材料シート、 ６２ａ，６５ａ…ビアホール、 ７１〜８０…セラミックシート、 Ｓ１〜Ｓ６…角孔、 Ｖ１…中空部。

Claims (7)

1. 第１のコイルと、この第１のコイルの巻回軸心に対して自らの巻回軸心を合致させ距離を隔てて配置された第２のコイルと、これら第１及び第２のコイルを包容すると共に、これら第１及び第２のコイルの巻回内側であって上記巻回軸心を含む所定領域を中抜きしてなる中空部を有する低透磁率部と、当該中空部を満たすと共に上記低透磁率部の全体を包容する磁性体部とを備えた積層型電子部品であって、
   上記低透磁率部は、上記第１のコイルと上記第２のコイルとの間に介挿され且つ中央部に孔を有するコイル間低透磁率層と、上記第１のコイルを構成する複数の導体パターン層の間に介挿され且つ中央部に孔を有する低透磁率層と、上記第２のコイルを構成する複数の導体パターン層の間に介挿され且つ中央部に孔を有する低透磁率層とを、上記中央部の各孔を連通させて上記中空部を成すように重ね合わせた状態で、圧着積層してなるものであり、
   上記磁性体部は、上記低透磁率部の上下から当該低透磁率部よりも広い磁性体層で挟んで圧着積層してなり、
   上記コイル間低透磁率層の厚さは、上記磁性体部の全体の厚さの０．０４倍以上０．１４倍以下である、
   ことを特徴とする積層型電子部品。
2. 請求項１に記載の積層型電子部品において、
   上記低透磁率部は、上記磁性体部の透磁率の１／１０倍以下の透磁率を有する、
   ことを特徴とする積層型電子部品。
3. 請求項１に記載の積層型電子部品において、
   上記低透磁率部は、１以上１０以下の範囲内の透磁率を有する、
   ことを特徴とする積層型電子部品。
4. 請求項１に記載の積層型電子部品において、
   上記低透磁率部は、透磁率が略１の非磁性体からなる、
   ことを特徴とする積層型電子部品。
5. 請求項１ないし請求項４のいずれかに記載の積層型電子部品において、
   上記磁性体部は、透磁率が略１００の磁性体からなる、
   ことを特徴とする積層型電子部品。
6. 請求項１に記載の積層型電子部品において、
   上記低透磁率部は、ガラスセラミックスからなる、
   ことを特徴とする積層型電子部品。
7. 請求項１ないし請求項６のいずれかに記載の積層型電子部品において、
   上記磁性体部は、Ｎｉ−Ｃｕ−Ｚｎ系のフェライトからなる、
   ことを特徴とする積層型電子部品。

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