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KR101337689B1 - 질화물 반도체 레이저 소자 및 질화물 반도체 소자 - Google Patents

질화물 반도체 레이저 소자 및 질화물 반도체 소자 Download PDF

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KR101337689B1
KR101337689B1 KR1020050027647A KR20050027647A KR101337689B1 KR 101337689 B1 KR101337689 B1 KR 101337689B1 KR 1020050027647 A KR1020050027647 A KR 1020050027647A KR 20050027647 A KR20050027647 A KR 20050027647A KR 101337689 B1 KR101337689 B1 KR 101337689B1
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KR
South Korea
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layer
semiconductor layer
laser device
region
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KR1020050027647A
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KR20060045438A (ko
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유지 마쯔야마
신지 스즈끼
고스께 이세
아쯔오 미찌우에
아끼노리 요네다
Original Assignee
니치아 카가쿠 고교 가부시키가이샤
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Publication date
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Application filed by 니치아 카가쿠 고교 가부시키가이샤 filed Critical 니치아 카가쿠 고교 가부시키가이샤
Publication of KR20060045438A publication Critical patent/KR20060045438A/ko
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Abstract

광범위한 파장대에서, 질화물 반도체층의 조성 분포, 예를 들면, 활성층의 결정성이나 In 함유량을 균일하게 하여, 수명 특성 및 소자 특성이 한층 더 우수한 소자를 제공하는 것을 목적으로 한다. 질화물 반도체 기판의 주면 상에 제1 도전형의 질화물 반도체층과, 활성층과, 제1 도전형과는 다른 도전형을 한 제2 도전형의 질화물 반도체층과, 상기 제2 도전형의 질화물 반도체층에 스트라이프 형상의 릿지부를 구비하여 이루어지는 질화물 반도체 레이저 소자로서, 상기 질화물 반도체 기판의 주면에는, 기준 결정면에 대하여, 적어도 상기 스트라이프 형상의 릿지부와 대략 평행 방향으로, 오프각 a(θa)를 갖고 있거나, 혹은, 이 오프각 a(θa)와 대략 수직 방향으로 오프각 b(θb)를 갖고 있는 질화물 반도체 레이저 소자이다.
질화물 반도체층, 오프각, 릿지부, 기준 결정면, 굴절율, 코어 영역

Description

질화물 반도체 레이저 소자 및 질화물 반도체 소자{NITRIDE SEMICONDUCTOR LASER DEVICE AND NITRIDE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 질화물 반도체 레이저 소자의 모식적 사시도.
도 2는 본 발명의 질화물 반도체 기판의 모식적 단면도.
도 3은 본 발명의 질화물 반도체 기판의 오프각을 설명하기 위한 도면.
도 4는 본 발명의 질화물 반도체 기판의 다른 오프각을 설명하기 위한 도면.
도 5는 종래의 질화물 반도체 레이저 소자의 마이크로 PL 측정 데이터를 도시하는 도면.
도 6은 본 발명의 질화물 반도체 레이저 소자의 마이크로 PL 측정 데이터를 도시하는 도면.
도 7은 본 발명의 질화물 반도체 기판의 일 제조 공정을 도시하는 단면도.
도 8은 본 발명의 질화물 반도체 레이저 소자의 일 제조 공정을 도시하는 단면도.
도 9는 본 발명의 질화물 반도체 레이저 소자의 라이프 데이터를 도시하는 도면.
도 10은 본 발명의 질화물 반도체 레이저 소자에서의 활성 영역의 혼정 불균일을 마이크로 포토 루미네센스(μ-PL)에 의해 측정한 단면도(a) 및 질화물 반도체 층의 표면 상태를 관찰한 단면도(b).
도 11은 비교예1의 질화물 반도체 레이저 소자에서의 활성 영역의 혼정 불균일을 마이크로 포토 루미네센스(μ-PL)에 의해 측정한 단면도(a) 및 질화물 반도체층의 표면 상태를 관찰한 단면도(b).
도 12는 비교예2의 질화물 반도체 레이저 소자에서의 활성 영역의 혼정 불균일을 마이크로 포토 루미네센스(μ-PL)에 의해 측정한 단면도(a) 및 질화물 반도체층의 표면 상태를 관찰한 단면도(b).
도 13은 비교예3의 질화물 반도체 레이저 소자에서의 활성 영역의 혼정 불균일을 마이크로 포토 루미네센스(μ-PL)에 의해 측정한 단면도(a) 및 질화물 반도체층의 표면 상태를 관찰한 단면도(b).
<도면의 주요 부분에 대한 부호의 설명>
101 : 질화물 반도체 기판
200 : 질화물 반도체층
203 : n측 클래드층
204 : n측 광 가이드층
205 : 활성층
206 : p측 캡층
207 : p측 광 가이드층
208 : p측 클래드층
209 : p측 컨택트층
220 : 매립층
230 : p 전극
240 : 보호막
250 : 패드 전극
[특허 문헌1] 일본 특개2002-16000호 공보
본 발명은, In을 함유하는 활성층을 구비한 질화물 반도체 레이저 소자 및 레이저 다이오드, 발광 다이오드(LED), 수광 소자, 고주파 트랜지스터, 고내압 트랜지스터 등의 질화물 반도체 소자에 관한 것이다. 특히, 특정한 오프각을 갖는 질화물 반도체 기판을 이용함으로써 소자 특성이 개선된 질화물 반도체 레이저 소자 및 질화물 반도체 소자에 관한 것이다.
GaN 등의 질화물 반도체로 이루어지는 레이저 소자는, 발진 파장을, 370㎚ 이하의 자외 영역으로부터 500㎚ 이상의 파장 영역까지의 광범위로 이용 가능하다. 이러한 레이저 소자를 형성하는 기판은, ELOG(Epitaxially Lateral Overgrowth)법으로 불리는 래터럴 성장을 이용하여 형성하고 있는 것이 있다.
이 기술은, 주기적인 스트라이프 형상의 개구부를 갖는 SiO2 마스크 패턴을 형성한 기초 기판 상에, GaN을 래터럴 성장시켜, GaN층을 형성한다. 다음으로, 기초 기판을 제거함으로써, GaN층만으로 이루어지는 기판을 제조한다. 래터럴 성장한 영역의 GaN은, 전위가 낮은 영역으로 된다. 저전위화한 GaN의 결정성은 양호하기 때문에, 이 GaN을 기판으로서 사용하면, 질화물 반도체 레이저 소자의 수명 특성을 향상시킬 수 있다.
또한, 질화물 반도체 레이저 소자는, 소자 특성의 향상도 요구되고 있다. 그 때문에, 기판은, 기판 자체의 저전위화뿐만 아니라, 양호한 결정성을 갖는 질화물 반도체층을 그 위에 성장시킬 수 있는 것일 필요가 있다. 또한, 질화물 반도체 소자를 실용화하기 위해서는, 기판 자체의 대구경화도 필요로 된다.
그 때문에, 육방정계의 질화물계 반도체로 이루어지는 기판에서, (0001)면으로부터 소정의 방향으로 1° 이상 20° 이하에서 오프각을 형성하는 기판이 제안되어 있다(참고 문헌1).
그러나, 이 질화물 반도체 기판은, 오프각의 경사 범위와 오프각의 경사 방향이 광범위하기 때문에, 레이저 소자 내에서의 In, Al 등의 조성, 불순물 등의 분포가 변동된다. 특히, In을 함유하는 활성층을 구비하고 있는 레이저 소자인 경우에는, 발진 파장에 따라서는, 임계값 전류의 상승을 초래한다. 질화물 반도체 레이저 소자는, 이론상, 광범위한 파장대에서 레이저 발진이 가능하게 되지만, 실제로는 조성 분포, 예를 들면, 활성층 내에서의 In 분포를 균일하게 하지 않으면, 이것을 실현할 수 없는 등의 과제가 있다.
또한, 1인치 이상으로 대구경화한 기판을 제조하는 경우, 이 기판의 주면 상에, 피트 및 홈이 남기 때문에, 기판 상에 형성하는 질화물 반도체층에 따라 그 표면을 평탄화하는 것이 필요로 된다고 하는 과제도 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 광범위한 파장대에서, 질화물 반도체층의 조성 분포, 예를 들면, 활성층의 결정성이나 In 함유량을 균일하게 하여, 수명 특성 및 소자 특성이 한층 더 우수한 소자를 제공하는 것을 목적으로 한다.
본 발명의 제1 질화물 반도체 레이저 소자는, 질화물 반도체 기판의 주면 상에 제1 도전형의 질화물 반도체층과, In을 함유하는 활성층과, 제1 도전형과는 다른 도전형을 한 제2 도전형의 질화물 반도체층과, 상기 제2 도전형의 질화물 반도체층에 스트라이프 형상의 릿지부를 구비하여 이루어지며, 상기 질화물 반도체 기판의 주면은, 기준 결정면에 대하여, 적어도 상기 스트라이프 형상의 릿지부와 대략 평행 방향으로 오프각 a(θa)를 갖고 있는 것을 특징으로 한다.
또한, 제2 질화물 반도체 레이저 소자는, 질화물 반도체 기판의 주면 상에 제1 도전형의 질화물 반도체층과, 활성층과, 제1 도전형과는 다른 도전형을 한 제2 도전형의 질화물 반도체층과, 상기 제2 도전형의 질화물 반도체층에 스트라이프 형상의 릿지부를 구비하여 이루어지며, 상기 질화물 반도체 기판의 주면은, 기준 결정면에 대하여, 상기 스트라이프 형상의 릿지부에 대략 평행 방향으로 오프각 a(θ a)와, 대략 수직 방향으로 오프각 b(θb)를 갖고 있는 것을 특징으로 한다.
또한, 본 발명의 질화물 반도체 소자는, 질화물 반도체 기판의 주면 상에 제1 도전형의 질화물 반도체층과, 활성층과, 제1 도전형과는 다른 도전형을 한 제2 도전형의 질화물 반도체층을 순서대로 구비하여 이루어지며, 상기 질화물 반도체 기판의 주면은, M면(1-100)에 대하여 대략 수직 방향으로 오프각 a(θa), 대략 평행 방향으로 오프각 b(θb)를 갖고 있으며, |θa|>|θb|의 관계를 만족시키는 것을 특징으로 한다.
이들 소자에서는, (1) 상기 기준 결정면은, (0001)면, (11-20)면 또는 (1-100)면이거나, (2) 상기 질화물 반도체 기판의 주면은, (0001)면으로 이루어지는 제1 영역과, 적어도 제1 영역과 다른 결정 성장면을 갖는 제2 영역을 구비하고 있거나, (3) 상기 제2 영역은, (000-1)면이거나, (4) 상기 질화물 반도체 기판의 주면은, 상기 제1 영역과 상기 제2 영역을 대략 평행하게 갖거나, (5) 제1 영역이, 릿지의 바로 아래에 배치되어 이루어지거나, (6) 0.1°≤|θa|≤0.7°를 만족하거나, (7) |θa|>|θb|를 만족하거나, (8) 제1 도전형의 질화물 반도체층에는, 래터럴 성장시킨 Al을 함유하거나, (9) 제1 영역과 제2 영역은, 스트라이프 형상으로 극성이 분단되어 있거나 중 1종 이상을 구비하는 것이 바람직하다.
또한, 이들 소자는, 제1 도전형의 질화물 반도체층과 제2 도전형의 질화물 반도체층 사이에, 활성층을 포함하여 코어 영역이 형성되며,
상기 제1 도전형 및 제2 도전형 질화물 반도체층의 적어도 한쪽에, 상기 코어 영역의 최외층으로부터 순서대로 제1 질화물 반도체층과 제2 질화물 반도체층을 갖고 있고,
상기 코어 영역의 최외층과 상기 제1 질화물 반도체층 사이 및 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층 사이에 굴절율차를 갖는 것이 바람직하다.
이 경우, (a) 제1 질화물 반도체층은 상기 코어 영역의 최외층보다 굴절율이 낮거나, (b) 제2 질화물 반도체층은 제1 질화물 반도체층보다 굴절율이 낮거나, (c) 코어 영역의 최외층과 제1 질화물 반도체층의 굴절율차(Δn1) 및/또는 제1 질화물 반도체층과 제2 질화물 반도체층의 굴절율차(Δn2)는 0.004∼0.03이거나, (d) n형 질화물 반도체층은, 코어 영역의 최외층에 접한 제1 n형 질화물 반도체층으로부터 순서대로 제m(m≥2)의 n형 질화물 반도체층을 갖고 있으며,
p형 질화물 반도체층은, 상기 코어 영역의 최외층에 접한 제1 p형 질화물 반도체층을 갖고 있고,
제m(m≥2)의 n형 질화물 반도체층의 굴절율은, 제1 p형 질화물 반도체층의 굴절율보다 높거나, (e) 제m(m≥2)의 n형 질화물 반도체층과 제1 p형 질화물 반도체층의 굴절율차(Δn)는 0.004∼0.03이거나, (f) 제m(m≥2)의 n형 질화물 반도체층과 상기 코어 영역의 최외층의 굴절율차(Δnm)는 0.007∼0.05이거나 중 1종 이상을 구비하는 것이 바람직하다.
본 발명의 질화물 반도체 레이저 소자 및 질화물 반도체 소자(양자를 포함하여 간단하게 「소자」라고 하는 경우가 있음)는, 질화물 반도체 기판(간단하게 「기판」이라고 하는 경우가 있음)의 제1 주면 상에 제1 도전형의 질화물 반도체층(간단하게 「반도체층」이라고 하는 경우가 있음)과, 활성층과, 제2 도전형(제1 도전형과는 다른 도전형)의 질화물 반도체층을 이 순서로 구비한다. 또한, 질화물 반도체 소자는, 레이저 소자이어도 되고, LED이어도 된다. 특히, 레이저 소자의 경우에는, 제2 도전형의 질화물 반도체층에 스트라이프 형상의 릿지부를 갖고 있는 것이 바람직하다.
이 소자는, 제2 도전형의 질화물 반도체층 상에 제2 전극을 구비하고, 기판의 제2 주면(제1 주면과 대향하는 주면)에 제1 전극을 구비한 대향 전극 구조로 할 수 있다. 이 구조에 의해, 제조 공정을 안정화하고, 대전류를 투입하는 것이 가능해져, 고출력 발진을 할 수 있는 고품질의 소자를 수율 좋게 실현할 수 있다. 또한, 제1 주면측에, 제1 및 제2 전극의 쌍방이 배치되어 있어도 된다.
이하에, 본 발명의 질화물 반도체 레이저 소자를, 그 제조 방법과 함께 설명한다.
이 소자는, 도 1의 (b) 및 도 2의 (a)에 도시한 바와 같이, 질화물 반도체 기판(101) 상에, 제1 도전형 질화물 반도체층, 활성층, 제2 도전형 질화물 반도체가 이 순서로 형성되어 있고, 제2 도전형 질화물 반도체층의 표면에는 스트라이프 형상의 릿지부가 형성되어 있다.
기판(101)의 주면은, 도 1의 (a), 도 3의 (a) 및 (b)에 도시한 바와 같이 릿 지부와 대략 평행 방향 A, 예를 들면, [0001] 방향 및 [1-100] 방향으로부터 오프각 a(θa°) 기울어져 있다. 즉, 기판의 주면이란, 기판의 소정의 기준 결정면(오프각의 경사가 없는 면, 예를 들면, C면)에 대하여, 오프각 a를 갖는 면을 가리킨다.
또한, 기판의 주면은, 도 4의 (a) 및 (b)에 도시한 바와 같이 소정의 기준 결정면에 대하여, 릿지부와 대략 평행 방향 A로 오프각 a 기우는 것에 외에, 또한, 오리프러(OF)면에 대하여 대략 수직 방향, 예를 들면, [11-20] 방향으로, 오프각 b(θb°) 기울어져 있어도 된다.
여기서, 기준 결정면이란, 예를 들면, C면, M면, A면, R면 등의 결정면을 나타낸다. 그 중에서도, C면(0001), M면(1-100), A면(11-20) 등이 바람직하다.
「오프각」이란, 기판 표면에 형성된, 소정의 기준 결정면에 대한 경사각이다. 오프각은, 적어도 스트라이프 형상의 릿지부와 대략 평행 방향으로 형성되는(오프각 a) 것이 바람직하고, 또한, 오프각 a가 형성되는 방향에 대하여 직교하는 방향으로 형성되는(오프각 b) 것이 바람직하다. 「대략 평행 방향으로 형성된다」는 것은, 예를 들면, 공진면의 광 출사면 방향으로 하강하도록 형성되거나, 공진면의 광 반사면 방향으로 하강하도록 형성되어 있거나, 혹은, M면(1-100)에 대하여 대략 수직 방향으로 형성되는 것을 포함한다. 이에 의해, 릿지부의 바로 아래에 위치하는 활성층의 표면 모폴로지 및 조성(예를 들면, In 혼정비)을 균일하게 할 수 있다.
오프각 a는, 절대값 |θa|가 0.02°∼5° 정도, 0.1°∼0.7° 정도, 또한 0.15°∼0.6° 정도, 0.1°∼0.5° 정도, 0.15°∼0.4° 정도, 0.2°∼0.3° 정도인 것이 바람직하다. 오프각 b는, 절대값 |θb|가, 0°보다 대, 0°∼0.7° 정도, 0°∼0.5° 정도, 0°∼0.5° 미만, 0°∼0.3° 정도인 것이 바람직하다. 기판이 오프각 a 및 b를 갖는 경우에는, |θa|>|θb|인 것이 바람직하다. 이에 의해, 기판의 주면 상에 성장하는 반도체층의 표면 모폴로지가 면 내에서 평탄화된다. 또한, 반도체층 내의 Al이나 In 등의 조성 분포를 보다 균일화할 수 있다. 특히, 종래 기판에서는 곤란하였던, 활성층에서의 In 조성이 5%를 초과하는 반도체층에서도 조성 분포를 균일화할 수 있다.
즉, 상술한 바와 같은 오프각이 형성되어 있으면, 파장이 365㎚ 이하인 자외 영역으로부터 500㎚ 이상인 장파장 영역에 이르는 범위에서 소자 특성을 향상시킬 수 있다. 마이크로 PL로 릿지 또는 칩 내를 관찰하였을 때에, 오프각을 갖지 않는 기판 상에 성장시킨 반도체층 내의 활성층의 In의 조성 불균일은 큰(도 5) 것에 대하여, 상술한 오프각을 갖는 기판을 이용한 경우에는, 활성층의 In 조성의 불균일을 억제할 수 있다(도 6).
반도체층은, 제1 도전형(예를 들면, n형) 반도체층과 제2 도전형(예를 들면, p형) 반도체층에서, 활성층을 사이에 두고 분리 광폐쇄형 구조(Separate Confinement Heterostructure)이다.
활성층은, In을 함유하는 것이 바람직하다. 이에 의해, 광범위한 파장대의 소자를 실현할 수 있다. 또한, 다중 또는 단일 양자 웰 구조 중 어느 것이라도 된다. 양자 웰 구조로 함으로써, 발광 효율을 향상시킬 수 있다. 활성층보다 밴드 갭이 큰 반도체층을, 활성층의 상하에 구비함으로써, 광의 도파로가 구성된다. 또한, 활성층의 양측에 클래드층(굴절율이 낮은 층)을 형성함으로써, 광 및 캐리어의 쌍방을 폐쇄할 수 있다.
(제1 공정)
오프각을 갖는 질화물 반도체 기판은, 이하와 같이 형성할 수 있다.
우선, 도 7의 (a)에 도시한 바와 같이 질화물 반도체와 다른 재료로 이루어지는 이종 기판(10)을 준비한다. 이종 기판은, 사파이어, GaAs, SiC, Si, 첨정석, SiO2, SiN, ZnO 등을 들 수 있다. 이종 기판(10)의 표면은, 후에 성장시키는 질화물 반도체의 성장면을 (0001)면, (11-20)면 또는 (1-100)면으로 하는 것이 바람직하다.
이종 기판(10)의 표면 상에, AlxGa1-xN(0≤x≤1)으로 이루어지는 버퍼층(도시 생략)을 성장시킨다. 버퍼층은, 900℃ 이하의 성장 온도에서, 예를 들면, MOCVD법에 의해, 감압∼대기압에서 성장시킨다. 본 발명에서는, 반도체층은, 예를 들면, 유기 금속 화학 기상 성장(MOCVD)법, 할로겐 기상 에피택셜 성장(HVPE)법, 분자선에피택시(MBE)법 등의 기상 성장법, 질화물 반도체를 성장시키는 데 알려져 있는 모든 방법을 이용하여 형성할 수 있다.
그 후, 도 7의 (b)에 도시한 바와 같이, 예를 들면, 버퍼층을 개재하여 이종 기판(10) 표면에 볼록부(10a)를 형성한다.
계속해서, 전위를 저감시킨 질화물 반도체층(100)을 성장시킨다. 이 반도체층(100)의 막 두께는 50㎛∼10㎜ 정도, 바람직하게는 100㎛∼1000㎛ 정도이다. 이 범위이면, 후 공정에서의 오프각의 형성 및 핸들링을 용이하게 할 수 있다.
계속해서, 도 7의 (c)에 도시한 바와 같이 이종 기판을 연마, 연삭, 전자파 조사(엑시머 레이저-조사 등) 또는 CMP 등에 의해 제거하여, 단체의 질화물 반도체층(100)을 추출함으로써, 질화물 반도체 기판을 얻는다. 이 기판은, 반도체층(100)의 성장면을 제1 주면, 이종 기판(10)을 제거함에 따른 노출면을 제2 주면으로 한다.
또한, 이종 기판은, 반드시 여기서 제거하는 것은 필요한 것은 아니다. 후술하는 n 전극의 형성까지 제거해도 되고, 제거하지 않아도 된다.
얻어진 질화물 반도체 기판의 제1 표면은, 예를 들면, (0001)면, (11-20)면, (1-100)면(M면) 등을 포함하는 것이 바람직하다. 이에 의해, 기판과 질화물 반도체층의 계면으로부터 발생하는 전위를 저감시킬 수 있다. 또한, 웨이퍼로부터 분할하는 공정에서의 벽개 등을 재현성 좋게 행할 수 있다.
기판의 제1 표면에는, 전위가 면 내에서 주기적으로 분포하고 있는 것이어도 된다. 예를 들면, ELO법을 이용하여 저전위 밀도 영역(예를 들면, 제1 영역)과 고전위 밀도 영역(예를 들면, 제2 영역)을 교대로 스트라이프 형상으로 형성한 것을 들 수 있다. 이에 의해, 기판 내의 응력을 완화시킬 수 있어, 기판 상에 응력 완화층을 형성하지 않고, 그 위에 질화물 반도체층을 성장시킬 수 있다.
또한, 제1 영역과 제2 영역은 스트라이프 형상으로 극성이 분단되어 있는 것이 바람직하다. 이에 의해, 기판에 발생하는 응력이나 왜곡을 억제할 수 있다. 또한, 웨이퍼의 분할 공정에서의 벽개 등을 재현성 좋게 행할 수 있다.
여기서, 저전위 밀도 영역이란, 단위 면적당의 전위수가 1×107/㎠ 이하, 바람직하게는 1×106/㎠ 이하, 더 바람직하게는 5×105/㎠ 이하인 영역이다. 고전위 밀도 영역이란, 저전위 밀도 영역보다 전위 밀도가 높은 영역이면 된다.
제1 영역과 제2 영역이 교대로 스트라이프를 형성하는 경우, 제1 영역의 폭은 10㎛∼500㎛, 또한 100㎛∼500㎛가 바람직하다. 제2 영역의 폭은 2㎛∼100㎛, 10㎛∼50㎛가 바람직하다.
이들의 전위 측정은 CL 관찰이나 TEM 관찰 등으로 행할 수 있다.
예를 들면, 제1 표면 상에 형성되는 저전위 밀도 영역을 (0001)면으로 하면, 고전위 밀도 영역은 (0001)면과는 다른 (000-1)면, (11-20)면, (10-14)면, (10-15)면, (11-24)면 등의 결정 성장면을 들 수 있다. 특히, (000-1)면이 바람직하다. 이와 같이 부분적으로 결정 성장면이 서로 다른 면을 갖는 기판을 이용함으로써, 기판 내부에 발생하는 응력이나 왜곡을 완화시킬 수 있어, 기판 상에 응력 완화층을 형성하지 않고, 반도체층을 막 두께 5㎛ 이상으로 적층하는 것이 가능하게 된다. 즉, 웨이퍼의 휘어짐 및 크랙의 발생을 저감할 수 있다. 상술한 스트라이프 형상은, 파선 형상으로 형성되어 있는 것을 포함한다.
또한, 질화물 반도체의 제2 표면은, 적어도 2 이상의 서로 다른 결정 성장면 을 갖는 것이 바람직하고, 구체적으로는 (000-1)면, (0001)면, (11-20)면, (10-15)면, (10-14)면, (11-24)면 등을 들 수 있다. 본 명세서에서는, 면 지수를 나타내는 괄호 내의 바(-)는, 뒤의 숫자 위에 붙이는 것으로 한다.
또한, 기판의 외주 형상은 특별히 한정되지 않고, 웨이퍼 형상이어도, 사각 형상 등이어도 된다. 웨이퍼 형상인 경우에는, 1인치 이상, 또한 2인치 이상의 사이즈가 바람직하다.
기판은, 2축 결정법에 의한 (0002) 회절 X선 로킹 커브의 반치폭(Full Width at Half Maximum)이 2분 이하인 것이 바람직하고, 1분 이하가 보다 바람직하다.
또한, 질화물 반도체 기판으로서는, Ⅲ족 원소(B, Ga, Al, In 등)와 질소의 화합물 또는 혼정 화합물(GaN, AlN, AlGaN, InAlGaN 등)을 들 수 있다. 또한, 이 기판은, n형 또는 p형 불순물을 함유하는 것이 바람직하다. 이 불순물 농도는, 1×1017㎝-3∼1×1020㎝-3을 들 수 있다.
이 기판은, 부분적으로 사파이어 등의 절연성 기판을 갖는 것이어도 된다.
질화물 반도체 기판은, 상술한 2단 성장의 ELO법, 선택 성장법 등을 이용하여 형성해도 되고, 초임계 유체 내에서 결정 육성시키는 수열 합성법, 고압법, 플럭스법, 용융법 등으로 형성되는 벌크 단결정을 이용해도 된다. 또한, 시판품을 이용해도 된다.
다음으로, 도 7의 (d)에 도시한 바와 같이, 얻어진 기판(101)의 표면에 오프각을 형성한다. 오프각은, 기판(101)의 제1 표면에 막 두께 분포를 갖는 마스크( 도시 생략)를 형성하고, 그 후, 마스크를 에칭에 의해 제거하며, 또한 노출된 기판의 제1 표면도 계속해서 에칭한다. 에칭은, 웨트 에칭, 드라이 에칭(반응성 이온 에칭: RIE, 반응성 이온 빔 에칭: RIBE, 전자 사이클로트론 공명: ECR, 고주파 유도 결합 플라즈마: ICP, 수속 이온 빔: FIB 등), CMP 처리 등에 의해 행할 수 있다. 그 중에서도, 드라이 에칭법을 이용하는 것이, 오프각을 용이하게 제어할 수 있기 때문에 바람직하다. 이에 의해, 기판의 제1 표면에는, 에칭 시간에 면내 분포가 발생하기 때문에, 원하는 오프각을, 원하는 방향에 대하여, 원하는 크기로 형성할 수 있다.
혹은, 기판의 제1 표면을, 연마하고, 연삭하는, 레이저 조사에 의해 표면 처리하는 방법 등을 이용해도 되고, 벌크의 질화물 반도체 기판을 와이어 소우로 오프각을 갖도록 잘라내어도 된다. 특히, 드라이 에칭에 의해 오프각을 형성하는 경우에는, 드라이 에칭 장치에 기판을 기울어지게 하여 세트하거나, 경사가 있는 기판 홀더에 기판을 세트하여, 에칭을 하는 방법이어도 된다. 또한, 사전에 이종 기판에 오프각을 형성하고, 그 위에 질화물 반도체층을 성장시킴으로써 이종 기판으로부터 질화물 반도체층에 오프각을 연속시켜, 이 질화물 반도체층으로부터 기판을 얻어도 된다.
얻어진 기판(101)의 제1 주면은, 질화물 반도체 기판의 본래의 표면에 대하여 오프각 a를 갖는다. 이것을 이용하여 소자를 형성함으로써, 기판 상에 성장시킨 반도체층 내에서는, 응력이 억제되어, 벽개 시에 있어서의 손상에 견디는 것이 가능하게 된다.
(제2 공정)
다음으로, 도 8의 (a)에 도시한 바와 같이 오프각을 갖는 기판(101)의 제1 주면 상에, 하층(생략 가능한 크랙 방지층 등)을 개재하여, 질화물 반도체층(200)으로서, 예를 들면, n측 층, 활성층, p측 층을 이 순서로 적층한다. 반도체층(200)은, InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 등을 들 수 있다.
우선, n측 층으로서, n측 클래드층: n형 불순물 도핑 AlxGa1-xN(0≤x≤0.5), n측 광 가이드층: AlxGa1-xN(0≤x≤0.3)을 성장시킨다. 또한, 클래드층 및 광 가이드층 등이라는 명칭은, 반드시 그 기능만을 갖는 것을 의미하는 것이 아니라, 그 밖의 기능도 완수하는 것을 의미한다(p측 층도 동일함). n측 클래드층은 단일층이면, 일반식은 AlxGa1-xN(0≤x≤0.2)이고, 막 두께는 0.5∼5㎛인 것이 바람직하다. 다층이면, 제1 층: AlxGa1-xN(0≤x≤0.5, 0≤x≤0.1, 또한 0<x≤0.3이 바람직함)과 제2 층: AlyGa1-y(0.01≤y≤1)의 적층 구조로 해도 된다. n측 층, 특히, 다층인 경우의 제1 층(Al을 함유하는 반도체층)은, 래터럴 성장시켜 형성하는 것이 바람직하다. 이에 의해, 반도체층의 표면의 한층 더한 평탄화, 반도체층 내에서의 조성 불균일의 억제를 실현할 수 있다. 래터럴 성장은, 로 내에서의 성장 온도를 1000℃ 이상, 압력을 600Torr 이하로 하는 것이 바람직하다. 다층인 경우의 제1 및 제2 층 등은, 예를 들면, 0.5∼5㎛의 막 두께가 적당하다.
다음으로, 활성층으로서, 일반식 InxAlyGa1-x-yN(0<x≤1, 0≤y<1, 0<x+y≤1)으 로 표시되는 다중 양자 웰 구조의 반도체층을 성장시키는 것이 바람직하다. 웰층의 조성은 In의 혼정이 0<x≤0.5인 것이 바람직하다. 웰층 및 장벽층의 막 두께는, 예를 들면, 10∼300Å, 20∼300Å를 들 수 있고, 총 막 두께는, 예를 들면, 100∼3000Å 정도가 적당하다. 또한, 총 막 두께를 10∼300Å 정도의 범위로 함으로써, Vf, 임계값 전류 밀도를 저감시킬 수 있다. 또한, Al 함유량을 조정함으로써 자외 영역의 발광으로부터, 장파장측의 발광(예를 들면, 300㎚∼650㎚, 또한 360㎚∼580㎚)이 가능하게 된다.
다중 양자 웰 구조는, 장벽층으로부터 시작하여 웰층에서 종료되어도, 장벽층으로부터 시작되어 장벽층에서 종료되어도, 웰층으로부터 시작되어 장벽층에서 종료되어도, 웰층으로부터 시작되어 웰층에서 종료되어도 된다. 바람직하게는, 장벽층으로부터 시작하여, 웰층과 장벽층의 페어를 2∼8회 반복하여 이루어지는 것으로써, 장벽층에서 종료되는 구성이다. 특히 이 페어가 2∼3회 반복되어 이루어지는 것은, 임계값을 저하시켜, 수명 특성을 향상시키는 데 바람직하다.
계속해서, p측 층으로서, 전자 폐쇄층(생략 가능): p형 불순물 도핑 AlxGa1-xN(0≤x≤0.5), p측 광 가이드층: AlxGa1-xN(0≤x≤0.3), p측 클래드층: p형 불순물 도핑 AlxGa1-xN(0≤x≤0.5), p측 컨택트층: p형 불순물 도핑 AlxGa1-xN(0≤x≤1)을 이 순서로 성장시킨다. 이들 반도체층에는, In을 혼정시켜도 된다. 각 층의 막 두께는 30Å∼5㎛ 정도를 들 수 있다.
반도체층(200)은, 기판(101)의 제1 주면 상에, 저온 성장 버퍼층: AlxGa1-xN(0≤x≤0.3), 중간층(202): AlxGa1-xN(0≤x≤0.3) 및/또는 크랙 방지층: InxAlyGa1-x-yN(0<x≤1, 0≤y<1, 0<x+y≤1)을 개재하여 n측 층을 성장시킨 구성이어도 된다. 또한, 각 층의 사이에 응력 완충층을 갖는 구조 또는 GRIN 구조를 이용해도 된다. 중간층 등은, 단일 또는 다층 적층 구조 중 어느 것이라도 된다. 이 중간층 등에 의해, 반도체층의 표면 상에 발생하는 전위(관통 전위 등), 피트를 저감시킬 수 있다.
n측 클래드층, p측 클래드층은, 단일층 구조, 2층 구조 또는 조성비가 상호 다른 2층으로 이루어지는 초격자(SL) 구조이어도 된다. n측 및 p측 클래드층의 총 막 두께는, 0.4∼10㎛인 것이 바람직하다. 이에 의해, 순방향 전압(Vf)을 저감할 수 있다. 또한, 클래드층의 전체의 Al의 평균 조성은, 0.02∼0.15인 것이 바람직하다. 이에 의해, 크랙의 발생을 억제할 수 있어, 레이저 도파로와의 굴절율차를 얻을 수 있다.
n형 불순물은, 예를 들면, Si, Ge, Sn, S, O, Ti, Zr, Cd 등을 들 수 있고, p형 불순물은, Mg, Be, Zn, Mn, Ca, Sr 등을 들 수 있다. 불순물 농도는 5×1016/㎤∼1×1021/㎤ 정도가 바람직하다. 특히, n형 불순물의 도핑량은, 1×1017/㎤∼5×1019/㎤인 것이 바람직하다. 이에 의해, 저항율을 낮게 할 수 있으며, 또한 결정성 을 손상하지 않는다. p형 불순물의 도핑량은, 1×1019/㎤∼1×1021/㎤인 것이 바람직하다. 이에 의해, 결정성을 손상하지 않는다. 불순물 도핑은 변조 도핑이어도 된다.
(제3 공정)
기판(101) 상에 반도체층(200)을 적층한 웨이퍼를, 반도체 성장 장치의 반응 용기로부터 추출하고, n측 층을 에칭함으로써, 예를 들면, n측 클래드층까지 노출시킨다. 이에 의해, 응력을 완화할 수 있다. 또한, 이 공정은 생략할 수 있으며, 에칭에 의해 노출시키는 면은, 반드시 n측 클래드층이 아니어도 된다. 에칭은, RIE법을 이용하여 Cl2, CCl4, BCl3, SiCl4 가스 등의 염소계 가스에 의해 행할 수 있다.
계속해서, 도 8의 (b)에 도시한 바와 같이 p측 층 표면에 스트라이프 형상의 릿지부를 형성한다.
릿지부의 형성은, 우선, p측 층의 최상층인 p측 컨택트층(209)의 표면에 보호막(도시 생략)을 형성한다. 이 보호막은, 릿지부의 형상에 대응하는 패턴이다. 이 보호막을 마스크로 하여, p측 층을 에칭 제거한다. 릿지부는, 도파로 영역을 규정하는 것으로, 폭은 1.0㎛∼100.0㎛ 정도, 높이(에칭 깊이)는, 적어도 p측 클래드층을 노출하는 범위이면 된다. 공진기 길이는 300㎛∼1000㎛ 정도가 바람직하다. 싱글 모드의 레이저광으로 하는 경우에는, 폭은 1.0㎛∼3.0㎛로 하는 것이 바람직하다. 릿지부의 폭을 5㎛ 이상으로 하면, 1W 이상의 고출력이 가능하게 된다. 또한, 대전류를 흘리면, 릿지부 바로 아래에서는 전류가 급격하게 가로 방향으로 퍼지기 때문에, 릿지부의 높이는 p측 광 가이드층까지인 것이 바람직하다. 또한, 릿지는, 상술한 저전위 밀도 영역(제1 영역)의 상방에 배치되도록 형성하는 것이 바람직하다.
(제4 공정)
그 후, 도 8의 (c)에 도시한 바와 같이, 릿지부의 측면을 매립막(220)으로 보호한다. 이 매립막(220)은, 반도체층보다 굴절율이 작고, 절연성의 재료로부터 선택하는 것이 바람직하다. 구체적으로 설명하면, ZrO2, SiO2, V, Nb, Hf, Ta, Al 등의 산화물의 단층 또는 다층을 들 수 있다.
계속해서, p측 컨택트층(209)의 릿지부의 상면에 p 전극(230)을 형성한다. 바람직하게는, p측 컨택트층(209) 및 매립막(220) 상에 p 전극(230)을 형성한다. p 전극은 다층 구조, 예를 들면, Ni(50∼200Å: 하층)/Au(500∼3000Å: 상층), Ni/Au/Pt(500∼5000Å) 또는 Ni/Au/Pd(500∼5000Å)가 바람직하다.
p 전극(230)을 형성한 후, 300℃ 이상, 바람직하게는 500℃ 이상에서, 질소 및/또는 산소 분위기 하에서, 오믹 어닐링을 행하는 것이 바람직하다.
다음으로, 도 8의 (d)에 도시한 바와 같이 전 공정에서 노출된 n측 층의 측면 등에 보호막(240)을 형성한다. 또한, 이 보호막은, 도 2의 (b)에 도시한 바와 같이 적어도 n측 층 및 p측 층의 측면을 피복하고 있으면 되고, p 전극(230)의 일부를 피복하지 않아도 된다.
또한, p 전극(230) 상에 패드 전극(250)을 형성한다. 패드 전극(250)은, Ni, Ti, Au, Pt, Pd, W 등의 금속으로 이루어지는 적층 구조, 예를 들면, W/Pd/Au(1000Å 이상) 또는 Ni/Ti/Au(1000Å 이상)로 할 수 있다.
(제5 공정)
도 8의 (e)에 도시한 바와 같이 기판(101)의 제2 주면에 n 전극(210)을 형성한다.
n 전극은, Ti, Ni, Au, Pt, Al, Pd, W, Rh, Ag, Mo, V, Hf로 이루어지는 군으로부터 선발되는 적어도 1종의 금속에 의해, 제2 주면의 일부 또는 전면에 형성하는 것이 바람직하다. 이에 의해, 기판과 n 전극의 오믹 특성이 용이하게 얻어지고, 밀착성도 좋아, 웨이퍼를 분할하기 위한 벽개 공정 등에서의 전극 박리를 방지할 수 있다.
n 전극이 다층 구조인 경우, 최상층은 Pt 또는 Au인 것이 바람직하다. 이에 의해, 전극으로부터의 방열성을 향상시킬 수 있다. n 전극의 막 두께는, 10000Å 이하, 또한 6000Å 이하가 바람직하다. 다층 구조의 경우, 예를 들면, 기판측이 V, Ti, Mo, W, Hf 등(500Å 이하, W인 경우에는 300Å 이하)인 것이 바람직하다. V인 경우에는, 막 두께는 50∼300Å 이하, 또한, 70∼200Å가 바람직하다. 이에 의해, 양호한 오믹 특성을 얻을 수 있어, 내열성을 향상시킬 수 있다. 구체적으로 설명하면, Ti(100Å: 기판측)/Al(5000Å), Ti/Pt/Au(60Å/1000Å/3000Å), Ti(60Å)/Mo(500Å)/Pt(1000Å)/Au(2100Å), Ti(60Å)/Hf(60Å)/Pt(1000Å)/Au(3000Å), Ti(60Å)/Mo(500Å)/Ti(500Å)/Pt(1000Å)/Au(2100Å), W/Pt/Au, W/Al/W/Au, Hf/Al, Ti/W/Pt/Au, Ti/Pd/Pt/Au, Pd/Pt/Au, Ti/W/Ti/Pt/Au, Mo/Pt/Au, Mo/Ti/Pt/Au, W/Pt/Au, V/Pt/Au, V/Mo/Pt/Au, V/W/Pt/Au, Cr/Pt/Au, Cr/Mo/Pt/Au, Cr/W/Pt/Au 등을 들 수 있다. n 전극을 형성한 후에는, 300℃ 이상에서 어닐링해도 된다.
n 전극은, 제2 주면측에, 후 공정인 기판을 바화하기 위한 스크라이브 공정에서 스크라이브 라인으로 되는 영역을 제외한 범위에, 사각형으로 형성하는 것이 바람직하다. 또한, n 전극 상에는, n 전극과 마찬가지의 패턴 형상으로 메탈라이즈 전극을 형성해도 된다. 이에 의해, 스크라이브하기 쉬워져, 벽개성이 향상된다. 메탈라이즈 전극으로서는, Ti-Pt-Au-(Au/Sn), Ti-Pt-Au-(Au/Si), Ti-Pt-Au-(Au/Ge), Ti-Pt-Au-In, Au/Sn, In, Au/Si, Au/Ge 등을 들 수 있다.
또한, 이 기판의 제2 주면에도, 오프각이나 요철 단차를 형성해도 된다.
요철 단차를 형성함으로써, 제2 주면을 (000-1)면으로 하면, (000-1)면 이외의 경사면을 노출시킬 수 있다. (000-1)면 이외의 경사면은, n 극성을 나타내는 면에서의 표면적의 0.5% 이상 또한 1∼20% 정도가 바람직하다. 이에 의해, n 전극의 오믹 특성을 향상시킬 수 있다.
여기서, 단차란, 계면 단차가 0.1㎛ 이상이고, 단차 형상은 테이퍼 형상, 역테이퍼 형상의 것을 들 수 있다. 단차의 평면 형상은, 스트라이프 형상, 격자 형상, 섬 형상, 원 형상이나 다각 형상, 사각 형상, 빗 형상, 메쉬 형상으로부터 선택할 수 있다. 예를 들면, 원 형상의 볼록부를 형성하면, 원 형상 볼록부의 직경 폭은 5㎛ 이상으로 할 수 있다. 또한, 오목부 홈부의 폭은 적어도 3㎛ 이상의 영 역을 가지면, 전극의 박리 등이 없어져 바람직하다.
제2 주면에서, (000-1)면 이외의 경사면을 노출시키기 위해서는, 오프각을 0.2∼90°의 범위에서 형성하는 것이 적당하다.
(제6 공정)
스트라이프 형상의 p 전극(230)에 수직인 방향에서, 반도체층의 공진면을 형성하기 위해 웨이퍼를 바 형상으로 분할한다. 공진면은, M면(1-100), A면(11-20)으로 하는 것이 바람직하다. 분할 방법으로서는, 블레이드 브레이크, 롤러 브레이크 또는 프레스 브레이크 등을 들 수 있다.
이 분할은, 우선 벽개 보조홈을 형성하고, 계속해서 분할하는 2단계에서 행하는 것이 바람직하다. 이에 의해, 공진면을 수율 좋게 형성할 수 있다.
즉, 우선, 기판의 제1 또는 제2 주면측으로부터, 스크라이브에 의해 벽개 보조홈을 형성한다. 이 홈은 웨이퍼의 전면 또는 바로 되는 영역의 웨이퍼의 양단에 형성한다. 홈을 바를 형성하는 벽개 방향으로, 파선 형상으로 간격을 두고 형성하는 것이 바람직하다. 이에 의해, 벽개 방향이 굴곡하는 것을 억제하여, 용이하게 벽개할 수 있다. 또한, 이 홈을 제2 주면에 형성함으로써, FFP의 리플을 억제할 수 있음과 함께, 전극의 박리를 방지할 수 있다.
다음으로, 브레이커에 의해 웨이퍼를 바 형상으로 분할한다. 벽개 방법으로서는, 블레이드 브레이크, 롤러 브레이크 또는 프레스 브레이크 등을 들 수 있다.
벽개에 의해 형성된 공진면의 광 반사측 및/또는 광 출사면에는, 반사 미러 를 형성해도 된다. 반사 미러는, SiO2, ZrO2, TiO2, Al2O3, Nb2O5 등의 유전체 다층막에 의해 형성할 수 있다. 특히, 출사 단부면측에는 Al2O3 또는 Nb2O5가 바람직하다. 이에 의해, 수명 특성이 양호해진다. 벽개에 의해 형성된 공진면이면, 반사 미러를 재현성 좋게 형성할 수 있다.
또한, 바 형상으로 된 기판을 전극의 스트라이프 방향으로 평행하게 분할하여, 소자를 칩화한다. 칩화한 후의 형상은 사각형인 것이 바람직하고, 공진면의 폭은 500㎛ 이하, 또한, 400㎛ 이하인 것이 바람직하다.
이와 같이 하여 얻어진 레이저 소자는, FFP의 리플을 억제한 긴 수명 등의 특성을 갖는다. 또한, 대향 전극 구조의 소자이기 때문에, 접촉 저항율을 1.0E-3Ω ㎠ 이하로 저감시킬 수 있다.
또한, 이 소자는, 기판 상에 복수의 도파로 영역을 갖는 레이저 소자이어도 되고, 와이드 릿지부를 갖는 레이저 소자이어도 된다.
또한, 본 발명의 소자는, 주로, 제1 도전형(예를 들면, n형)층과 제2 도전형(예를 들면, p형)층 사이에, 활성층을 포함하는 코어 영역을 갖는 것이 바람직하다.
여기서, 코어 영역이란, 광 도파로 영역, 즉, 활성층에서 발생한 광을 폐쇄하여, 광파를 감쇠시키지 않고 도파시킬 수 있는 영역을 의미한다. 통상적으로, 활성층과 이것을 사이에 두는 광 가이드층이 코어 영역을 구성하고, 그 막 두께는, 예를 들면, 100Å∼1.5㎛ 정도인 것이 적당하다.
n형 및 p형층을 구성하는 반도체층은, 특별히 한정되는 것이 아니라, 예를 들면, 상술한 질화물 반도체층을 들 수 있다.
이 소자에서는, n형 및 p형 층 중 적어도 한쪽에, 특히, n형 층에, 코어 영역의 최외층에 인접하여, 제1 질화물 반도체층(이하, 「제1 층」이라고 함) 및 제2 질화물 반도체층(이하, 「제2 층」이라고 함)이 이 순서로 배치되어 있는 것이 바람직하다.
n형 층에서, 제1 층 및 제2 층은, 각각, 광의 출사 각도를 조정하기 위한 층, 광 가이드층 및 클래드층으로서 기능하는 것이지만, 이들 층의 적층에 의해, 이들 기능을 조정할 수 있다.
즉, n층 또는 p층을 다층화, 특히 n층을 다층화함으로써, F. F. P.가 좁아져, 활성층에서의 이득을 감소시키지 않고, N. F. P를 넓게 할 수 있다. 이에 의해, 임계값 전류를 유지할 수 있다. 또한, 광의 출사 각도를 상향, 하향 등으로 조정할 수 있어, 광 출력 효율을 향상시켜 집광율이 양호한 소자를 얻을 수 있다.
또한, 제1 층과 코어 영역의 최외층, 제2 층과 제1 층은, 굴절율이 상이한 것이 바람직하고, 특히, 제1 층이 코어 영역의 최외층보다 저굴절율을 갖고 및/또는 제2 층이 제1 층보다 저굴절율을 갖는 것이 바람직하다. 이들 층은, 코어 영역의 최외층으로부터 순서대로 굴절율이 낮아지도록 설정되어 있는 것이 바람직하다. 이에 의해, 안정된 광의 폐쇄에 의해, 활성층으로부터 조사되는 빔을 안정화시킬 수 있다. 그 결과, 레이저 광원으로서 응용이 확대된다.
또한, 코어 영역의 최외층과 제1 층의 굴절율차(Δn1) 및/또는 제1 층과 제2 층의 굴절율차(Δn2)가, 0.004∼0.03인 것이 바람직하다. 이에 의해, 활성층에서 발생하는 광의 체재 영역을 한층 더 적절하게 조정할 수 있어, 안정된 광의 폐쇄를 행하는 것이 가능하게 된다. 그 결과, F. F. P의 발산각의 제어가 가능하게 된다.
또한, n형 층에서는, 코어 영역의 최외층에 인접하여 형성되는 층은 2층에 한하지 않고, 3층 이상, 예를 들면, m층(m≥2) 형성해도 된다. 그 상한은 특별히 한정되지 않는다. 광의 폐쇄 효과를 고려하면 10층 이하, 8층 이하, 또한 6층 이하가 적당하다. 특히, 코어 영역의 최외층과 제m 층의 굴절율차(Δnm)는 0.008∼0.05, 0.007∼0.05의 범위 내인 것이 바람직하다. 이러한 범위로 설정함으로써, 광의 폐쇄를 완화하여 F. F. P의 발산각을 제어하면서, 광의 누설을 방지할 수 있다.
n형 층의 굴절율은, 통상적으로, 그 조성에 따라 조정할 수 있으며, 예를 들면, Al의 혼정비를 크게 함으로써, 굴절율을 작게 할 수 있다. 예를 들면, 제1 층과 제2 층 사이에서 0.004∼0.03의 굴절율차를 얻기 위해, 양자에서 Al의 조성비에 0.01∼0.07 정도 차이를 설정하는 것이 적당하다.
또한, 제1 층 및/또는 제2 층이, X층과 Y층의 초격자 구조로 이루어지는 경우에는, 어느 하나의 층의 막 두께만을 변화시키는, 예를 들면, 제1 층에서는 X층을 두껍게 하고, 제2 층에서는 X층을 얇게 하는 것 등에 의해, n형 층의 굴절율을 조정할 수 있다.
n형 층에서, 제1 층 및 제2 층은, 예를 들면, 막 두께 1000∼10000Å 정도가 적당하다. 또한, 제1 층∼제m 층까지 형성되어 있는 경우에는, 그 합계가 2000∼40000Å 정도인 것이 적당하다.
특히, n형 층이, AlxGa1-xN(0<x<1)을 포함하여 형성되어 있는 경우에는, 적어도, 코어 영역의 최외층으로부터 500∼5000Å 정도의 위치에 0.004∼0.03 정도의 굴절율차를 갖는 층, 1500∼20000Å 정도의 위치에 0.004∼0.03 정도의 굴절율차를 갖는 층이 배치되는 것이 바람직하고, 또한, 2500∼25000Å 정도의 위치에 0.004∼0.03 정도의 굴절율을 갖는 층이 배치되어 있는 것이 보다 바람직하다. 이에 의해, 그 조성 및 막 두께에 상관없이, 층 내부의 크랙의 발생을 방지할 수 있다. 따라서, 보다 적절한 광의 폐쇄를 실현할 수 있다.
또한, n형 질화물 반도체층측에 m층의 n형 질화물 반도체층을 갖고, 또한 p형 질화물 반도체층에 제1 p형 반도체층을 포함하며, 제m의 n형 질화물 반도체층이, 제1 p형 질화물 반도체층의 굴절율보다 높은 굴절율을 갖는 경우에는, p측에서의 광의 폐쇄 효과를 강하게 함으로써, 보다 안정된 광의 폐쇄를 행할 수 있다. 또한, n측에서의 폐쇄를 p측보다 약하게 함으로써, n측에서의 킹크의 발생을 방지하는 것이 가능하게 된다.
n형 층에, 상술한 제1 층 및 제2 층이 형성되어 있는 것이면, p형 층에, 반드시, 제1 층 및 제2 층이 형성되어 있지 않아도 된다. p형 층에 제1 층이 형성되어 있는 경우에는, 이 제1 층과 코어 영역의 최외층의 굴절율차는 특별히 한정되지 않지만, 예를 들면, 0.01∼0.2 정도가 적당하다. 또한, 제1 층은, 코어 영역의 최외층보다 굴절율이 작은 것이 바람직하다. 이에 의해, 광의 폐쇄를 확실하게 행할 수 있다. 또한, 제m 층과 제1 층의 굴절율차는, 예를 들면, 0.004∼0.03 정도인 것이 바람직하다. 제1 층은, 제m 층보다 굴절율이 작은 것이 바람직하다. 또한, 제1 층의 막 두께는, 예를 들면, 1000∼10000Å 정도가 적당하다. 제1 층은, GaN과 AlGaN을 적층한 초격자 구조로 하는 것이 바람직하다. 또한, p측의 굴절율을 n측보다 작게 하기 위해, Al의 혼정비를 높게 설정하였다고 해도, 그 막 두께를 박막화함으로써 내부의 크랙의 발생을 방지할 수 있어, 디바이스의 안정성을 유지할 수, 즉, 누설 전류를 저감시킬 수 있다.
광 가이드층은, 질화물 반도체로 이루어지며, 도파로 형성에 충분한 에너지 밴드 갭을 갖고 있으면, 그 조성, 막 두께 등은 특별히 한정되는 것이 아니라, 단층, 다층, 초격자층 중 어느 것의 구조를 갖고 있어도 된다. 구체적으로 설명하면, 파장 370∼470㎚에서는, GaN을 이용하고, 그것보다 장파장에서는 InGaN/GaN의 다층 또는 초격자층을 이용하는 것이 적당하다. 광 가이드층을 구성하는 질화물 반도체의 조성, 막 두께, 구조 등은, n측 및 p측에서 동일해도 되고, 달라도 된다.
본 발명에서, 코어 영역, n형 층 및 p형 층의 구체적인 적층 구조는, 예를 들면,
제1 p형 질화물 반도체층: AlGaN 단층, AlGaN/GaN의 다층 또는 초격자층,
p형 광 가이드층: AlGaN 단층, GaN 단층, AlGaN/GaN의 다층 또는 초격자층,
활성층: InGaN 단층, InGaN/InGaN의 다층 또는 초격자층, InGaN/GaN의 다층 또는 초격자층,
n형 광 가이드층: GaN 단층, InGaN 단층, AlGaN 단층, GaN/AlGaN의 다층 또는 초격자층, InGaN/AlGaN의 다층 또는 초격자층, AlGaN/AlGaN의 다층 또는 초격자층,
제1 n형 질화물 반도체층: AlGaN의 단층, GaN/AlGaN의 다층 또는 초격자층, InGaN/AlGaN의 다층 또는 초격자층, AlGaN/AlGaN의 다층 또는 초격자층,
제2 n형 질화물 반도체층: AlGaN의 단층, GaN/AlGaN의 다층 또는 초격자층, InGaN/AlGaN의 다층 또는 초격자층, AlGaN/AlGaN의 다층 또는 초격자층
등을 들 수 있다. 이들 층은, 임의로 조합할 수 있다. 특히, 초격자층의 경우에는, 한쪽의 층 또는 양방의 층에서, 그 조성을 변화시키거나, 막 두께를 변화시키거나, 조성 및 막 두께를 변화시킴으로써, 각 층의 굴절율 및 굴절율차를 상술한 바와 같이 설정할 수 있다.
이하에, 본 발명의 소자의 실시예를 나타낸다.
[실시예1]
이 실시예의 반도체 레이저 소자의 구조를 도 1의 (b) 및 도 2의 (a)에 도시한다.
이 레이저 소자는, 주면으로서, 전위 밀도가 1×106/㎠ 이하이고, (0001)면에 대하여 오프각 a가 0.3°인 GaN으로 이루어지는 기판(101) 상에, 저온 성장 버퍼층(도시 생략)과 중간층(도시 생략)을 개재하여, n측 클래드층(203), n측 광 가 이드층(204), 활성층(205), p측 캡층(206), p측 광 가이드층(207), p측 클래드층(208), p측 컨택트층(209)이 이 순서로 적층되어 구성된다.
p측 컨택트층(209)의 표면에는 스트라이프 형상의 릿지부가 형성되어 있고, 릿지의 양측에는, p측 클래드층(208) 표면이 노출되어 있다.
p측 클래드층(208)의 노출된 면 및 릿지부의 측면에는 매립층(220)이 형성되어 있다.
릿지부의 상면에 접촉하고, 매립막(220) 상에 걸치는 영역에는 p 전극(230)이 형성되어 있다. p 전극(230) 상의 일부으로부터 상술한 반도체의 적층체의 측면을 피복하는 보호막(240)이 형성되어 있다.
또한, p 전극(230) 상에는, p 패드 전극(250)이 형성되어 있고, GaN 기판(101)의 이면에는 n 전극(210)이 형성되어 있다.
이러한 반도체 레이저 소자는, 이하의 제조 방법에 의해 형성할 수 있다.
(질화물 반도체 기판(101))
우선, MOCVD 반응 장치 내에서, 사파이어 또는 GaAs로 이루어지는 이종 기판을 배치하고, 온도를 500℃로 한다. 다음으로, 트리메틸갈륨(TMG), 암모니아(NH3)를 이용하여, GaN으로 이루어지는 버퍼층(200Å)을 성장시킨다. 그 후, 온도를 1050℃로 하여, GaN으로 이루어지는 제1 질화물 반도체층(4㎛)을 성장시킨다.
계속해서, 웨이퍼를 반응 용기로부터 추출하고, 이 제1 질화물 반도체의 표면에, 스트라이프 형상의 포토마스크를 형성하여, CVD 장치에 의해 스트라이프 폭 10∼300㎛, 스트라이프 간격(창부) 5∼300㎛의 SiO2로 이루어지는 보호막을 형성한다.
그 후, 웨이퍼를 HVPE 장치로 이송하고, 원료에 Ga 메탈, HCl 가스 및 암모니아를 이용하고, n형 불순물로서 실리콘(Si) 또는 산소(O)를 도핑하면서 GaN으로 이루어지는 제2 질화물 반도체(400㎛)를 성장시킨다. 이와 같이, HVPE법으로 보호막 상에 100㎛ 이상의 GaN 후막을 성장시킴으로써, 결정 결함을, 2자릿수 이상, 저감시킬 수 있다.
이종 기판 등을 제거함으로써, 제2 질화물 반도체층으로 이루어지는 GaN을 질화물 반도체 기판(101)을 얻는다. 기판(101)의 막 두께는 400㎛ 정도이고, 적어도 도파로의 형성을 의도하는 영역에서, 전위 밀도가 1×106/㎠ 이하이다.
얻어진 기판(101)을 드라이 에칭 장치에, 소정 각도 기울어지게 하여 세트하고, 드라이 에칭함으로써, 기판(101)의 주면((0001면))에, 이 주면에 대하여, 릿지의 형성을 의도하는 방향으로, 0.3°의 오프각 a를 부여한다.
(n측 클래드층(203))
계속해서, 1000℃∼1080℃에서 TMA(트리메틸 알루미늄), TMG, 암모니아, 실란 가스를 이용하여, Si를 1×1018/㎤∼1×1019/㎤ 도핑한 Al0.03Ga0.97N으로 이루어지는 n측 클래드층(막 두께 2㎛)을 성장시킨다.
(n측 광 가이드층(204))
계속해서, 실란 가스를 멈추고, 1000℃∼1080℃에서 도핑되지 않은 GaN으로 이루어지는 n측 광 가이드층(0.175㎛)을 성장시킨다. 이 층에는, n형 불순물을 도핑해도 되고, In을 함유시켜도 된다.
(활성층(205))
다음으로, 온도를 900℃ 이하로 하여, Si 도핑 In0.02Ga0.98N으로 이루어지는 장벽층(140Å)을 성장시키고, 계속해서 동일 온도에서, 비도핑 In0.07Ga0.93N으로 이루어지는 웰층(70Å)을 성장시킨다. 장벽층과 웰층을 2회 교대로 적층하고, 마지막으로 장벽층을 형성하여, 총 막 두께 560Å의 다중 양자 웰 구조(MQW)의 활성층을 형성한다.
(p측 캡층(206))
다음으로, 900℃에서 또는 승온하고, TMG, TMA, 암모니아, Cp2Mg(시클로펜타 디에닐마그네슘)을 이용하여, p측 광 가이드층보다 밴드 갭 에너지가 큰, Mg를 1×1019/㎤∼1×1020/㎤ 도핑한 p형 Al0.25Ga0.75N으로 이루어지는 p측 캡층(100Å)을 성장시킨다. 이 층은 생략 가능하다.
(p측 광 가이드층(207))
계속해서, Cp2Mg, TMA를 멈추고, 1000℃∼1050℃에서, 밴드 갭 에너지가 p측 캡층(10)보다 작은, 비도핑 GaN으로 이루어지는 p측 광 가이드층(약 0.14㎛)을 성장시킨다. 또한, 이 층에는 p형 불순물을 도핑해도 되고, In을 함유시켜도 된다.
(p측 클래드층(208))
그 후, 1000℃∼1050℃에서 비도핑 Al0.10Ga0.90N으로 이루어지는 층(25Å)을 성장시키고, 계속해서 TMA를 멈추고, Mg 도핑 GaN으로 이루어지는 층(25Å)을 성장시켜, 총 막 두께 0.4㎛의 초격자층으로 이루어지는 p측 클래드층을 성장시킨다.
(p측 컨택트층(209))
1050℃에서, p측 클래드층 상에, Mg를 1×1020/㎤ 도핑한 p형 GaN으로 이루어지는 p측 컨택트층(150Å)을 성장시킨다.
계속해서, 웨이퍼를 반응 용기로부터 추출하고, 최상층의 p측 컨택트층의 표면에 SiO2로 이루어지는 보호막을 마스크로서 형성하며, RIE에 의해, SiCl4 가스를 이용하여 에칭한다. 이에 의해, n측 클래드층(203)을 노출시킨다.
p측 컨택트층(209)의 표면에, 스트라이프 형상의 SiO2로 이루어지는 보호막을 마스크로서 형성하고, RIE를 이용하여 SiCl4 가스에 의해 에칭한다. 이에 의해, 스트라이프 형상의 도파로 영역인 릿지부를 형성한다.
계속해서, 릿지부의 측면을 ZrO2로 이루어지는 매립층(220)으로 보호한다.
또한, 도파로 영역인 릿지부의 단면 근방에서, 릿지로부터 이격한 위치에 포토리소그래피 기술을 이용하여 복수의 개구부를 갖는 레지스트 패턴을 형성하고, RIE를 이용하여 SiCl4 가스에 의해, n측 클래드층에 도달할 때까지 에칭한다. 이에 의해, p측 컨택트층의 표면에, 예를 들면, 육각 형상의 오목부를 형성한다. 오목 부의 정점간의 최장 거리는 1∼10㎛, 바람직하게는 2∼5㎛로 한다. 이 오목부의 형성에 의해, 리플을 억제할 수 있다. 이 공정은 생략해도 된다.
다음으로, p측 컨택트층(209) 및 매립층(220) 상의 표면에 Ni(100Å)/Au(1500Å)로 이루어지는 p 전극(230)을 형성한다.
그 후, Si 산화막(SiO2)으로 이루어지는 보호막(240)(0.5㎛)을 p 전극(230) 상 및 매립막(220) 상 및 반도체층의 측면에, 스퍼터링에 의해 성막한다.
계속해서, 600℃에서 오믹 어닐링을 행한다.
계속해서, 보호막으로 피복되어 있지 않은 노출되어 있는 p 전극(230) 상에 연속하여, Ni(1000Å)/Ti(1000Å)/Au(8000Å)를 이 순서로 형성하여, p 패드 전극(250)을 형성한다.
그 후, 기판의 제2 주면에, V(100Å)/Pt(2000Å)/Au(3000Å)로 이루어지는 n 전극(210)을 형성한다.
계속해서, 기판의 제1 주면측에 오목부 홈(깊이: 10㎛, 공진면과 평행 방향의 폭: 50㎛, 수직 방향의 폭: 15㎛)을 형성한다. 이 홈을 벽개 보조선으로 하여, 기판의 n 전극의 형성면측으로부터 벽개하고, 벽개면(1-100면, 육각 주상의 결정의 측면에 상당하는 면=M면)을 공진면으로 하는 바를 얻는다.
공진기면에 유전체 다층막을 형성한다.
마지막으로, p 전극(230)에 평행한 방향으로, 바를 분할하고, 칩화하여 반도체 레이저 소자를 얻는다.
얻어진 레이저 소자를, 복수개 각각 히트 싱크에 설치하고, p 전극을 와이어 본딩하여, 실온에서 레이저 발진을 시험하였다. 그 결과, 어느 레이저 소자도, 발진 파장 400∼420㎚, 임계값 전류 밀도 2.9 kA/㎠에서, 실온에서 양호한 연속 발진을 나타내었다. 또한, 공진면에 벽개 손상이 없고, 도 9에 도시한 바와 같이 투입 전류가 140∼170㎃, 광 출력이 CW80㎽, 동작 온도가 70℃인 상태에서, 수명이 1만 시간으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있었다.
또한, 이 레이저 소자의 활성 영역의 In 조성의 불균일을, 릿지부의 아래, 또한 활성층 표면으로부터 100㎛∼400㎛의 깊이 방향의 단면에 대하여, 마이크로 포토 루미네센스(μ-PL)에 의해 측정하였다.
그 결과, 도 6에 도시한 바와 같이 활성층의 In 조성의 불균일은 억제되어 있었다.
또한, 비교를 위해, 기판이 오프각을 갖지 않는 것 이외에는 실시예1과 마찬가지로 제작한 소자에 대하여, 마찬가지의 측정을 하였다. 그 결과, 도 5에 도시한 바와 같이 활성층의 In의 조성 불균일은 컸다.
[실시예2]
이하의 표에 나타내는 구성을 변경하는 것 이외에는, 실질적으로 실시예1과 마찬가지의 레이저 소자를 제작하였다.
Figure 112005017464102-pat00001
얻어진 소자를 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 460∼480㎚, 임계값 전류 밀도 2.0kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다.
또한, 공진면에 벽개 손상이 없고, 광 출력이 CW80㎽, 동작 온도가 60℃인 상태에서 수명이 3000 시간으로, 특히 수명 특성이 좋은 장파장 레이저 소자를 재현성 좋게 제조할 수 있다.
[실시예3]
이 실시예에서 이용한 GaN 기판은, 주면을 C면(0001)으로 하고, M면(1-100)에 대하여 수직 방향으로 오프각 a가 0.23°, 평행 방향으로 오프각 b가 0.06° 경사져 있다.
또한, 이 GaN 기판의 제1 및 제2 주면에는, C면(0001)으로 이루어지는 제1 영역(1st)과, (000-1)면으로 이루어지는 제2 영역(2nd)이, 각각 400㎛와, 20㎛의 간격으로 형성되어 있었다. 또한, 이 실시예의 레이저 소자는, 이하의 표에 나타내는 구성을 갖고 있다. 그 밖에는, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00002
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 400∼420㎚, 임계값 전류 밀도 2.9kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 공진면에는 벽개 손상이 없고, 광 출력이 CW80㎽, 동작 온도가 70℃인 상태에서 수명이 1만 시간으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
또한, 이 레이저 소자의 활성 영역의 혼정 불균일을 마이크로 포토 루미네센스(μ-PL)에 의해 측정하였다.
그 결과, 도 10의 (a)에 도시한 바와 같이 제1 영역 내에서 파장이 균일하게 되어 있다.
또한, 질화물 반도체층의 표면 상태를 관찰하였다.
그 결과, 도 10의 (b)에 도시한 바와 같이, 제1 영역 내에서 반도체층의 표면 단차는 0.1㎛ 이하로 평탄화되어 있다.
[실시예4∼8]
오프각 a(θa) 및 오프각 b(θb)를 이하의 표에 나타낸 값으로 하는 것 이외에, 실시예3과 실질적으로 마찬가지의 소자를 제작한다.
Figure 112005017464102-pat00003
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시키면, 모두, 실시예3과 마찬가지로, 긴 수명이며, 우수한 표면 평탄성이 얻어진다.
[실시예9]
GaN 기판은, 오프각 a가 0.3°, 오프각 b가 0.05°이고, 그 위에, 이하의 표에 나타내는 구성을 갖고 있는 것 이외에, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00004
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 403∼407㎚, 임계값 전류 밀도 1.8∼2.0kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 광 출력이 CW200㎽, 동작 온도가 25℃인 상태에서 수명이 10000 시간 이상으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
[실시예10]
GaN 기판은, 오프각 a가 0.3°, 오프각 b가 0.05°이고, 그 위에, 이하의 표에 나타내는 구성을 갖고 있는 것 이외에, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00005
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 373∼376㎚, 임계값 전류 밀도 3.4∼3.5kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 광 출력이 CW30㎽, 동작 온도가 25℃인 상태에서 수명이 8000 시간으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
[실시예11]
GaN 기판은, 오프각 a가 0.3°, 오프각 b가 0.05°이고, 그 위에, 이하의 표에 나타내는 구성을 갖고 있는 것 이외에, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00006
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 373∼376㎚, 임계값 전류 밀도 2.2∼2.3 kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 광 출력이 CW100㎽, 동작 온도가 25℃인 상태에서 수명이 1000 시간 이상으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
[실시예12]
GaN 기판은, 오프각 a가 0.3°, 오프각 b가 0.05°이고, 그 위에, 이하의 표에 나타내는 구성을 갖고 있는 것 이외에, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00007
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 442∼449㎚, 임계값 전류 밀도 2.5kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 광 출력이 CW30㎽, 동작 온도가 50℃인 상태에서 수명이 10000 시간으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
[실시예13]
GaN 기판은, 오프각 a가 0.3°, 오프각 b가 0.05°이고, 그 위에, 이하의 표에 나타내는 구성을 갖고 있는 것 이외에, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00008
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 442∼449㎚, 임계값 전류 밀도 1.7∼1.8kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 광 출력이 CW150㎽, 동작 온도가 25℃인 상태에서 수명이 10000 시간으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
[실시예14]
GaN 기판은, 오프각 a가 0.3°, 오프각 b가 0.05°이고, 그 위에, 이하의 표에 나타내는 구성을 갖고 있는 것 이외에, 실질적으로 실시예1과 마찬가지의 레이저 소자이다.
Figure 112005017464102-pat00009
얻어진 소자에 대하여, 실시예1과 마찬가지로 레이저 발진시켰다.
발진 파장 467∼475㎚, 임계값 전류 밀도 2.9kA/㎠에서, 실온에서 양호한 연속 발진을 나타낸다. 또한, 광 출력이 CW2㎽, 동작 온도가 50℃인 상태에서 수명이 5000 시간으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있다.
[비교예1∼3]
이하의 표에 나타내는 오프각으로 하는 것 이외에, 실시예3과 실질적으로 마찬가지의 소자를 제작한다.
Figure 112005017464102-pat00010
이들 소자의 활성 영역의 혼정 불균일 및 질화물 반도체층의 표면 상태를, 실시예3과 마찬가지로 측정하였다. 그 결과, 어느 비교예에서도, 제1 영역 내에서 파장이 불균일하게 되었다. 또한, 제1 영역 내에서 반도체층에 단차가 있어, 평탄화되어 있지 않다.
[실시예15]
이 실시예의 소자는, 반도체층의 구성을 이하에 기재한 바와 같이 변경하는 것 이외에, 실질적으로 실시예1과 마찬가지의 소자를 제작한다.
- n측 층에서의 제2 층으로서, Al0.08Ga0.92N(25Å)/GaN(25Å)을 220회 반복한 총 막 두께 1.1㎛의 초격자 구조(평균 Al 혼정은 4%),
- 제1 층으로서, Al0.05Ga0.95N(25Å)/GaN(25Å)을 60회 반복한 총 막 두께 3000Å의 초격자 구조(평균 Al 혼정은 2.5%),
- 코어 영역에서의 n형 광 가이드층으로서, GaN층(1700Å),
- 활성층으로서, In0.05Ga0.95N으로 이루어지는 장벽층(140Å)/In0.1Ga0.9N으로 이루어지는 웰층(70Å)을 2회 반복하고, 그 위에 In0.05Ga0.95N으로 이루어지는 장벽층(300Å)을 형성한 총 막 두께 약 720Å의 다중 양자 웰 구조(MQW),
- p형 가이드층으로서, GaN(1500Å),
- p측 층에서의 제1 층으로서, Al0.1Ga0.9N(20Å)/GaN(20Å)을 300회 반복한 총 막 두께 4500Å의 초격자 구조(평균 Al 혼정은 4.9%)를 갖는다.
또한, p 전극은, Ni/Au, n 전극은 Ti/Al로 하고, 패드 전극으로서 Ni-Ti-Au(1000Å-1000Å-8000Å)가 형성되어 있다. 공진기 길이는 650㎛이다.
이 소자에 대하여, 어느 레이저 소자도, 발진 파장 405㎚, 임계값 전류 밀도2.8kA/㎠에서, 실온에서 양호한 연속 발진을 나타내었다.
또한, 공진면에 벽개 손상이 없고, 광 출력이 CW5㎽, 동작 온도가 60℃인 상태에서, 수명이 2000 시간 이상으로, 특히 수명 특성이 좋은 레이저 소자를 재현성 좋게 제조할 수 있었다.
또한, 이 소자의 발산각 및 어스펙트비를, 각각 측정하고, 이하에 나타내는 비교예의 소자와 비교하였다. 그 결과, 발산각에서는 약 8%, 어스펙트비에서는 약 6% 저감시킬 수 있었다.
비교예는, 상술한 소자에서, 제2 n형 질화물 반도체층 및 제1 n형 질화물 반도체층을 형성하는 대신에, n형 클래드층으로서, Al0.08Ga0.92N(25Å)/GaN(25Å)을 반복하여, 총 막 두께 1.4㎛의 초격자 구조(평균 Al 혼정은 4%)를 1층만 형성하였다.
[실시예16]
이 실시예는, n측 층의 제2 층을, 초격자 구조의 2층 구조로 하는 것 이외에, 실시예15의 소자와 마찬가지이다. 즉, 온도를 1050℃로 하고, 원료 가스에 TMA, TMG 및 암모니아를 이용하여, 비도핑의 Al0.12Ga0.88N으로 이루어지는 A층을 25Å의 막 두께로 성장시키고, 계속해서, TMA를 멈추고, 불순물 가스로서 실란 가스를 이용하여, Si를 5×1018/㎤ 도핑한 GaN으로 이루어지는 B층을 25Å의 막 두께로 성장시킨다. 그리고, 이 조작을 각각 160회 반복하여 A층과 B층을 적층하여, 총 막 두께 8000Å의 다층막(초격자 구조)으로 이루어지는 제2 n형 질화물 반도체층의 하층을 형성한다. 이 제2 층의 하층의 평균 Al 혼정은 6%이다.
계속해서, 온도를 1050℃로 하고, 원료 가스에 TMA, TMG 및 암모니아를 이용하여, 비도핑의 Al0.08Ga0.92N으로 이루어지는 A층을 25Å의 막 두께로 성장시키고, 계속해서, TMA를 멈추고, 불순물 가스로서 실란 가스를 이용하여, Si를 5× 1018/㎤ 도핑한 GaN으로 이루어지는 B층을 25Å의 막 두께로 성장시킨다. 그리고, 이 조작을 각각 60회 반복하여 A층과 B층을 적층하여, 총 막 두께 3000Å의 다층막(초격자 구조)으로 이루어지는 제2 층의 상층을 성장시킨다. 이 제2 층의 상층의 평균 Al 혼정은 4%이다.
그 후, 실시예15와 마찬가지로, 제1 n형 질화물 반도체층 이후를 형성하여, 질화물 반도체 소자를 얻는다.
얻어진 소자에 대하여, 실시예1과 마찬가지의 평가를 행함과 함께, 발산각 및 어스펙트비를 측정하였다.
그 결과, 실시예1과 마찬가지의 효과가 얻어졌다.
또한, 상기의 비교예에 대하여, 발산각에서는 약 20%, 어스펙트비에서는 약 13% 저감시킬 수 있었다. 즉, 광의 폐쇄 효과가 완화되어 있는 것에 기인하여, F. F. P.에서의 광의 발산 각도를 억제할 수 있어, 이에 의해, 어스펙트비를 저감시킬 수 있는 것이 확인되었다.
본 발명의 소자에 따르면, 질화물 반도체 기판의 주면이, 소정의 방향으로 오프각을 갖고 있기 때문에, 질화물 반도체층의 조성 분포나 막 두께 분포, 예를 들면, 활성층의 결정성이나 In 함유량을 균일하게 할 수 있다. 원자면의 단차를 기점으로 한 평탄한 결정 성장을 행할 수 있기 때문이다. 이에 의해, 기판의 주면 상에 성장하는 반도체층의 계면은, 고저차를 갖는 요철 단차가 억제되어, 발진 파장이 365㎚ 이하인 자외 영역으로부터, 500㎚ 이상인 장파장 영역에 이르는 범위를 실현할 수 있는 활성층에서, 조성 분포를 균일화할 수 있다. 또한, 이러한 광범위한 파장대에서, 수명 특성 및 소자 특성이 우수한 소자를 얻을 수 있다.
또한, 본 발명의 소자가, 소정의 반도체층에서, 소정의 굴절율차의 관계를 갖고 있는 경우에는, 활성층에서 발생하는 광의 체재 영역을 적절하게 조정하여, 안정된 광의 폐쇄를 행함으로써, COD 레벨을 향상시킬 수 있다. 또한, 광 강도 분포의 수직 방향으로의 발산각을 저감시켜, 어스펙트비를 최적화 또는 2 이하로 저감할 수 있다. 그 결과, 광의 누설에 의한 임계값 전압의 증대를 방지하고, 광 출력 효율을 향상시켜 집광율이 양호하고, 고신뢰성을 갖는 소자를 얻을 수 있다.
본 발명의 소자는, 광 디스크 용도, 광 통신 시스템, 인쇄기, 광 통신 시스템, 노광 용도, 측정 등의 다양한 디바이스에 이용할 수 있다. 또한, 특정 파장(470∼490㎚ 부근)에 감도를 갖는 물질에, 본 발명의 소자로부터 얻은 광을 조사함으로써, 그 물질의 유무 또는 위치를 검출할 수 있는 바이오 관련의 여기 광원 등에도 유용하다.

Claims (37)

  1. 질화물 반도체 레이저 소자로서,
    질화물 반도체 기판의 주면 상에,
    제1 도전형을 갖는 질화물 반도체층;
    활성층;
    상기 제1 도전형과는 상이한 제2 도전형을 갖는 질화물 반도체층 - 그 표면상에 스트라이프 릿지(stripe ridge)가 형성됨 -;
    을 포함하고,
    상기 질화물 반도체 기판의 주면은, 기준 결정면(reference crystal plane)에 대하여, 상기 스트라이프 릿지와 평행 방향으로 오프각 a(θa)를 갖고, 상기 스트라이프 릿지와 수직 방향으로 오프각 b(θb)를 가지며,
    |θa|>|θb|가 만족되는 질화물 반도체 레이저 소자.
  2. 제1항에 있어서,
    상기 기준 결정면은 (0001)면, (11-20)면 또는 (1-100)면인 질화물 반도체 레이저 소자.
  3. 제2항에 있어서,
    상기 질화물 반도체 기판의 주면은 (0001)면을 갖는 제1 영역과 적어도 상기 제1 영역의 결정 성장면과는 상이한 결정 성장면을 갖는 제2 영역을 포함하는 질화물 반도체 레이저 소자.
  4. 제3항에 있어서,
    상기 제2 영역은 (000-1)면에 있는 질화물 반도체 레이저 소자.
  5. 제3항에 있어서,
    상기 질화물 반도체 기판의 주면 상에서 상기 제1 영역과 상기 제2 영역이 평행한 질화물 반도체 레이저 소자.
  6. 제3항에 있어서,
    상기 제1 영역은 상기 릿지의 바로 아래에 배치되는 질화물 반도체 레이저 소자.
  7. 제1항에 있어서,
    0.1°≤|θa|≤0.7°가 만족되는 질화물 반도체 레이저 소자.
  8. 제1항에 있어서,
    상기 제1 도전형을 갖는 질화물 반도체층은, Al을 포함하는 래터럴(laterally) 성장시킨 층을 포함하는 질화물 반도체 레이저 소자.
  9. 제1항에 있어서,
    상기 제1 도전형을 갖는 반도체층과 상기 제2 도전형을 갖는 반도체층 사이에, 활성층을 포함하는 코어 영역이 형성되고,
    상기 제1 도전형을 갖는 반도체층과 상기 제2 도전형을 갖는 반도체층 중 적어도 하나는, 상기 코어 영역의 최외층(outermost layer)에 가장 근접한 제1 질화물 반도체층, 및 제2 질화물 반도체층을 연속적으로 포함하고,
    상기 코어 영역의 최외층과 상기 제1 질화물 반도체층의 사이에, 및 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 사이에 굴절율차가 존재하는 질화물 반도체 레이저 소자.
  10. 제9항에 있어서,
    상기 제1 질화물 반도체층은 상기 코어 영역의 최외층보다 작은 굴절율을 갖는 질화물 반도체 레이저 소자.
  11. 제9항에 있어서,
    상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층보다 작은 굴절율을 갖는 질화물 반도체 레이저 소자.
  12. 제9항에 있어서,
    상기 코어 영역의 최외층과 상기 제1 질화물 반도체층 사이의 굴절율차(Δn1) 및 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층 사이의 굴절율차(Δn2) 중 적어도 하나는 0.004 내지 0.03인 질화물 반도체 레이저 소자.
  13. 제9항에 있어서,
    n형 질화물 반도체층은 상기 코어 영역의 최외층에 접한 제1 n형 질화물 반도체층 및 제m(m≥2)의 질화물 반도체층까지의 m개의 연속하는 n형 질화물 반도체층들을 포함하고,
    p형 질화물 반도체층은 상기 코어 영역의 최외층에 접한 제1 p형 질화물 반도체층을 포함하며,
    상기 제m(m≥2)의 n형 질화물 반도체층의 굴절율은 상기 제1 p형 질화물 반도체층의 굴절율보다 큰 질화물 반도체 레이저 소자.
  14. 제13항에 있어서,
    상기 제m(m≥2)의 n형 질화물 반도체층과 상기 p형 질화물 반도체층 사이의 굴절율 차(Δn)는 0.004 내지 0.03인 질화물 반도체 레이저 소자.
  15. 제13항에 있어서,
    상기 제m(m≥2)의 n형 질화물 반도체층과 상기 코어 영역의 최외층 사이의 굴절율 차(Δnm)는, 0.007 내지 0.05인 질화물 반도체 레이저 소자.
  16. 질화물 반도체 레이저 소자로서,
    질화물 반도체 기판의 주면 상에,
    제1 도전형을 갖는 질화물 반도체층;
    활성층;
    상기 제1 도전형과는 상이한 제2 도전형을 갖는 질화물 반도체층 - 그 표면상에 스트라이프 릿지(stripe rige)가 형성됨 -;
    을 포함하고,
    상기 질화물 반도체 기판의 주면은, M면(1-100)과 수직 방향으로 오프각 a(θa)를 갖고, 상기 M면(1-100)과 평행 방향으로 오프각 b(θb)를 가지며, |θa|>|θb|인 관계를 만족하는
    질화물 반도체 레이저 소자.
  17. 제16항에 있어서,
    0.1°≤|θa|≤0.7°가 만족되는 질화물 반도체 레이저 소자.
  18. 제16항에 있어서,
    상기 질화물 반도체 기판의 주면은 C면(0001)을 포함하는 제1 영역과 적어도 상기 제1 영역의 결정 성장면과는 상이한 결정 성장면을 갖는 제2 영역을 포함하는 질화물 반도체 레이저 소자.
  19. 제18항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 스트라이프 형상으로 분단된 극성들을 갖는 질화물 반도체 레이저 소자.
  20. 제16항에 있어서,
    상기 제1 도전형을 갖는 질화물 반도체층은 알루미늄을 함유하는 래터럴 성장시킨 질화물 반도체층을 포함하는 질화물 반도체 레이저 소자.
  21. 제16항에 있어서,
    상기 제1 도전형을 갖는 반도체층과 상기 제2 도전형을 갖는 반도체층 사이에, 활성층을 포함하는 코어 영역이 형성되며,
    상기 제1 도전형을 갖는 반도체층과 상기 제2 도전형을 갖는 반도체층 중 적어도 하나는, 상기 코어 영역의 최외층에 가장 근접한 제1 질화물 반도체층, 및 제2 질화물 반도체층을 연속적으로 포함하고,
    상기 코어 영역의 최외층과 상기 제1 질화물 반도체층의 사이에, 및 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층의 사이에 굴절율차가 존재하는 질화물 반도체 레이저 소자.
  22. 제21항에 있어서,
    상기 제1 질화물 반도체층은 상기 코어 영역의 최외층보다 작은 굴절율을 갖는 질화물 반도체 레이저 소자.
  23. 제21항에 있어서,
    상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층보다 작은 굴절율을 갖는 질화물 반도체 레이저 소자.
  24. 제21항에 있어서,
    상기 코어 영역의 최외층과 상기 제1 질화물 반도체층 사이의 굴절율차(Δn1) 및 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층 사이의 굴절율차(Δn2) 중 적어도 하나는 0.004 내지 0.03인 질화물 반도체 레이저 소자.
  25. 제21항에 있어서,
    n형 질화물 반도체층은 상기 코어 영역의 최외층에 접한 제1 n형 질화물 반도체층 및 제m(m≥2)의 질화물 반도체층까지의 m개의 연속하는 n형 질화물 반도체층들을 포함하고,
    p형 질화물 반도체층은 상기 코어 영역의 최외층에 접한 제1 p형 질화물 반도체층을 포함하며,
    상기 제m(m≥2)의 n형 질화물 반도체층의 굴절율은 상기 제1 p형 질화물 반도체층의 굴절율보다 큰 질화물 반도체 레이저 소자.
  26. 제25항에 있어서,
    상기 제m(m≥2)의 n형 질화물 반도체층과 상기 p형 질화물 반도체층 사이의 굴절율차(Δn)는 0.004 내지 0.03인 질화물 반도체 레이저 소자.
  27. 제25항에 있어서,
    상기 제m(m≥2)의 n형 질화물 반도체층과 상기 코어 영역의 최외층 사이의 굴절율차(Δnm)는 0.007 내지 0.05인 질화물 반도체 레이저 소자.
  28. 제1항에 있어서,
    상기 활성층은 인듐을 포함하는 질화물 반도체 레이저 소자.
  29. 제28항에 있어서,
    상기 활성층은 다중 양자 우물 구조 및 단일 양자 우물 구조 중의 한 우물 구조를 갖고, 상기 활성층은 인듐을 함유하는 우물층을 포함하는 질화물 반도체 레이저 소자.
  30. 제28항에 있어서,
    상기 활성층은 InxAlyGa1-x-yN (0<x≤1, 0≤y<1, 0<x+y≤1)로서 표현되는 반도체층을 포함하는 질화물 반도체 레이저 소자.
  31. 제29항에 있어서,
    상기 우물층은 10 옹스트롬 내지 300 옹스트롬 범위의 막 두께를 갖는 질화물 반도체 레이저 소자.
  32. 제16항에 있어서,
    상기 활성층은 인듐을 포함하는 질화물 반도체 레이저 소자.
  33. 제32항에 있어서,
    상기 활성층은 다중 양자 우물 구조 및 단일 양자 우물 구조 중의 한 우물 구조를 갖고, 상기 활성층은 인듐을 함유하는 우물층을 포함하는 질화물 반도체 레이저 소자.
  34. 제32항에 있어서,
    상기 활성층은 InxAlyGa1-x-yN (0<x≤1, 0≤y<1, 0<x+y≤1)로서 표현되는 반도체층을 포함하는 질화물 반도체 레이저 소자.
  35. 제32항에 있어서,
    상기 우물층은 10 옹스트롬 내지 300 옹스트롬 범위의 막 두께를 갖는 질화물 반도체 레이저 소자.
  36. 제29항에 있어서,
    상기 활성층의 우물층은 인듐의 함량이 0.5 이하인 혼합 결정인 질화물 반도체 레이저 소자.
  37. 제33항에 있어서,
    상기 활성층의 우물층은 인듐의 함량이 0.5 이하인 혼합 결정인 질화물 반도체 레이저 소자.
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