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KR101308440B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

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KR101308440B1
KR101308440B1 KR1020060094004A KR20060094004A KR101308440B1 KR 101308440 B1 KR101308440 B1 KR 101308440B1 KR 1020060094004 A KR1020060094004 A KR 1020060094004A KR 20060094004 A KR20060094004 A KR 20060094004A KR 101308440 B1 KR101308440 B1 KR 101308440B1
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KR
South Korea
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stage
node
voltage source
disable
response
Prior art date
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KR1020060094004A
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김해열
조혁력
윤수영
최승찬
전민두
장용호
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엘지디스플레이 주식회사
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Publication date
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Abstract

본 발명은 특히 스위칭소자의 수를 줄여 스테이지의 면적을 줄임과 아울러 비용을 절감할 수 있는 쉬프트 레지스터에 관한 것으로, 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 인에이블용 노드 상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자 적어도 2개의 디스에이블용 노드들 상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들 및, 자신의 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 다른 스테이지의 디스에이블용 노드들의 논리상태를 제어하는 노드 제어부를 포함하여 구성되는 것이다.
액정표시장치, 쉬프트 레지스터, 노드, 열화

Description

쉬프트 레지스터{A shift register}
도 1은 종래의 쉬프트 레지스터에서 하나의 스테이지에 대한 블록 구성도
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 4는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 5는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 6은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 7은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 9는 도 8의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 10은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 11은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 12는 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 13은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 14는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 15는 도 14의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 16은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 17은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 18은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 19는 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 20은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 21은 도 20의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출 력되는 출력신호의 파형을 나타낸 도면
도 22는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 23은 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 24는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 25는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 26은 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 27은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 28a 및 도 28b는 도 27의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
도 29a 및 도 29b는 도 27의 제 1 내지 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 30은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 31은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면
도 32는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 33a 및 도 33b는 도 32의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 34a 및 도 34b는 도 32의 제 1 내지 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면
도 35는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 36a는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 36b는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면
도 37은 도 35의 제 3 및 제 4 스테이지에 구비된 회로구성을 나타낸 도면
도 38은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 39a는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 39b는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면
도 39c는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면
도 40은 도 38의 제 4 스테이지의 회로 구성을 나타낸 도면
도 41은 도 38의 제 5 및 제 6 스테이지의 회로 구성을 나타낸 도면
도 42는 도 38의 제 4 스테이지의 또 다른 회로 구성을 나타낸 도면
도 43은 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 44는 도 43의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면
도 45는 제 1 스위칭소자의 다른 회로구성을 나타낸 도면
＊도면의 주요부에 대한 부호 설명
205 : 노드 제어부 Tru : 풀업 스위칭소자
Trd : 풀다운 스위칭소자 Vac : 교류 전압원
Vdc : 직류 전압원 ST : 스테이지
Vout : 스캔펄스 Q : 인에이블용 노드
QB : 디스에이블용 노드
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 스위칭소자의 수를 줄여 스테이지의 면적을 줄임과 아울러 비용을 절감할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교 차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
상기 쉬프트 레지스터는 일렬로 배열된 다수의 스테이지를 갖는다. 각 스테이지는 게이트 라인들에 각각 접속되어, 각 게이트 라인에 스캔펄스를 공급한다.
그리고, 각 스테이지는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
일반적으로, 각 스테이지는 인에이블용 노드 및 디스에이블용 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 인에이블용 노드의 상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 상기 디스에이블용 노드의 상태에 따라 오프전압을 출력하는 풀다운 스위칭소자를 포함한다.
한편, 상기 각 스테이지는 한 프레임 중 한 수평기간(1H)을 제외한 나머지 기간동안 오프 전압을 출력하기 때문에, 상기 디스에이블용 노드가 충전상태로 유지되는 시간이 상기 인에이블용 노드가 충전상태로 유지되는 시간보다 훨씬 더 길어질 수밖에 없다. 이에 따라, 상기 디스에이블용 노드에 접속된 풀다운 스위칭소자는 상기 풀업 스위칭소자보다 훨씬 더 오랫동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 스위칭소자가 쉽게 열화되는 문제점이 발생한다.
이러한 문제점을 해결하기 위하여, 상기 디스에이블용 노드를 2개 이상 구비한 스테이지를 갖는 쉬프트 레지스터가 개발되었다. 이러한 쉬프트 레지스터는, 상기 디스에이블용 노드를 프레임별로 교대로 충전시켜 각 디스에이블용 노드에 접속된 풀다운 스위칭소자의 열화를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 종래의 스테이지의 구성을 상세히 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터에서 하나의 스테이지에 대한 블록 구성도이다.
종래의 스테이지는, 도 1에 도시된 바와 같이, 인에이블용 노드(Q)의 충전/방전 상태, 그리고 제 1 디스에이블용 노드(QB1)의 충전/방전 상태, 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하는 노드 제어부(201)와, 상기 인에이블용 노드(Q)의 상태에 따라 스캔펄스(Vout)를 출력하는 풀업 스위칭소자(Tru)와, 상기 제 1 디스에이블용 노드(QB1)의 상태에 따라 오프 전압원(Vdc2)을 출력하는 제 1 풀다운 스위칭소자(Trd1), 상기 제 2 디스에이블용 노드(QB2)의 상태에 따라 오프 전압원(Vdc2)을 출력하는 제 2 풀다운 스위칭소자(Trd2)를 포함한다.
여기서, 상기 스테이지가 디스에이블되는 기간에 상기 제 1 및 제 2 디스에이블용 노드(QB2) 중 하나가 충전되고, 나머지 하나는 방전된다. 예를들어, 상기 제 1 디스에이블용 노드(QB1)가 충전되고 상기 제 2 디스에이블용 노드(QB2)가 방전되면, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trd1)가 동작하고, 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trd2)는 동작하지 않는다. 즉, 상기 제 2 풀다운 스위칭소자(Trd2)는 휴지기간을 갖는다.
이와 같이, 제 1 풀다운 스위칭소자(Trd1)와 제 2 풀다운 스위칭소자(Trd2)가 교대로 구동되기 때문에, 각 풀다운 스위칭소자의 열화를 방지할 수 있다.
그러나, 이와 같은 구조로 인해, 종래의 스테이지의 노드 제어부(201)는 많은 수의 스위칭소자를 구비한다. 즉, 상기 노드 제어부(201)는 한 개의 인에이블용 노드(Q)와 두 개의 디스에이블용 노드(QB1, QB2)를 제어하기 위한 많은 수의 스위칭소자를 가질 수밖에 없다. 이로 인해, 스테이지의 사이즈가 커지고, 또한 많은 수의 스위칭소자에 따른 비용도 증가하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지의 노드 제어부가 자신에 구비된 디스에이블용 노드 및 다른 스테이지의 디스에이블용 노드를 같이 제어하도록 함으로써 스위칭소자의 수를 줄여 비용을 절감하고 스테이지의 사이즈를 줄일 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 인에이블용 노드 상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자 적어도 2개의 디스에이블용 노드들 상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들 및, 자신의 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 다른 스테이지의 디스에이블용 노드들의 논리상태를 제어하는 노드 제어부를 포함하여 구성됨을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
이하, 모든 스위칭소자들, 풀업 스위칭소자, 및 풀다운 스위칭소자는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터 및 P형 MOS 트랜지스터 중 하나이며, 본 발명에서는 N형 MOS 트랜지스터를 사용하여 설명하기로 한다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST201, ST202, ST203, ...)를 가진다.
여기서, 각 스테이지(ST201, ST202, ST203, ...)는 인에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 및, 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2)를 포함한다.
제 2n-3(n은 2 이상의 자연수) 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(205)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
이를 위해, 상기 제 2n-3 스테이지의 제 1 디스에이블용 노드(QB1)와 제 2n-2 스테이지의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)와 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.
예를들어, 제 3 스테이지(ST203)에 구비된 노드 제어부(205)는 상기 제 3 스테이지(ST203)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 4 스테이지(ST204)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.
그리고, 상기 제 4 스테이지(ST204)에 구비된 노드 제어부(205)는 상기 제 4 스테이지(ST204)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 3 스테이지(ST203)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
이를 위해, 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)와 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)와 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.
특히, 상기 제 2n-3 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태 및 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제 1 교류 전압원으로 제어한다.
그리고, 상기 2n-2 번째 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-2 스테이지에 구비된 제 2 디스에이블용 노드(QB2) 및 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제 2 교류 전압원으로 제어한다.
즉, 상기 스테이지들(ST201, ST202, ST203, ...) 중 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 각 노드 제어부(205)는 상기 제 1 교류 전압원(Vac1)을 공급받으며, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 각 노드 제어부(205)는 상기 제 2 교류 전압원(Vac2)을 공급받는다.
여기서, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 프레임단위로 전압이 변화하는 교류 전압원으로, 상기 제 1 교류 전압원(Vac1)은 제 2 교류 전압원(Vac2)에 대하여 180도 위상반전된 형태를 갖는다.
한편, 상기 각 스테이지(ST201, ST202, ST203, ...)는 제 1 직류 전압원(Vdc1)을 공급받아 자신의 인에이블용 노드(Q)를 충전시키며, 제 2 직류 전압원(Vdc2)을 공급받아 이를 오프 전압원으로서 출력한다.
또한, 각 스테이지(ST201, ST202, ST203, ...)는 상기 제 1 직류 전압원(Vdc1) 대신에 전단 스테이지로부터의 스캔펄스를 공급받아 자신의 인에이블용 노드(Q)를 충전시킬 수도 있다.
여기서, 상기 제 1 직류 전압원(Vdc1)은 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(Vdc2)은 부극성의 전압원을 의미한다.
이와 같이 구성된 각 스테이지(ST201, ST202, ST203, ...)는 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들 중 어느 하나의 클럭펄스를 공급받고, 공급된 클럭펄스를 스캔펄스로서 출력한다.
도 3에 도시된 바와 같이, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 (CLK1 내지 CLK5)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 5 클럭펄스(CLK5)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 클럭펄스(CLK5)보다 한 펄스폭만큼 위상지연되어 출력된다.
이때, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 5 클럭펄스(CLK5)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 5 클럭펄스(CLK5)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 5 클럭펄스(CLK5)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.
이와 같은 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 다섯 개의 클럭펄스를 사용할 경우, 제 1 내지 제 5 스테이지(ST201 내지 ST205)는 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)를 스캔펄스로서 출력한다.
이때, 상기 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)는, 상술한 바와 같이, 한 클럭펄스씩 위상지연되어 있기 때문에, 상기 제 1 내지 제 5 스테이지(ST201 내지 ST205)로부터 출력되는 각 스캔펄스(Von1 내지 Von5)도 서로 한 펄스폭만큼씩 위상지연되어 출력된다.
즉, 상기 각 스캔펄스(Von1 내지 Von5)는 순차적으로 출력된다. 그리고, 제 6 스테이지(ST206)는 다시 상기 제 1 클럭펄스(CLK1)를 제 6 스캔펄스(Vout6)로서 출력한다. 이때, 제 6 스테이지(ST206)가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST201)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄스이다.
한편, 이와 같은 각 스테이지(ST201, ST202, ST203, ...)가 상술한 바와 같은 스캔펄스를 출력하기 위해서는 각 스테이지(ST201, ST202, ST203, ...)가 인에이블 상태가 되어야 하며, 또한 각 스테이지(ST201, ST202, ST203, ...)가 오프 전압원을 출력하기 위해서는 디스에이블 상태가 되어야 한다.
이를 위해서, 각 스테이지(ST201, ST202, ST203, ...)는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 후단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
구체적으로, 제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-3 스테이지로부터 의 제 2n-3 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 스캔펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 스캔펄스를 출력하고, 이 제 2n-1 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 제 3 스테이지(ST203) 및 제 4 스테이지(ST204)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 3 스테이지(ST203)는 제 3 스캔펄스(Vout3)를 출력하고, 이 제 3 스캔펄스(Vout3)를 제 5 및 제 6 스테이지(ST205, ST206)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다.
그리고, 상기 인에이블된 제 4 스테이지(ST204)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST202)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다.
한편, 제 1 스테이지(ST201)의 첫 번째 전단 및 제 2 스테이지(ST202)의 두 번째 전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 및 제 2 스테이지(ST201, ST202)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다. 또한, 이와 같은 이유로 인해, 상기 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)는 제 2 게이트 라인에만 공급된다.
한편, 상기 스타트 펄스(Vst)는 제 1 클럭펄스(CLK1)보다 앞서 출력된다. 즉, 상기 스타트 펄스(Vst)는 상기 제 1 클럭펄스(CLK1)보다 두 클럭펄스폭만큼 앞서 출력된다. 또한, 상기 스타트 펄스(Vst)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(Vst)가 먼저 출력된 후, 제 1 내지 제 5 클럭펄스(CLK1 내지 CLK5)들이 차례로 출력된다.
여기서, 상기 스타트 펄스(Vst)와 상기 제 1 클럭펄스(CLK1)간을 두 펄스폭으로 시간차를 둔 이유는, 모든 스테이지간의 출력특성을 동일하게 맞추기 위한 것이다.
즉, 기수번째 스테이지(ST201, ST203, ST205, ...)는 자신으로부터 두 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해 인에이블되고 우수번째 스테이지(ST202, ST204, ST206, ...)는 자신으로부터 세 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해 인에이블되는데, 상기 스타트 펄스(Vst)와 제 1 클럭펄스(CLK1)가 두 펄스폭만큼의 시간차를 가지고 출력되도록 조절함으로써 상기 제 1 스테이지(ST201)가 두 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해서 인에이블되는 것처럼 동작시킬 수 있으며, 상기 제 2 스테이지(ST202)가 세 번째 전단에 위치한 스테이지로부터의 스캔펄스에 의해 인에이블되는 것처럼 동작시킬 수 있다.
물론, 도면에 도시하지 않았지만, 상기 스타트 펄스(Vst)와 제 1 클럭펄스(CLK1)가 한 펄스폭만큼의 시간차를 가지고 출력되도록 조절하여도 무방하다.
여기서, 상기 각 스테이지(ST201, ST202, ST203, ...)에 구비된 각 노드 제어부(205)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 4는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
여기서, 기수번째 스테이지들(제 2n-1 스테이지 ST201, ST203, ST205, ...)과 상기 우수번째 스테이지들(제 2n 스테이지; ST202, ST204, ST206, ...)은 서로 다른 구성을 가진다.
먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 4에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.
즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게 이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테 이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 드레인단자는 상가 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노 드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n-1 스캔펄스로서 출력한다. 그리고, 이 제 2n-1 스캔펄스를 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.
여기서, 상기 제 2n-1 스테이지로부터 출력된 제 2n-1 스캔펄스는 상기 제 2n-1 게이트 라인을 구동함과 아울러, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 오프 전압원을 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 2n 스테이지를 통해 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인, 제 2n+1, 및 제 2n+2 스테이지에 공급한다.
즉, 상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 접속된다.
단, 제 1 스테이지(ST201)의 첫 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.
한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 4에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.
즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 공통 노드(N)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속된다.
상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테 이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.
상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이 지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n 스캔펄스로서 출력한다. 그리고, 이 제 2n 스캔펄스를 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.
여기서, 상기 제 2n 스테이지로부터 출력된 제 2n 스캔펄스는 상기 제 2n 게이트 라인을 구동함과 아울러, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 클럭펄스(CLK4)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.
상기 제 2n 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 2n-1 스 테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.
즉, 상기 제 2n 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.
상기 제 2n 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n 게이트 라인, 제 2n-3, 및 제 2n-2 스테이지에 공급한다.
예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 접속된다.
단, 제 2 스테이지(ST202)의 두 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 2 스테이지(ST202)에 구비된 제 1 및 제 8 스위칭소자(Tr, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.
한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 5는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 5에 도시된 제 3 및 제 4 스테이지(ST203, ST204)는 전술한 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)외에 제 10 및 제 11 스위칭소자(Tr10, Tr11)를 더 포함한다.
각 스테이지(ST201, ST202, ST203, ...)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 각 스테이지(ST201, ST202, ST203, ...)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
이 제 10 스위칭소자(Tr10)는 매 프레임에 한번 출력되는 스타트 펄스(Vst)에 응답하여 자신이 속한 스테이지에 구비된 공통 노드(N)를 방전시킨다(초기화 시킨다).
상기 제 2n-1 스테이지(제 1 스테이지(ST201) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 상기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.
예를들어, 도 5의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지(제 2 스테이지(ST202) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 상 기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.
예를들어, 도 5의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
또 한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 6은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 6에 도시된 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)를 갖는다.
즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 6의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 6에 도시된 바와 같이, 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)를 갖는다.
즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이 지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.
상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되 며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.
상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2n-3 스테이지로 부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 제 1 스테이지(ST201)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 스테이지(ST201)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 6의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
물론, 상기 제 1 및 제 2 스테이지(ST201, ST202)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.
또한, 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)에 도 4에서 설명한 그것과 동일하므로 이에 대한 설명은 생략한다.
또 한편, 각 스테이지(ST201, ST202, ST203, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 7은 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부(205)의 또 다른 회로 구성을 나타낸 도면이다.
도 7에 도시된 제 3 및 제 4 스테이지(ST203, ST204)는 전술한 도 6의 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7)외에 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 더 포함한다.
각 스테이지(ST201, ST202, ST203, ...)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 각 스테이지(ST201, ST202, ST203, ...)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.
예를들어, 도 7의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전 또는 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이 지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 7의 제 3 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
즉, 도 7의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 도 5의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)와 동일한 역할을 한다.
한편, 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.
즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.
예를들어, 도 7의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 교류 전압원(Vac2)으로 충전 또는 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.
상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
예를들어, 도 7의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
즉, 도 7의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 도 5의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)와 동일한 역할을 한다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
이에 대한 설명은, 도 3 및 도 4를 참조하여 설명하기로 한다.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임동안에는 제 1 교류 전압원(Vac1)이 정극성을 나타내며, 제 2 교류 전압원(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 및 제 2 스테이지(ST201, ST202)에 입력된다.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소 자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 디스에이블용 노드(QB1)는 방전되고, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프된다.
한편, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST201)의 공통 노드(N)에 공급된다. 또한, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 정극성의 제 1 교류 전압원(Vac1)과 부극성의 제 2 직류 전압원(Vdc2)이 동시에 공급된다.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 제 6 스위칭소자(Tr6)의 채널폭이 상기 제 1 교류 전압원(Vac1)을 공급하는 제 5 스위칭소자(Tr5)의 채널폭보다 더 크게 설정되므로, 상기 제 1 스테이지(ST201)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 공통 노드(N)는 방전되고, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 1 스테이지(ST201)의 제 7 스위칭소자(Tr7)는 턴-오프된다.
이와 같이, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 즉, 상기 제 1 스테이지(ST201)는 인에이블된다.
한편, 이 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)도 상기 스타트 펄스(Vst)를 공급받아 인에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다.
여기서, 상기 턴-온된 제 8 및 제 9 스위칭소자(Tr8, Tr9)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 디스에이블용 노드(QB2)는 방전되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.
한편, 상기 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-오프 상태를 유지한다.
그리고, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 공통 노드(N)에 공급된다. 이에 따라, 상기 제 2 스테이지(ST202)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)에 의해 방전된다. 따라서, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 2 스테이지(ST202)의 제 7 스위칭소자(Tr7)는 턴-오프된다.
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이때, 상기 제 1 스테이지(ST201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)와 상기 제 2 스테이지(ST202)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 서로 전기적으로 연결되어 있기 때문에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)와 동일한 상태를 나타내고, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)와 동일한 상태를 나타낸다.
즉, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다. 또한, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다.
다시말하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0B)에는 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우상태를 유지한다.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 및 제 2 스테이지(ST202)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 스타트 펄스(Vst)가 로우상태로 변하였기 때문에, 상기 제 1 및 제 2 스테이지(ST202)의 제 1 및 제 8 스위칭소자(Tr1, Tr8)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 및 제 2 스테이지(ST202)의 각 인에이블용 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 인에이블용 노드(Q)에 공급된 제 1 직류 전압원(Vdc1)은 상기 각 인에이블용 노드(Q)에 그대로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 나머지 클럭펄스들이 로우 상태를 유지한다.
여기서, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)의해 계속 충전상태로 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 기능한다.
상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 3 및 제 4 스테이지(ST203, ST204)에도 입력된다. 구체적으로, 도 4에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST203)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자, 그리고 제 4 스테이지(ST204)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자에 입력된다.
따라서, 상기 제 1 기간(T1)에 상기 제 3 및 제 4 스테이지(ST203, ST204)는 동시에 인에이블된다. 이때, 상기 제 3 스테이지(ST203)는 전술한 제 1 초기 기간(T0A)동안의 제 1 스테이지(ST201)와 동일하게 동작하고, 상기 제 4 스테이 지(ST204)는 전술한 제 1 초기 기간(T0A)동안의 제 2 스테이지(ST202)와 동일하게 동작한다.
즉, 상기 제 3 스테이지(ST203)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 제 4 스테이지(ST204)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 클럭펄스(CLK2)는 상기 인에이블된 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)동안에는, 도 3에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST203)에 공급된 다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 5 및 제 6 스테이지(ST206)를 동시에 인에이블시킨다.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)동안에는, 도 4에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST204)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 1 및 제 2 스테이지(ST202)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스 캔펄스(Vout4)는 상기 제 1 스테이지(ST201)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 1 스테이지(ST201)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.
상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST201)의 공통 노드(N)에는 제 5 스위칭소자(Tr5)를 통해 출력되는 제 1 교류 전압원(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST201)의 공통 노드(N)가 충전되고, 이 충전된 공통 노드(N)에 게이트단자가 접속된 상기 제 1 스테이지(ST201)의 제 7 스위칭소자(Tr7)가 턴-온된다.
그리고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST201)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST201)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.
요약하면, 상기 제 1 스테이지(ST201)는 상기 제 4 스캔펄스(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST201)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 제 1 초기 기간(T0A)에서의 방전 상태를 그대로 유지한다.
한편, 이 제 4 기간(T4)에 상기 제 2 스테이지(ST202)도 상기 제 4 스캔펄스(Vout4)를 공급받아 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스캔펄스(Vout4)는 상기 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST202)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.
그리고, 제 2 교류 전압원(Vac2)을 공급받는 상기 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.
한편, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)의 상태와 동일하다.
즉, 전술한 바와 같이, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되므로, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)도 충전된다.
또한, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 동일하다.
즉, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)가 여전히 방전 상태를 나타내므로, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)도 방전 상태를 나타낸다.
따라서, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202) 의 인에이블용 노드(Q)는 방전 상태를 나타내고, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 1 디스에이블용 노드(QB1)는 충전 상태를 나타내며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 나타낸다.
결국, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 풀업 스위칭소자(Tru)는 턴-오프되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 1 풀다운 스위칭소자(Trd1)는 제 1 턴-온되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 2 풀다운 스위칭소자(Trd2)는 턴-오프된다.
이에 따라, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)는 제 1 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급하고, 상기 제 2 스테이지(ST202)는 제 2 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급한다.
이후, 제 5 기간(T5)에는 인에이블된 제 5 스테이지(ST205)가 제 5 클럭펄스(CLK5)를 제 5 스캔펄스(Vout5)로서 출력하고, 이 제 5 스캔펄스(Vout5)를 제 5 게이트 라인, 제 7 스테이지, 및 제 8 스테이지에 공급한다.
다음으로, 제 6 기간(T6)에는 인에이블된 제 6 스테이지(ST206)가 제 6 클럭펄스를 제 6 스캔펄스(Vout6)로서 출력하고, 이 제 6 스캔펄스(Vout6)를 제 6 게이트 라인, 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.
이와 같은 방식으로 나머지 스테이지들이 동작한다.
이후, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고 제 2 교류 전압원(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST201, ST202, ST203, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 즉, 제 2 프레임에는 각 스테이지(ST201, ST202, ST203, ...)의 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 제 2 풀다운 스위칭소자(Trd2)가 턴-온된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 또 다른 동작을 설명하면 다음과 같다.
이에 대한 설명은, 도 3 및 도 6을 참조하여 설명하기로 한다.
먼저, 제 1 프레임에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임동안에는 제 1 교류 전압원(Vac1)이 정극성을 나타내며, 제 2 교류 전압원(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 및 제 2 스테이지(ST201, ST202)에 입력된다.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST201)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 디스에이블용 노드(QB1)는 방전되고, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프된다. 상기 턴-온된 제 2 스위칭소자(Tr2)는 상기 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.
한편, 상기 제 1 프레임동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다.
여기서, 상술한 바와 같이, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr7)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에는 정극성의 제 1 교류 전압원(Vac1)과 부극성의 제 2 직류 전압 원(Vdc2)이 동시에 공급된다.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자들(Tr6, Tr7)의 수가 상기 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자(Tr5)의 수 보다 더 많으므로, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 제 1 디스에이블용 노드(QB1)는 방전된다.
이와 같이, 상기 제 1 스테이지(ST201)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 즉, 상기 제 1 스테이지(ST201)는 인에이블된다.
한편, 이 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)도 상기 스타트 펄스(Vst)를 공급받아 인에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 스타트 펄스(Vst)는 상기 제 2 스테이지(ST202)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 턴-온된다.
여기서, 상기 턴-온된 제 6 및 제 7 스위칭소자(Tr6, Tr7)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된다. 따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 디스에이블용 노드(QB2)는 방전되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.
한편, 상기 제 1 프레임동안 상기 제 2 교류 전압원(Vac2)이 부극성으로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 제 1 프레임동안 턴-오프 상태를 유지한다.
이와 같이, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이때, 상기 제 1 스테이지(ST201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)와 상기 제 2 스테이지(ST202)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 서로 전기적으로 연결되어 있기 때문에, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)와 동일한 상태를 나타내고, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)와 동일한 상태를 나타낸다.
즉, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다. 또한, 상기 제 2 스테이지(ST202)의 제 1 디스에 이블용 노드(QB1)는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된 제 2 직류 전압원(Vdc2)에 의해서 방전상태를 나타낸다.
다시말하면, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST201)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST202)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0B)에는 스타트 펄스(Vst) 및 모든 클럭펄스들이 로우상태를 유지한다.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 및 제 2 스테이지(ST202)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 스타트 펄스(Vst)가 로우상태로 변하였기 때문에, 상기 제 1 및 제 2 스테이지(ST202)의 제 1 및 제 6 스위칭소자(Tr1, Tr6)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 및 제 2 스테이지(ST202)의 각 인에이블용 노드(Q)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 인에이블용 노드(Q)에 공급된 제 1 직류 전압원(Vdc1)은 상기 각 인에이블용 노드(Q)에 그대로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 나머지 클럭펄스들이 로우 상태를 유지한다.
여기서, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)의해 계속 충전상태로 유지됨에 따라, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 기능한다.
상기 제 1 기간(T1)에 제 1 스테이지(ST201)로부터 출력된 제 1 스캔펄스(Vout1)는, 제 3 및 제 4 스테이지(ST203, ST204)에도 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST203)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자, 그리고 제 4 스테이지(ST204)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)의 게이트단자에 입력된다.
따라서, 상기 제 1 기간(T1)에 상기 제 3 및 제 4 스테이지(ST203, ST204)는 동시에 인에이블된다. 이때, 상기 제 3 스테이지(ST203)는 전술한 제 1 초기 기 간(T0A)동안의 제 1 스테이지(ST201)와 동일하게 동작하고, 상기 제 4 스테이지(ST204)는 전술한 제 1 초기 기간(T0A)동안의 제 2 스테이지(ST202)와 동일하게 동작한다.
즉, 상기 제 3 스테이지(ST203)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 방전시킨다. 그리고, 제 4 스테이지(ST204)는 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 2 디스에이블용 노드(QB2) 및 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 방전시킨다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 클럭펄스(CLK2)는 상기 인에이블된 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST202)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)동안에는, 도 3에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST203)에 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 5 스테이지(ST205), 및 제 6 스테이지(ST206)에 공급한다.
즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)동안에는, 도 3에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지하고, 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST204)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급한다.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST201)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 1 스테이지(ST201)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 모두 턴-오프된다.
한편, 상기 제 1 교류 전압원(Vac1)에 의해서 상기 제 1 스테이지(ST201)의 제 5 스위칭소자(Tr5)가 한 프레임동안 턴-온 상태를 유지하므로, 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)에 공급된다. 따라서, 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 접속된 제 1 스테이지(ST201)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST201)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 인에이블용 노드(Q)의 방전을 가속화한다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST201)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST201)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.
다시말하면, 상기 제 1 스테이지(ST201)는 상기 제 4 스캔펄스(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST201)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)는 제 1 초기 기간(T0A)에서의 방전 상태를 그대로 유지한다.
한편, 이 제 4 기간(T4)에 상기 제 2 스테이지(ST202)도 상기 제 4 스캔펄스(Vout4)를 공급받아 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 기간(T4)에 상기 제 4 스테이지(ST204)로부터 출력된 제 4 스캔펄스(Vout4)는 상기 제 2 스테이지(ST202)에 공급된다. 구체적으로, 상기 제 4 스캔펄스(Vout4)는 제 2 스테이지(ST202)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST202)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST202)의 풀업 스위칭소자(Tru) 및 제 7 스위칭소자(Tr7)가 모두 턴-오프된다.
그리고, 제 2 교류 전압원(Vac2)을 공급받는 상기 제 2 스테이지(ST202)의 제 5 스위칭소자(Tr5)는 턴-오프상태를 유지한다.
한편, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 2 스테이지(ST202)에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)의 상태와 동일하다.
즉, 전술한 바와 같이, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 1 디스에이블용 노드(QB1)가 충전되므로, 상기 제 2 스테이지(ST202)의 제 1 디스에이블용 노드(QB1)도 충전된다.
또한, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 노드 제어부(205)에 의해 제어되므로, 상기 제 1 스테이지(ST201)에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2 스테이지(ST202)에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 동일하다.
즉, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST202)의 제 2 디스에이블용 노드(QB2)가 여전히 방전 상태를 나타내므로, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)의 제 2 디스에이블용 노드(QB2)도 방전 상태를 나타낸다.
따라서, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST202)의 인에이블용 노드(Q)는 방전 상태를 나타내고, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 1 디스에이블용 노드(QB1)는 충전 상태를 나타내며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 나타낸 다.
결국, 상기 제 4 기간(T4)에, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 풀업 스위칭소자(Tru)는 턴-오프되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 1 풀다운 스위칭소자(Trd1)는 제 1 턴-온되며, 상기 제 1 및 제 2 스테이지(ST201, ST202)의 각 제 2 풀다운 스위칭소자(Trd2)는 턴-오프된다.
이에 따라, 상기 제 4 기간(T4)에 상기 제 1 스테이지(ST201)는 제 1 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급하고, 상기 제 2 스테이지(ST202)는 제 2 게이트 라인에 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 공급한다.
이후, 제 5 기간(T5)에는 인에이블된 제 5 스테이지(ST205)가 제 5 클럭펄스(CLK5)를 제 5 스캔펄스(Vout5)로서 출력하고, 이 제 5 스캔펄스(Vout5)를 제 5 게이트 라인, 제 7 스테이지, 및 제 8 스테이지에 공급한다.
다음으로, 제 6 기간(T6)에는 인에이블된 제 6 스테이지(ST206)가 제 6 클럭펄스를 제 6 스캔펄스(Vout6)로서 출력하고, 이 제 6 스캔펄스(Vout6)를 제 6 게이트 라인, 제 3 스테이지(ST203), 및 제 4 스테이지(ST204)에 공급한다.
이와 같은 방식으로 나머지 스테이지들이 동작한다.
이후, 제 2 프레임에는 제 1 교류 전압원(Vac1)이 부극성으로 유지되고 제 2 교류 전압원(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 각 스테이지(ST201, ST202, ST203, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 즉, 제 2 프레임에는 각 스테이지(ST201, ST202, ST203, ...)의 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 제 2 풀다운 스위칭소자(Trd2)가 턴-온된다.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 9는 도 8의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 8에 도시된 바와 같이, 다수의 스테이지(ST801, ST802, ST803, ...)를 가진다.
여기서, 각 스테이지(ST801, ST802, ST803, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST801, ST802, ST803, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 스캔펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n 스테이지는 상기 제 2n 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 도 8의 제 3 스테이지(ST803) 및 제 4 스테이지(ST804)는 제 2 스테이지(ST802)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST806)로부터의 제 6 스캔펄스(Vout6)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 4 스테이지(ST804)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 5 및 제 6 스테이지(ST205, ST806)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST806)를 동시에 인에이블시킨다. 또한, 상기 제 4 스테이지(ST804)는 상기 제 4 스캔펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST802)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST802)를 동시에 디스에이블시킨다.
한편, 제 1 및 제 2 스테이지(ST201, ST802)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
여기서, 상기 각 스테이지(ST801, ST802, ST803, ...)에 구비된 각 노드 제어부(805)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 10은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
도 10에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스 위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 4에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 2n 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 10의 제 3 스테이지(ST803)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 4 스테이지(ST804)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스테이지(ST802)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인에만 공급된다.
예를들어, 제 3 스테이지(ST803)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3)는, 그리고 상기 제 3 스테이지(ST803)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인에만 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 제 4 스테이지(ST804)에 구비된 풀업 스위칭소자(Tru)로부터 출력 된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST804)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST805), 제 6 스테이지(ST806), 제 1 스테이지(ST801), 및 제 2 스테이지(ST802)에 공급된다.
또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 11은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 11에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 10의 그것들과 동일하다. 그리고, 도 11에 도시된 제 10 및 제 11 스위칭소자(Tr11)는 도 5의 그것들과 동일하다.
또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 12는 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 12에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 6에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 2n 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 제 3 스테이지(ST803)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 4 스테이지(ST804)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2 스테이지(ST802)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인에만 공급된다.
예를들어, 제 3 스테이지(ST803)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3)는, 그리고 상기 제 3 스테이지(ST803)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인에만 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 제 4 스테이지(ST804)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST804)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST805), 제 6 스테이지(ST806), 제 1 스테이지(ST801), 및 제 2 스 테이지(ST802)에 공급된다.
또한, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST801, ST802, ST803, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 13은 도 8의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 13에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 12의 그것들과 동일하다. 그리고, 도 13에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 5의 그것들과 동일하다.
한편, 기수번째 스테이지(ST801, ST803, ST805, ...)로부터 출력된 각 스캔펄스(Vout1, Vout3, Vout5, ...)는 해당 게이트 라인(기수번째 게이트 라인)에만 공급된다. 이에 대하여, 우수번째 스테이지(ST802, ST804, ST806, ...)들로부터 출력된 각 스캔펄스(Vout2, Vout4, Vout6, ...)는 해당 게이트 라인(우수번째 게이트 라인)뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 공급된다.
이를 위해, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 기수번째 게이트 라인에만 접속된다. 그리고, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 우수번째 게이트 라인뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 접속된다.
이에 따라, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀 업 스위칭소자(Tru)의 출력단자에 걸리는 부하(load)는, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자에 걸리는 부하보다 더 클 수밖에 없다.
그러면, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)로부터 출력되는 스캔펄스(Vout2, Vout4, Vout6, ...)의 왜곡정도가, 기수번째 스테이지(ST801, ST803, ST805, ...)로부터 출력되는 스캔펄스(Vout1, Vout3, Vout5, ...)의 왜곡 정도에 비하여 더 커진다.
결국, 상기 기수번째 게이트 라인에 공급되는 스캔펄스(Vout1, Vout3, Vout5, ...)와 우수번째 게이트 라인에 공급되는 스캔펄스(Vout2, Vout4, Vout6, ...)의 크기간에 편차가 발생하여, 화상의 품질이 저하될 수 있다.
이를 방지하기 위해, 더 큰 크기의 부하를 갖는 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 크기를, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 크기보다 더 크게 설계하는 것이 바람직하다.
즉, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭(channel width)의 폭을, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 더 넓게 설계하는 것이 바람직하다.
이렇게 함으로써, 상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout2, Vout4, Vout6, ...)와, 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout1, Vout3, Vout5, ...)간의 편차를 최소화할 수 있다.
상기 우수번째 스테이지(ST802, ST804, ST806, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭은 상기 기수번째 스테이지(ST801, ST803, ST805, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 α만큼 더 넓다.
이때, 상기 α는 다음과 같은 값을 갖는다.
0.1*{(제 1 스위칭소자(Tr1)의 채널 폭)*2+(제 4 스위칭소자(Tr4)의 채널폭)*2} ≤ α ≤ {(제 1 스위칭소자(Tr1)의 채널 폭)*2+(제 4 스위칭소자(Tr4)의 채널폭)*2}
이하, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 14는 본 발명의 제 3 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 15는 도 14의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 도 14에 도시된 바와 같이, 다수의 스테이지(ST1401, ST1402, ST1403, ...)를 가진다.
여기서, 각 스테이지(ST1401, ST1402, ST1403, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST1401, ST1402, ST1403, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
한편, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 공급되는 스타트 펄스와 제 1 클럭펄스(CLK1)는, 도 15에 도시된 바와 같이, 두 펄스폭만큼의 차이를 가지도록 출력된다.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-3 스테이지로부터의 제 2n-3 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 스캔펄스를 출력하고, 이 제 2n-1 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n-1 스테이지는 상기 제 2n-1 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
예를들어, 도 14의 제 3 스테이지(ST1403) 및 제 4 스테이지(ST1404)는 제 1 스테이지(ST1401)로부터의 제 1 스캔펄스(Vout1)에 응답하여 동시에 인에이블됨과 아울러, 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 3 스테이지(ST1403)는 제 3 스캔펄스(Vout3)를 출력하고, 이 제 3 스캔펄스(Vout3)를 제 5 및 제 6 스테이지(ST1405, ST1406)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST1405, ST1406)를 동시에 인에이블시킨다. 또한, 상기 제 3 스테이지(ST1403)는 상기 제 3 스캔펄스(Vout3)를 제 1 및 제 2 스테이지(ST1401, ST1402)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST1401, ST1402)를 동시에 디스에이블시킨다.
한편, 제 1 및 제 2 스테이지(ST1401, ST1402)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
여기서, 상기 각 스테이지(ST1401, ST1402, ST1403, ...)에 구비된 각 노드 제어부(1405)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 16은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
도 16에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 4에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 16의 제 3 스테이지(ST1403)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST1404)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 16의 제 3 스테이지(ST1403)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST1403)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 5 스테이지(ST1405), 제 6 스테이지(ST1406), 제 1 스테이지(ST1401), 및 제 2 스테이지(ST1402)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인에만 공급된다.
예를들어, 도 16의 제 4 스테이지(ST1404)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4)는, 그리고 상기 제 4 스테이지(ST1404)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프전압원은 제 4 게이트 라인에만 공급된다.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 17은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 17에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 16의 그것들과 동일하다. 그리고, 도 17에 도시된 제 10 및 제 11 스위칭소자(Tr10, Tr11)는 도 5의 그것들과 동일하다.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 18은 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 18에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 6에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 18의 제 3 스테이지(ST1403)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST1404)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n+1 스테이 지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 18의 제 3 스테이지(ST1403)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST1403)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 5 스테이지(ST1405), 제 6 스테이지(ST1406), 제 1 스테이지(ST1401), 및 제 2 스테이지(ST1402)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인에만 공급된다.
예를들어, 도 18의 제 4 스테이지(ST1404)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4)는, 그리고 상기 제 4 스테이지(ST1404)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인에만 공급된다.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST1401, ST1402, ST1403, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 19는 도 14의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 19에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 18의 그것들과 동일하다. 그리고, 도 19에 도시된 제 8 및 제 9 스위칭소 자(Tr8, Tr9)는 도 5의 그것들과 동일하다.
단, 제 2n-1 및 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동작한다.
예를들어, 도 19의 제 3 및 제 4 스테이지(ST1403, ST1404)에 구비된 제 8 스위칭소자(Tr8)는 제 5 스테이지(ST1405)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.
여기서, 우수번째 스테이지(ST1402, ST1404, ST1406, ...)로부터 출력된 각 스캔펄스(Vout2, Vout4, Vout6, ...)는 해당 게이트 라인(기수번째 게이트 라인)에만 공급된다. 이에 대하여, 기수번째 스테이지(ST1401, ST1403, ST1405, ...)들로부터 출력된 각 스캔펄스(Vout1, Vout3, Vout5, ...)는 해당 게이트 라인(우수번째 게이트 라인)뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 공급된다.
이를 위해, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 우수번째 게이트 라인에만 접속된다. 그리고, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자(소스단자)는 기수번째 게이트 라인뿐만 아니라, 전단 스테이지 및 다음단 스테이지에도 접속된다.
이에 따라, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자에 걸리는 부하(load)는, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 출력단자에 걸리는 부하보다 더 클 수밖에 없다.
그러면, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)로부터 출력되는 스캔펄스(Vout1, Vout3, Vout5, ...)의 왜곡정도가, 우수번째 스테이지(ST1402, ST1404, ST1406, ...)로부터 출력되는 스캔펄스(Vout2, Vout4, Vout6, ...)의 왜곡 정도에 비하여 더 커진다.
결국, 상기 우수번째 게이트 라인에 공급되는 스캔펄스(Vout2, Vout4, Vout6, ...)와 기수번째 게이트 라인에 공급되는 스캔펄스(Vout1, Vout3, Vout5, ...)의 크기간에 편차가 발생하여, 화상의 품질이 저하될 수 있다.
이를 방지하기 위해, 더 큰 크기의 부하를 갖는 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 크기를, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 크기보다 더 크게 설계하는 것이 바람직하다.
즉, 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭을, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 더 넓게 설계하는 것이 바람직하다.
이렇게 함으로써, 상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout1, Vout3, Vout5, ...)와, 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스(Vout2, Vout4, Vout6, ...)간의 편차를 최소화할 수 있다.
상기 기수번째 스테이지(ST1401, ST1403, ST1405, ...)에 구비된 풀업 스위 칭소자(Tru)의 채널 폭은 상기 우수번째 스테이지(ST1402, ST1404, ST1406, ...)에 구비된 풀업 스위칭소자(Tru)의 채널 폭보다 α만큼 더 넓다.
이때, 상기 α는 다음과 같은 값을 갖는다.
{0.1*(제 1 스위칭소자(Tr1)의 채널 폭)*2+(제 4 스위칭소자(Tr4)의 채널폭)*2} ≤ α ≤ {(제 1 스위칭소자(Tr1)의 채널 폭)*2+(제 4 스위칭소자(Tr4)의 채널폭)*2}
이하, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 20은 본 발명의 제 4 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 21은 도 20의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터는, 도 20에 도시된 바와 같이, 다수의 스테이지(ST2001, ST2002, ST2003, ...)를 가진다.
여기서, 각 스테이지(ST2001, ST2002, ST2003, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST2001, ST2002, ST2003, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다. 또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 2n-1 스테이지는 제 2n-1 스캔펄스를 출력하고, 이 제 2n-1 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써, 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.
그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다.
예를들어, 도 20의 제 3 스테이지(ST2003) 및 제 4 스테이지(ST2004)는 제 2 스테이지(ST2002)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동시에 디스에이블된다.
그리고, 상기 인에이블된 제 3 스테이지(ST2003)는 제 3 스캔펄스(Vout3)를 출력하고, 이 제 3 스캔펄스(Vout3)를 제 1 및 제 2 스테이지(ST2001, ST2002)에 공급함으로써, 상기 제 1 및 제 2 스테이지(ST2002)를 동시에 디스에이블시킨다.
그리고, 상기 인에이블된 제 4 스테이지(ST2004)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 5 및 제 6 스테이지(ST2005, ST2006)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST2005, ST2006)를 동시에 인에이블시킨다.
한편, 제 1 및 제 2 스테이지(ST2001, ST2002)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
여기서, 상기 각 스테이지(ST2001, ST2002, ST2003, ...)에 구비된 각 노드 제어부(2005)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 22는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
도 22에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 4에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 2n 스테이지에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 22의 제 3 스테이지(ST2003)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)와 제 4 스테이지(ST2004)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스테이지(ST2002)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 22의 제 3 스테이지(ST2003)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST2004)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 22의 제 3 스테이지(ST2003)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST2003)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 3 게이트 라인, 제 1 스테이지(ST2001), 및 제 2 스테이지(ST2002)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 및 제 2n+2 스테이지에 공급된다.
예를들어, 도 22의 제 4 스테이지(ST2004)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST2004)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST2005), 및 제 6 스테이지(ST2006)에 공급된다.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 23은 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 23에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 22의 그것들과 동일하다. 그리고, 도 23에 도시된 제 10 및 제 11 스위칭소자(Tr10, Tr11)는 도 5의 그것들과 동일하다.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 24는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 24에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는 도 6에 도시된 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 2n 스테이지에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 24의 제 3 스테이지(ST2003)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)와 제 4 스테이지(ST2004)에 구비된 제 1 및 제 6 스위칭소자(Tr1, Tr6)는 제 2 스테이지(ST2002)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)와 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 동작한다.
예를들어, 도 24의 제 3 스테이지(ST2003)에 구비된 제 4 스위칭소자(Tr4)와 제 4 스테이지(ST2004)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.
그리고, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n-1 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n-1 게이트 라인, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.
예를들어, 도 24의 제 3 스테이지(ST2003)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 3 스캔펄스(Vout3), 그리고 상기 제 3 스테이지(ST2003)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프전압원은 제 3 게이트 라인, 제 1 스테이지(ST2001), 및 제 2 스테이지(ST2002)에 공급된다.
그리고, 제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 및 제 2n+2 스테이지에 공급된다.
예를들어, 도 24의 제 4 스테이지(ST2004)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST2004)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST2005), 및 제 6 스테이지(ST2006)에 공급된다.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에 구비된 각 스테이지(ST2001, ST2002, ST2003, ...)는 다음과 같은 회로 구성을 가질 수도 있다.
도 25는 도 20의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 25에 도시된 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 그리고 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)는, 도 24의 그것들과 동일하다. 그리고, 도 25에 도시된 제 8 및 제 9 스위칭소자(Tr8, Tr9)는 도 5의 그것들과 동일하다.
단, 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8) 및 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n+1 스테이지로부터의 제 2n+1 스캔펄스에 응답하여 동작한다.
예를들어, 도 25의 제 3 스테이지(ST2003)에 구비된 제 8 스위칭소자(Tr8) 및 제 4 스테이지(ST2004)에 구비된 제 8 스위칭소자(Tr8)는 상기 제 5 스테이지(ST2005)로부터의 제 5 스캔펄스(Vout5)에 응답하여 동작한다.
이하, 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 26은 본 발명의 제 5 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 5 실시예에 따른 쉬프트 레지스터는 다수의 스테이지(ST2601, ST2602, ST2603, ...)를 가지는데, 도 26은 그 스테이지들 중 제 1 내지 제 3 스테이지(ST2601 내지 ST2603)를 나타낸 도면이다.
도 26에 도시된 바와 같이, 각 스테이지(ST2601, ST2602, ST2603, ...)는 인에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2), 제 3 디스에이블용 노드(QB3), 및 상기 제 3 디스에이블용 노드(QB3)에 접속된 제 3 풀다운 스위칭소자(Trd3)를 포함한다.
여기서, 제 2n-3 스테이지에 구비된 노드 제어부(2605)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(2605)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2n-1 스테이지에 구비된 노드 제어부(2605)는 제 2n-1 스테 이지에 구비된 인에이블용 노드(Q) 및 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2n-2 스테이지에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2n-3 스테이지에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.
예를들어, 도 26의 제 1 스테이지(ST2601)는 제 1 스테이지(ST2601)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 2 스테이지(ST2602)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어하며, 제 3 스테이지(ST2603)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.
그리고, 상기 제 2 스테이지(ST2602)에 구비된 노드 제어부(2605)는 제 2 스테이지(ST2602)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 1 스테이지(ST2601)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하며, 상기 제 3 스테이지(ST2603)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.
그리고, 상기 제 3 스테이지(ST2603)에 구비된 노드 제어부(2605)는 제 3 스테이지(ST2603)에 구비된 인에이블용 노드(Q) 및 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 1 스테이지(ST2601)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어하며, 상기 제 2 스테이지(ST2602)에 구비된 제 3 디스에이블용 노드(Q)의 충전/방전 상태를 제어한다.
이와 같이 3개의 스테이지가 하나의 블록을 이루며, 이 블록내의 각 스테이 지(ST2601, ST2602, ST2603, ...)는 3상의 교류 전압원을 공급받는다.
즉, 제 2n-3 프레임에는 제 2n-3 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-2 및 제 2n-1 스테이지에 구비된 각 노드 제어부(2605)가 제 2 교류 전압원(Vac2)을 공급받는다.
그리고, 제 2n-2 프레임에는 제 2n-2 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-3 및 제 2n-1 스테이지가 제 2 교류 전압원(Vac2)을 공급받는다.
그리고, 제 2n-1 프레임에는 제 2n-1 스테이지에 구비된 노드 제어부(2605)가 제 1 교류 전압원(Vac1)을 공급받고, 나머지 제 2n-3 및 제 2n-2 스테이지가 제 2 교류 전압원(Vac2)을 공급받는다.
이와 같이 구성된 본 발명의 제 5 실시예에 따른 쉬프트 레지스터에서, 각 스테이지(ST2601, ST2602, ST2603, ...)는 전술한 제 1 실시예의 회로 구성들 중 어느 하나를 구비할 수 있다.
이하, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 27은 본 발명의 제 6 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 28은 도 27의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 6 실시예에 따른 쉬프트 레지스터는, 도 27에 도시된 바와 같이, 다수의 스테이지(ST2701, ST2702, ST2703, ...)를 가진다.
여기서, 각 스테이지(ST2701, ST2702, ST2703, ...)의 구성은 제 1 실시예의 그것과 동일하며, 단지 각 스테이지(ST2701, ST2702, ST2703, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다.
또한, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다. 물론, 본 발명의 제 6 실시예에 따른 쉬프트 레지스터는 5개의 이상의 클럭펄스를 공급받을 수도 있다.
제 n 스테이지에 구비된 노드 제어부(2705)는 제 n 번째 스테이지의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)의 논리상태를 제어한다.
또한, 상기 제 n 스테이지에 구비된 노드 제어부(2705)는 제 n-1 스테이지의 제 2 디스에이블용 노드(QB2)의 논리상태를 제어한다.
또한, 상기 제 n 스테이지에 구비된 노드 제어부(2705)는 제 n+1 스테이지의 제 1 디스에이블용 노드(QB1)의 논리상태를 제어한다.
이를 위해, 서로 인접한 스테이지의 제 1 디스에이블용 노드(QB)와 제 2 디스에이블용 노드(QB2)가 서로 전기적으로 연결된다.
즉, 제 n 스테이지의 제 1 디스에이블용 노드(QB1)와 제 n-1 스테이지의 제 2 디스에이블용 노드(QB2)가 서로 전기적으로 연결되며, 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)와 제 n+1 스테이지의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 연결된다.
한편, 제 1 스테이지(ST2701)의 전단에는 스테이지가 존재하지 않는다. 따라 서, 상기 제 1 스테이지(ST2701)의 노드 제어부(2705)는 상기 제 1 스테이지(ST2701)에 구비된 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)를 제어함과 아울러, 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)의 논리상태를 제어한다.
각 스테이지는 전단 스테이지로부터의 스캔펄스에 응답하여 자신의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
즉, 제 n 스테이지는 제 n-1 스테이지로부터의 제 n-1 스캔펄스에 응답하여 상기 제 n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시키고, 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
그리고, 각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 자신의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키고, 자신의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 중 어느 하나를 충전 또는 방전시킨다.
즉, 제 n 스테이지는 제 n+1 스테이지로부터의 제 n+1 스캔펄스에 응답하여 상기 제 n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키고, 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 중 어느 하나를 충전시킨다.
이때, 상기 스테이지들이 디스에이블될 때 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 제 1 교류 전압원(Vac1)을 이용하여 자신의 제 1 디스에이블용 노드(QB1)를 충전 또는 방전시키고, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 제 2 교류 전압원(Vac2)을 이용하여 자신의 제 1 디스에이블용 노드(QB1)를 충전 또는 방전시킨다.
이와 같이 구성된 스테이지를 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 도 28a를 참조하여 제 1 프레임 기간동안의 동작을 설명한다. 상기 제 1 프레임 기간동안에 제 1 교류 전압원(Vac1)은 하이 상태(정극성)로 유지되고, 제 2 교류 전압원(Vac2)이 로우 상태(부극성)로 유지된다.
초기 기간(T0)에 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 제 1 스테이지(ST2701)가 인에이블된다. 즉, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이 지(ST2702)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 초기 기간(T0)에 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST2701)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(ST2702)에 공급한다.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 2 스테이지(ST2702)가 인에이블된다.
즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 1 기간(T1)에 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST2703), 및 제 1 스테이지(ST2701)에 공급한다.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST2703)가 인에이블된다. 또한, 상기 제 1 스테이지(ST2701)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 제 2 직류 전압원(Vdc2)으로 방전되고, 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)가 제 1 교류 전압원(Vac1)으로 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST2701)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1) 은 제 1 프레임 기간동안 하이 상태이므로 상기 제 1 스테이지(ST2701)가 디스에이블될 때 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.
요약하면, 제 2 기간(T2)에 제 3 스테이지(ST2703)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST2703)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST2704)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST2701)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(ST2704), 및 제 2 스테이지(ST2702)에 공급한다.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST2704)가 인에이블된다. 또한, 상기 제 2 스테이지(ST2702)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 모두 방전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702)에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 1 프레임 기간동안 로우 상태이므로 상기 제 2 스테이지(ST2702)가 디스에이블될 때 상기 제 2 스테이지(ST2702)의 모든 노드(Q, QB1, QB2)가 방전된다.
요약하면, 제 3 기간(T3)에 제 4 스테이지(ST2704)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST2704)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST2702)의 모든 노드(Q, QB1, QB2)가 방전된다.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 5 스테이지(ST2705), 및 제 3 스테이지(ST2703)에 공급한다.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST2705)가 인에이블된다. 또한, 상기 제 3 스테이지(ST2703)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST2703)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태이므로 상기 제 3 스테이지(ST2703)가 디스에이블될 때 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.
이때, 상기 제 4 기간(T4)에 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.
요약하면, 제 4 기간(T4)에 제 5 스테이지(ST2705)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST2705)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)가 충전된다.
이와 같은 방식으로 하여, 제 1 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다.
그리고, 상기 제 1 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.
다음으로, 도 28b를 참조하여 제 2 프레임 기간동안의 동작을 설명한다. 상기 제 2 프레임 기간동안에 제 1 교류 전압원(Vac1)은 로우 상태(부극성)로 유지되고, 제 2 교류 전압원(Vac2)이 하이 상태(정극성)로 유지된다.
초기 기간(T0)에 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 의해 제 1 스테이지(ST2701)가 인에이블된다. 즉, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 초기 기간(T0)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 초기 기간(T0)에 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST2701)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(ST2702)에 공급한다.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 2 스테이지(ST2702)가 인에이블된다.
즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST2701)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 1 기간(T1)에 제 2 스테이지(ST2702)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST2703), 및 제 1 스테이지(ST2701)에 공급한다.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST2703)가 인에이블된다. 또한, 상기 제 1 스테이지(ST2701)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST2701)의 모든 노드(Q, QB1, QB2)가 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST2701)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 1 스테이지(ST2701)가 디스에이블될 때 상기 제 1 스테이지(ST2701) 모든 노드(Q, QB1, QB2)가 방전된다.
요약하면, 제 2 기간(T2)에 제 3 스테이지(ST2703)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST2703)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST2704)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST2701)의 모든 노드(Q, QB1, QB2)가 충전된다.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(ST2704), 및 제 2 스테이지(ST2702)에 공급한다.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST2704)가 인에이블된다. 또한, 상기 제 2 스테이지(ST2702)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST2702)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702) 에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 2 프레임 기간동안 하이 상태이므로 상기 제 2 스테이지(ST2702)가 디스에이블될 때 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)만 충전된다.
이때, 상기 제 3 기간(T3)에 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)에 접속된 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.
요약하면, 제 3 기간(T3)에 제 4 스테이지(ST2704)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST2704)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1) 및 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)가 충전된다.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 5 스테이지(ST2705), 및 제 3 스테이지(ST2703)에 공급한다.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST2705)가 인에이블된다. 또한, 상기 제 3 스테이지(ST2703)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 모두 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST2703)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 3 스테이지(ST2703)가 디스에이블될 때 상기 제 3 스테이지(ST2703)의 모든 노드(Q, QB1, QB2)가 방전된다.
요약하면, 제 4 기간(T4)에 제 5 스테이지(ST2705)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST2705)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST2703)의 모든 노드(Q, QB1, QB2)가 방전된다.
이와 같은 방식으로 하여, 제 2 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다.
그리고, 상기 제 2 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.
여기서, 상기 각 스테이지에 구비된 각 노드 제어부(2705)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 29a 및 도 29b는 도 27의 제 1 내지 제 4 스테이지에 구비된 노드 제어부 의 회로 구성을 나타낸 도면이다.
먼저, 각 스테이지들에 구비된 노드 제어부(2705)는, 도 29a 및 도 29b에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.
즉, 제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-1 스테이지의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다.
예를 들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 1 스위칭소자(Tr1)는 제 2 스테이지(ST2702)로부터의 제 2 스캔펄스(Vout2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST2701)의 출력단자에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속된다.
상기 제 n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 n 스테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n+1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스 테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 4 스위칭소자(Tr4)는 제 4 스테이지(ST2704)로부터의 제 4 스캔펄스(Vout4)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 4 스테이지(ST2704)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(N)에 상기 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 스테이지(ST2703)의 공통 노드(N)에 상기 제 1 교류 전압원(Vac1)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 접속된다.
상기 제 n 스테이지에 구비된 제 6 스위칭소자(Tr6)는, 상기 제 n 스테이지의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드(N)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)는, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드(N)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 n 스테이지의 공통 노드(N)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 3 스테이지(ST2703)의 공통 노드(N)에 접속되며, 드레인단자는 상가 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된다.
상기 제 n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 n-1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 8 스위칭소자(Tr8)는 제 2 스테이지(ST2702)로부터의 제 2 스캔펄스(Vout2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST2701)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 n 스테이지의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 29b의 제 3 스테이지(ST2703)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 공급된 신호의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 1 스테이지(ST2701)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST2701)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)를 공급받아 턴-온 또는 턴-오프된다.
그리고, 상기 스테이지들 중 기수번째 스테이지(ST2701, ST2703, ST2705, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 1 교류 전압원(Vac1)이 공급되고, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 2 교류 전압원(Vac2)이 공급된다.
이와 같은 회로 구성이 적용된 스테이지들을 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 도 28a, 도 29a, 및 도 29b를 참조하여 제 1 프레임 기간동안의 동작을 설명한다. 상기 제 1 프레임 기간동안에 제 1 교류 전압원(Vac1)은 하이 상태로 유지되고, 제 2 교류 전압원(Vac2)이 로우 상태로 유지된다.
한편, 이후 설명 중에 로우 상태라고 특별히 언급하지 않는 한, 클럭펄스, 스타트 펄스(Vst), 및 스캔펄스는 하이 상태를 나타낸다.
상기 초기 기간(T0)동안에는, 도 28a에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 스타트 펄스(Vst)만 하이 상태를 유지하고, 나머지 클럭펄스는 로우 상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 스타트 펄스(Vst)는 제 1 스테이지(ST2701)에 입력된다.
즉, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST2701)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다.
여기서, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급되며, 상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 제 2 직류 전압원(Vdc2)이 제 2 디스에이블용 노드(QB2)에 공급된다.
따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 1 스테이지(ST2701)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전된다.
이에 따라, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 하이 상태로 유지되므로, 상기 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST2701)의 제 5 스위칭소자(Tr5)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 제 1 교류 전압원(Vac1)이 제 1 스테이지(ST2701)의 공통 노드(N)에 공급된다.
또한, 상기 제 1 스테이지(ST2701)의 공통 노드(N)에는 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)도 공급된다. 즉, 상기 제 1 스테이지(ST2701)의 공통 노드(N)에는 하이 상태의 제 1 교류 전압원(Vac1)과 로우 상태의 제 2 직류 전압원(Vdc2)이 동시에 공급된다.
그런데, 상기 제 2 직류 전압원(Vdc2)을 공급하는 제 6 스위칭소자(Tr6)의 채널폭이 상기 제 1 교류 전압원(Vac1)을 공급하는 제 5 스위칭소자(Tr5)의 채널폭보다 더 크게 설정되므로, 상기 제 1 스테이지(ST2701)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 공통 노드(N)는 방전되고, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 1 스테이지(ST2701)의 제 7 스위칭소자(Tr7)는 턴-오프된다.
이와 같이, 상기 제 1 스테이지(ST2701)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)를 방전시킨다. 즉, 상기 제 1 스테이지(ST2701)는 인에이블된다.
여기서, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 초기 기간(T0)에 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는, 도 28a에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 상기 스타트 펄스(Vst) 및 나머지 클럭펄스들이 로우 상태를 나타낸다.
여기서, 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)가 상기 제 1 초기 기간(T0A)동안 인가되었던 제 1 직류 전압원(Vdc1)에 의해 계속 충전상태로 유지됨에 따라, 상기 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru)는 턴-온 상태를 유지한다.
이때, 상기 턴-온된 풀업 스위칭소자(Tru)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Tru)(Tru)의 소스단자를 통해 안정적으로 출력된다. 이때, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인에 인가되어 상기 제 1 게이트 라인을 구동시키는 제 1 스캔펄스(Vout1)로서 기능한다.
또한, 상기 제 1 기간(T1)에 제 1 스테이지(ST2701)로부터 출력된 제 1 스캔 펄스(Vout1)는, 제 2 스테이지(ST2702)에도 입력된다. 구체적으로, 도 29a에 도시된 바와 같이, 상기 제 1 스캔펄스(Vout1)는 상기 제 3 스테이지(ST2703)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)의 게이트단자에 입력된다.
그러면, 상기 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 직류 전압원(Vdc1)이 제 2 스테이지(ST2702)의 인에이블용 노드(Q)에 인가된다. 이에 따라, 상기 인에이블용 노드(Q)가 충전되며, 상기 충전된 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 턴-온된다.
여기서, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급되며, 상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 제 2 직류 전압원(Vdc2)이 제 2 디스에이블용 노드(QB2)에 공급된다.
따라서, 상기 제 2 직류 전압원(Vdc2)에 의해 상기 제 2 스테이지(ST2702)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전된다.
이에 따라, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 2 스위칭소자(Tr2) 및 제 1 풀다운 스위칭소자(Trd1)가 턴-오프되고, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 3 스위칭소자(Tr3) 및 제 2 풀다운 스위칭소자(Trd2)가 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압원(Vac2)이 로우 상태로 유지되므로, 상기 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이지(ST2702)의 제 5 스위칭소자(Tr5)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
그리고, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 출력되는 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST2702)의 공통 노드(N)에 공급된다. 이에 따라, 상기 제 2 스테이지(ST2702)의 공통 노드(N)는 상기 제 2 직류 전압원(Vdc2)에 의해 방전된다. 따라서, 이 방전된 공통 노드(N)에 게이트단자가 접속된 제 2 스테이지(ST2702)의 제 7 스위칭소자(Tr7)는 턴-오프된다.
이와 같이, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST2702)는 상기 스타트 펄스(Vst)에 응답하여 자신의 인에이블용 노드(Q)를 충전시키고, 자신의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)를 방전시킨다.
여기서, 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 제 1 기간(T1)에 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
이어서, 제 2 기간(T2) 동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)동안에는, 도 28a에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태를 유지한다. 그리고, 스타트 펄스(Vst), 제 1 스캔펄스(Vout1), 및 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 2 클럭펄스(CLK2)는 제 2 스테이지(ST2702)에 공급된다. 구체적으로, 상기 제 2 클럭펄스(CLK2)는 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 2 스테이지(ST2702)에 구비된 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출 력한다. 그리고, 이 제 2 스캔펄스(Vout2)를 제 2 게이트 라인에 공급하여 상기 제 2 게이트 라인을 구동한다.
또한, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2702)로부터 출력된 제 2 스캔펄스(Vout2)는, 제 3 스테이지(ST2703) 및 제 1 스테이지(ST2701)에도 공급된다.
상기 제 3 스테이지(ST2703)에 공급된 제 2 스캔펄스(Vout2)는, 상술한 바와 같은 방식으로 제 3 스테이지(ST2703)를 인에이블시킨다. 즉, 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)가 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 방전된다. 이때, 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)가 방전됨에 따라, 이 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 접속된 제 4 스테이지(ST2704)의 제 1 디스에이블용 노드(QB1)도 방전된다.
그리고, 상기 제 1 스테이지(ST2701)에 공급된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST2701)를 디스에이블시킨다. 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST2701)의 디스에이블 동작을 구체적으로 설명하면 다음과 같다.
즉, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2702)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST2701)에 공급된다. 구체적으로, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(ST2701)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온 된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.
상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST2701)의 공통 노드(N)에는 제 5 스위칭소자(Tr5)를 통해 출력되는 제 1 교류 전압원(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST2701)의 공통 노드(N)가 충전되고, 이 충전된 공통 노드(N)에 게이트단자가 접속된 상기 제 1 스테이지(ST2701)의 제 7 스위칭소자(Tr7)가 턴-온된다.
그리고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)에 공급된다. 그러면, 상기 제 1 스테이지(ST2701)의 제 1 디스에이블용 노드(QB1)가 충전되고, 이 충전된 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 스테이지(ST2701)의 제 1 풀다운 스위칭소자(Trd1) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 상기 제 2 스위칭소자(Tr2)는 상기 제 1 스테이지(ST2701)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급함으로써, 상기 인에이블용 노드(Q)의 방전을 더욱 가속화시킨다.
이와 같이 상기 제 2 기간(T2)동안 상기 제 1 스테이지(ST2701)의 풀업 스위칭소자(Tru)가 턴-오프되고 제 1 풀다운 스위칭소자(Trd1)가 턴-온됨으로써, 상기 제 1 스테이지(ST2701)는 상기 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 이 제 2 직류 전압원(Vdc2)은 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 비활성화시키는 오프 전압원으로서 기능한다.
요약하면, 상기 제 1 스테이지(ST2701)는 상기 제 2 스캔펄스(Vout2)(Vout4)에 응답하여 자신의 인에이블용 노드(Q)를 방전시키고, 자신의 제 1 디스에이블용 노드(QB1)를 충전시킨다. 즉, 상기 제 1 스테이지(ST2701)는 디스에이블된다. 이때, 상기 제 1 스테이지(ST2701)의 제 2 디스에이블용 노드(QB2)는 방전 상태를 그대로 유지한다.
이어서, 제 3 기간(T3) 동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)동안에는, 도 28a에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만 하이 상태를 유지한다. 그리고, 스타트 펄스(Vst), 제 1 스캔펄스(Vout1), 제 2 스캔펄스(Vout2), 및 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 3 클럭펄스(CLK3)는 상기 인에이블된 제 3 스테이지(ST2703)에 공급된다. 구체적으로, 상기 제 3 클럭펄스(CLK3)는 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 3 스테이지(ST2703)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인, 제 4 스테이지(ST2704), 및 제 2 스테이지(ST2702)에 공급한다.
즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 3 게이트 라인을 구동하고, 상기 제 4 스테이지(ST2704)를 인에이블시키고, 제 2 스테이지(ST2702)를 디스에이블 시 킨다.
여기서, 상기 제 4 스테이지(ST2704)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 제 3 기간(T3)에 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
여기서, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702)의 디스에이블 동작을 구체적으로 설명하면 다음과 같다.
즉, 상기 제 3 기간(T3)에 상기 제 3 스테이지(ST2703)로부터 출력된 제 3 스캔펄스(Vout3)는 상기 제 2 스테이지(ST2702)에 공급된다. 구체적으로, 상기 제 3 스캔펄스(Vout3)는 제 3 스테이지(ST2703)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)는 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 3 스테이지(ST2703)의 인에이블용 노드(Q)에 공급된다.
따라서, 상기 인에이블용 노드(Q)는 방전되고, 상기 방전된 인에이블용 노드(Q)에 게이트단자가 접속된 제 3 스테이지(ST2703)의 풀업 스위칭소자(Tru), 제 6 스위칭소자(Tr6), 및 제 9 스위칭소자(Tr9)가 모두 턴-오프된다.
한편, 상술한 바와 같이, 제 2 교류 전압원(Vac2)을 공급받는 제 2 스테이에 구비된 제 5 스위칭소자(Tr5)는 제 1 프레임 기간동안 턴-오프 상태이므로, 이 제 2 스테이지(ST2702)의 공통 노드(N)는 여전히 방전 상태이다. 이에 따라, 상기 공통 노드(N)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)도 턴-오프 상태를 그대로 유지한다. 따라서, 상기 제 2 스테이지(ST2702)의 제 1 디스에이블용 노드(QB1)는 여전히 방전 상태를 유지한다.
결국, 상기 제 3 기간(T3)에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST2702)의 모든 노드(Q, QB1, QB2)가 방전 상태로 유지된다.
이어서, 제 4 기간(T4) 동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)동안에는, 도 4에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만 하이 상태를 유지한다. 그리고 스타트 펄스(Vst), 제 1 내지 제 3 스캔펄스(Vout3), 및 나머지 클럭펄스들은 로우 상태를 유지한다.
이 제 4 클럭펄스(CLK4)는 상기 인에이블된 제 4 스테이지(ST2704)에 공급된다. 구체적으로, 상기 제 4 클럭펄스(CLK4)는 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)의 드레인단자에 공급된다. 따라서, 상기 제 4 스테이지(ST2704)에 구비된 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 그리고, 이 제 4 스캔펄스(Vout4)를 제 4 게이트 라인, 제 5 스테이지(ST2705), 및 제 3 스테이지(ST2703)에 공급한다.
즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 4 게이트 라인을 구동하고, 상기 제 5 스테이지(ST2705)를 인에이블시키고, 제 3 스테이지(ST2703)를 디스에이블 시킨다.
여기서, 상기 제 5 스테이지(ST2705)의 제 2 디스에이블용 노드(QB2)와 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)가 서로 접속되어 있으므로, 상기 제 4 기간(T4)에 제 6 스테이지(ST2706)의 제 1 디스에이블용 노드(QB1)도 제 2 직 류 전압원(Vdc2)으로 방전된다.
상기 제 4 스테이지(ST2704)로부터 출력된 제 4 스캔펄스(Vout4)가 제 3 스테이지(ST2703)를 디스에이블시킴에 따라, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST2703)(즉, 제 1 교류 전압원(Vac1)을 공급받는 스테이지)는 자신의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)를 방전시키고, 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다.
여기서, 상기 디스에이블된 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)는 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)가 연결되어 있으므로, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)도 제 1 교류 전압원(Vac1)으로 충전된다.
다시말하면, 상기 제 4 기간(T4)에 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST2702)의 제 2 디스에이블용 노드(QB2)가 제 1 교류 전압원(Vac1)으로 충전된다.
이와 같은 방식으로, 제 6 기간(T6)에는 제 5 스테이지(ST2705)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST2704)의 제 2 디스에이블용 노드(QB2)가 제 1 교류 전압원(Vac1)으로 충전된다.
다음으로, 제 2 프레임 기간동안의 동작을 설명하면 다음과 같다.
도 28b, 도 29a, 및 도 29b를 참조하여 제 2 프레임 기간동안의 동작을 설명한다. 상기 제 2 프레임 기간동안에 제 1 교류 전압원(Vac1)은 로우 상태로 유지되고, 제 2 교류 전압원(Vac2)이 하이 상태로 유지된다.
따라서, 이 제 2 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다.
그리고, 상기 제 2 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.
한편, 상기 각 스테이지는 다음과 같은 스위칭소자를 더 포함하여 구성될 수 있다.
도 30은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
도 30에 도시된 회로는 도 28a 및 도 28b에 도시된 회로 구성에 제 10 내지 제 12 스위칭소자(Tr10 내지 Tr12)가 더 포함된 구조를 갖는다.
이때, 상기 각 스테이지는 제 10 내지 제 12 스위칭소자들(Tr10 내지 Tr12) 중 어느 하나, 둘, 또는 세 개를 모두 가질 수 있다.
제 n 스테이지에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)의 논라상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지의 공통 노드에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 30의 제 3 스테이지(ST2703)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)의 논리상태에 따라 턴-온 도는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 공통 노드에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 스타트 펄스(Vst)를 전송하는 클럭전송라인에 접속되며, 드레인단자는 상기 공통 노드에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를 들어, 도 30의 제 3 스테이지(ST2703)에 구비된 제 11 스위칭소자(Tr11)는 제 1 교류 전압원(Vac1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST2703)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 n-1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를 들어, 도 30의 제 3 스테이지(ST2703)에 구비된 제 12 스위칭소자(Tr12)는 제 2 스테이지(ST2702)로부터의 제 2 스캔펄스(Vout2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 제 2 직류 전압원(Vdc2)을 공급한다.
한편, 상기 각 스테이지는 다음과 같은 회로 구성을 가질 수 있다.
도 31은 도 27의 제 3 스테이지에 구비된 노드 제어부의 또 다른 회로 구성을 나타낸 도면이다.
각 스테이지는, 도 31에 도시된 바와 같이, 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)를 포함한다.
여기서, 도 31d 도시된 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)는 도 29a 및 도 29b의 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)와 동일한 역할을 하므로, 이에 대한 설명은 생략한다.
또한, 도 31에 도시된 제 7 스위칭소자(Tr7)는 도 29a 및 도 29b의 제 8 스위칭소자(Tr8)와 동일한 역할을 하고, 도 31에 도시된 제 8 스위칭소자(Tr8)는 도 29a 및 도 29b의 제 9 스위칭소자(Tr9)와 동일한 역할을 하고, 도 31에 도시된 제 9 스위칭소자(Tr9)는 도 30의 제 11 스위칭소자(Tr11)와 동일한 역할을 하고, 도 31에 도시된 제 10 스위칭소자(Tr10)는 도 30의 제 12 스위칭소자(Tr12)와 동일한 역할을 하므로, 이들에 대한 설명은 생략한다.
제 n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 상기 제 1 교류 전압원(Vac1)(또는 제 2 교루 전압원)을 공급한다.
예를 들어, 도 31의 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 상기 제 1 교류 전압원(Vac1)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된다.
제 n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 n+1 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)(또는 제 2 교류 전압원(Vac2))을 공급한다.
예를 들어, 도 31의 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)는 제 4 스테이지(ST2704)로부터의 제 4 스캔펄스(Vout4)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노 드(QB1)에 제 1 교류 전압원(Vac1)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST2703)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 4 스테이지(ST2704)의 출력단자에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST2703)의 제 1 디스에이블용 노드(QB1)에 접속된다.
이하, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 32는 본 발명의 제 7 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 33a 및 도 33b는 도 32의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 7 실시예에 따른 쉬프트 레지스터는, 도 32에 도시된 바와 같이, 다수의 스테이지(ST3201, ST3202, ST3203, ...)를 가진다.
여기서, 각 스테이지(ST3201, ST3202, ST3203, ...)의 구성은 제 6 실시예의 그것과 동일하며, 단지 각 스테이지(ST3201, ST3202, ST3203, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다.
제 n 스테이지는 제 n-2 스테이지로부터의 스캔펄스에 응답하여 인에이블되며, 제 n+1 스테이지로부터의 제 n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
한편, 제 1 스테이지(ST3201)의 두 번째 전단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 1 스테이지(ST3201)는 타이밍 콘트롤러로부터의 제 1 스타 트 펄스(Vst1)에 응답하여 인에이블된다.
또한, 제 2 스테이지(ST3202)의 두 번째 전단에도 스테이지가 존재하지 않는다. 따라서, 상기 제 2 스테이지(ST3202)는 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 응답하여 인에이블된다.
한편, 각 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받는다, 서로 인접한 기간에 출력되는 클럭펄스들간이 일정 기간동안 동시에 액티브 상태를 유지한다. 즉, 서로 인접한 기간에 출력되는 클럭펄스가 일정 기간 동안 동시에 하이 상태를 나타낸다.
따라서, 인접한 스테이지간에 출력되는 스캔펄스들도 일정 기간동안 동시에 하이 상태를 나타낸다.
이와 같이 구성된 스테이지를 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 도 33a를 참조하여 제 1 프레임 기간동안의 동작을 설명한다. 상기 제 1 프레임 기간동안에 제 1 교류 전압원(Vac1)은 하이 상태로 유지되고, 제 2 교류 전압원(Vac2)이 로우 상태로 유지된다.
제 1 초기 기간(T0A)에 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 의해 제 1 스테이지(ST3201)가 인에이블된다. 즉, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 1 초기 기간(T0A)에 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST3201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 2 초기 기간(T0B)에 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 의해 제 2 스테이지(ST3202)가 인에이블된다. 즉, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 초기 기간(T0B)에 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 3 스테이지(ST3203)에 공급한다.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST3203)가 인에이블된다.
즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 1 기간(T1)에 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 1 기간(T1)에 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST3202)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인 및 제 4 스테이지(ST3204)에 공급한다.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST3204)가 인에이블된다.
이에 따라, 상기 제 2 기간(T2)에 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 기간(T2)에 상기 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 2 기간(T2)에 제 4 스테이지(ST3204)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST3204)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 5 스테이지(ST3205), 및 제 1 스테이지(ST3201)에 공급한다.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST3205)가 인에이블된다. 또한, 상기 제 1 스테이지(ST3201)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 제 2 직류 전압원(Vdc2)으로 방전되고, 상기 제 1 스테이지(ST3201)의 제 1 디스에이블용 노드(QB1)가 제 1 교류 전압원(Vac1)으로 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST3201)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태이므로 상기 제 1 스테이지(ST3201)가 디스에이 블될 때 상기 제 1 스테이지(ST3201)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.
요약하면, 제 3 기간(T3)에 제 5 스테이지(ST3205)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST3205)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST3206)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST3201)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 6 스테이지(ST3206), 및 제 2 스테이지(ST3202)에 공급한다.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 6 스테이지(ST3206)가 인에이블된다. 또한, 상기 제 2 스테이지(ST3202)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 모두 방전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST3202)에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 1 프레임 기간동안 로우 상태이므로 상기 제 2 스테이지(ST3202)가 디스에이블될 때 상기 제 2 스테이지(ST3202)의 모든 노드(Q, QB1, QB2)가 방전된다.
요약하면, 제 4 기간(T4)에 제 6 스테이지(ST3206)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 6 스테이지(ST3206)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 7 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST3202)의 모든 노드(Q, QB1, QB2)가 방전된다.
이후, 제 5 기간(T5)에 제 1 클럭펄스(CLK1)가 상기 제 5 스테이지(ST3205)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 5 스캔펄스(Vout5)를 출력하고, 이를 제 5 게이트 라인, 제 7 스테이지, 및 제 3 스테이지(ST3203)에 공급한다.
따라서, 상기 제 5 기간(T5)에 제 5 게이트 라인이 구동됨과 아울러, 상기 제 7 스테이지가 인에이블된다. 또한, 상기 제 3 스테이지(ST3203)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST3203)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태이므로 상기 제 3 스테이지(ST3203)가 디스에이블될 때 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)만 충전상태로 유지된다.
이때, 상기 제 5 기간(T5)에 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)에 접속된 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.
요약하면, 제 5 기간(T5)에 제 7 스테이지의 인에이블용 노드(Q)가 충전된 다. 그리고, 상기 제 7 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 8 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1) 및 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)가 충전된다.
이와 같은 방식으로 하여, 제 1 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다.
그리고, 상기 제 1 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.
다음으로, 도 33b를 참조하여 제 2 프레임 기간동안의 동작을 설명한다. 상기 제 2 프레임 기간동안에 제 1 교류 전압원(Vac1)은 로우 상태로 유지되고, 제 2 교류 전압원(Vac2)이 하이 상태로 유지된다.
제 1 초기 기간(T0A)에 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 의해 제 1 스테이지(ST3201)가 인에이블된다. 즉, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)와 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 초기 기간(T0)에 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 1 초기 기간(T0A)에 제 1 스테이지(ST3201)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 1 스테이지(ST3201)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 2 초기 기간(T0B)에 타이밍 콘트롤러로부터의 제 2 스타트 펄스(Vst2)에 의해 제 2 스테이지(ST3202)가 인에이블된다. 즉, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST3202)에 구비 된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 2 스테이지(ST3202)의 제 2 디스에이블용 노드(QB2)와 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 초기 기간(T0B)에 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
이후, 제 1 기간(T1)에 제 1 클럭펄스(CLK1)가 상기 제 1 스테이지(ST3201)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 3 스테이지(ST3203)에 공급한다.
따라서, 상기 제 1 기간(T1)에 제 1 게이트 라인이 구동됨과 아울러, 상기 제 3 스테이지(ST3203)가 인에이블된다.
즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 제 1 직류 전압원(Vdc1)으로 충전되고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다.
이에 따라, 상기 제 1 기간(T1)에 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)와 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 1 기간(T1)에 상기 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 1 기간(T1)에 제 3 스테이지(ST3203)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 3 스테이지(ST3203)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 4 스테이지(ST3204)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 상기 제 2 스테이지(ST3202)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인 및 제 4 스테이지(ST3204)에 공급한다.
따라서, 상기 제 2 기간(T2)에 제 2 게이트 라인이 구동됨과 아울러, 상기 제 4 스테이지(ST3204)가 인에이블된다.
이에 따라, 상기 제 2 기간(T2)에 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)는 턴-온되고, 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)는 모두 턴-오프된다.
한편, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 서로 전기적으로 접속되므로, 상기 제 4 스테이지(ST3204)의 제 2 디스에이블용 노드(QB2)와 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 동일한 전압으로 방전된다. 즉, 제 2 기간(T2)에 상기 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)도 제 2 직류 전압원(Vdc2)으로 방전된다.
요약하면, 제 2 기간(T2)에 제 4 스테이지(ST3204)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 4 스테이지(ST3204)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 5 스테이지(ST3205)의 제 1 디스에이블용 노드(QB1)가 방전된다.
이후, 제 3 기간(T3)에 제 3 클럭펄스(CLK3)가 상기 제 3 스테이지(ST3203)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 5 스테이지(ST3205), 및 제 1 스테이지(ST3201)에 공급한다.
따라서, 상기 제 3 기간(T3)에 제 3 게이트 라인이 구동됨과 아울러, 상기 제 5 스테이지(ST3205)가 인에이블된다. 또한, 상기 제 1 스테이지(ST3201)가 디스에이블된다. 즉, 상기 제 1 스테이지(ST3201)의 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)가 제 2 직류 전압원(Vdc2)으로 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 1 스테이지(ST3201)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 1 스테이지(ST3201)가 디스에이블될 때 상기 제 1 스테이지(ST3201)의 모든 노드(Q, QB1, QB2)가 방전상태를 유지한다.
요약하면, 제 3 기간(T3)에 제 5 스테이지(ST3205)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 5 스테이지(ST3205)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 6 스테이지(ST3206)의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 1 스테이지(ST3201)의 모든 노드(Q, QB1, QB2)가 방전된다.
이후, 제 4 기간(T4)에 제 4 클럭펄스(CLK4)가 상기 제 4 스테이지(ST3204)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인, 제 6 스테이지(ST3206), 및 제 2 스테이지(ST3202)에 공급한다.
따라서, 상기 제 4 기간(T4)에 제 4 게이트 라인이 구동됨과 아울러, 상기 제 6 스테이지(ST3206)가 인에이블된다. 또한, 상기 제 2 스테이지(ST3202)가 디스에이블된다. 즉, 상기 제 2 스테이지(ST3202)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)가 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 다시말하면, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)인 제 2 스테이지(ST3202)에는 제 2 교류 전압원(Vac2)이 공급되는데, 이 제 2 교류 전압원(Vac2)은 제 2 프레임 기간동안 하이 상태이므로 상기 제 2 스테이지(ST3202)가 디스에이블될 때 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)만 충전된다.
이때, 상기 제 4 기간(T4)에 상기 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1)가 충전상태로 변경됨에 따라, 이 제 2 스테이지(ST3202)의 제 1 디스 에이블용 노드(QB1)에 접속된 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)도 방전상태에서 충전상태로 변경된다.
요약하면, 제 4 기간(T4)에 제 6 스테이지(ST3206)의 인에이블용 노드(Q)가 충전된다. 그리고, 상기 제 6 스테이지(ST3206)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 7 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 2 스테이지(ST3202)의 제 1 디스에이블용 노드(QB1) 및 제 1 스테이지(ST3201)의 제 2 디스에이블용 노드(QB2)가 충전된다.
이후, 제 5 기간(T5)에 제 1 클럭펄스(CLK1)가 상기 제 5 스테이지(ST3205)에 구비된 풀업 스위칭소자(Tru)에 공급된다. 그러면, 상기 풀업 스위칭소자(Tru)는 제 5 스캔펄스(Vout5)를 출력하고, 이를 제 5 게이트 라인, 제 7 스테이지, 및 제 3 스테이지(ST3203)에 공급한다.
따라서, 상기 제 5 기간(T5)에 제 5 게이트 라인이 구동됨과 아울러, 상기 제 7 스테이지가 인에이블된다. 또한, 상기 제 3 스테이지(ST3203)가 디스에이블된다. 즉, 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q), 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 방전된다. 다시말하면, 기수번째 스테이지(ST2701, ST2703, ST2705, ...)인 제 3 스테이지(ST3203)에는 제 1 교류 전압원(Vac1)이 공급되는데, 이 제 1 교류 전압원(Vac1)은 제 2 프레임 기간동안 로우 상태이므로 상기 제 3 스테이지(ST3203)가 디스에이블될 때 상기 제 3 스테이지(ST3203)의 모든 노드(Q, QB1, QB2)가 방전상태로 유지된다.
요약하면, 제 5 기간(T5)에 제 7 스테이지의 인에이블용 노드(Q)가 충전된 다. 그리고, 상기 제 7 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2), 그리고 제 8 스테이지의 제 1 디스에이블용 노드(QB1)가 방전된다. 또한, 제 3 스테이지(ST3203)의 모든 노드(Q, QB1, QB2)가 방전된다.
이와 같은 방식으로 하여, 제 2 프레임 기간에 우수번째 스테이지(ST2702, ST2704, ST2706, ...)는 자신의 제 1 디스에이블용 노드(QB1)를 충전시킴으로써 디스에이블 동작을 수행한다.
그리고, 상기 제 2 프레임 기간에 기수번째 스테이지(ST2701, ST2703, ST2705, ...)는 자신의 모든 노드(Q, QB1, QB2)를 방전시킴으로써 디스에이블 동작을 수행한다. 이때, 상기 기수번째 스테이지(ST2701, ST2703, ST2705, ...)의 제 2 디스에이블용 노드(QB2)는, 자신으로부터 후단에 위치한 우수번째 스테이지(ST2702, ST2704, ST2706, ...)의 디스에이블 동작에 의해 방전상태에서 충전상태로 변화한다.
여기서, 상기 각 스테이지에 구비된 각 노드 제어부(3205)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 34a 및 도 34b는 도 32의 제 1 내지 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.
먼저, 각 스테이지들에 구비된 노드 제어부(3205)는, 도 34a 및 도 34b에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 갖는다.
도 34a 및 도 34b에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)는 도 29a 및 도 29b에 도시된 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)와 동일하다.
단, 도 34a 및 도 34b에 도시된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 두 번째 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 제 4 스위칭소자(Tr4)는 두 번째 다음단 스테이지로부터의 스캔펄스에 의해 제어된다.
즉, 제 n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-2 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n-2 스테이지의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다.
예를 들어, 도 34b의 제 3 스테이지(ST3203)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3201)로부터의 제 1 스캔펄스(Vout1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 제 1 직류 전압원(Vdc1)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST3203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST3201)의 출력단자에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 접속된다.
상기 제 n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n+2 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 34b의 제 3 스테이지(ST3203)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST3205)로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST3203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 5 스테이지(ST3205)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST3203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
상기 제 n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 n-2 스테이지로부터의 스캔펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 n 스테이지의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.
예를들어, 도 34의 제 3 스테이지(ST3203)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST3201)로부터의 제 1 스캔펄스(Vout1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST3203)의 제 2 디스에이블용 노드(QB2)에 제 2 직류 전압원(Vdc2)을 공급한다.
이를 위해, 상기 제 3 스테이지(ST3203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 1 스테이지(ST3201)의 출력단자에 접속되며, 드레인단자는 상기 제 3 스테이지(ST3203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 1 스테이지(ST3201)의 두 번째 전단 및 제 2 스테이지(ST3202)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST3201)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 공급받아 턴-온 또는 턴-오프된다.
그리고, 상기 스테이지들 중 기수번째 스테이지(ST2701, ST2703, ST2705, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 1 교류 전압원(Vac1)이 공급되고, 우수번째 스테이지(ST2702, ST2704, ST2706, ...)에 구비된 제 5 스위칭소자(Tr5)에는 제 2 교류 전압원(Vac2)이 공급된다.
이와 같은 회로 구성이 적용된 스테이지들을 갖는 쉬프트 레지스터의 동작은, 도 29a 및 도 29b에 도시된 회로의 동작과 동일하다.
단, 도 34a 및 도 34b의 제 1 스테이지(ST3201)에 구비된 제 1 및 제 8 스위칭소자(Tr8)는 제 1 스타트 펄스(Vst1)에 의해서 제어된다. 그리고, 제 2 스테이지(ST3202)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 제 2 스타트 펄스(Vst2)에 의해서 제어된다. 그리고, 제 3 스테이지(ST3203)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 상기 제 1 스테이지(ST3201)로부터의 제 1 스캔펄스(Vout1)에 의해서 제어된다. 그리고, 제 4 스테이지(ST3204)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 상기 제 2 스테이지(ST3202)로부터의 제 2 스캔펄스(Vout2)에 의해서 제어된다.
그리고, 상기 제 1 스테이지(ST3201)에 구비된 제 4 스위칭소자(Tr4)는 제 3 스테이지(ST3203)로부터의 제 3 스캔펄스(Vout3)에 의해서 제어된다. 그리고, 제 2 스테이지(ST3202)에 구비된 제 4 스위칭소자(Tr4)는 제 4 스테이지(ST3204)로부터의 제 4 스캔펄스(Vout4)에 의해서 제어된다. 그리고, 제 3 스테이지(ST3203)에 구비된 제 4 스위칭소자(Tr4)는 제 5 스테이지(ST3205)로부터의 제 5 스캔펄스(Vout5)에 의해서 제어된다. 그리고, 제 4 스테이지(ST3204)에 구비된 제 4 스위 칭소자(Tr4)는 제 6 스테이지(ST3206)로부터의 제 6 스캔펄스(Vout6)에 의해서 제어된다.
한편, 본 발명의 제 7 실시예에 따른 쉬프트 레지스터는 상술한 도 30 또는 도 31에 도시된 회로 구성을 가질 수 있다.
도 35는 본 발명의 제 8 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 36a는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다. 도 36b는 도 35의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면이다.
본 발명의 제 8 실시예에 따른 쉬프트 레지스터는, 도 35에 도시된 바와 같이, 다수의 스테이지(ST3501, ST3502, ST3503, ...)를 가진다.
여기서, 각 스테이지(ST3501, ST3502, ST3503, ...)의 구성은 제 6 실시예의 그것과 동일하며, 단지 각 스테이지(ST3501, ST3502, ST3503, ...)간의 접속관계가 다르므로 이 접속관계에 대하여 설명하기로 한다.
제 2n-1 스테이지는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 인에이블되며, 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
제 2n 스테이지는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 인에이블되며, 상기 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
한편, 제 1 스테이지(ST3501)의 두 번째 전단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 1 스테이지(ST3501)는 타이밍 콘트롤러로부터의 스타트 펄 스(Vst)에 응답하여 인에이블된다.
또한, 제 2 스테이지(ST3502)의 두 번째 전단에도 스테이지가 존재하지 않는다. 따라서, 상기 제 2 스테이지(ST3502)도 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
그리고, 서로 인접한 두 개의 스테이지의 제 1 디스에이블용 노드(QB1)끼리 서로 전기적으로 접속되어 있으며, 서로 인접한 두 개의 스테이지의 제 2 디스에이블용 노드(QB2)끼리 서로 전기적으로 접속되어 있다.
한편, 상기 제 2n-1 스테이지는 제 2n+2 스테이지 대신에 제 2n+1 스테이지로부터의 스캔펄스에 의해 인에이블될 수 있다.
이와 같은 접속관계를 갖는 스테이지들(ST3501, ST3502, ST3503, ...)은, 도 36a에 도시된 바와 같이, 서로 위상차를 가지며 중첩하지 않는 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력한다.
또한, 이와 같은 접속관계를 갖는 스테이지들(ST3501, ST3502, ST3503, ...)은, 도 36b에 도시된 바와 같이, 1/3H 기간씩 중첩된 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력할 수 있다.
각 스테이지(ST3501, ST3502, ST3503, ...)에 구비된 노드 제어부(3505)의 회로구성을 설명하면 다음과 같다.
도 37은 도 35의 제 3 및 제 4 스테이지에 구비된 회로구성을 나타낸 도면이다.
본 발명의 제 8 실시예에 따른 각 스테이지의 노드 제어부들 중, 제 2n-1 스 테이지의 노드 제어부는 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 포함하며, 제 2n 스테이지의 노드 제어부는 제 1 내지 제 10 스위칭소자(Tr1 내지 Tr10)를 포함한다.
상기 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)는, 도 4의 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)와 동일하므로 이에 대한 설명은 생략한다.
제 2n 스테이지의 제 10 스위칭소자(Tr10)는 제 2n-1 스테이지의 인에이블용 노드(Q)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.
상기 제 10 스위칭소자(Tr10)는, 상기 회로에 도 36b에 도시된 바와 같이 서로 중첩된 기간을 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 공급될 때, 각 스테이지(ST3501, ST3502, ST3503, ...)의 인에이블용 노드(Q)의 부트스트랩핑 효과를 증가시킨다.
도 38은 본 발명의 제 9 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 39a는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
이하, 모든 스위칭소자들, 풀업 스위칭소자, 및 풀다운 스위칭소자는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터 및 P형 MOS 트랜지스터 중 하나이며, 본 발명에서는 N형 MOS 트랜지스터를 사용하여 설명하기로 한다.
본 발명의 제 9 실시예에 따른 쉬프트 레지스터는, 도 38에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST3801, ST3802, ST3803, ...)를 가진다.
이러한 쉬프트 레지스터는, 다수의 스테이지 블록들(SB1, SB2, ...)을 포함하는데, 각 스테이지 블록(SB1, SB2, ...)은 하나의 서버 스테이지와 두 개의 클라이언트 스테이지들을 포함한다.
이 서버 스테이지 및 클라이언트 스테이지는, 이전 실시예에서 상술한 바와 같이, 노드 제어부(3805), 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 제 2 디스에이블용 노드(QB2), 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)를 포함한다.
각 스테이지 블록(SB1, SB2)의 구성은 동일하므로, 대표적으로 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지, 제 1 클라이언트 스테이지, 및 제 2 클라이언트 스테이지를 설명하면 다음과 같다.
제 1 스테이지 블록(SB1)에 구비된 서버 스테이지(제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)는, 상기 제 1 스테이지(ST3801) 블록에 구비된 제 1 클라이언트 스테이지(제 2 스테이지(ST3802))의 제 1 디스에이블용 노드(QB1), 및 상기 제 1 스테이지 블록(SB1)에 구비된 제 2 클라이언트 스테이지(제 3 스테이지(ST3803))의 제 1 디스에이블용 노드(QB1)와 전기적으로 연결된다.
또한, 상기 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지의 제 2 디스에이블용 노드(QB2)는, 상기 제 1 스테이지 블록(SB1)에 구비된 제 1 클라이언트 스테이지의 제 2 디스에이블용 노드(QB2), 및 상기 제 1 스테이지 블록(SB1)에 구비된 제 2 클라이언트 스테이지의 제 2 디스에이블용 노드(QB2)와 전기적으로 연결된 다.
상기 제 1 스테이지 블록(SB1)내의 서버 스테이지에 구비된 노드 제어부(3805)는 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 사용하여, 상기 클라이언트 스테이지들(제 2 및 제 3 스테이지(ST3802, ST3803))의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 신호 상태를 제어한다.
이에 따라, 제 1 스테이지 블록(SB1)에서 상기 서버 스테이지만이 제 1 및 제 2 교류 전압원(Vac1, Vac2)을 직접적으로 공급받는다.
p 번째 스테이지 블록(p는 자연수)에 구비된 스테이지들은 p-k 번째 스테이지 블록(k는 p보다 작은 자연수)에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여 인에이블된다.
그리고, 상기 p 번째 스테이지 블록(p는 자연수)에 구비된 스테이지들은 p+i 번째 스테이지 블록(i는 p보다 큰 자연수)에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여 디스에이블된다.
예를들어, 제 2 스테이지 블록(SB2)에 구비된 서버 스테이지 및 클라이언트 스테이지들은, 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
그리고, 상기 제 2 스테이지 블록(SB2)에 구비된 서버 스테이지 및 클라이언트 스테이지들은, 제 3 스테이지(ST3803) 블록에 구비된 서버 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
여기서, 상기 제 1 스테이지 블록(SB1)의 이전단에는 스테이지 블록이 존재 하지 않으므로, 상기 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지 및 클라이언트 스테이지들은 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
제 1 내지 제 7 실시예에서 설명한 각 쉬프트 레지스터에 구비된 각 스테이지는 서로 상호보완적으로 자신 및 자신과 인접한 스테이지의 디스에이블용 노드를 제어하는 반면, 제 8 실시예에서 설명한 쉬프트 레지스터에 구비된 서버 스테이지는 클라이언트 스테이지의 디스에이블용 노드를 일방적으로 제어한다.
이에 따라, 각 클라이언트 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 자신이 포함된 스테이지 블록내의 서버 스테이지의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 신호 상태를 따라가게 된다.
이와 같은 구성을 갖는 쉬프트 레지스터에 구비된 각 스테이지는, 도 36에 도시된 바와 같이, 6상의 클럭펄스(제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6))를 공급받아, 차례로 클럭펄스를 출력한다.
한편, 도 39b는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면으로서, 도 38에 도시된 쉬프트 레지스터는 도 39b에 도시된 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)를 공급받을 수 있다.
제 1 클럭펄스(CLK1)는 3H 기간동안은 하이 상태를 나타내고, 연속하는 다음 3H 기간동안은 로우 상태를 나타낸다. 이 제 1 클럭펄스(CLK1)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다.
제 2 클럭펄스(CLK2)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 2 클럭펄스(CLK2)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 2 클럭펄스(CLK2)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 첫 번째 하이 구간과 동일 시간대에 위치한다.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 2 클럭펄스(CLK2)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.
상기 제 3 클럭펄스(CLK3)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 3 클럭펄스(CLK3)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 3 클럭펄스(CLK3)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 두 번째 하이 구간과 동일 시간대에 위치한다.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 3 클럭펄스(CLK3)의 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.
제 4 클럭펄스(CLK4)는 상기 제 1 클럭펄스(CLK1)와 동일한 듀티율을 가지며, 상기 제 1 클럭펄스(CLK1)에 대하여 180도 위상 반전된 형태를 갖는다.
제 5 클럭펄스(CLK5)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 5 클럭펄스(CLK5)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 5 클럭펄스(CLK5)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 하이 구간 중 첫 번째 하이 구간과 동일 시간대에 위치한다.
즉, 상기 제 4 클럭펄스(CLK4)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 5 클럭펄스(CLK5)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.
제 6 클럭펄스(CLK6)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 5H 기간동안 로우 상태를 나타낸다. 이 제 6 클럭펄스(CLK6)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 6 클럭펄스(CLK6)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 하이 구간 중 두 번째 하이 구간과 동일 시간대에 위치한다.
즉, 상기 제 4 클럭펄스(CLK4)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 6 클럭펄스(CLK6)의 하이 구간은 상기 제 4 클럭펄스(CLK4)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.
각 스테이지(서버 스테이지 및 클라이언트 스테이지)는 상술한 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)들 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력 한다.
즉, 제 4n+1 스테이지는 제 1 클럭펄스(CLK1)를 공급받아 스캔펄스를 출력하고, 제 4n+2 스테이지는 제 2 클럭펄스(CLK2)를 공급받아 스캔펄스를 출력하고, 제 4n+3 스테이지는 제 3 클럭펄스(CLK3)를 공급받아 스캔펄스를 출력하며, 그리고 제 4n+4 스테이지는 제 4 클럭펄스(CLK4)를 공급받아 스캔펄스를 출력한다.
여기서, 하나의 스테이지 블록내의 스테이지들은 순차적으로 스캔펄스를 출력한다. 단, 이 스캔펄스의 출력순서는 상기 스테이지들의 위치 순서에 따르지 않는다.
즉, 도 39b에 도시된 제 1 내지 제 3 스캔펄스(Vout1 내지 Vout3)를 살펴보면, 제 1 스캔펄스(Vout1)와 제 2 스캔펄스(Vout2)가 동시에 출력되고, 이후 제 3 스캔펄스(Vout3)가 출력된다.
상기 제 1 스캔펄스(Vout1)는 상술한 제 1 클럭펄스(CLK1)와 동일하게 3H 기간동안 하이 상태를 나타내며, 상기 제 2 스캔펄스(Vout2)는 상술한 제 2 클럭펄스(CLK2)와 동일하게 1H 기간동안 하이 상태를 나타내며, 상기 제 3 스캔펄스(Vout3)는 상술한 제 3 클럭펄스(CLK3)와 동일하게 1H 기간동안 하이 상태를 나타낸다.
상기 제 1 스캔펄스(Vout1)와 제 2 스캔펄스(Vout2)가 동시에 출력되는 기간, 즉 제 2 기간(T2)에는 액정패널에 제 2 스캔펄스(Vout2)에 동기된 데이터 신호가 공급된다. 그리고, 상기 제 1 스캔펄스(Vout1)와 제 3 스캔펄스(Vout3)가 동시에 출력되는 기간, 즉 제 3 기간(T3)에는 상기 액정패널에 제 3 스캔펄스(Vout3)에 동기된 데이터 신호가 공급된다. 그리고, 상기 제 1 스캔펄스(Vout1)만이 하이 상태를 나타내는 제 4 기간(T4)에는 상기 액정패널에 상기 제 1 스캔펄스(Vout1)에 동기된 데이터 신호가 공급된다.
여기서, 상기 제 1 스캔펄스(Vout1)는 제 1 내지 제 3 기간(T3)동안 하이 상태를 나타내기 때문에 이 제 1 스캔펄스(Vout1)를 공급받는 한 화소의 박막트랜지스터는 상기 제 1 내지 제 3 기간(T3)동안 턴-온상태를 유지한다. 따라서, 이 화소에는 상기 제 2 스캔펄스(Vout2)에 동기된 데이터 신호, 및 상기 제 3 스캔펄스(Vout3)에 동기된 데이터 신호가 공급되지만, 결국 제 3 기간(T3)의 제 1 스캔펄스(Vout1)에 동기된 데이터 신호에 의해 원래의 데이터 신호에 따른 화상을 표시하게 된다.
즉, 이 화소는 상기 제 1 및 제 2 기간(T1, T2)동안 자신에 해당하지 않는 데이터 신호에 따른 화상을 표시하지만, 결국 제 3 기간(T3)에 자신에 해당하는 데이터 신호에 따른 화상을 표시하게 된다.
예를들어, 제 1 스테이지 블록(SB1)에 구비된 제 1 내지 제 3 스테이지(ST3803)가 각각 제 1 내지 제 3 스캔펄스(Vout3)를 출력하여, 제 1 내지 제 3 게이트 라인에 공급한다고 가정하자. 그리고, 상기 제 1 게이트 라인에 제 1 화소가 접속되고, 상기 제 2 게이트 라인에 제 3 화소가 접속되고, 그리고 상기 제 3 게이트 라인에 제 3 화소가 접속된다고 가정하자. 또한, 상기 제 1 내지 제 3 화소가 하나의 데이터 라인에 공통으로 접속된다고 가정하자.
여기서, 상기 스캔펄스가 출력되는 시점에 동기되어, 상기 데이터 라인에는 제 1 내지 제 3 데이터 신호가 차례로 공급된다. 이때, 상기 제 1 데이터 신호가 제 1 화소에 화상을 표시하기 위한 신호이고, 상기 제 2 데이터 신호가 상기 제 2 화소에 화상을 표시하기 위한 신호이고, 상기 제 3 데이터 신호가 상기 제 3 화소에 화상을 표시하기 위한 신호라고 가정하자.
이와 같은 가정하에 제 1 내지 제 3 기간(T1 내지 T3)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에 상기 제 1 및 제 2 스캔펄스(Vout1, Vout2)가 동시에 하이 상태를 나타내므로, 상기 제 1 및 제 2 게이트 라인이 동시에 구동되어, 이 제 1 및 제 2 게이트 라인에 접속된 제 1 및 제 2 화소의 박막트랜지스터가 턴-온된다.
이 제 1 기간(T1)에 제 2 데이터 신호가 데이터 라인에 공급되어 상기 제 1 및 제 2 화소에 동시에 공급된다. 이에 따라, 상기 제 1 기간(T1)에 상기 제 1 및 제 2 화소가 제 2 데이터 신호에 따른 화상을 표시한다. 이 제 2 데이터 신호는 제 2 화소에 해당하는 신호이므로, 상기 제 1 화소는 이 제 1 기간(T1)에 잘못된 화상을 표시하게 된다.
이후, 제 2 기간(T2)에 상기 제 1 및 제 3 스캔펄스(Vout1, Vout3)가 동시에 하이 상태를 나타내므로, 상기 제 1 및 제 3 게이트 라인이 동시에 구동되어, 이 제 1 및 제 3 게이트 라인에 접속된 제 1 및 제 3 화소의 박막트랜지스터가 턴-온된다.
이 제 2 기간(T2)에 제 3 데이터 신호가 데이터 라인에 공급되어 상기 제 1 및 제 3 화소에 동시에 공급된다. 이에 따라, 상기 제 2 기간(T2)에 상기 제 1 및 제 3 화소가 제 3 데이터 신호에 따른 화상을 표시한다. 이 제 3 데이터 신호는 제 3 화소에 해당하는 신호이므로, 상기 제 1 화소는 이 제 2 기간(T2)에 잘못된 화상을 표시하게 된다.
이후, 제 3 기간(T3)에 상기 제 1 스캔펄스(Vout1)만 하이 상태를 나타내므로, 상기 제 1 게이트 라인만 구동되어, 이 제 1 게이트 라인에 접속된 제 1 화소의 박막트랜지스터만 턴-온된다.
이 제 3 기간(T3)에 제 1 데이터 신호가 데이터 라인에 공급되어 상기 제 1 화소에 공급된다. 이에 따라, 상기 제 3 기간(T3)에 상기 제 1 화소가 제 1 데이터 신호에 따른 화상을 표시한다. 이 제 1 데이터 신호는 제 3 화소에 해당하는 신호이므로, 상기 제 1 화소는 이 제 3 기간(T3)에 올바른 화상을 표시하게 된다. 결국, 상기 제 1 화소는 최종적으로 자신에 해당하는 데이터 신호를 공급받아 올바른 화상을 표시한다.
한편, 도 39c는 도 38의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 또 다른 파형을 나타낸 도면으로서, 도 38에 도시된 쉬프트 레지스터는 도 39c에 도시된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받을 수 있다.
제 1 클럭펄스(CLK1)는 3H 기간동안은 하이 상태를 나타내고, 연속하는 다음 3H 기간동안은 로우 상태를 나타낸다. 이 제 1 클럭펄스(CLK1)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다.
제 2 클럭펄스(CLK2)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 2H 기간동안 로우 상태를 나타낸다. 이 제 2 클럭펄스(CLK2)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 2 클럭펄스(CLK2)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 첫 번째 하이 구간과 동일 시간대에 위치한다. 또한, 상기 제 2 클럭펄스(CLK2)의 제 2 하이 구간은 상기 제 1 클럭펄스(CLK1)의 로우 구간 중 첫 번째 로우 구간과 동일 시간대에 위치한다. 상기 제 1 클럭펄스(CLK1)에는 제 1 하이 구간과 제 2 하이 구간이 교번적으로 나타난다.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 2 클럭펄스(CLK2)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.
또한, 상기 제 1 클럭펄스(CLK1)의 하나의 로우 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 로우 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 2 클럭펄스(CLK2)의 제 2 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 가장 빠른 첫 번째 구간과 시간적으로 중첩한다.
제 3 클럭펄스(CLK3)는 1H 기간동안 하이 상태를 나타내고, 연속하는 다음 2H 기간동안 로우 상태를 나타낸다. 이 제 3 클럭펄스(CLK3)는 상기 하이 상태와 로우 상태를 반복적으로 갖는다. 여기서, 상기 제 3 클럭펄스(CLK3)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 하이 구간 중 두 번째 하이 구간과 동일 시간대에 위치한다. 또한, 상기 제 2 클럭펄스(CLK2)의 제 2 하이 구간은 상기 제 1 클 럭펄스(CLK1)의 로우 구간 중 두 번째 로우 구간과 동일 시간대에 위치한다. 상기 제 1 클럭펄스(CLK1)에는 제 1 하이 구간과 제 2 하이 구간이 교번적으로 나타난다.
즉, 상기 제 1 클럭펄스(CLK1)의 하나의 하이 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 하이 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 3 클럭펄스(CLK3)의 제 1 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.
또한, 상기 제 1 클럭펄스(CLK1)의 하나의 로우 구간은 3H 시간을 갖는데, 이 3H 시간을 갖는 로우 구간을 1H씩의 시간을 갖는 3개의 구간으로 나눌 경우, 상기 제 3 클럭펄스(CLK3)의 제 2 하이 구간은 상기 제 1 클럭펄스(CLK1)의 3개의 구간들 중 시간적으로 두 번째로 빠른 두 번째 구간과 시간적으로 중첩한다.
제 4 클럭펄스(CLK4)는 상기 제 1 클럭펄스(CLK1)와 동일한 듀티율을 가지며, 상기 제 1 클럭펄스(CLK1)에 대하여 180도 위상 반전된 형태를 갖는다.
각 스테이지(서버 스테이지 및 클라이언트 스테이지)는 상술한 제 1 내지 제 4 클럭펄스(CLK4)들 중 어느 하나를 공급받고, 이를 스캔펄스로서 출력한다.
상기와 같은 클럭펄스에 의해서, 제 4n+1 스테이지는 3H 시간의 하이 기간을 갖는 제 1 스캔펄스(Vout1)를 출력하고, 제 4n+2 스테이지는 1H 시간의 제 1 하이 기간 및 제 2 하이 기간을 갖는 제 2 스캔펄스(Vout2)를 출력하고, 제 4n+3 스테이지는 1H 시간의 제 1 하이 기간 및 제 2 하이 기간을 갖는 제 3 스캔펄스(Vout3)를 출력하고, 제 4n+4 스테이지는 3H 시간의 하이 기간을 갖는 제 4 스캔펄스(Vout4) 를 출력한다.
상기 제 2 및 제 3 스캔펄스(Vout2, Vout3)는 한 프레임 기간 중에 두 번의 하이 기간을 가지므로, 이 제 1 및 제 3 스캔펄스(Vout3)를 공급받는 화소의 박막트랜지스터는 한 프레임 기간에 두 번 턴-온된다. 이때, 상기 화소의 박막트랜지스터는 제 1 하이 기간에는 타 화소의 데이터 신호에 의해 예비충전되고, 제 2 하이 기간에 자신에 해당하는 데이터 신호로 올바르게 충전된다.
여기서, 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 40은 도 38의 제 4 스테이지의 회로 구성을 나타낸 도면이다.
상기 제 4 스테이지(ST3804)는 제 2 스테이지 블록(SB2)에 구비된 서버 스테이지로서, 이 서버 스테이지의 노드 제어부(3805)는 제 1 내지 제 16 스위칭소자(Tr1 내지 Tr16)를 포함한다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 서버 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 제 4 스테이 지(ST3804)의 인에이블용 노드(Q)에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 서버 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 서버 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 서버 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 서버 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST3804)의 인에이 블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 제 n 스테이지 블록에 구비된 서버 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 4 스위칭소자(Tr4)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스위칭소자(Tr4)의 게이트단자는 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 서버 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 4 스테이지(ST3804)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 4 스테이지(ST3804)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 출력한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 6 스위칭소자(Tr6)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원(Vac1)을 출력한다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 7 스위칭소자(Tr7)는, 상기 제 6 스위칭소자(Tr6)로부터 출력된 상기 제 1 교류 전압원(Vac1)에 응답하여 상기 서버 스테이지의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 6 스위칭소자(Tr6)로부터 출력된 상기 제 1 교류 전압원(Vac1)에 응답하여 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 6 스위칭소자(Tr6)의 소스단자에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 제 4 스테이지(ST3804)의 제 1 인에이블용 노드(Q)(QB1)에 접속된 다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 8 스위칭소자(Tr8)는 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)의 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 4 스테이지(ST3804)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 서버 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 7 스위칭소 자(Tr7)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 10 스위칭소자(Tr10)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 7 스위칭소자(Tr7)를 턴-오프시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 7 스위칭소자(Tr7)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 11 스위칭소자(Tr11)는, 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원(Vac2)을 출력한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 11 스위칭소자(Tr11)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원(Vac2)을 출력한다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 12 스위칭소자(Tr12)는 상기 제 11 스위칭소자(Tr11)로부터 출력된 제 2 교류 전압원(Vac2)에 응답하여, 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 상기 제 11 스위칭소자(Tr11)로부터 출력된 제 2 교류 전압원(Vac2)에 응답하여, 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 직류 전압원으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 11 스위칭소자(Tr11)의 소스단자에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 2 디스에이블용 노드(QB2)에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 13 스위칭소자(Tr13)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 13 스위칭소자(Tr13)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 14 스위칭소자(Tr14)는 인 에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 12 스위칭소자(Tr12)의 게이트단자에 제 2 직률 전압원을 공급함으로써 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 즉, 제 n 스테이지 블록의 서버 스테이지에 구비된 제 14 스위칭소자(Tr14)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 상기 제 12 스위칭소자(Tr12)의 게이트단자에 제 2 직률 전압원을 공급함으로써 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)의 제 14 스위칭소자(Tr14)의 게이트단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 12 스위칭소자(Tr12)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 15 스위칭소자(Tr15)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자(Tr12)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급함으로써 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 15 스위칭소자(Tr15)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 12 스위칭소자(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 상기 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 12 스위칭소자(Tr12)의 게이트단자에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 16 스위칭소자(Tr16)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 상기 제 4 스테이지(ST3804)에 구비된 제 16 스위칭소자(Tr16)는 제 7 스테이지로부터의 제 7 스캔펄스(Vout7)에 응답하여, 상기 제 4 스테이지(ST3804)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해서, 상기 제 4 스테이지(ST3804)에 구비된 제 16 스위칭소자(Tr16)의 게이트단자는 상기 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 상기 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
한편, 제 1 스테이지 블록(SB1)내의 제 1 내지 제 3 스테이지(ST3801 내지 ST3803) 각각에 구비된 제 1 , 제 4, 제 5, 제 10, 및 제 15 스위칭소자(Tr1, Tr4, Tr5, Tr10, 및 Tr15)는 스타트 펄스(Vst)에 의해 턴-온된다.
도 41은 도 38의 제 5 및 제 6 스테이지의 회로 구성을 나타낸 도면이다.
상기 제 5 및 제 6 스테이지(ST3805, ST3806)는 제 2 스테이지 블록(SB2)에 구비된 제 1 및 제 2 클라이언트 스테이지로서, 제 1 및 제 2 클라이언트 스테이지의 노드 제어부(3805)는 제 1 내지 제 4 스위칭소자(Tr4)를 포함한다.
여기서, 제 1 및 제 2 클라이언트 스테이지의 회로 구성은 동일하므로, 제 1 클라이언트 스테이지의 회로 구성만을 설명하기로 한다.
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔 펄스를 공급받아 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)를 공급받아 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스테이지(ST3801)의 출력단자에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 인에이블용 노드(Q)에 접속된다.
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 1 클라이언트 스테이지의 제 1 인에이블용 노드(Q)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 5 스테이지(ST3805)의 제 1 인에이블용 노드(Q)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 3 스위칭소 자(Tr3)는 상기 제 1 클라이언트 스테이지의 제 2 인에이블용 노드(Q)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 5 스테이지(ST3805)의 제 2 인에이블용 노드(Q)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 제 1 클라이언트 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스를 공급받아 상기 제 1 클라이언트 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 5 스테이지(ST3805)에 구비된 제 4 스위칭소자(Tr4)는 제 7 스테이지로부터의 제 7 스캔펄스를 공급받아 상기 제 5 스테이지(ST3805)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 5 스테이지(ST3805)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 상기 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
여기서, 제 1 프레임 기간동안 제 1 교류 전압원(Vac1)이 정극성의 전압으로 유지되고, 제 2 교류 전압원(Vac2)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 부극성의 전압으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 정극성으로 유지되고, 제 2 교류 전압원(Vac2)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임 기간동안 상기 제 1 교류 전압원(Vac1)이 부극성으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 정극성으로 유지된다고 가정한다.
먼저, 스타트 펄스(Vst)는 제 1 스테이지(ST3801)의 제 1, 제 4, 제 5, 제 10, 및 제 15 스위칭소자(Tr1, Tr4, Tr5, Tr10, Tr15)를 턴-온시킨다. 그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 공급된다. 이때, 상기 인에이블용 노드(Q)가 상기 제 1 직류 전압원(Vdc1)으로 충전됨에 따라, 상기 인에이블용 노드(Q)에 게이트단자가 접속된 제 2, 제 3, 제 9, 제 14, 및 풀업 스위칭소자(Tr2, Tr3, Tr9, Tr14, Tru)가 턴-온된다.
그리고, 상기 턴-온된 제 2 및 제 4 스위칭소자(Tr2, Tr4)를 통해, 제 2 직류 전압원(Vdc2)이 제 1 디스에이블용 노드(QB1)에 공급된다. 이에 따라, 상기 제 1 디스에이블용 노드(QB1)가 방전되며, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 8 및 제 1 풀다운 스위칭소자(Tr8, Trd1)가 턴-오프된다.
그리고, 상기 턴-온된 제 3 및 제 5 스위칭소자(Tr3, Tr5)를 통해, 제 2 직류 전압원(Vdc2)이 제 2 디스에이블용 노드(QB2)에 공급된다. 이에 따라, 상기 제 2 디스에이블용 노드(QB2)가 방전되며, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 13 및 제 2 풀다운 스위칭소자(Tr13, Trd2)가 턴-오프된다.
그리고, 상기 턴-온된 제 9 및 제 10 스위칭소자(Tr9, Tr10)를 통해, 제 2 직류 전압원(Vdc2)이 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다. 또한, 정극 성의 제 1 교류 전압원(Vac1)에 의해서 제 1 프레임 기간동안 항상 턴-온상태를 유지하는 제 6 스위칭소자(Tr6)를 통해, 상기 제 1 교류 전압원(Vac1)이 상기 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다. 따라서, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 제 2 직류 전압원(Vdc2)과 제 1 교류 전압원(Vac1)이 함께 공급된다. 이때, 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 2 직류 전압원(Vdc2)을 공급하는 스위칭소자의 수가 상기 제 7 스위칭소자(Tr7)의 게이트단자에 제 1 교류 전압원(Vac1)을 공급하는 스위칭소자의 수보다 더 많으므로, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 제 2 직류 전압원(Vdc2)으로 유지된다. 따라서, 상기 제 7 스위칭소자(Tr7)는 턴-오프된다.
그리고, 상기 턴-온된 제 14 및 제 15 스위칭소자(Tr14, Tr15)를 통해, 제 2 직류 전압원(Vdc2)이 제 12 스위칭소자(Tr12)의 게이트단자에 공급된다. 따라서, 상기 제 12 스위칭소자(Tr12)는 턴-오프된다. 한편, 제 11 스위칭소자(Tr11)는 부극성의 제 2 교류 전압원(Vac2)에 의해서 한 프레임동안 항상 턴-오프상태를 유지한다.
이와 같이, 상기 스타트 펄스(Vst)에 의해서 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q)가 충전되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)가 방전된다. 즉, 상기 제 1 스테이지(ST3801)는 상기 스타트 펄스(Vst)에 의해서 인에이블된다.
한편, 상기 스타트 펄스(Vst)는 제 2 및 제 3 스테이지(ST3802, ST3803)에도 공급되어 상기 제 2 및 제 3 스테이지(ST3802, ST3803)를 인에이블시킨다.
즉, 상기 스타트 펄스(Vst)는 제 2 스테이지(ST3802)의 제 1 스위칭소자(Tr1)를 턴-온시킨다. 그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 상기 제 1 직류 전압원(Vdc1)이 인에이블용 노드(Q)에 공급된다. 이때, 상기 인에이블용 노드(Q)가 상기 제 1 직류 전압원(Vdc1)으로 충전됨에 따라, 상기 인에이블용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Tru)가 턴-온된다. 또한, 상기 제 2 스테이지(ST3802)의 제 1 디스에이블용 노드(QB1)는 상기 제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)와 전기적으로 연결되어 있기 때문에, 상기 제 2 스테이지(ST3802)의 제 1 디스에이블용 노드(QB1)는 방전 상태로 유지된다. 또한, 상기 제 2 스테이지(ST3802)의 제 2 디스에이블용 노드(QB2)는 상기 제 1 스테이지(ST3801)의 제 2 디스에이블용 노드(QB2)와 전기적으로 연결되어 있기 때문에, 상기 제 2 스테이지(ST3802)의 제 2 디스에이블용 노드(QB2)는 방전 상태로 유지된다.
이와 마찬가지로, 상기 제 3 스테이지(ST3803)의 인에이블용 노드(Q)는 충전 상태로 되고, 제 1 및 제 2 디스에이블용 노드(QB1, QB2)는 방전 상태로 된다.
이와 같이 상기 스타트 펄스(Vst)에 의해서 제 1 스테이지 블록(SB1)에 구비된 제 1 내지 제 3 스테이지(ST3801 내지 ST3803)가 인에이블된다.
이후, 상기 제 1 스테이지(ST3801)의 풀업 스위칭소자(Tru)에 제 1 클럭펄스(CLK1)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하고, 이를 제 1 게이트 라인, 제 2 스테이지 블록(SB2)에 구비된 스테이지들에 공급한다.
즉, 상기 제 1 스테이지(ST3801)로부터 출력된 제 1 스캔펄스(Vout1)는 제 2 스테이지 블록(SB2)의 스테이지들(제 4, 제 5, 및 제 6 스테이지(ST3804, ST3805, ST3806))에 공급되는데, 상기 제 1 스캔펄스(Vout1)는 상기 제 4 내지 제 6 스테이지(ST3804 내지 ST3806)를 인에이블시키는 스타트 펄스(Vst)로서 작용한다. 이에 따라, 상기 제 4 내지 제 6 스테이지(ST3804 내지 ST3806)가 상술한 바와 같은 동작을 통해 동시에 인에이블된다.
이후, 상기 제 2 스테이지(ST3802)의 풀업 스위칭소자(Tru)에 제 2 클럭펄스(CLK2)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인에 공급한다.
이후, 상기 제 3 스테이지(ST3803)의 풀업 스위칭소자(Tru)에 제 3 클럭펄스(CLK3)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력하고, 이를 제 3 게이트 라인에 공급한다.
이후, 상기 제 4 스테이지(ST3804)의 풀업 스위칭소자(Tru)에 제 4 클럭펄스(CLK4)가 공급되면, 상기 풀업 스위칭소자(Tru)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력하고, 이를 제 4 게이트 라인, 제 3 스테이지 블록에 구비된 스테이지들에 공급한다. 또한, 상기 제 4 스테이지(ST3804)는 상기 제 4 스캔펄스(Vout4)를 제 1 스테이지 블록(SB1)의 스테이지들(제 1, 제 2, 및 제 3 스테이지(ST3801, ST3802, ST3803))에 공급하여 상기 제 1 내지 제 3 스테이지(ST3801 내지 ST3803)들을 디스에이블시킨다.
이 디스에이블 동작을 설명하면 다음과 같다.
즉, 상기 제 4 스테이지(ST3804)로부터 출력된 제 4 스캔펄스(Vout4)는 제 1 스테이지(ST3801)의 제 16 스위칭소자(Tr16)에도 공급된다. 즉, 상기 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST3801)에 구비된 제 16 스위칭소자(Tr16)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스테이지(ST3801)가 디스에이블된다.
구체적으로, 상기 제 4 스캔펄스(Vout4)는 상기 제 1 스테이지(ST3801)에 구비된 제 16 스위칭소자(Tr16)를 턴-온시킨다. 그러면, 제 2 직류 전압원(Vdc2)이 상기 턴-온된 제 16 스위칭소자(Tr16)를 통해 제 1 스테이지(ST3801)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q)가 방전된다. 따라서, 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q)에 접속된 제 2, 제 3, 제 9, 제 14, 및 풀업 스위칭소자(Tr2, Tr3, Tr9, Tr14, Tru)가 턴-오프된다. 또한, 이때 상기 스타트 펄스(Vst)가 로우로 변화함에 따라 상기 로우 상태의 스타트 펄스(Vst)를 공급받는 제 1 스테이지(ST3801)의 제 1, 제 4, 제 5, 제 10, 및 제 15 스위칭소자(Tr1, Tr4, Tr5, Tr10, Tr15)가 턴-오프된다.
여기서, 상기 제 1 스테이지(ST3801)의 제 2, 제 4, 제 9, 및 제 10 스위칭소자(Tr2, Tr4, Tr9, Tr10)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)는 제 7 스위칭소자(Tr7)를 통해 인가되는 제 1 교류 전압원(Vac1)으로 충전된다. 따라서, 상기 제 1 스테이지(ST3801)의 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 8 및 제 1 풀다운 스위칭소자(Tr8, Trd1)가 턴-온된다.
그리고, 상기 제 1 스테이지(ST3801)의 제 3 및 제 5 스위칭소자(Tr3, Tr5) 가 턴-오프됨에 따라, 제 1 스테이지(ST3801)의 제 2 디스에이블용 노드(QB2)는 방전상태를 유지한다. 따라서, 상기 제 1 스테이지(ST3801)의 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 13 및 제 2 풀다운 스위칭소자(Tr13, Trd2)가 턴-오프상태를 유지한다.
이와 같이, 상기 제 4 스테이지(ST3804)로부터의 제 4 스캔펄스(Vout4)에 의해 상기 제 1 스테이지(ST3801)의 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)는 방전되고, 제 1 디스에이블용 노드(QB1)가 충전된다. 즉, 상기 제 1 스테이지(ST3801)는 상기 제 4 스테이지(ST3804)로부터의 제 4 스캔펄스(Vout4)에 응답하여, 디스에이블된다. 이 디스에이블된 제 1 스테이지(ST3801)는, 자신에 구비된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)을 출력한다. 그리고, 이 제 2 직류 전압원(Vdc2)을 제 1 게이트 라인에 공급한다.
상기 제 4 스테이지(ST3804)로부터의 제 4 스캔펄스(Vout4)는 상기 제 2 및 제 3 스테이지(ST3802, ST3803)에도 공급되어, 상기 제 2 및 제 3 스테이지(ST3802, ST3803)를 디스에이블시킨다.
이 디스에이블 동작을 설명하면 다음과 같다.
즉, 상기 제 4 스테이지(ST3804)로부터 출력된 제 4 스캔펄스(Vout4)는 제 2 스테이지(ST3802)의 제 4 스위칭소자(Tr4)에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr4)가 턴-온되고, 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 제 2 직류 전압원(Vdc2)이 상기 제 2 스테이지(ST3802)의 인에이블용 노드(Q)에 공급된다. 이에 따라, 상기 인에이블용 노드(Q)가 방전되고, 이 방전된 인에이블용 노드(Q)에 게이 트단자가 접속된 풀업 스위칭소자(Tru)가 턴-오픈된다.
이 제 2 스테이지(ST3802)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 상태는 상기 제 1 스테이지(ST3801)의 제 1 및 제 2 디스에이블용 노드(QB1, QB2)의 상태와 동일하다.
즉, 상기 제 1 스테이지(ST3801)가 디스에이블될 때, 상기 제 2 스테이지(ST3802)의 제 1 디스에이블용 노드(QB1)는 충전되고, 제 2 디스에이블용 노드(QB2)는 방전된다. 이에 따라, 상기 제 2 스테이지(ST3802)의 제 1 풀다운 스위칭소자(Trd1)는 턴-온되고, 제 2 풀다운 스위칭소자(Trd2)는 턴-오프상태이다.
종합하면, 상기 제 2 스테이지(ST3802)가 디스에이블 되면, 상기 제 2 스테이지(ST3802)의 풀업 스위칭소자(Tru) 및 제 2 풀다운 스위칭소자(Trd2)는 턴-오프되고, 제 1 풀다운 스위칭소자(Trd1)는 턴-온된다. 이 턴-온된 제 1 풀다운 스위칭소자(Trd1)를 통해 제 2 직류 전압원(Vdc2)이 제 2 게이트 라인에 공급된다.
상기 제 4 스캔펄스(Vout4)를 공급받는 제 3 스테이지(ST3803)도 상기 제 2 스테이지(ST3802)와 마찬가지 방식으로 디스에이블된다.
한편, 제 2 프레임 기간에는 상기 제 1 교류 전압원(Vac1)이 부극성으로 유지되고, 상기 제 2 교류 전압원(Vac2)이 정극성으로 유지된다. 이에 의해, 상기 각 스테이지(ST3801, ST3802, ST3803, ...)가 디스에이블될 때, 각 스테이지(ST3801, ST3802, ST3803, ...)의 제 1 디스에이블용 노드(QB1)가 방전되고, 제 2 디스에이블용 노드(QB2)가 충전된다. 따라서, 상기 각 스테이지가 디스에이블될 때, 상기 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소 자(Trd2)를 통해 제 2 직류 전압원(Vdc2)이 출력된다.
한편, 서버 스테이지는 다음과 같은 회로 구성을 가질 수 있다.
도 42는 도 38의 제 4 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST3801)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스테이지(ST3801)(EST1)의 출력단자에 접속되며, 드레인단자는 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 상기 인에이블용 노드(Q)에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)는, 제 1 스테이지(ST3801)(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 4 스테이지(ST3804)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 1 스테이지(ST3801)(EST1)에 접속되며, 드레인단자는 제 1 디스에이블용 노드(QB1)에 접속 되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 n-1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 3 스위칭소자(Tr3)는 제 1 스테이지(ST3801)(EST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여, 상기 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 제 1 스테이지(ST3801)(EST1)에 접속되며, 드레인단자는 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 1 교류 전압원(Vac1)으로 충전시킨다. 이를 위해 제 4 스테이지(ST3804)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 1 디스에이블용 노드(QB1)에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 디스에이블용 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 6 스위칭소자(Tr6)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 이를 위해, 상기 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 디스에이블용 노드(QB2)에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 7 스위칭소 자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 8 스위칭소자(Tr8)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 8 스위칭소자(Tr8)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 8 스위칭소자(Tr8)의 게이트단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 9 스위칭소자(Tr9)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 9 스위칭소자(Tr9)는 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr9)의 게이트단자는 인에이블용 노 드(Q)에 접속되며, 드레인단자는 제 2 디스에이블용 노드(QB2)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 10 스위칭소자(Tr10)는 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 10 스위칭소자(Tr10)는 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 11 스위칭소자(Tr11)는 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 12 스위칭소자(Tr12)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 인에이블용 노드(Q)에 접속되며, 그리고 소스단자는 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 13 스위칭소자(Tr13)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 1 디스에이블용 노드(QB1)에 제 1 교류 전압원(Vac1)을 공급한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 제 1 디스에이블용 노드(QB1)(Q)에 제 1 교류 전압원(Vac1)을 공급한다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 13 스위칭소자(Tr13)의 게이트단자는 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 1 디스에이블용 노드(QB1)에 접속된다. 이때, 상기 제 1 디스에이블용 노드(QB1)는 상기 제 1 교류 전압원(Vac1)의 극성에 따라 충전 또는 방전된다.
제 n 스테이지 블록의 서버 스테이지에 구비된 제 14 스위칭소자(Tr14)는 제 n+1 스테이지 블록에 구비된 스테이지들 중 어느 하나로부터의 스캔펄스에 응답하여, 제 2 디스에이블용 노드(QB2)에 제 2 교류 전압원(Vac2)을 공급한다. 즉, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)는 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 제 2 디스에이블용 노드(QB2)에 제 2 교류 전압원(Vac2)을 공급한다. 이를 위해, 제 4 스테이지(ST3804)에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 제 7 스테이지의 출력단자에 접속되며, 드레인단자는 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 그리고 소스단자는 제 2 디스에이블용 노드(QB2)에 접속된다. 이때, 상기 제 2 디스에이블용 노드(QB2)는 상기 제 2 교류 전압원(Vac2)의 극성에 따라 충전 또는 방전된다.
이와 같이 구성된 서브 스테이지는 전술한 바와 같은 클럭펄스를 들을 공급받아 스캔펄스를 출력한다.
이하, 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 43은 본 발명의 제 10 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 44는 도 43의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.
본 발명의 제 10 실시예에 따른 쉬프트 레지스터는, 도 43에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST4301, ST4302, ST4303, ...)를 갖는다.
이러한 쉬프트 레지스터는, 다수의 스테이지 블록들(SB1, SB2, ...)을 포함 하는데, 각 스테이지 블록(SB1, SB2, ...)에는 하나의 서버 스테이지와 두 개의 클라이언트 스테이지들을 포함한다.
이 서버 스테이지 및 클라이언트 스테이지는, 이전 실시예에서 상술한 바와 같이, 노드 제어부(4305), 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 제 2 디스에이블용 노드(QB2), 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)를 포함한다.
각 스테이지 블록(SB1, SB2, ...)의 구성은 동일하므로, 대표적으로 제 1 스테이지 블록(SB1)에 구비된 서버 스테이지, 제 1 클라이언트 스테이지, 및 제 2 클라이언트 스테이지를 설명하면 다음과 같다.
제 1 스테이지 블록(SB1)에 구비된 서버 스테이지(제 1 스테이지(ST4301))의 제 1 디스에이블용 노드(QB1)는, 상기 제 1 스테이지 블록(SB1)에 구비된 제 1 클라이언트 스테이지(제 2 스테이지(ST4302))의 제 1 디스에이블용 노드(QB1), 및 상기 제 1 스테이지 블록(SB1)에 구비된 제 2 클라이언트 스테이지(제 3 스테이지(ST4303))의 제 1 디스에이블용 노드(QB1)와 전기적으로 연결된다.
제 n 스테이지 블록에 구비된 첫 번째 스테이지는 제 n-1 스테이지 블록에 구비된 첫 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 이 제 n 스테이지 블록의 인에이블된 첫 번째 스테이지는 클럭펄스를 공급받아 스캔펄스를 출력하고, 이 스캔펄스를 해당 게이트 라인, 제 n 스테이지 블록의 세 번째 스테이지, 제 n+1 스테이지 블록의 첫 번째 스테이지, 및 제 n-1 스테이지 블록의 모든 스테이지들에 공급한다.
제 n 스테이지 블록에 구비된 두 번째 스테이지는 제 n-1 스테이지 블록에 구비된 세 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 이 제 n 스테이지 블록의 인에이블된 두 번째 스테이지는 클럭펄스를 공급받아 스캔펄스를 출력하고, 이 스캔펄스를 해당 게이트 라인에 공급한다.
제 n 스테이지 블록에 구비된 세 번째 스테이지는 상기 제 n 스테이지 블록에 구비된 첫 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 이 제 n 스테이지 블록의 인에이블된 세 번째 스테이지는 클럭펄스를 공급받아 스캔펄스를 출력하고, 이 스캔펄스를 해당 게이트 라인 및 제 n+1 스테이지 블록의 두 번째 스테이지에 공급한다.
이러한 구성을 갖는 각 스테이지는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받고, 이를 스캔펄스를 출력한다.
이 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 도 38c에서 설명한 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)와 동일하므로 이에 대한 설명은 생략한다.
각 스테이지의 구성은 상술한 회로 구성들 중 어느 하나를 가질 수 있다.
한편, 서버 스테이지는 클라이언트 스테이지에 비하여 더 많은 수의 스위칭소자를 갖기 때문에, 서버 스테이지의 사이즈가 상기 클라이언트 스테이지의 사이즈보다 더 클 수 밖에 없다.
이와 같이 구성된 서버 스테이지 및 클라이언트 스테이지가 일방향으로 배열될 때, 이 서버 스테이지 및 클라이언트 스테이지를 포함하는 쉬프트 레지스터의 폭은 사이즈가 큰 서버 스테이지의 폭에 의해 좌우된다.
상기 서버 스테이지에 구비된 몇 개의 스위칭소자들을 상기 클라이언트 스테이지로 이동시킴으로써 상기 서버 스테이지의 폭을 더 줄일 수 있다. 이렇게 함으로써 쉬프트 레지스터의 폭을 줄일 수 있다.
한편, 도 4, 도 6, 도 29a, 도 29b, 도 30, 도 31, 도 34a, 도 34b, 도 37, 도 40, 도 41, 도 42에 도시된 제 1 스위칭소자(Tr1)는 다음과 같이 변경할 수 있다.
도 45는 제 1 스위칭소자의 다른 회로구성을 나타낸 도면이다.
먼저, 상술한 도면의 제 1 스위칭소자(Tr1)는, 도 35의 (a)에 도시된 바와 같이, 다이오드 구성을 가질 수 있다. 이와 같이 구성된 제 1 스위칭소자(Tr1)는 타이밍 콘트롤러로부터의 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드(Q)를 상기 스타트 펄스 또는 상기 스캔펄스로 충전시킨다.
도 35의 (a)에 도시된 제 1 단자(511)는 도 4에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 6에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자는 인에이블용 노드(Q)에 접속된다. 이와 같이 구성할 경우, 본 발명에서 제 1 직류 전압원(Vdc1)은 필요하지 않다.
그리고, 상술한 도면에 도시된 제 1 스위칭소자(Tr1)는, 도 35의 (b)에 도시된 바와 같이, 직렬로 접속된 제 A 및 제 B 스위칭소자(TrA, TrB)로 구성될 수 있다.
여기서, 상기 제 A 스위칭소자(TrA)는 상술한 다이오드 구성을 가지며, 상기 B 스위칭소자(TrB)의 드레인단자는 상기 제 A 스위칭소자(TrA)의 소스단자에 접속 된다.
이 제 A 스위칭소자(TrA)의 게이트단자 및 드레인단자에는 타이밍 콘트롤러로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스가 공급된다. 그리고, 제 B 스위칭소자(TrB)의 게이트단자에는 상기 제 A 스위칭소자(TrA)에 공급되는 스타트 펄스 또는 상기 스캔펄스에 동기된 클럭펄스가 공급된다.
이와 같이 이루어진 제 1 스위칭소자(Tr1)는 스타트 펄스 및 클럭펄스, 또는 스캔펄스 및 클럭펄스에 응답하여 인에이블용 노드(Q)를 상기 스타트 펄스 또는 스캔펄스로 충전시킨다.
도 35의 (b)에 도시된 제 1 단자(521)는 도 4에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 6에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자(522)는 인에이블용 노드(Q)에 접속된다. 이와 같이 구성할 경우, 본 발명에서 제 1 직류 전압원(Vdc1)(Vdc1)은 필요하지 않다. 한편, 상기 제 1 단자(521) 대신에 제 3 단자(523)가 상기 제 8 스위칭소자(Tr8)의 게이트단자(또는, 제 6 스위칭소자(Tr6)의 게이트단자)에 접속될 수 있다.
그리고, 도 4 및 도 6에 도시된 제 1 스위칭소자(Tr1)는, 도 27의 (c)에 도시된 바와 같이, 병렬로 접속된 제 A 및 제 B 스위칭소자(TrA, TrB)로 구성될 수 있다.
여기서, 제 A 스위칭소자(TrA)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스에 응답하여 제 1 직류 전압원(Vdc1)을 출력한다. 그리고, 제 B 스위칭소자(TrB)는 클럭펄스에 응답하여 상기 제 1 직류 전압 원(Vdc1)을 출력한다. 상기 제 A 스위칭소자(TrA)의 드레인단자는 상기 제 B 스위칭소자(TrB)의 드레인단자와 서로 연결되며, 제 A 스위칭소자(TrA)의 소스단자는 상기 제 B 스위칭소자(TrB)의 소스단자와 서로 연결된다. 상기 클럭펄스는 상기 스타트 펄스(Vst) 또는 스캔펄스에 동기된다.
도 35의 (c)에 도시된 제 1 단자(531)는 도 4에 도시된 제 8 스위칭소자(Tr8)의 게이트단자(또는, 도 6에 도시된 제 6 스위칭소자(Tr6)의 게이트단자)에 접속되며, 제 2 단자(532)는 인에이블용 노드(Q)에 접속된다. 한편, 상기 제 1 단자(531) 대신에 제 3 단자(533)가 상기 제 8 스위칭소자(Tr8)의 게이트단자(또는, 제 6 스위칭소자(Tr6)의 게이트단자)에 접속될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에 따른 쉬프트 레지스터에서, 각 스테이지에 구비된 노드 제어부는 자신이 속한 스테이지의 노드의 상태 뿐만 아니라 다른 스테이지의 노드의 상태도 같이 제어한다.
따라서, 각 노드 제어부에 구비되는 스위칭소자의 수를 줄일 수 있으며, 각 스테이 지의 면적도 줄일 수 있다.

Claims (103)

  1. 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    적어도 하나의 스테이지가,
    인에이블용 노드;
    상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자
    적어도 2개의 디스에이블용 노드들;
    상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들; 및,
    자신에 구비된 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 자신과 다른 스테이지에 구비된 디스에이블용 노드의 논리상태를 함께 제어하는 노드 제어부를 포함하여 구성되며;
    각 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 및, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자를 포함하며,
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드 및 제 1 디스에이블용 노드의 논리상태를 제어함과 아울러 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하고,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 상기 2n-2 번째 스테이지에 구비된 인에이블용 노드 및 제 2 디스에이블용 노드의 논리상태를 제어함과 아울러 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드와 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드가 서로 전기적으로 연결되어 있으며; 그리고,
    상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드와 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드가 서로 전기적으로 연결된 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 2n-3 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태 및 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제 1 교류 전압원으로 제어하고,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드 및 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를, 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원으로 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 5 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  13. 삭제
  14. 삭제
  15. 제 12 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  17. 제 15 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  18. 제 4 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  19. 제 18 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제 18 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  26. 삭제
  27. 삭제
  28. 제 25 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스 테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  29. 제 28 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  30. 제 28 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  31. 제 4 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러 2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 제 31 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  39. 삭제
  40. 삭제
  41. 제 38 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-온되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노 드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  42. 제 41 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  43. 제 41 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  44. 제 4 항에 있어서,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러 2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며, 그리고,
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 제 44 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n-1 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  52. 삭제
  53. 삭제
  54. 제 51 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오드되며, 턴-온시 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  55. 제 54 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  56. 제 54 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 더 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  57. 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    적어도 하나의 스테이지가,
    인에이블용 노드;
    상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자;
    적어도 2개의 디스에이블용 노드들;
    상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들; 및,
    자신에 구비된 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 자신과 다른 스테이지에 구비된 디스에이블용 노드의 논리상태를 함께 제어하는 노드 제어부를 포함하여 구성되며;
    각 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자, 제 3 디스에이블용 노드, 및 상기 제 3 디스에이블용 노드에 접속된 제 3 풀다운 스위칭소자를 포함하며,
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 및 제 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하며,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 2n-2 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 및 상기 2n-1 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를 제어하며,
    상기 2n-1 번째 스테이지에 구비된 노드 제어부는 상기 2n-1 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-1 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 및 상기 2n-3 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태를 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  58. 제 57 항에 있어서,
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태, 및 제 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제 1 교류 전압원으로 제어하며,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 2n-2 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태, 및 상기 2n-1 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를 제 2 교류 전압원으로 제어하며,
    상기 2n-1 번째 스테이지에 구비된 노드 제어부는 상기 2n-1 번째 스테이지에 구비된 인에이블용 노드의 논리상태, 상기 2n-1 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 상기 2n-2 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태, 및 상기 2n-3 번째 스테이지에 구비된 제 3 디스에이블용 노드의 논리상태를 제 3 교류 전압원으로 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  59. 제 57 항에 있어서,
    상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드, 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드, 및 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드가 서로 전기적으로 연결되어 있으며
    상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드, 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드, 및 상기 2n-1 번째 스테이지에 구비된 제 2 디스에이블용 노드가 서로 전기적으로 연결되어 있으며 그리고,
    상기 2n-1 번째 스테이지에 구비된 제 3 디스에이블용 노드, 상기 2n-2 번째 스테이지에 구비된 제 3 디스에이블용 노드, 및 상기 2n-3 번째 스테이지에 구비된 제 3 디스에이블용 노드가 서로 전기적으로 연결된 것을 특징으로 하는 쉬프트 레지스터.
  60. 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    적어도 하나의 스테이지가,
    인에이블용 노드;
    상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자;
    적어도 2개의 디스에이블용 노드들;
    상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들; 및,
    자신에 구비된 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 자신과 다른 스테이지에 구비된 디스에이블용 노드의 논리상태를 함께 제어하는 노드 제어부를 포함하여 구성되며;
    각 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 및, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자를 포함하며,
    n 번째 스테이지에 구비된 노드 제어부는 n 번째 스테이지의 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 논리상태를 제어하고, 그리고 n-1 번째 스테이지의 제 2 디스에이블용 노드의 논리상태를 제어하고, 그리고 n+1 번째 스테이지의 제 1 디스에이블용 노드의 논리상태를 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  61. 삭제
  62. 제 60 항에 있어서,
    2n-1 번째 스테이지의 노드 제어부는 2n-1 번째 스테이지에 구비된 제 1 디스에이블용 노드 및 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를 제 1 교류 전압원으로 제어하며; 그리고,
    2n 번째 스테이지의 노드 제어부는 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드의 논리상태를 제 2 교류 전압원으로 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  63. 제 62 항에 있어서,
    각 스테이지는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 자신으로부터 다음단에 위치한 스테이지로부터의 스캔펄스에 응답하여 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  64. 제 63 항에 있어서,
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
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  72. 제 63 항에 있어서,
    각 스테이지의 풀업 스위칭소자가 상기 스캔펄스를 출력할 수 있도록, 위상차를 갖는 적어도 2개의 클럭펄스들 중 하나가 각 풀업 스위칭소자에 공급되며, 서로 인접한 기간에 출력되는 클럭펄스들간이 일정 기간동안 동시에 액티브 상태를 유지하며;
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;
    상기 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  73. 삭제
  74. 삭제
  75. 삭제
  76. 삭제
  77. 제 63 항에 있어서,
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지를 통해 상기 2n 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n+1 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  78. 삭제
  79. 삭제
  80. 제 63 항에 있어서,
    각 스테이지의 풀업 스위칭소자가 상기 스캔펄스를 출력할 수 있도록, 위상차를 갖는 적어도 2개의 클럭펄스들 중 하나가 각 풀업 스위칭소자에 공급되며, 서로 인접한 기간에 출력되는 클럭펄스들간이 일정 기간동안 동시에 액티브 상태를 유지하며;
    2n-1 번째 스테이지에 구비된 노드 제어부는,
    2n-3 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자; 및,
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n-2 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  81. 제 63 항에 있어서,
    각 스테이지의 풀업 스위칭소자가 상기 스캔펄스를 출력할 수 있도록, 위상차를 갖는 적어도 2개의 클럭펄스들 중 하나가 각 풀업 스위칭소자에 공급되며, 서로 인접한 기간에 출력되는 클럭펄스들간이 일정 기간동안 동시에 액티브 상태를 유지하며;
    2n 번째 스테이지에 구비된 노드 제어부는,
    2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이 블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    2n+1 번째 스테이지를 통해 상기 2n 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전 또는 방전시키는 제 6 스위칭소자;
    상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n+1 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 1 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  82. 제 18 항에 있어서,
    2n 번째 스테이지에 구비된 풀업 스위칭소자의 채널 폭(channel width) 2n-1 번째 스테이지에 구비된 풀업 스위칭소자의 채널 폭보다 더 넓은 것을 특징으로 하는 쉬프트 레지스터.
  83. 제 19 항에 있어서,
    2n 번째 스테이지에 구비된 풀업 스위칭소자의 채널 폭이 2n-1 번째 스테이지에 구비된 풀업 스위칭소자의 채널 폭보다 α만큼 더 넓으며,
    상기 α는, {0.1*(제 1 스위칭소자의 채널 폭)*2+(제 4 스위칭소자의 채널폭)*2 ≤ α ≤ (제 1 스위칭소자(의 채널 폭)*2+(제 4 스위칭소자(Tr4)의 채널폭)*2} 사이의 값을 갖는 것을 특징으로 하는 쉬프트 레지스터.
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  86. 제 4 항에 있어서,
    제 2n-1 스테이지는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러, 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며; 그리고,
    제 2n 스테이지는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울어, 상기 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  87. 삭제
  88. 삭제
  89. 삭제
  90. 제 4 항에 있어서,
    제 2n-1 스테이지는 제 2n-3 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러, 제 2n+1 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며; 그리고,
    제 2n 스테이지는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울어, 상기 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블되는 것을 특징으로 하는 쉬프트 레지스터.
  91. 다수의 도전라인을 구동시키기 위한 스캔펄스를 차례로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터에 있어서,
    적어도 하나의 스테이지가,
    인에이블용 노드;
    상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자;
    적어도 2개의 디스에이블용 노드들;
    상기 각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들; 및,
    자신에 구비된 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 자신과 다른 스테이지에 구비된 디스에이블용 노드의 논리상태를 함께 제어하는 노드 제어부를 포함하여 구성되며;
    전체 스테이지들이 다수의 스테이지들을 포함하는 다수의 스테이지 블록으로 나뉘어져 있으며,
    하나의 스테이지 블록에 포함된 스테이지들은,
    적어도 하나의 클라이언트 스테이지; 및,
    자신의 인에이블용 노드 및 디스에이블용 노드의 논리상태, 그리고 상기 클라이언트 스테이지에 구비된 디스에이블용 노드의 논리상태를 함께 제어하는 적어도 하나의 서버 스테이지를 포함하며;
    상기 하나의 스테이지 블록에 포함된 스테이지들 중 서버 스테이지가 가장 먼저 스캔펄스를 출력하는 것을 특징으로 하는 쉬프트 레지스터.
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  95. 제 91 항에 있어서,
    서버 스테이지 및 클라이언트 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 및, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자를 포함하며,
    하나의 스테이지 블록에 구비된 서버 스테이지의 노드 제어부는 상기 서버 스테이지에 구비된 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블 용 노드의 논리상태를 제어함과 아울러, 클라이언트 스테이지에 구비된 제 1 및 제 2 디스에이블용 노드의 논리상태를 제어함을 특징으로 하는 쉬프트 레지스터.
  96. 삭제
  97. 제 95 항에 있어서,
    상기 서버 스테이지는 서로 반전된 제 1 및 제 2 교류 전압원을 공급받으며,
    상기 서버 스테이지의 노드 제어부는 상기 서버 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태 및 상기 클라이언트 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 상기 제 1 교류 전압원으로 제어하며; 그리고,
    상기 서버 스테이지의 노드 제어부는 상기 서버 스테이지에 구비된 제 2 디스에이블용 노드 및 상기 클라이언트 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를, 상기 제 2 교류 전압원으로 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  98. 제 97 항에 있어서,
    상기 서버 스테이지에 구비된 노드 제어부는,
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 5 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 1 교류 전압원을 출력하는 제 6 스위칭소자;
    상기 제 6 스위칭소자로부터 출력된 상기 제 1 교류 전압원에 응답하여 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 7 스위칭소자;
    제 1 디스에이블용 노드에 충전된 제 1 직류 전압원에 응답하여, 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자;
    인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여, 상기 제 7 스위칭소자의 게이트단자에 제 2 직류 전압원을 공급하는 제 9 스위칭소자;
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 제 7 스위칭소자의 게이트단자에 제 2 직류 전압원을 공급하는 제 10 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 교류 전압원을 출력하는 제 11 스위칭소자;
    상기 제 11 스위칭소자로부터 출력된 제 2 교류 전압원에 응답하여, 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 12 스위칭소자;
    제 2 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여, 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 13 스위칭소자;
    인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 직류 전압원을 공급하는 제 14 스위칭소자;
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 직류 전압원을 공급하는 제 15 스위칭소자; 및,
    다음 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 16 스위칭소자를 포함함을 특징으로 쉬프트 레지스터.
  99. 제 98 항에 있어서,
    상기 클라이언트 스테이지에 구비된 노드 제어부는,
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 서버 스테이지의 제 1 디스에이블용 노드를 통해 상기 클라이언트 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여, 상기 클라이언트 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    상기 서버 스테이지의 제 2 디스에이블용 노드를 통해 상기 클라이언트 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 클라이언트 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자; 및,
    다음 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 클라이언트 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  100. 제 97 항에 있어서,
    상기 서버 스테이지에 구비된 노드 제어부는,
    스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;
    상기 스타트 펄스 또는 이전단 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자;
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 서버 스테이지 및 클라이언트 스테이지의제 2 디스에이블용 노드를 상기 제 2 직류 전압원으로 방전시키는 제 5 스위칭소자;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 서버 스테이지 및 클라이언트 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 6 스위칭소자;
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 상기 제 2 직류 전압원으로 방전시키는 제 7 스위칭소자;
    상기 인에이블용 노드에 인가된 제 1 직류 전압원에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자;
    상기 인에이블용 노드에 인가된 제 1 직류 전압원에 응답하여, 상기 서버 스테이지 및 클라이언트 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자;
    상기 제 1 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여, 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자;
    상기 제 2 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여, 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 11 스위칭소자;
    다음 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 12 스위칭소자;
    다음 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 제 1 디스에이블용 노드를 제 1 교류 전압원으로 충전 또는 방전시키는 제 12 스위칭소자; 및,
    다음 스테이지 블록에 구비된 스테이지로부터의 스캔펄스에 응답하여, 상기 제 2 디스에이블용 노드를 제 2 교류 전압원으로 충전 또는 방전시키는 제 13 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020034856A1 (zh) * 2018-08-13 2020-02-20 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101394929B1 (ko) * 2007-08-08 2014-05-15 엘지디스플레이 주식회사 쉬프트 레지스터
KR101451575B1 (ko) * 2007-11-15 2014-10-16 엘지디스플레이 주식회사 쉬프트 레지스터
JP5132818B2 (ja) * 2009-12-15 2013-01-30 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
KR101978782B1 (ko) * 2013-03-11 2019-05-15 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR101992158B1 (ko) * 2013-04-30 2019-09-30 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR102000055B1 (ko) * 2013-05-23 2019-07-16 엘지디스플레이 주식회사 쉬프트 레지스터 및 그의 구동 방법
KR102029749B1 (ko) * 2013-06-28 2019-10-08 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 평판표시장치
CN105469763B (zh) * 2015-12-28 2018-09-11 深圳市华星光电技术有限公司 栅极驱动单元、栅极驱动电路及显示装置
CN110246447A (zh) * 2019-06-18 2019-09-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317408B1 (ko) * 1993-10-28 2002-02-19 락스 죠셉 제이. 액정 디스플레이에서 선택선 스캐너로 사용되는 시프트 레지스터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317408B1 (ko) * 1993-10-28 2002-02-19 락스 죠셉 제이. 액정 디스플레이에서 선택선 스캐너로 사용되는 시프트 레지스터

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020034856A1 (zh) * 2018-08-13 2020-02-20 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
US10978168B2 (en) 2018-08-13 2021-04-13 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register unit, method of driving the same, gate driving circuit and display device

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