KR101287617B1 - Ｎｍｏｓ 및 ｐｍｏｓ 트랜지스터의 스트레인된 리세스드레인/소스 영역 형성 기술 - Google Patents

Abstract

PMOS 트랜지스터(110, 120)에 스트레인된 반도체층(strained semiconductor layer)(117, 217)을 형성하여, 압축 스트레인된 채널 영역(compressively strained channel region)(11IA)이 구현되는 반면에, NMOS 트랜지스터(120, 220)내의 해당 스트레인은 완화(relax)될 수 있다. NMOS 트랜지스터(120, 220)내의 실리콘/게르마늄의 감소된 밴드 갭(band gap)에 의해 발생한 접합 저항의 감소(reduced junction resistance)에 따라 전체적인 성능이득을 얻을 수 있다. 특히, 부분 공핍된 SOI 장치들에서, 상기 PMOS 트랜지스터(110,210) 및 NMOS 트랜지스터(120, 220)의 실리콘/게르마늄 층들(117,127,217,227)에 의해 발생된 누설전류가 증가함에 따라, 플로팅 바디 효과(Floating body effect) 또한 감소하게 된다.

스트레인, 압축, 신장, 이동도, 접합 저항

Description

ＮＭＯＳ 및 ＰＭＯＳ 트랜지스터의 스트레인된 리세스 드레인/소스 영역 형성 기술{TECHNIQUE FOR FORMING RECESSED STRAINED DRAIN/SOURCE REGIONS IN NMOS AND PMOS TRANSISTORS}

일반적으로, 본 발명은 집적회로의 형성에 관한 것으로, 보다 상세하게는, MOS 트랜지스터의 채널영역에서의 전하 캐리어 이동도(charge carrier mobility)을 향상시킬 수 있는, 예를 들면, 실리콘/게르마늄을 이용한 서로 다른 트랜지스터 유형(type)의 소스/드레인 영역 형성에 관한 것이다.

집적회로를 제조하기 위해서는, 소정의 회로 레이아웃에 따라 주어진 칩 면적(chip area)에 다수의 회로 요소들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장칩 등과 같은 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 구현되고 있다. 그중에서 CMOS 기술이 가장 유망한 기술인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조할 때, 수 백만개의 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, MOS 트랜지스터는, 일명 PN 접합(PN junctions)을 포함한다. PN 접합은, 강하게 도핑 된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 채널 영역간의 인터페이스(interface)에 의해 형성된다.

채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은, 도판트(dopant) 농도, 다수 전하 캐리어의 이동도에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들간의 거리에 따라 달라진다. 따라서, 제어 전압을 게이트 전극에 인가하자마자 절연층 하부에 전도성 채널을 빠르게 형성하는 능력과 더불어, 채널영역의 전체적인 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정한다. 그러므로, 채널길이의 감소 및 이와 관련하여 채널 저항이 감소함에 따라, 채널길이는, 집적회로의 동작 속도를 증가시키기 위한 주요한 디자인 기준이 된다.

그러나, 트랜지스터 치수(transistor dimensions)의 계속적인 감소는 이와 관련하여 많은 문제점(issue)들을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있는 장점을 과도하게 상쇄시키지 않으려면, 이들 문제점들이 해결되어야 한다. 이러한 면에서 주요한 문제점중 하나로는, 차세대 디바이스에 대해서, 가령 트랜지스터들의 게이트 전극과 같은 임계치수(critical dimensions) 회로소자들을 신뢰성 있고 반복재생적으로 제조하는 것이 가능한, 개 선된 포토리소그라피(photolithography) 및 식각 방법(etch strategies)의 개발에 있다. 또한, 원하는 채널 제어성(channel controllability)과 더불어 낮은 시트 저항 및 컨택 저항을 제공하기 위해서는, 측면 방향뿐만 아니라 세로방향으로도 매우 정교한 도판트 프로파일들이 드레인 및 소스 영역에서 요구된다. 또한, 게이트 절연층에 대한 PN 접합의 수직 위치는, 누설전류 제어 측면에서 주요한 디자인 기준을 나타낸다. 따라서, 채널길이를 감소시키는 것은 또한 게이트 절연층 및 채널영역에 의해 형성된 인터페이스에 대한 드레인 및 소스 영역들의 깊이를 감소시킬 것을 요구하게 되어, 복잡한 주입기술(implantation techniques)이 필요하게 된다. 다른 접근법들에 따르면, 융기된 드레인 및 소스영역(raised drain and source regions)이라 지칭되는 에피택셜(epitaxial) 성장 영역들이 상기 게이트 전극과 특정 오프셋을 갖도록 형성되는바, 이는 상기 융기된 드레인 및 소스 영역의 전도성을 증가시키면서도 동시에 상기 게이트 절연층에 대하여 얕은 PN 접합을 유지할 수 있다.

임계치수(critical dimensions)의 계속적인 감소 즉, 트랜지스터의 게이트 길이의 계속적인 감소로 인해, 상기 언급된 공정 단계들에 관한 매우 복잡한 공정 기술들의 변경 및 가능하다면 새로운 개발이 요구되고 있으므로, 소정 채널 길이에 대하여 채널영역 내에서의 전하 캐리어 이동도를 증가시켜 트랜지스터 소자들의 채널 전도성을 향상시키는 것이 제안되어 왔는바, 이에 의해 미래의 기술 노드로의 진전과 비교할 수 있을 만큼의 성능 향상을 성취할 수 있는 가능성과 더불어 디바이스 스케일링(device scaling)과 연관된 상기의 공정 변경들 중 많은 부분을 회피하거나 적어도 연기할 수 있다. 전하 캐리어 이동도을 증가시키기 위한 하나의 효율적인 메커니즘으로는, 채널 영역내의 격자 구조를 변경하는 것인바, 예를 들면 채널 영역에서 해당 스트레인을 생성하기 위해서 인장(tensile) 혹은 압축(compressive) 스트레스(stress)를 생성하는 것이며, 이는 전자 및 정공(또는 홀)에 대한 이동도를 각각 변경할 수 있다. 예를 들면, 채널영역에서의 인장 스트레인 생성은 전자의 이동도를 증가시키는데, 상기 인장 스트레인의 크기와 방향에 따라 50% 이상의 이동도 증가를 얻을 수 있으며, 이는 직접적으로 이에 해당하는 전도성의 증가로 해석될 수 있다. 반면에, 채널영역에서의 압축 스트레인은 홀들의 이동도를 증가시키므로 P형 트랜지스터의 성능을 향상시킬 가능성을 제공할 수 있다. 집적회로 제조에 스트레스 혹은 스트레인 공학을 도입시킨 것은, 차세대 디바이스를 위한 매우 획기적인 접근법이다. 왜냐하면, 예를 들어 스트레인된 실리콘(strained silicon)은 새로운 유형의 반도체 물질로 여겨질 수 있으며, 이에 따라 고가의 반도체 물질 및 제조 기술 없이도 빠르고 강력한 반도체 장치들을 제조할 수 있기 때문이다.

결과적으로, 인장 혹은 압축 스트레스를 생성하여 해당 스트레인을 얻기 위하여, 채널영역 내에 혹은 채널영역 하부에 예를 들어 실리콘/게르마늄층 혹은 실리콘/탄소층을 도입하는 방법이 제안되었다. 트랜지스터 성능이 채널영역 내에 혹은 채널영역 하부에 스트레스 생성층(stress-creating layers)을 도입하는 방식으로 상당히 향상될 수 있다 하더라도, 해당 스트레스 층들의 형성을 잘 입증된 종래의 MOS 기술에서 구현하는 데에는 상당한 노력이 요구된다. 예를 들면, 채널영역 내에 혹은 채널영역 하부의 적합한 위치에 게르마늄 혹은 탄소 함유 스트레스 층들을 형성하기 위해서는, 추가적인 에피택셜 성장 기술(epitaxial growth techniques)이 개발되어야 하며, 공정 흐름(process flow) 내에서 실현되어야 한다. 따라서, 공정의 복잡성이 상당히 가중되어, 생산비용 및 생산 수율 감소 가능성을 증가시킨다.

그러므로, 다른 측면에서는, 예를 들어 중첩층(overlaying layers), 스페이서 요소들 등에 의해 생성된 외부 스트레스가, 채널영역 내에서 원하는 스트레인을 형성하기 위한 시도에 이용된다. 그러나, 소정의 외부 스트레스를 인가하여 채널영역에서 스트레인을 생성하는 프로세스는, 외부 스트레스가 채널영역내의 스트레인으로 매우 비효율적으로 변환(translation)된다는 점을 감수해야만 한다. 왜냐하면, 상기 채널영역은, SOI(silicon-on-insulator) 디바이스의 매립 절연층 혹은 벌크 디바이스의 남아있는 벌크 실리콘에 강력하게 결합(bonding)되어 있기 때문이다. 따라서, 나중에 설명된 접근법은, 채널영역 내에 추가적인 스트레스 층을 요구하는 앞서 설명된 접근법에 비해서는 상당한 장점을 제공할 수 있지만, 획득할 수 있는 스트레인이 상당히 작기 때문에 덜 매력적이다.

또 다른 접근법에 있어서, PMOS 트랜지스터의 홀 이동도는 상기 트랜지스터의 드레인 및 소스 영역들에 스트레인된 실리콘/게르마늄 층을 형성함으로써 향상되는데, 압축성으로 스트레인된 드레인 및 소스 영역들은, 인접한 실리콘 채널영역에서 단일축(uniaxial) 스트레인을 생성한다. 이를 위하여, NMOS 트랜지스터들은 마스크되는 반면에, PMOS 트랜지스터들의 드레인 및 소스 영역들은 선택적으로 리 세스되며, 이후 에피택셜 성장에 의해 실리콘/게르마늄 층이 상기 PMOS 트랜지스터에 선택적으로 형성된다. 만일, PMOS 트랜지스터의 성능이득(performance gain)을 밸런싱할 수 있는 적절한 디자인이 이용된다면, 상기 기술은 PMOS 트랜지스터의 성능이득 및 이에 따른 전체 CMOS 디바이스의 성능이득 측면에서 상당한 장점을 제공하지만, NMOS 트랜지스터들을 마스킹하는 반면에 PMOS 트랜지스터의 드레인 및 소스 영역들을 리세스하고 실리콘/게르마늄 영역을 성장시키기 위해서는, 매우 복잡한 공정 기술들이 요구되는바, 이는 공정 불균일성(process non-uniformity)을 증가시킬 수도 있다.

전술한 바와같은 상황을 참조하면, PMOS 트랜지스터의 전하 캐리어 이동도를 효율적으로 증가시키는 반면에 실질적으로 상기 언급된 문제점들 중 하나 이상을 피하거나 적어도 감소시킬 수 있는 개선된 기술이 요구된다.

앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 개요는 본 발명에 대한 완전한 개괄은 아니다. 이러한 개요는 본 발명의 핵심적인/중대한(key/critical) 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.

일반적으로, 본 발명은 PMOS 및 NMOS 트랜지스터들과 같은 서로 다른 형태의 트랜지스터의 형성을 가능하게 하는 기술에 관한 것으로, 상기 PMOS 트랜지스터는 적어도 해당 채널영역에서 전하 캐리어 이동도를 효율적으로 증가시키기 위한 스트레인된 드레인 및 소스 영역을 포함하며, 트랜지스터 소자를 형성하는 동안에 개선된 유연성 및 프로세스 균일성이 제공될 수 있다. 이러한 목적을 위하여, 게이트 전극들에 근접하게 리세스를 형성하는 식각공정 및 이후의 에피택셜 성장 공정이 두 가지 유형의 트랜지스터 소자들에 대하여 공통으로 수행되어 공정 균일성을 현저히 증가시킬 수 있으며, 상기 두 가지 트랜지스터 중 하나, 예를 들어, NMOS 트랜지스터 내에서 스트레인을 수정하기 위한 측정치들을 구함으로써, 증가된 접합 누설, 수정된 밴드 갭 등과 같은 효과들을 이용하여 동시에 성능을 향상시킬 수 있다. 본 발명의 실시예에서, 상기 트랜지스터들은 SOI 디바이스의 형태로 제공될 수 있으며, 특히 부분 공핍된(partially depleted) SOI 디바이스들에서 플로팅 바디 효과(Floating Body Effect)와 같은 유해 효과들을 상당히 감소시킬 수 있다.

본 발명의 일 실시예에 따른 방법은 제 1 유형의 제 1 트랜지스터의 게이트 전극에 인접하게 제 1 리세스를 형성하는 단계와; 제 2 유형의 제 2 트랜지스터의 게이트 전극에 인접하게 제 2 리세스를 형성하는 단계를 포함하며, 상기 제 2 유형은 제 1 유형과 다르다. 상기 방법은 상기 제 1 및 2 리세스내에 스트레인된(strained) 반도체층을 선택적으로 형성하는 단계와; 내부의 스트레인을 감소시키기 위하여 상기 제 2 리세스내의 스트레인된 반도체층을 선택적으로 변화시키는 단계를 더 포함한다.

본 발명의 다른 실시예에 따른 방법은 제 1 유형의 제 1 트랜지스터의 게이트 전극에 인접하게 제 1 리세스를 형성하는 단계를 포함하며, 상기 제 1 트랜지스터의 게이트 전극은 반도체의 제 1 바디의 상부에 형성된다. 또한, 제 2 리세스가 제 2 유형의 제 2 트랜지스터의 제 2 게이트 전극과 인접하게 형성되며, 상기 제 2 유형은 제 1 유형과 다르며, 상기 제 2 트랜지스터의 게이트 전극은 반도체의 제 2 바디의 상부에 형성된다. 또한, 상기 방법은 상기 제 1 리세스내에 제 1 반도체층을 그리고 상기 제 2 리세스내에 제 2 반도체층을 공통으로 형성하는 단계를 포함하며, 적어도 상기 제 1 반도체층은 스트레인된(strained) 반도체층이다.

본 발명의 또 다른 실시예에 따른 반도체 장치는 반도체의 제 1 바디의 내부와 바디상에 형성된 제 1 전도성 유형의 제 1 트랜지스터를 포함하며,상기 제 1 트랜지스터는 확장영역 및 그에 대한 소스 드레인 영역에 소정의 반도체 물질로 된 스트레인된 층(strained laye)을 포함한다. 상기 반도체 장치는 반도체의 제 2 바디의 내부와 바디상에 형성된 제 2 전도성 유형의 제 2 트랜지스터를 더 포함하며, 상기 제 2 트랜지스터는 확장영역 및 그에 대한 소스 드레인 영역에 상기 소정의 반도체 물질로 된 실질적인 완화층(substantially relaxed layer)을 갖는다.

본 발명은 첨부된 도면과 관련하여 제시된 하기의 설명을 통해 이해될 것이며, 상기 도면들에서 동일한 도면부호는 동일한 구성요소를 나타낸다.

도 1a 내지 1g는 PMOS 및 NMOS 트랜지스터를 구비한 반도체 장치를 개략적으로 도시한 단면도들이다. 본 발명의 실시예들에 따른 다양한 제조 단계들 수행중에 상기 PMOS 트랜지스터는 자신의 드레인 소스 영역 및 부분적으로는 확장영역에 압축성 스트레인된(compressively strained) 반도체층을 포함하도록 형성되며, 상기 NMOS 트랜지스터는 자신의 드레인/소스 및 확장 영역에 실질적으로 완화된 반도체층을 포함한다.

도 2a 내지 2c는 본 발명의 다른 실시예들에 따른 개략적인 단면도들로써 스트레인된 반도체층이 형성된 제 1 트랜지스터 형성 중에, 제 2 트랜지스터는 실질적으로 스트레인되지 않은(non-strained)) 반도체층을 수용하는 것을 도시하고 있다.

본 발명은 다양한 수정 및 대안 형태가 가능하며, 특정 실시예들이 상기 도면들에 예시되어 도시되어 있으며 이하 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명이 본발명을 특정 형태에 한정시키는 것이 아니라 첨부된 특허청구범의에 정의된 바와 같이 본 발명의 정신 및 범위 내에서 모든 수정, 동등물 및 대안적 형태들을 모두 커버할 수 있다는 점을 이해하여야 한다.

이하에서, 본 발명의 실시예들이 설명된다. 명료함을 위하여, 실제 구현에서의 모든 특징들이 이 명세서에 기술되는 것은 아니다. 이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적(가령, 시스템과 관련된 제한사항 그리고 사업상의 제한 사항에 부합시키는 것)을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.

이하, 본 발명은 첨부된 도면을 참조하여 설명될 것이다. 다양한 구조, 시스템 및 장치들이 설명을 위한 목적으로 그리고 당업자들에게 잘 알려진 상세설명으로 본 발명의 의미를 모호하게 만들지는 않기 위하여 상기 도면들에 개략적으로 묘사되어 있다. 그럼에도 불구하고, 상기 첨부된 도면들은 본 발명의 실시예들을 기술 및 설명하기 위해 포함된 것들이다. 하기에 이용되는 용어 및 구절들은 관련기술의 숙련자들이 상기 용어 및 구절들을 이해할 수 있게 일관된 의미를 갖도록 이해 및 해석되어야 한다. 용어 혹은 구절의 특정 정의, 즉, 당업자들이 이해하는 바와 같이 일반적이고 통상적인 의미와는 다른 정의는 상기 용어 혹은 구절의 일관된 사용에 의해 내포되지는 않을 것이다. 용어 혹은 구절이 특정 의미, 즉, 숙련된 기술자들이 이해할 수 없는 의미를 갖는 정도에 따라, 그러한 특정 정의는 상기 용어 혹은 구절의 특정 정의를 직접 및 간접적으로 제공하는 정의 방식으로 본 명세서에서 설명될 것이다.

일반적으로, 본 발명은 NMOS 트랜지스터 및 PMOS 트랜지스터와 같은 서로 다른 유형의 전도성 트랜지스터 소자들의 제조 기술과 관련이 있으며, 상기 PMOS 트랜지스터의 드레인 및 소스 영역 및 확장영역 내의 압축성 스트레인된 반도체층을 제공하여 상기 PMOS 트랜지스터의 홀들의 전하 캐리어 이동도를 향상시킨다. 여기서, 상기 드레인 및 소스 영역과 확장 영역에 리세스된 구역을 형성하는 식각공정(etching process) 및 이후의 선택적인 에피택셜 성장 공정(selective epitaxial growth process)이 두 가지 유형의 트랜지스터에 대하여 동시에 수행되도록 하여 이러한 공정들의 로딩 효과를 "완화(smoothing)"시킬 수 있다는 점에서, 본 발명에에 따르면 보다 효율적이고 유연한 제조 프로세스가 제공된다. 또한, PMOS 트랜지스터의 스트레인된 반도체층 형성 중에 만들어지는 NMOS 트랜지스터의 스트레인은 적절하게 수정되어 전자 이동도에서의 유해효과(deleterious effects)를 감소시킬 수 있으며, 이에 따라, CMOS 회로의 전체적인 성능이 향상될 수 있다. 상기 NMOS 트랜지스터 내의 스트레인의 수정으로 상기 드레인 소스 영역 및 확장 영역내에서 반도체 물질이 실질적으로 완화되어(relaxed), 스트레인되지 않은(non-strained) 컨택 영역이 발생한다. 또한, 상기 실질적으로 완화된 반도체층은 밴드 갭(band gap)을 수정하여 NMOS 트랜지스터 내의 확장영역뿐만 아니라 드레인 소스 영역의 저항력을 변경시킨다. 결과적으로, 상기 NMOS 트랜지스터에서 전류 드라이브 능력면에서의 성능 이득을 얻을 수 있으므로, PMOS 및 NMOS 트랜지스터의 전류 드라이브 능력에 대하여 일반적으로 발생하게 되는 비대칭을 고려한 회로 디자인을 실질적으로 유지시킬 수 있는 가능성을 제공한다. 왜냐하면, 상기 향상된 홀 이동도로 인해, 상기 PMOS 트랜지스터의 성능 이득에 대응하여 추가적으로 NMOS 트랜지스터의 소스 드레인 접합 저항의 감소로 인한 드라이브 능력의 증가 혹은 실질적인 증가를 가져오기 때문이다. 따라서, 전체적인 성능이 상기 언급한 비대칭을 고려하는 현재 존재하는 디자인에서도 상당히 증가될 수 있다.

또한, 본 발명은 부분 공핍된(partially depleted) SOI(silicon-on-insulator) 디바이스들과 함께 적용될 수 있다. 왜냐하면, 본질적으로는 유해 효과로 여겨지며 도핑된 실리콘과 비교되는 수정된 밴드 갭의 존재와 연관된 누설전류의 증가로 인해 전하 캐리어 방전 및 충전 능력(charge carrier discharge and charge capability)이 개선되어, 부분 공핍된 SOI 트랜지스터에서 주요 관심사로 여겨지는 플로팅 보디 효과(floating body effect)를 현저히 감소시킬 수 있기 때문이다. 그 결과, 자기이력 동작(hysteresis behavior), 즉, 부분 공핍된 SOI 트랜지스터내의 신호들의 히스토리 종속 전파 지연(history dependent propagation delay of signals)이 상당히 향상될 수 있다. 이에 따라, 부분 공핍된 SOI 디바이스들의 상당한 자기이력에 의해 유발되는 최악의 지연 변경(worst case delay variations)을 고려하도록 종래의 부분 공핍된 SOI 디바이스들에 통상적으로 여분의 마진을 추가해야 하므로 더 나은 디자인 유연성을 제공할 수 있다. 그러나, 본 발명이 SOI 디바이스들, 특히 부분 공핍된 트랜지스터 소자들과의 연동으로 더 높은 이익을 얻을 수 있다 하더라도, 본 발명은 다른 트랜지스터 구조들, 예를 들어 벌크 실리콘 기판이나 그 밖의 적합한 캐리어들 상에 형성된 트랜지스터들과 함께 조합되어 적용될 수 있다는 것을 이해해야 할 것이다. 따라서, 그러한 제한들이 상세 설명 및 첨부된 특허청구범위에 명백히 설명되지 않는 경우, 본 발명은 SOI 장치들에 한정적인 것으로 여겨지지 않아야 한다.

도 1a~1g 및 도 2a~2c를 참조하여, 본 발명의 실시예들을 보다 상세히 설명할 것이다. 도 1a는 제 1 트랜지스터(110) 및 제 2 트랜지스터(120)로 구성된 반도체 장치(100)를 개략적으로 도시한 단면도이다. 상기 1 및 2 트랜지스터들(110, 120)은 서로 다른 전도성 유형으로 형성되며, 예를 들면, 상기 제 1 트랜지스터(110)는 PMOS 트랜지스터를 나타내고 상기 제 2 트랜지스터(120)는 NMOS 트랜지스터(120)를 나타내며, 이 두 가지의 트랜지스터들은 기판(101) 상에 형성된다. 상 기 언급한 바와 같이, 상기 기판(101)은 상기 제 1 및 2 트랜지스터 소자들(110,120)의 형성을 가능하게 하는 실질적인 크리스탈 반도체층이 상부에 형성된 적합한 기판을 나타낸다. 일 실시예에서, 상기 기판(101)은 상부에 절연층(102)이 형성되고 그 절연층(102)의 상부에 상기 제 1 트랜지스터 소자(110)에 해당하는 제 1 활성영역 혹은 제 1 반도체 바디(111)와 상기 제 2 트랜지스터(120)에 해당하는 제 2 활성영역 혹은 제 2 반도체 바디(121)가 정의되어 있는 크리스탈 반도체층이 형성되어 있는 적합한 캐리어 물질을 나타낼 수 있다. 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 혹은 그 밖의 적합한 절연물질로 구성된 절연층(102)을 포함하는 상기 기판(101)은 SOI 유형의 기판을 나타낼 것이다. 여기서, 상기 용어는 상기 트랜지스터요소들을 형성하기에 적합한 크리스탈 반도체층이 상부에 형성된 적어도 절연부를 갖는 기판에 대한 속명으로 여겨질 수 있다.

상기 활성영역들(111, 121)은 상기 트랜지스터들(110, 120)에 대한 특정 디자인 규칙에 적합한 두께를 갖는다. 일 실시예에서,상기 활성영역들(111, 121)은 부분 공핍된 트랜지스터 요소들이 형성될 수 있도록 디자인되는 반면, 다른 실시예들에서는 상기 두께는 완전 공핍된(fully depleted) 장치들을 형성하기에 적합할 수 있다. 또한, 상기 활성영역들(111, 121)은 소자분리(STI; shallow trench isolation) 형태나 다른 적합한 절연 구조로 제공되는 해당 분리(절연) 구조물(103)에 의해 서로 분리되어 전기적으로 절연될 수 있다. 상기 분리 구조물(103)은 실리콘 이산화물(silicon dioxide) 혹은 실리콘 질화물(silicon nitride) 등과 같은 적절한 물질로 형성될 수 있다.

도 1a에 도시된 제조 단계에서, 상기 제 1 및 2 트랜지스터들(110, 120)은 각각 해당 게이트 절연층(113, 123)에 의해 상기 활성영역(111,121)으로부터 분리되어 있는 게이트 전극(112,122)을 각각 구비한다. 또한, 상기 게이트 전극(112)의 상부에 덮개층(capping layer)(114)이 형성되어 있으며, 마찬가지로 상기 게이트 전극(122)의 상부에는 덮개층(124)이 형성되어 있으며, 이들 덮개층들은 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride) 등과 같은 적절한 물질로 구성될 수 있다. 스페이서층(104)이 상기 활성영역들(111, 121) 및 상기 게이트 전극들(112, 122) 상에 등각으로(in a highly conformal manner) 형성된다. 상기 스페이서층(104)의 두께는, 예를 들어, 대략 50-300Å의 범위내에서 장치의 요구사항에 따라 선택되거나, 상기 게이트 전극들(112, 122)에 인접하게 형성될 리세스의 오프셋을 위하여 요구되는 다른 적합한 값에 따라 선택될 수 있다.

도 1a에 도시된 바와 같은 반도체 장치(100)를 형성하기 위한 일반적인 과정은 다음의 과정들을 포함할 것이다. SOI 구조를 고려할 경우에 상기 절연층(102)을 포함하는 기판(101)은 도핑되지 않았거나(undoped) 미리 도핑된(predoped) 크리스탈 실리콘층과 같은 적합한 반도체층을 수용(receive)할 수 있으며, 상기 실리콘층은 웨이퍼 본드 기술(wafer bond techniques)이나 SOI 기판들을 제공하기 위한 그 밖의 안정된 기술들에 의해 형성될 수 있다. 이후, 분리 구조물(103)이 트렌치 분리의 형태로 제공되는 경우에는, 가령, 표준 리소그래피 및 이방성 식각 기술과 이에 후속하는 적절한 증착 및 연마 기법 등과 같은 잘 정립된 레시피들에 기초하여 분리 구조물(103)이 형성될 수 있다. 그러나, 그 밖의 기술들이 상기 활성영역들(111, 121)을 정의하는데 이용될 수 있다. 다음으로, 적합한 유전체층(dielectric layer)이 폴리실리콘이나 미리 도핑된 폴리실리콘과 같은 게이트 전극 물질의 증착이 수반되는 산화 및/또는 증착에 의해 형성될 수 있으며, 이는 안정된 저압화학기상증착(low pressure chemical vapor deposition : LPCVD) 기술에 의해 달성될 수 있다.

이후, 상기 게이트 전극 물질의 상부에 덮개층이 형성될 수 있으며, 상기 덮개층은 후속으로 수행되는 리소그라피를 위한 반사방지코팅(anti-reflective coating : ARC)층으로서의 역할을 할 수 있다. 또한, 상기 덮개층은 상기 게이트 전극 물질을 연속적으로 패터닝하는 동안에 추가적으로 혹은 선택적으로 견고한 마스크의 역할을 할 수 있다. 다른 실시예들에서, 상기 덮개층은 상기 게이트 전극 물질과 함께 패터닝되도록 디자인되어, 결과적으로 이전의 포토리소그라피 및 식각 공정 중에 다른 기능을 가질 필요없이 상기 각각의 덮개층들(114, 124)을 형성할 수 있다.

상기 게이트 전극들(112, 122) 및 게이트 절연층들(113, 123)을 패터닝한 후, 상기 활성영역들(111, 121) 중 하나에서 소정의 스트레인을 얻기에 적합한 반도체 물질을 그 내부에 형성하기 위해 상기 활성영역(111, 121) 내에 형성될 리세스들에 대하여 요구되는 오프셋을 실질적으로 결정하는 필수 두께로 상기 스페이서층(104)이, 예를 들어, 안정된 플라즈마여기화학기상증착(plasma enhanced chemical vapor deposition : PECVD) 기술을 바탕으로 증착될 것이다. 상기 스페이서층(104)의 증착 후, 상기 반도체 장치(100)는 선택적 이방성 식각공정(102)이 수 행되어 상기 장치(100)의 수평부분에서 상기 스페이서층이 제거된다. 해당 적합한 이방성 식각 방법은 이 분야에 정착된 방식으로, 측벽 스페이서의 형성에 일반적으로 이용되며, 주입 공정 및 트랜지스터 소자들의 적절한 측면 도판트 프로파일의 형성에서도 이용될 수 있다.

도 1b는 상기 이방성 식각 공정(102) 완료 후 상기 게이트 전극들(112, 122) 각각의 측벽에 상기 스페이서 요소들(115, 125)이 남겨진 반도체 장치(100)를 도시한 개략도이다. 상기 설명한 바와 같이, 상기 스페이서들(115, 125)의 해당 폭(115a, 125a)은 실질적으로 동일하며, 상기 계층(104)의 두께 및 상기 스페이서층(104)을 형성하기 위한 해당 증착 방식에 의해 결정된다. 결과적으로, 상기 게이트 전극들(112, 122)은 유전체 물질에 의해 캡슐화되어, 상기 트랜지스터(110)내에 내장된 스트레인된 반도체층을 형성하기 위한 이후의 식각 및 에피택셜 성장 과정 중에 실질적으로 상기 게이트 전극들(112, 122)을 보호한다.

도 1c는 해당 리세스들(116, 126)이 각각 상기 게이트 전극들(112, 122)에 인접하게 형성되는, 106으로 나타낸 이방성 식각 공정 중의 반도체 장치(100)를 도시한 개략도이다. 상기 이방성 식각공정(106)은 상기 활성영역(111, 121)의 실리콘과 같은 물질과 상기 스페이서(115, 125), 덮개층(114, 124) 및 분리 구조물(103)의 물질들 간의 높은 선택성을 제시하기 위하여 고안될 수 있다. 예를 들면, 실리콘, 실리콘 이산화물 및 실리콘 질화물 사이에서 적절한 정도의 선택성(moderate selectivity)을 갖는 높은 선택성의 이방성 식각 공정들은 본 분야에서 정착된 공정이다. 여기서, 소자분리(trench isolation)의 형태로 제공되는 경우의 분리 구조 물(103)을 형성하는 도중에 이용될 수 있는 비슷한 식각 기술이 이용될 수 있다. 그러나, 상기 식각공정은 다음과 같은 점에서 중요하다는 것을 이해해야 한다. 즉, 상기 과정은 정해진 공정 파라미터들 중 소정의 식각 물질(etch chemistry)에 대하여 어떠한 종점(endpoint) 검출 없이 식각시간에 의해 제어가능하여 공정 불균일성(non-uniformity)을 통해 상기 기판(101) 상의 리세스들(116, 126)이 서로 다르게 식각된 깊이를 갖게 될 수 있다. 또한, 상기 식각공정(106)은 패턴의 밀도 및 패턴 구조물에 대한 소정의 의존성을 보여주는데, 이로 인해, 하나의 트랜지스터 소자가 빈번하게 해당 식각 마스크에 의해 커버되는 종래 기술에서는 제어능력의 감소가 초래된다. 따라서, 하나의 트랜지스터 유형을 커버하고 다른 유형의 트랜지스터를 노출시키기 위하여 종래 기술에서 자주 이용되는 상기 식각 마스크의 사용을 회피함으로써, 패턴 균일성 및 이에 따른 식각 균일성을 향상시킬 수 있으므로, 결과적으로 리세스들(116, 126)의 균일성을 향상시킬 수 있게 된다.

다음, 상기 장치(100)는 이어지는 에피택셜 성장 공정을 위해 준비과정을 거치는데, 상기 에피택셜 성장 공정에서는, 상기 트랜지스터들(110, 120) 중 적어도 하나에서 각 게이트 전극(예를 들어, 게이트 전극(112))의 하부에 스트레인된 영역(strained area)을 형성하기 위하여 적당한 반도체 화합물이 증착될 것이다. 이에 따라, 적합한 안정적인 클리닝 공정들을 수행하여 상기 리세스(116, 126) 내부에 노출된 실리콘 표면의 불순물들을 제거한다. 이후, 안정된 방식을 통해 적합한 증착 분위기를 제공한다. 일 실시예에서, 상기 증착 분위기는 실리콘/게르마늄 물질의 증착을 개시하기 위하여 고안될 수 있다. 이해하는 바와 같이, 선택적인 에피 택셜 성장 공정은 또한 적합한 도판트 물질이 상기 반도체 화합물과 함께 동시에 증착되어야 할 때, 로컬 성장률 및 로컬 도판트 혼합을 변형시킬 수 있는 로딩 현상(loading effects)을 겪게 된다. 상기 식각공정(106)과 마찬가지로, 종래 방법에서 자주 이용되는 어떤 에피택셜 성장 마스크의 부족으로 선택적 에피택셜 성장 공정의 균일성이 상당히 개선될 수 있다. 따라서, 상기 에피택셜 성장 중에 공정 균일성을 향상시킬 수 있다.

도 1d는 선택적 에피택셜 성장 공정이 완료된 후 에피택셜하게 성장된 반도체층들(117, 127)이 상기 리세스들(116, 126) 내에 각각 증착되어 있는 반도체 장치(100)를 도시하는 계략도이다. 일 실시예에서, 상기 반도체층들(117,127)은 실리콘/게르마늄과 같은 압축 스트레인된 반도체 물질(compressively strained semiconductor material)을 나타낸다. 예를 들어, 대략 10-20 원자 퍼센트(atomic percent)의 게르마늄을 실리콘/게르마늄 물질에 제공하여 상기 계층들(117, 127)에 압축 스트레인된 격자를 형성하며, 이는 또한 111a 및 121a로 나타내었으며 각각의 게이트 전극들(112, 122) 하부에 위치하는 채널 영역들 각각에 해당 단일축 압축성 스트레인(uniaxial compressive strain)을 유도한다. 여기서, 상기 실리콘/게르마늄의 제공은 PMOS 트랜지스터에 압축성 스트레인을 제공하는데 있어서 매우 이로울 수 있으며, 또한 하기에 설명되는 바와 같이 수정된 밴드 갭으로 접합 저항력(junction resistivity)을 감소시킬 수 있으며, 해당 압축 스트레인이 적어도 부분적으로 완화될 경우 각각의 PN 접합의 다이오드 누설로 인해 NMOS 트랜지스터의 성능 또한 향상시킬 수 있다는 것을 이해해야 한다. 그러나, 다른 실시예에서는, 실질적인 인장 스트레인(tensile strain)을 요구하는 경우 다른 반도체 화합물(예를 들어, 실리콘/카본)이 증착될 수 있다.

도 1e는 개선된 제조 단계에서 상기 스페이서들(115, 125) 및 해당 덮개층들(114, 124)이 제거된 반도체장치(100)을 도시한 개략도이다. 이를 위하여, 상기 스페이서들(115, 125) 및 덮개층들(114, 124)이 실질적으로 실리콘 질화물로 구성된 경우, 안정된 고 선택성의 식각공정들이 예를 들어 가열 인산(hot phosphoric acid)을 바탕으로 수행될 수 있다. 몇 가지 실시예들에서, 이후에 이온을 주입하여 드레인 및 소스 확장 영역들을 형성하기 위하여 (도 1e에는 도시되지 않은) 적당한 오프셋 스페이서들을 형성함으로써 추가 공정이 계속될 것이다. 이러한 목적을 위하여, 해당 주입 마스크(미도시)가 예를 들어 트랜지스터(120)를 커버하고 트랜지스터(110)를 노출시키도록 형성될 수 있다. 이후, 상기 주입 마스크를 제거하고 상기 트랜지스터(110)를 커버하고 트랜지스터(120)를 노출하기 위한 또 다른 주입 마스크가 형성될 것이다.

도 1f는 트랜지스터(110)을 커버하는 해당 주입 마스크(108)을 구비한 반도체 장치(100)를 도시한 개략도이다. 그러나, 다른 실시예에 따르면 이 제조단계에서는 어떠한 오프셋 스페이서도 제공되지 않으므로 상기 제 1 트랜지스터(110)에 어떠한 확장 영역도 아직 형성되지 않았을 것임을 이해하여야 한다. 이러한 점이 도 1f에 도시되어 있다. 그러나, 해당 오프셋 스페이서가 이미 형성되어 있는지 및 해당 확장영역이 트랜지스터(110)에 형성될 것인지와는 상관없이, 이온 주입공정(107)이 수행되어 상기 트랜지스터(120)에 형성된 반도체층(127)내의 스트레인을 변경하게 된다. 일 실시예에서, 상기 주입공정(107)은 크세논, 탄소 및 불소 중 하나를 포함하는 이온종(ionic species)을 바탕으로 하는 이온주입 단계를 포함하며, 주입 에너지 및 주입량과 같은 해당 주입 파라미터들은 적어도 상기 반도체층(127)의 주요 부분 내에서 크리스탈 구조를 효과적으로 변경할 수 있게 선택될 수 있다. 이러한 목적을 위하여, 상기 반도체층(127)내에서 원하는 완화 효과를 얻기에 적합한 주입 에너지 값 및 주입량값을 결정하기 위하여 안정된 시뮬레이션 기술이 이용될 수 있다. 예를 들면, 대략 10-50nm 범위의 두께를 갖는 반도체층(127)의 경우, 상기 언급한 이온종에 대해서는 대략 20-200kV 범위의 주입 에너지가 적합할 것이다. 몇 가지 실시예들에서, 다수의 크리스탈 결함들(defects)을 발생시켜서 결과적으로 현저한 완화를 얻어낼 수 있도록 상기 이온 주입(107)을 고안함으로써, 실리콘/게르마늄으로 구성될 수 있는 상기 반도체층(127)이 실질적으로 완화된 크리스탈을 나타낼 수 있게 되어 상기 채널영역(121a)내의 압축성 스트레인을 현저히 감소시킬 수 있다. 그렇지 않을 경우, 전자 이동도에 불리한 영향을 미칠 것이다.

다른 실시예에서, 상기 주입공정(107)을 통해, 도 1f에 도시된 바와 같이 어떠한 오프셋 스페이서도 아직 제공되지 않은 경우 적어도 상기 반도체층(127)의 주요부분 및 상기 활성영역(121)의 노출된 구역을 실질적으로 비정질화(amorphize)시킬 수 있다. 예를 들면, 크세논과 같은 무거운 이온종을 갖는 10¹⁵-10¹⁶ 이온/cm²의 범위의 고 주입량(high dose)으로 노출된 부분의 실질적 비결정화가 이루어지며, 이를 통해 상기 채널영역(121a)내의 압축 스트레인을 완전히 제거할 수 있다. 일 실시예에서, 상기 게이트 전극(122)의 측벽에 오프셋 스페이서(미도시)가 이미 형성된 경우, 상기 비결정화 주입공정으로 고안된 상기 주입공정(107) 수행 이후에, 확장영역을 형성하기 위한 해당 주입이 상기 미리 비정질화된(pre-amorphized) 크리스탈 구조로 인해 현저히 감소된 채널링 효과를 보이며 매우 효율적으로 수행된다. 다른 실시예들에서, 도 1f에 도시된, 즉, 제 1 트랜지스터(110)에 대하여 선행하는 스페이서 형성 공정 및/또는 확장 주입 공정도 실행되지 않은, 상기 장치에 대하여 제 1 및 2 트랜지스터들(110, 120)을 완성시키기 위해 트랜지스터 형성 공정이 더 수행되게 될 것이다.

도 1g는 더 진행된 제조 단계에서의 반도체 장치(100)를 도시한 개략도이다. 이에 따라, 상기 제 1 트랜지스터(110)는 적어도 스트레인된 반도체층(117) 내부에 부분적으로 형성되어 상기 채널영역(111a) 내의 단축 압축 스트레인(130)을 형성하게 되는 드레인 소스 영역(119) 및 해당 확장영역(119e)을 포함한다. 또한, 예를 들어 제 1 스페이서(118a) 및 제 2 스페이서(118b)를 포함하는 스페이서 구조물(118)가 상기 게이트 전극(112)의 측벽에 형성된다. 마찬가지로, 상기 트랜지스터(120)는 실질적으로 완화된 반도체층(127) 내부에 형성되는 드레인 소스 영역(129) 및 해당 확장영역(129e)을 포함한다. 따라서, 상기 트랜지스터(110)내의 스트레인(130)과 같은 압축 스트레인이 상기 채널영역(121a)에서 제거되는 반면, 실리콘/게르마늄으로 구성된 경우 상기 완화된 반도체층(127)의 수정된 밴드 갭 구조는 저항을 감소시키게 된다. 또한, PN 접합을 통해 누설전류가 증가하게 되어 동작 수행 중 전하 캐리어 방전 및 충전이 용이하게 된다. 그 결과, 상기 트랜지스터 들(110, 120)에서 해로운 플로팅 보디 효과(floating body effect)를 감소시킬 수 있게 된다.

도 1g에 도시된 바와 같이 상기 반도체 장치(100)를 형성하기 위한 일반적인 공정 흐름에는 다음과 같은 공정들이 포함될 수 있다. 완화 혹은 비결정화 주입(107) 이후, 앞서 설명한 바와 같이, 스페이서가 미리 형성되어 있지 않았다면 마스크(108)를 제거하여 스페이서(118a, 128a)를 형성할 수 있다. 이를 위하여, 적당한 이방성 식각 공정들이 뒤이어 수행되는 적합한 물질 및 식각 정지층(etch stop layer)의 증착공정을 포함하는 안정된 스페이서 형성 기술이 수행될 수 있다. 이후, 알맞게 고안된 주입 공정이 수행되어 확장영역(119e,129e)이 형성된다. 해당 주입 마스크들이 P유형의 도판트를 트랜지스터(110)에, N유형 도판트를 트랜지스터(120)에 도입시키기 위하여 형성된다. 이후, 스페이서 요소들(118b, 128b)과 같은 하나 이상의 스페이서들이 안정된 기술을 통해 형성된 후 딥(deep) 드레인 및 소스 주입공정이 수행된다. 여기서, 해당 마스킹 법칙을 이용하여 고도로 P-도핑된 드레인 및 소스 영역(119)을 일측에, 고도로 N-도핑된 드레인 및 소스 영역(129)을 타측에 제공할 수 있다. 이후, 적합한 어닐링 공정들을 수행하여 해당 도판트들을 활성화시키고 상기 드레인 및 소스 영역 및 해당 확장 영역들을 재결정화시킨다(re-crystallize). 몇 가지 실시예들에서 이해해야 할 점은, 비결정화 주입으로 고안된 경우, 상기 주입공정(107) 이후, 상기 드레인 및 소스 영역(129) 및 해당 확장영역(129e)을 형성하기 위한 이후 공정들을 수행하기 전에, 알맞은 어닐링 사이클을 수행하여 실질적으로 완화된 반도체층인 상기 반도체층(127)을 재성장시킨다(regrow)는 점이다. 다른 실시예들에서는, 상기 반도체층(127)의 실질적으로 비결정화된 구성을 유지하고 실질적으로 비결정화된 크리스탈을 바탕으로 확장영역(129e) 및 드레인 및 소스 영역(129)을 형성하기 위한 각각의 주입공정들을 수행하는 것이 유익할 것이다. 이를 통해, 채널링 효과의 감소로 인한 도판트 프로파일의 개선이 가능하게 되며, 동시에 도판트들을 활성화시키기 위한 어닐링 사이클 수행 중에 재결정화 효과도 향상될 것이다.

그 결과, 상기 반도체 장치(100)는 채널 영역(111a) 내에 압축 스트레인(130)이 형성된 PMOS 트랜지스터 형태의 제 1 트랜지스터(110)를 포함하여, 홀 이동도를 현저히 향상시키고 또한 누설전류의 증가를 보여주는 활성영역(111)에서 PN 접합을 발생시켜 결과적으로 상기 장치(100)의 동작 중 발생하는 바디 전압(body voltage)을 감소시키는 효율적인 메커니즘을 제공할 수 있다. 마찬가지로, 트랜지스터(120)는 실질적으로 스트레인-완화된 채널영역(121a)을 포함하게 되는데, 여기서, 상기 드레인 소스 영역 및 확장영역(129, 129e)내의 실리콘/게르마늄의 밴드 갭 감소로 인해, 저항이 현저히 감소하게 되어, 상기 트랜지스터(120)의 전류 드라이브 능력을 향상시킬 수 있다. 또한, 상기 트랜지스터들(110, 120)의 누설전류 증가로 인해, 유해한 바디 전압, 즉, 플로팅 보디 효과(floating body effect)를 감소시킬 효율적인 메커니즘이 제공된다. 이러한 방식으로, 특히 부분 공핍된 SOI 장치의 형태로 제공되는 경우, 상기 장치(100)의 성능이 현저히 증가하게 된다.

이하, 도 2a-2c를 참조하여, 본 발명의 다른 실시예들을 보다 상세히 설명할 것이다. 도 2a는 도 1a에 도시된 바와 같은 장치와 유사한 반도체 장치(200)를 도시한 개략도이다. 즉, 반도체 장치(200)는 상부에 절연층(202)이 형성된 기판(201)을 포함하며, 상기 절연층(202)의 상부에는 제 1 활성영역 혹은 제 1 반도체 바디(211) 및 제 2 활설영역 혹은 제 2 반도체 바디(221)가 형성된다. 상기 기판(201), 절연층(202), 및 각각의 활성영역(211, 221)의 특성을 고려하여, 상기 구성요소들(101, 102, 111 및 121)을 참조하여 이미 설명한 것과 동일한 기준이 적용된다. 또한, 제 1 활성영역(211)의 내부 및 상부에 형성될 제 1 트랜지스터(210)는 이 제조 단계에서는 덮개층(214)으로 커버되며 게이트 절연층(213)에 의해 활성영역(211)으로부터 분리되는 게이트 전극(212)을 포함한다. 마찬가지로, 제 2 트랜지스터(220)는 상부에 덮개층(224)이 형성되며 각각의 게이트 절연층(223)에 의해 활성영역(221)으로부터 분리되는 게이트 전극(222)를 포함한다. 도 2a에 도시된 바와 같이, 상기 반도체 장치(200)는 스페이서층(104)의 형성을 제외하면, 도 1a에 도시된 반도체 장치(100)를 참조하여 설명된 바와 동일한 공정들에 따라 형성될 수 있다. 또한, 상기 반도체 장치(200)는 주입공정(207)을 거치게 된다. 여기서, 해당 주입 마스크(208)이 형성되어 해당 이온 충격으로부터 제 1 트랜지스터(210)를 실질적으로 보호하면서 상기 트랜지스터(220)를 상기 주입 공정(207)에 노출시킨다. 상기 주입공정(207)은 크세논, 탄소, 불소 등과 같은 이온종(ionic species)을 바탕으로 하며, 상기 활성영역(221)내에 실질적으로 완전한 비결정화를 제공하는 공정 파라미터들을 이용하여 수행될 수 있다. 상기 활성영역(221)의 실질적으로 비결정화된 부분들은 221a로 표시되어 있으며, 상기 실질적으로 비결정화된 부분들(221a)의 수직 확장은 주입 에너지를 적당히 선택하거나 변경하여 조절될 수 있다. 해당 에너지 파라미터들은 안정된 시뮬레이션 계산을 통해 쉽게 구할 수 있다. 따라서, 상기 주입공정(207)은 수직거리(221b)로 표시되는 원래의 크리스탈 활성영역(221)의 적어도 일 부분을 유지하도록 제어될 수 있다. 여기서, 이온 주입공정의 고유성으로 인해 비결정화된 영역과 크리스탈 영역간의 경계가 날카로워지지만 실제로는 지속적인 전이를 보인다는 점을 이해해야 한다. 다음으로, 상기 주입 마스크(208)를 제거한 후 소정 층(104)(도 1a)과 같은 스페이서층을 등각으로 증착하여 패터닝하므로써 해당 스페이서 요소들을 형성할 수 있다.

도 2b는 상기 설명한 공정의 완료로 스페이서들(215, 225)이 각각 형성되어 각각의 게이트 전극들(212, 222)을 실질적으로 캡슐화시킨 반도체 소자(200)를 도시한 개략도이다. 다음으로, 206으로 도시된 이방성 식각공정을 수행하여 각각의 게이트 전극들(212, 222)에 인접하게 리세스들(216, 226)을 형성한다. 여기서, 상기 활성영역(221)의 노출부위가 실질적으로 비결정화된다는 사실로 인해 상기 제 1 트랜지스터(210) 및 제 2 트랜지스터(220)에서의 식각률이 달라진다. 이에 따라, 일반적으로, 제 1 트랜지스터(210)에서처럼 실질적 크리스탈 물질에 대한 식각률이 향상된다. 결과적으로, 상기 리세스(226)는 리세스(216)와 비교하여 깊이가 더 깊을 것이다. 이후, 선택적 에피택셜 성장공정 이전에 선행 세정(pre-clean) 공정을 수행한 후 제 1 트랜지스터9210)의 리세스(216)에 스트레인된 층(strained layer)을 형성하기 위하여 실리콘/게르마늄과 같은 적합한 반도체 혼합물을 증착한다. 상기 제 2 트랜지스터(220)에 증착된 반도체 혼합물이 실질적으로 비결정화된 반도체 물질을 만나기(encounter) 때문에 적절한 크리스탈 템플릿(template)을 분실하게(missing) 되므로, 실질적으로 비정질 혹은 폴리크리스탈 방식으로 상기 반도체 혼합물이 증착된다.

다른 실시예에서는, 선행 비결정화 주입공정(207)이 수행되어, 상기 실질적으로 비결정화된 부분(221a)이 후속 이방성 식각공정(206) 중에 실질적으로 완벽히 제거되어 상기 미리 비결정화된(pre-amorphized) 부분(221a)의 식각률 증가로 인해 상기 리세스(216)와 비교하여 현저하게 얇은 실질적인 크리스탈 부분만이 남게 된다. 따라서, 선택적 에피택셜 성장공정 중에, 상기 물질은 리세스(226)의 하면의 실질적 크리스탈 물질 위에 증착된다. 상기 리세스(216)와는 대조적으로, 상기 리세스(226)의 남은 두께가 대응하여 변형될 수 있으므로 실질적으로 완화된 반도체층이 형성된다. 그 결과, 상기 남은 부분에 인장 스트레인을 형성할 수 있고 에피택셜하게 성장한 크리스탈이 실질적으로 완화된다.

도 2c는 상기 에피택셜 성장공정을 완료한 후의 반도체 장치(200)를 도시한 개략도로서, 스트레인된 반도체층(217)이 게이트 전극(212) 옆에 형성되고, 상기 리세스(226)가 형성된 후 실질적으로 비결정화된 부분이 남은 경우 실질적으로 비결정화된 반도체층(227)이 게이트 전극(222) 옆에 형성된다. 상기 언급한 다른 실시예에서, 반도체층(227)은 적어도 부분적으로는 채널영역(221) 옆에 비결정화된 부분을 갖는 실질적으로 완화된 반도체 크리스탈로 구성된다. 여기서, 상기 리세스들(216, 226)의 서로 다른 깊이에 따라, 상기 반도체층들(217, 227)의 높이의 차이를 얻을 수 있다. 이후, 어닐링 공정을 수행하여 상기 반도체층(227)을 효과적으로 재결정화시키거나(re-crystallize) 혹은 좀 더 결정화시킨다(further crystalize). 여기서, 상기 반도체층(227)은 실질적으로 완화되도록 할 수도 있고, 혹은 상기 반도체층(227)이 상기 선행 선택적 에피택셜 성장공정 중에 실질적으로 완화된 계층으로서 생성되었을 때 그 실질적으로 완화된 계층으로서 유지될 수도 있다. 이 경우, 상기 계층(227) 하부의 리세스의 남은 크리스탈 물질이 인장 스트레인을 나타낼 수 있도록 형성되므로, 소정의 인장 스트레인이 채널영역(221)에 형성될 수 있어서 전극 이동도가 개선된다.

이후, 도 1f-1g를 참조로 설명한 바와 같이 이후의 제조 공정이 계속 수행된다. 즉, 소스 및 드레인 영역 및 해당 확장영역이 트랜지스터(210, 220)에 형성될 수 있다. 반도체층(227)이 실질적으로 비결정화된 계층으로 증착된 일 실시예에서, 이전에 설명된 어닐링 과정은 수행되지 않고 각각의 드레인 소스 영역 및 확장영역이 트랜지스터들(210, 220)에 형성될 때까지 연기된다. 이로써, 공통 어닐링 공정에서 재결정화(re-crystallization)가 이루어질 수 있는데, 이는 게르마늄 원자들이 고온에서 보다 쉽게 확산되므로 제한된 열 예산(limited thermal budget)에서 이롭다. 결과적으로, 채널 전도성뿐만 아니라 상기 게이트 절연층들(213, 223)의 특성들까지도 희생시킬 수 있다.

따라서, 도 2a-2c를 참조하여 기술된 실시예들을 보면, 도 1a-1g에 대하여 상기 설명한 과정들에 어떠한 공정 복잡성이 추가되지 않아도 개선된 공정 및 디자인 유연성을 얻게 된다. 예를 들면, 선택적 에피택셜 성장 공정 이전 및 식각공정(206) 이전에 완화 혹은 비결정화 주입공정(207)을 수행함으로써, 식각률은 해당 식각 마스크를 사용하지 않고 달성되는 향상된 식각 균일성에 현저한 영향을 미치치 않고 국지적으로 조절될 수 있다. 예를 들면, 도 2a에 도시된 장치에서 시작되는 비슷한 방식으로, 상기 주입 마스크(208)를 트랜지스터(220)상에 형성하여 상기 활성영역(211)을 소정 깊이로 비결정화시켜서 이어지는 식각공정(206) 수행중 식각률을 증가시킬 수 있다. 따라서, 단축된 식각 시간으로, 상기 리세스(216)에 대하여 실질적으로 동일한 깊이를 얻을 수 있는 반면, 대응되는 리세스(226)는 그 두께가 현저하게 감소하게 된다. 결과적으로, 이후의 선택적 에피택셜 성장 공정에서, 상기 반도체층(227)은 증가된 두께로 형성되어 이후에 수행되는 완화 비결정화 주입의 제약들을 현저하게 완화시킬 수 있다. 이는 현저히 적은 스트레인이 각 채널영역(221)에서 형성되어 더 효율적으로 완화될 것이기 때문이다. 또한, 주입으로 인한 손상 발생을 감소시킬 수 있다. 게다가, 식각률을 국지적으로 감소시킴으로써, 마지막으로 얻은 각 반도체층(217,227) 간의 높이 차이를 어느 정도 조절할 수 있으므로, 일반적으로 상기 트랜지스터 소자들(210, 220) 완성 후 형성되는 금속 실리콘화합물의 높이를 조절할 수 있는 가능성을 제공할 수 있게 된다. 또한, 몇 가지 실시예에서, P형 도판트와 같은 소정양의 도판트가 혼합되도록 상기 선택적 에피택셜 성장 공정을 수행할 수 있다. 여기서, 실질적으로 독립적인 방식으로 해당 리세스들(216, 226)의 식각률 및 그에 따른 깊이를 선택적으로 제어할 수 있게 됨으로써, 이에 대응하여 명확한 PN 접합을 위치시킬 수 있게 된다. 예를 들어, 보통의 얕은 리세스의 형성시, 적당히 높은 P형 도판트는 해당 PN 접합이 활성영역(221)내에서 보다 깊게 형성되지 않도록 하지만, 리세스(216)에서의 상기 적당히 높은 P형 도핑은 명확한 PN 접합이 적어도 부분적으로 얻어지도록 위치할 수 있다.

결과적으로, PMOS 및 NMOS 트랜지스터들의 성능향상은 PMOS 트랜지스터의 홀 이동도를 향상시키고 추가적으로 NMOS 트랜지스터내의 접합 저항을 감소시킴으로써 달성될 수 있다. 특정 실시예들에서, 부분 공핍된 트랜지스터 장치들을 제공하는데, 여기서, 누설전류의 증가를 통해 추가적으로 상기 장치의 동작 중에 바디 전압을 감소시킬 효율적인 메커니즘을 제공하여 부분 공핍된 SOI 장치들의 자기이력 동작(hysteresis behavior)를 현저히 향상시킬 수 있다.

상기 기술한 특정 실시예들은 단지 예시적인 것으로, 본 발명은 상기 기술의 이점을 갖는 분야의 숙련자들에게 명확한 다른 방식 그러나 동등한 방식으로 수정 및 실행될 수 있다. 예를 들면, 상기 설명한 공정 단계들은 다른 순서로 실행될 수 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 어떠한 제한도 없다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 범위내에서 고려된다. 따라서, 여기서 추구되는 보호는 하기의 특허청구범위에 서술된 바와 같다.

Claims (13)

1. 제 1 유형의 제 1 트랜지스터(110, 210)의 게이트 전극(112, 212)에 인접한 제 1 리세스(116, 216)를 형성하는 단계와;

   제 2 유형의 제 2 트랜지스터(120, 220)의 게이트 전극(122, 222)에 인접한 제 2 리세스(126, 226)를 형성하는 단계, 상기 제 2 유형은 상기 제 1 유형과는 상이하며;

   스트레인된(strained) 반도체층(117, 217, 127, 227)을 상기 제 1 리세스 및 제 2 리세스(116, 216, 126, 226) 내에 선택적으로 형성하는 단계와;

   상기 스트레인된 반도체층(127, 227)의 스트레인을 감소시키기 위해서 제 1 이온주입 공정을 수행함으로써, 상기 제 2 리세스(126, 226) 내의 상기 스트레인된 반도체층(127, 227)을 선택적으로 변화시키는 단계와; 그리고

   N형 도판트와 P형 도판트 중 하나를 도입하기 위한 제 2 이온주입 공정을 수행함으로써, 딥(deep) 드레인 및 소스 영역을 형성하는 단계

   를 포함하는 것을 특징으로 하는 방법.
2. 제 1 항에 있어서,

   상기 스트레인된 반도체층(127)을 변화시키는 단계는,

   이온 주입(107)을 통해 상기 제 2 리세스(126) 내의 상기 스트레인을 완화시키는 것을 포함하는 것을 특징으로 하는 방법.
3. 제 1 항에 있어서,

   상기 스트레인된 반도체층(127)을 변화시키는 단계는,

   상기 제 2 리세스(226) 내의 상기 반도체층(227)을 비결정화(amorphizing)하는 것과, 상기 비결정화된 반도체층(227)을 재결정화(re-crylstallizing)하기 위한 어닐링 공정을 수행하는 것을 포함하는 것을 특징으로 하는 방법.
4. 제 1 항에 있어서,

   절연층(102, 202) 상에 형성된 결정질 반도체 바디(111, 121, 211, 221) 위에, 상기 제 1 트랜지스터(110, 210)의 게이트 전극(112, 212) 및 상기 제 2 트랜지스터(120, 220)의 게이트 전극(122, 222)을 형성하는 단계

   를 더 포함하는 것을 특징으로 하는 방법.
5. 제 1 항에 있어서,

   상기 제 1 및 2 트랜지스터들(110, 120)에 대한 드레인 및 소스 영역(119, 129) 및 확장영역(119E, 129E)을 적어도 부분적으로는 상기 제 1 및 2 리세스들(116, 126)을 채우는 반도체층들(117, 127) 내에 있도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
6. 제 1 항에 있어서,

   상기 스트레인된 반도체층(227)을 형성하기 전에, 상기 제 2 게이트 전극(222)에 인접한 반도체의 바디의 일 부분(221A)을 비결정화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
7. 제 6 항에 있어서,

   상기 제 2 리세스(226)는

   상기 비결정화된 부분(221A)에 형성되는 것을 특징으로 하는 방법.
8. 제 6 항에 있어서,

   상기 부분은

   상기 제 1 및 2 리세스들(216, 226)을 형성한 후에 비결정화되는 것을 특징으로 하는 방법.
9. 제 6 항에 있어서,

   상기 부분(221A) 및 상기 제 2 반도체층(227)을 재결정화하는 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
10. 제 1 항에 있어서,

    상기 제 1 및 2 리세스들(116, 126, 216, 226)을 형성하기 전에 상기 제 1 및 2 트랜지스터들의 게이트 전극들(112, 212, 122, 222)을 식각 정지층(114, 115, 124, 125, 214, 215, 224, 225)으로 캡슐화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
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