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JP2008072032A - 半導体装置の製造方法 - Google Patents

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JP2008072032A JP2006251023A JP2006251023A JP2008072032A JP 2008072032 A JP2008072032 A JP 2008072032A JP 2006251023 A JP2006251023 A JP 2006251023A JP 2006251023 A JP2006251023 A JP 2006251023A JP 2008072032 A JP2008072032 A JP 2008072032A
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Abstract

【課題】ドライエッチングを用いて絶縁膜等の被加工膜の高精度加工を行うことのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に第１の膜厚を有する被加工膜を形成する工程と、前記被加工膜の一部を加工して、前記第１の膜厚よりも薄い第２の膜厚を有する領域を形成する工程と、プラズマの特性値の変化をモニターしながら、前記第２の膜厚を有する領域が形成された前記被加工膜をドライエッチングにより加工する工程と、前記プラズマの特性値の変化から、前記被加工膜の前記第２の膜厚を有する領域の直下の部材が露出し始める第１のタイミングを検知する工程と、前記第１のタイミングに基づいて、前記被加工膜の前記第１の膜厚を有する領域の直下の部材が露出する直前の第２のタイミングを予測し、前記第２のタイミングで前記ドライエッチングのエッチング条件を変更する工程と、
を含むことを特徴とする半導体装置の製造方法。
【選択図】図１Ｂ

Description

本発明は、ドライエッチングを用いた高精度加工を行う半導体装置の製造方法に関する。
従来の半導体装置の製造方法において、成膜技術とドライエッチングを用いてオフセットスペーサ等を形成する技術が用いられている（例えば、特許文献１参照）。
この種の技術は、オフセットスペーサ形成工程において、シリコン基板上にゲート電極を形成した後に、１０ｎｍ程度のシリコン酸化膜やシリコン窒化膜を堆積し、ドライエッチング技術を用いてゲート電極側壁のみに膜を残す様に異方性エッチングを行うが、この際に、下地シリコン基板の削れ量を２ｎｍ以下程度に抑え、かつ、オフセットスペーサのシリコン基板との境界付近の部分が、垂直な形状となることが好ましい。オフセットスペーサのシリコン基板との境界付近の部分が、垂直ではなく裾を引いた形状となっている場合、後のイオン注入工程に悪影響を及ぼすおそれがある。
以下に、具体的な工程について述べる。シリコン酸化膜やシリコン窒化膜をエッチングする際にはフルオロカーボン系のガスを用いたドライエッチングが用いられる。ここでシリコン酸化膜を例に取れば、オフセットスペーサのシリコン基板との境界付近の部分が垂直になるように加工する為には、フルオロカーボン系ガスのカーボン／フッ素比（以下Ｃ／Ｆ比）を小さくする必要があり、下地シリコン基板との選択比を上げて下地シリコン基板の削れ量を低減させる為には、Ｃ／Ｆ比を大きくする必要がある。
そのため、一般的に、ステップエッチングが用いられる。具体的には、下地シリコン基板が露出するまでは、Ｃ／Ｆ比が小さく下地シリコン基板との選択比が小さい条件にて加工し、下地シリコン基板が露出した後のオーバーエッチング時には、Ｃ／Ｆ比が大きく下地シリコン基板との選択比が大きい条件で加工する方法である。
しかし、このステップエッチングには、ステップ切り替えタイミングの制御が困難である、という問題がある。通常、制御性よくステップを切り替える為には、ドライエッチングに用いるプラズマの発光強度をモニターして、その強度変化から、ステップ切り替えポイントを判断するエンドポイントモニターが用いられる。フルオロカーボン系ガスを用いてシリコン酸化膜をエッチングする際には、エッチング中にＳｉ−Ｆの結合に起因する波長４４０ｎｍの発光が見られるが、下地シリコン基板が見え始めたところでエッチング生成物のＳｉＦｘが減少することから波長４４０ｎｍのプラズマ発光強度は減少する。これを検知することによってエッチングの終点を検出する。
しかし、エンドポイントモニターにおけるプラズマ発光強度の減少を検知するということは、ウェハー面内の一部で既に下地シリコン基板が露出し始めているということであり、Ｃ／Ｆ比が小さく下地シリコン基板との選択比が小さい条件でシリコン基板をエッチングしてしまう。言い換えれば、下地シリコン基板が露出する直前に条件を切り替える事が出来ず、どうしても下地シリコン基板を削り込んでしまう。このため、シリコン基板の削れ量を数ｎｍ以下に抑えることは極めて困難となる。
特開２００６−１８６０１２号公報
本発明の目的は、ドライエッチングを用いて絶縁膜等の被加工膜の高精度加工を行うことのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体基板上に第１の膜厚を有する被加工膜を形成する工程と、前記被加工膜の一部を加工して、前記第１の膜厚よりも薄い第２の膜厚を有する領域を形成する工程と、プラズマの特性値の変化をモニターしながら、前記第２の膜厚を有する領域が形成された前記被加工膜をドライエッチングにより加工する工程と、前記プラズマの特性値の変化から、前記被加工膜の前記第２の膜厚を有する領域の直下の部材が露出し始める第１のタイミングを検知する工程と、前記第１のタイミングに基づいて、前記被加工膜の前記第１の膜厚を有する領域の直下の部材が露出する直前の第２のタイミングを予測し、前記第２のタイミングで前記ドライエッチングのエッチング条件を変更する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明の他の一態様は、半導体基板上に、ゲート被加工膜を介してゲート電極を形成する工程と、前記半導体基板上、および前記ゲート電極の上面と側面に被加工膜を形成する工程と、前記絶縁膜上に有機膜を塗布する工程と、前記絶縁膜の前記ゲート電極の上面に位置する部分が露出するまで、ドライエッチングにより前記有機膜をエッチバックする工程と、前記被加工膜の前記ゲート電極の上面に位置する部分をドライエッチングにより薄くする工程と、前記ドライエッチングにより薄くする工程の後、前記有機膜をアッシング除去する工程と、前記有機膜をアッシング除去した後、プラズマの特性値の変化をモニターしながら、ドライエッチングにより前記被加工膜を加工する工程と、前記プラズマの特性値の変化から、前記ゲート電極が露出し始める第１のタイミングを検知する工程と、前記第１のタイミングに基づいて、前記半導体基板が露出する直前の第２のタイミングを予測し、前記第２のタイミングで前記ドライエッチングのエッチング条件を変更する工程と、前記半導体基板上の前記被加工膜を除去し、前記ゲート電極の側面に前記被加工膜を残す工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ドライエッチングを用いて絶縁膜等の被加工膜の高精度加工を行うことのできる半導体装置の製造方法を提供することができる。
〔第１の実施の形態〕
（半導体装置の製造）
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｈ）、および図１Ｃ（ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。また、図２は、オフセットスペーサの製造フローチャートである。
まず、図１Ａ（ａ）に示すように、成膜技術、リソグラフィー技術、ドライエッチング技術、ウェットエッチング技術等を用いて、単結晶シリコン等からなる半導体基板２上に、ＳｉＯＮ等からなるゲート絶縁膜３を介して、多結晶Ｓｉ、多結晶ＳｉＧｅ等からなるゲート電極４を形成する。
次に、図１Ａ（ｂ）に示すように、半導体基板２、およびゲート電極４を覆うように、酸化シリコン等からなるスペーサ材料膜５を膜厚ｗ０となるように堆積させる（図２ステップＳ１）。
次に、図１Ａ（ｃ）に示すように、スペーサ材料膜５上にレジスト材料６を塗布し、図１Ａ（ｄ）に示すように、Ｏ２等を用いたドライエッチングによりレジスト材料６をエッチバックし、ゲート電極４上部に位置するスペーサ材料膜５を露出させる。なお、このとき、レジスト材料６に代表される塗布型有機膜を、その粘度を調整して用いることにより、ゲート電極４上部における膜厚を薄く、かつ、ゲート電極４上部以外の半導体基板２上における膜厚を厚くした状態で全面を覆うことができるので、続くエッチバックの工程でゲート電極４上部に位置するスペーサ材料５を容易に選択的に露出させることができる。さらに、Ｏ２を用いたレジスト材料６のエッチングによれば、酸化シリコンや窒化シリコンをエッチングするＦを含有しないため、レジスト材料６のエッチバックやアッシングの際にスペーサ材料膜５が一切エッチングされることがなく、選択比をほぼ無限大とすることができる。
次に、図１Ｂ（ｅ）に示すように、フルオロカーボン系等のガスを用いたドライエッチングにより、露出したゲート電極４上部の表面に位置するスペーサ材料膜５を、例えば、１ｎｍ程度エッチングする（図２ステップＳ２）。
次に、図１Ｂ（ｆ）に示すように、アッシング技術等を用いてレジスト材料６を除去し、膜厚測定器を用いて、ゲート電極４上部の表面に位置するスペーサ材料膜５の膜厚ｗ１を測定する（図２ステップＳ３）。なお、このときの半導体基板２上のスペーサ材料膜５の膜厚ｗ０は、図２ステップＳ１における成膜直後の値と同じか、ほぼ等しい。
この後、エンドポイントモニターを用いてプラズマの発光強度をモニターしながら、フルオロカーボン系等のガスを用いて、Ｃ／Ｆ比が小さく半導体基板２との選択比が小さい条件でスペーサ材料膜５のエッチングを開始する（図２ステップＳ４）。
図３は、スペーサ材料膜のエッチング時間と、波長４４０ｎｍのプラズマ発光強度の関係を示したグラフである。波長４４０ｎｍの発光は、Ｓｉ−Ｆの結合に起因するものであり、スペーサ材料膜５をエッチングしている間は強い発光が見られるが、下地であるゲート電極４の表面、または半導体基板２の表面が露出し始めると、エッチング生成物のＳｉＦｘが減少するため、発光強度が弱まる。
ここで、スペーサ材料膜５には、ゲート電極４上部の表面に位置する膜厚ｗ１の部分と、半導体基板２上に位置する膜厚ｗ０の部分が存在するため、４４０ｎｍのプラズマ発光強度が低下するポイントが２カ所存在する。１つは、ゲート電極４上部の表面に位置する膜厚ｗ１の部分のスペーサ材料膜５がエッチングされて、ゲート電極４の表面が露出し始める時刻であり、もう１つは、半導体基板２上に位置する膜厚ｗ０の部分のスペーサ材料膜５がエッチングされて、半導体基板２の表面が露出し始める時刻である。図３中のｔ１は、ゲート電極４の表面が露出し始める時刻、ｔ２は、ゲート電極４上のスペーサ材料膜５が完全に除去される時刻、ｔ３は、半導体基板２の表面が露出し始める時刻、ｔ４は、半導体基板２上のスペーサ材料膜５が完全に除去される時刻をそれぞれ示す。また、ｔ５は、ｔ３の直前、即ち半導体基板２が露出し始める直前の時刻を示す。
エッチングを開始し、ゲート電極４の表面が露出し始める時刻ｔ１をエンドポイントモニターにより検知すると（図２ステップＳ５）、膜厚ｗ１は既に測定してあるため、ｗ１／ｔ１の計算により、エッチングレートをリアルタイムで算出することができる（図２ステップＳ６）。図１Ｂ（ｇ）は、時刻ｔ１における半導体装置の状態である。このときの半導体基板２上のスペーサ材料膜５の膜厚は、ｗ０−ｗ１と同じか、ほぼ等しい。
また、算出したエッチングレートから、半導体基板２上に位置する膜厚ｗ０の部分のスペーサ材料膜５がエッチングされて、半導体基板２の表面が露出し始める時刻ｔ３を予測することができる（図２ステップＳ７）。上記の演算をリアルタイムで行うことは、エンドポイントモニターの終点算出計算と同レベルの演算処理により、十分可能である。
次に、図１Ｂ（ｈ）に示すように、時刻ｔ３の直前の時刻ｔ５において、エッチング条件をＣ／Ｆ比が大きく半導体基板２との選択比が大きい条件に変えてエッチングを行い（図２ステップＳ８）、半導体基板２上のスペーサ材料膜５を除去して、スペーサ材料膜５からオフセットスペーサ７を形成する（図２ステップＳ９）。
なお、ｗ１はｗ０の７０〜９０％程度であることが好ましい。７０％以下である場合は、算出するエッチングレートの精度が悪くなり、また、厚さ（ｗ０−ｗ１）が厚くなり過ぎるため、時刻ｔ１後のエッチング量のばらつきが大きくなり、半導体基板２が露出し始める直前にエッチング条件を変えることが困難になる。一方、９０％以上である場合は、厚さｗ０とｗ１の差が小さくなり過ぎるため、ゲート電極４上部の表面に位置するスペーサ材料膜５が完全に除去されないうちに、半導体基板２が露出し始めてしまうおそれがあるからである。
次に、図１Ｃ（ｉ）に示すように、ｐ−ＭＯＳＦＥＴである場合は、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオン、ｎ−ＭＯＳＦＥＴである場合は、Ａｓ、Ｐ等のｎ型不純物イオンをイオン注入法により注入して、ソース・ドレイン領域８のエクステンション領域を形成する。その後、熱処理を施すことにより、注入した不純物イオンを活性化させる。
次に、図１Ｃ（ｊ）に示すように、シリコン窒化膜等からなるゲート側壁９をゲート電極４の側面に形成する。
次に、図１Ｃ（ｋ）に示すように、ｐ−ＭＯＳＦＥＴである場合は、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオン、ｎ−ＭＯＳＦＥＴである場合は、Ａｓ、Ｐ等のｎ型不純物イオンをイオン注入法により注入して、ソース・ドレイン領域８を形成する。その後、熱処理を施すことにより、注入した不純物イオンを活性化させる。
その後、図示しないが、層間絶縁膜、コンタクト、配線等を形成する。
（第１の実施の形態の効果）
この第１の実施の形態によれば、スペーサ材料膜５の一部を予め薄くしておき、プラズマ発光強度をモニターしながらドライエッチングを行うことにより、リアルタイムでエッチングレートを算出し、適切な時点でエッチング条件を変更することができる。それにより、半導体基板２の表面を大きく削ることなく、半導体基板２との境界付近の部分が垂直なオフセットスペーサ７を形成することができる。
なお、スペーサ材料膜５上にレジスト材料を塗布（図１Ａ（ｃ）参照）した後の工程は、各工程において、例えば、レジスト材料のエッチバックやアッシングにはＯ２、酸化シリコンのエッチングにはフルオロカーボン形のガス等、エッチングガスを切り替えて用いるといったエッチング条件等の適切な制御により、同一のドライエッチングチャンバー内で連続して処理を行うことが可能であり、製造工程を簡略化してスループットを大幅に改善することができる。
また、半導体装置１を複数製造する等の場合、１つの半導体装置１を本実施の形態における製造方法により製造すれば、ゲート電極４上部の表面に位置するスペーサ材料膜５の膜厚ｗ１を知ることができるため、以降の半導体装置１の製造工程から、膜厚ｗ１の測定の工程を省くことができる。膜厚ｗ１の測定の工程は、一度チャンバー内から半導体装置１を取り出して行う必要があるため、この工程を省略することで、時間および労力の消費を軽減することができる。
また、膜厚ｗ０は、膜厚ｗ１と同様に膜厚測定器を用いて測定してもよく、それにより、エッチングの精度をより向上させることができる。
〔第２の実施の形態〕
本発明の第２の実施の形態は、第１の実施の形態における、ゲート電極４上部の表面に位置するスペーサ材料膜５の膜厚ｗ１を測定する工程を省いた半導体装置１の製造方法である。なお、第１の実施の形態と同様の点については、説明を省略する。
（半導体装置の製造）
図４（ａ）〜（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、第１の実施の形態と同様に、図１Ｂ（ｅ）に示す、フルオロカーボン系等のガスを用いたドライエッチングにより、露出したゲート電極４上部の表面に位置するスペーサ材料膜５を、例えば、１ｎｍ程度エッチングする工程（図２ステップＳ２）まで行い、その後、アッシング技術等を用いてレジスト材料６を除去する。図１Ｂ（ｆ）に示す、スペーサ材料膜５の膜厚の測定（図２ステップＳ３）は行わない。
このとき、エッチングレートの経時変化の影響により、エッチング量にばらつきが生じるため、±１０％程度の誤差を考慮する必要がある。そのため、図４（ａ）に示すように、ゲート電極４上において、厚さ１０ｎｍのスペーサ材料膜５を１ｎｍエッチングした場合には、９±０．１ｎｍの厚さになっている。
次に、エンドポイントモニターを用いてプラズマの発光強度をモニターしながら、フルオロカーボン系等のガスを用いて、Ｃ／Ｆ比が小さく半導体基板２との選択比が小さい条件でスペーサ材料膜５のエッチングを開始する（図２ステップＳ４）。
エッチングを開始した後、エンドポイントモニターにより図３中の時刻ｔ１を検知する（図２ステップＳ５）。この場合、ｔ１は、ゲート電極４上部の表面に位置する膜厚９±０．１ｎｍの部分のスペーサ材料膜５がエッチングされて、ゲート電極４の表面が露出し始める時刻である。時刻ｔ１においては、スペーサ材料膜５が９±０．１ｎｍエッチングされているため、図４（ｂ）に示すように、半導体基板２上のスペーサ材料膜５厚さは、１±０．１ｎｍとなっている。
次に、エッチングレートを膜厚９±０．１ｎｍと時刻ｔ１から算出するが（図２ステップＳ６）、算出したエッチングレートは、膜厚が９ｎｍであるとした場合の理想エッチングレートと、約１．１％の誤差がある。この算出したエッチングレートに基づいて時刻ｔ３を予測し（図２ステップＳ７）、半導体基板２上に位置する部分のスペーサ材料膜５を、更に時刻ｔ５まで、例えば、０．８ｎｍエッチングする（図２ステップＳ８）。算出したエッチングレートの１．１％の誤差を考慮すれば、約０．８±０．０１ｎｍエッチングされることになる。
結局、半導体基板２上に位置する部分のスペーサ材料膜５を、９．８±０．１１ｎｍエッチングすることができ、半導体基板２が露出する直前でＣ／Ｆ比が大きく半導体基板２との選択比が大きいエッチング条件に切り替えることができる。
また、膜厚９±０．１ｎｍと時刻ｔ１からエッチングレートを算出しない場合は、０．８ｎｍのエッチングは、±１０％の誤差を考慮して０．８±０．０８ｎｍとなり、若干エッチング精度が落ちる。
なお、従来の方法のように、一様な厚さの膜に１ステップでエッチングを行う場合は、１０ｎｍのスペーサ材料膜５をエッチングする際に、±１０％の誤差を考慮して、例えば、エッチング量を９±０．９ｎｍとして加工を行わなければならず、半導体基板２上にスペーサ材料膜５が多く残った状態でエッチング条件を切り替えなくてはならなくなるおそれがある。
以降の工程は第１の実施の形態と同様であるので、説明を省略する。
（第２の実施の形態の効果）
この第２の実施の形態によれば、第１の実施の形態における、ゲート電極４上部の表面に位置するスペーサ材料膜５の膜厚ｗ１を測定する工程を省いても、半導体基板２の表面を大きく削ることなく、半導体基板２との境界付近の部分が垂直なオフセットスペーサ７を、従来よりも精度良く形成することができる。膜厚ｗ１の測定の工程は、一度チャンバー内から半導体装置１を取り出して行う必要があるため、この工程を省略することで、時間および労力の消費を大きく軽減することができる。
〔第３の実施の形態〕
本発明の第３の実施の形態は、スペーサ材料膜５の膜厚を予め薄くしておく部分の位置において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略する。
図５（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、第１の実施の形態と同様に、図１Ａ（ｂ）に示す、半導体基板２、およびゲート電極４を覆うように、スペーサ材料膜５を膜厚ｗ０となるように堆積させる工程まで行う。
次に、図５（ａ）に示すように、例えばリソグラフィー法とＲＩＥ法により、半導体基板２のデバイスに用いられない部分（ダイシングライン等）の上にあるスペーサ材料膜５の一部を薄くする（図２ステップＳ２）。その後、膜厚測定器を用いて、スペーサ材料膜５の薄くした部分の膜厚ｗ１を測定する（図２ステップＳ３）。
その後、エンドポイントモニターを用いてプラズマの発光強度をモニターしながら、フルオロカーボン系等のガスを用いて、Ｃ／Ｆ比が小さく半導体基板２との選択比が小さい条件でスペーサ材料膜５のエッチングを開始する（図２ステップＳ４）。
エッチングを開始した後、エンドポイントモニターにより図３中の時刻ｔ１を検知する（図２ステップＳ５）。この場合、図３中のｔ１は、厚さｗ１の部分のスペーサ材料膜５がエッチングされて、デバイスに用いられない部分の半導体基板２の表面が露出し始める時刻である。ここで、膜厚ｗ１は既に測定してあるため、ｗ１／ｔ１の計算により、エッチングレートをリアルタイムで算出することができる（図２ステップＳ６）。図５（ｂ）は、時刻ｔ１における半導体装置の状態である。このときの半導体基板２上、およびゲート電極４上のスペーサ材料膜５の膜厚は、ｗ０−ｗ１と同じか、ほぼ等しい。
また、算出したエッチングレートから、半導体基板２上に位置する膜厚ｗ０の部分のスペーサ材料膜５がエッチングされて、半導体基板２の表面が露出し始める時刻ｔ３を予測することができる（図２ステップＳ７）。
次に、図５（ｃ）に示すように、時刻ｔ３の直前のｔ５において、エッチング条件をＣ／Ｆ比が大きく半導体基板２との選択比が大きい条件に変えてエッチングを行い（図２ステップＳ８）、半導体基板２上のスペーサ材料膜５を除去して、スペーサ材料膜５からオフセットスペーサ７を形成する（図２ステップＳ９）。
以降の工程は第１の実施の形態と同様であるので、説明を省略する。
（第３の実施の形態の効果）
この第３の実施の形態によれば、スペーサ材料膜５の膜厚を薄くする箇所を第１の実施の形態と異なる位置にしても、同様の効果を得ることができる。このことから分かるように、スペーサ材料膜５の膜厚を薄くする箇所は、エッチング中のプラズマ発光強度をモニターできる箇所であれば何処でもよい。
なお、本発明は、上記各実施の形態に限定されず、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、エッチング中のプラズマの発光強度をモニターするが、モニターする対象は発光強度に限られず、例えば、インピーダンスをモニターしてもよい。この場合は、プラズマの特性値として、スペーサ材料膜５の下地となる半導体基板２等が露出するときのインピーダンスの変化を検出する。
また、スペーサ材料膜５の材料、エッチングガスについては、上記各実施の形態に示したものに限られない。例えば、スペーサ材料膜５が窒化シリコンからなる場合は、エッチング中、Ｃ−Ｎ結合に起因する波長３８７ｎｍのプラズマ発光強度をモニターすることができる。また、スペーサ材料膜５が有機膜であり、Ｏ２ガスやＮ２ガスを用いてエッチングする場合は、Ｃ−Ｏ結合に起因する波長４８４ｎｍのプラズマ発光強度や、Ｃ−Ｎ結合に起因する波長３８７ｎｍのプラズマ発光強度をモニターすることができる。
さらに、被加工膜としては、これら絶縁膜に限るものではなく、オフセットスペーサ以外の他の部材の形成にも広く適用することができる。
また、発明の趣旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ｉ）〜（ｋ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 本発明の第１の実施の形態に係るオフセットスペーサの製造フローチャートである。 本発明の第１の実施の形態に係るスペーサ材料膜のエッチング時間と、波長４４０ｎｍのプラズマ発光強度の関係を示したグラフである。 （ａ）〜（ｂ）は、本発明の第２の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の各製造工程を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体基板
３ ゲート絶縁膜
４ ゲート電極
５ スペーサ材料膜
６ レジスト材料
７ オフセットスペーサ
８ ソース・ドレイン領域
９ ゲート側壁

Claims (5)

  1. 半導体基板上に第１の膜厚を有する被加工膜を形成する工程と、
    前記被加工膜の一部を加工して、前記第１の膜厚よりも薄い第２の膜厚を有する領域を形成する工程と、
    プラズマの特性値の変化をモニターしながら、前記第２の膜厚を有する領域が形成された前記被加工膜をドライエッチングにより加工する工程と、
    前記プラズマの特性値の変化から、前記被加工膜の前記第２の膜厚を有する領域の直下の部材が露出し始める第１のタイミングを検知する工程と、
    前記第１のタイミングに基づいて、前記被加工膜の前記第１の膜厚を有する領域の直下の部材が露出する直前の第２のタイミングを予測し、前記第２のタイミングで前記ドライエッチングのエッチング条件を変更する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記被加工膜の前記第２の膜厚は、前記第１の膜厚の７０〜９０％であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記被加工膜の前記第２の膜厚を測定する工程と、
    前記被加工膜の前記第２の膜厚と、前記第１のタイミングからエッチングレートを算出する工程と、
    を含み、
    前記被加工膜の前記第１の膜厚、前記第１のタイミング、および前記エッチングレートに基づいて、前記第２のタイミングの予測を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記プラズマの特性値は、発光強度、またはインピーダンスであることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 半導体基板上に、ゲート被加工膜を介してゲート電極を形成する工程と、
    前記半導体基板上、および前記ゲート電極の上面と側面に被加工膜を形成する工程と、
    前記絶縁膜上に有機膜を塗布する工程と、
    前記絶縁膜の前記ゲート電極の上面に位置する部分が露出するまで、ドライエッチングにより前記有機膜をエッチバックする工程と、
    前記被加工膜の前記ゲート電極の上面に位置する部分をドライエッチングにより薄くする工程と、
    前記ドライエッチングにより薄くする工程の後、前記有機膜をアッシング除去する工程と、
    前記有機膜をアッシング除去した後、プラズマの特性値の変化をモニターしながら、ドライエッチングにより前記被加工膜を加工する工程と、
    前記プラズマの特性値の変化から、前記ゲート電極が露出し始める第１のタイミングを検知する工程と、
    前記第１のタイミングに基づいて、前記半導体基板が露出する直前の第２のタイミングを予測し、前記第２のタイミングで前記ドライエッチングのエッチング条件を変更する工程と、
    前記半導体基板上の前記被加工膜を除去し、前記ゲート電極の側面に前記被加工膜を残す工程と、
    を含むことを特徴とする半導体装置の製造方法。
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