KR101236483B1

KR101236483B1 - 적층형 반도체 패키지 및 이의 제조 방법

Info

Publication number: KR101236483B1
Application number: KR1020110096283A
Authority: KR
Inventors: 박종철; 김준철; 김동수; 유종인; 육종민
Original assignee: 전자부품연구원
Priority date: 2011-09-23
Filing date: 2011-09-23
Publication date: 2013-02-22

Abstract

본 발명에서는 기존의 인터포저(interposer)와 기판(substrate)을 활용해 3차원 구조의 패키지가 구현된다. 기존의 구조에서 패키지 바텀(bottom)이 단순 연결되는 것에 비하여, 상기 바텀부분에서 발생하는 높이 편차를 이용하여 반도체 칩 및 회로 부품을 배치하고, 이를 통해 높이 측면에서 공간의 활용을 높일 수 있다. 또한, 이렇게 함으로서 여러 개의 반도체 칩을 단순 적층(stacking) 하는 것에 비하여 높이 면(두께면)에서 높을 효율을 가질 수 있다. 또한 본 발명에서는 여러 가지의 IC를 하나의 패키지로 구현함에 있어 보다 효율적인 구조를 제공한다.

Description

적층형 반도체 패키지 및 이의 제조 방법{STACKAGE TYPE SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 IC 패키지를 위한 인터포저(interposer) 혹은 기판을 사용한 반도체 패키지 및 이의 제조 방법에 관한 것이다.

기존의 SiP(System in Package) 기술의 경우, IC를 적층하고 와이어 본딩(wire bonding) 기술 혹은 플립 칩 본딩(flip chip bonding) 기술을 사용하여 소형화를 이루었다. 이러한 SiP 기술에서는, 도 1에 도시된 바와 같이, IC를 기판 혹은 인터포저(interposer) 위에 위치하고, 기판 혹은 interposer 아래면은 패키지화된 부품이 PCB에 연결이 될 수 있도록 하였다.

기판에 연결될 때 ball bump를 사용하거나 pillar bump혹은 lead frame등을 이용한다. 여러 개의 IC를 사용하는 경우, IC는 쌓아 올리는 방식을 구현하여 집적화하는 기술을 구현하였다. 여러 개의 IC를 집적화함에 있어서 부품을 쌓아 올리므로 부품을 사용하는 소비자의 입장에서 전체 패키지된 두께의 중요한 요소가 된다. 슬림한 소형 패키지를 구현하기 위해 여러 IC를 적층하는 경우, 개수의 한정과 각 IC의 두께를 최소한 얇게 back grinding이 하는 것이 중요 요소가 된다. 하지만 개수의 제약과 IC의 두께를 최소화하는 것에는 한계가 있는 단점이 존재하고 있다.

따라서, 본 발명의 목적은 IC 개수 및 두께의 제약을 최소화함으로써, 다수의 IC를 보다 효율적으로 하나의 패키지로 구현할 수 있는 적층형 반도체 패키지 및 이의 제조 방법을 제공하는 데 있다.

따라서, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지는 제1 솔더 볼들을 통해 제1 반도체 칩과 결합하는 상면과, 제2 솔더 볼들이 형성되고 상기 제2 솔더 볼들 사이에 위치하는 제2 반도체 칩과 결합하는 하면을 갖는 인터포저 및 상기 제2 솔더 볼들을 통해 상기 인터포저와 결합하여, 상기 제2 솔더 볼들의 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하는 기판을 포함한다.

본 발명의 반도체 패키지의 제조방법은, 인터포저의 상면에 제1 솔더 볼들을 이용하여 제1 반도체 칩을 형성하는 단계와, 상기 인터포저의 하면에 제2 솔더 볼들을 형성하고, 형성된 상기 제2 솔더 볼들 사이에 상기 제2 솔더 볼들의 높이보다 작은 높이를 갖는 제2 반도체 칩을 형성하는 단계 및 상기 제2 반도체 칩을 수용하는 수용공간이 형성되도록 상기 제2 솔더 볼들을 통해 상기 인터포저을 기판에 결합시키는 단계를 포함한다.

본 발명에 의하면, SiP 패키지 방식에서 하나의 패키지 집적화 비율을 높인다. 또한 기존이 ball bump 혹은 pillar bump와 같이 원래 존재하던 높이에 베어 칩(bare IC)을 배치하게 함으로서 더욱 더 얇은 패키지의 구현을 가능케 한다. 또한, 반도체 칩과 기판 간의 단순히 연결 역할을 수행하는 인터포저의 적용 범위를 확장할 수 있게 한다.

도 1은 종래의 적층형 반도체 패키지의 단면 구조도이다.
도 2는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 3은 도 2에 도시된 적층형 반도체 패키지 제조 공정을 설명하기 위한 도면이다.
도 4는 도 2에 도시된 적층형 반도체 패키지의 다른 실시예에 따른 제고 공정을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 반도체 패키지에 구비되는 패키지 모듈의 다른 실시예를 나타내는 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일실시예에 따른 적층형 반도체 패키지의 단면도이다.

도 2를 참조하면, 본 발명에서는 인터포저(interposer)의 하면에 솔더 볼(solder ball)만 존재하는 종래와는 달리 상기 솔더 볼의 높이(또는 두께)에 의해 인터포저(interposer)의 하면 상에 마련되는 공간에 각종 회로 부품 및 반도체 칩을 추가로 배치하여 슬림(slim)하고, 콤팩트한 반초체 패키지를 제공한다.

이를 위해, 본 발명의 일실시예에 따른 적층형 반도체 패키지(300)는 크게, 다수의 반도체 칩들이 적층되어 패키징된 패키징 모듈(110)과 상기 패키징 모듈(110)과 결합하는 기판(200)을 포함한다.

상기 패키징 모듈(110)은 제1 반도체 칩(110)과, 상면에 상기 제1 반도체 칩(110)이 형성되는 인터포저(130) 및 상기 인터포저(130)의 하면에 형성되는 제2 반도체 칩(150)을 포함한다.

제1 반도체 칩(110)은 SMT(Surface Mount Technology) 공정 혹은 플립 칩 본딩(flip chip bonding) 공정에 따라 상기 인터포저(130)의 상면에 형성될 수 있으며, 이 공정에서 사용되는 다수의 제1 솔더 볼(120)은 제1 온도에서 녹는 제1 녹는점을 갖는다.

인터포저(130)는 상기 제1 반도체 칩(110)과 상기 기판(200) 사이에 위치하여 상기 제1 반도체 칩(110) 및 상기 인터포저(130)의 하면에서 형성된 제2 반도체 칩(150)을 상기 기판(200)에 서로 전기적으로 연결시키는 역할을 한다. 이러한 인터포저(130)의 하면에는 형성하는 다수의 제2 솔더 볼(140)들이 구비되며, 이 제2 솔더 볼(140) 사이에 상기 제2 반도체 칩(150: 152, 154, 156)이 상기 SMT 공정 혹은 상기 플립 칩 본딩(flip chip bonding) 공정에 따라 형성될 수 있다. 상기 다수의 솔더 볼(140)은 상기 제1 온도보다 낮은 제2 온도에서 녹는 제2 녹는점을 가지며, 상기 제2 온도에서 녹는 상기 다수의 솔더 볼(140)은 범프를 형성하는 역할을 한다. 상기 제2 솔더 볼(140)을 통해 상기 인터포저(130)와 상기 기판이 결합하면, 상기 제2 솔더 볼(140)의 높이(또는 두께)에 의해 인터포저(interposer)의 하면 상에 공간이 마련되고, 이 마련된 공간에 상기 제2 반도체 칩을 배치할 수 있게 되어, 슬림(slim)하고, 콤팩트(compact)한 반도체 패키지를 제공할 수 있게 된다.

이와 같이, 인터포저(130)의 상면 및 하면에 각각 제1 및 제2 반도체 칩(110, 150)이 형성되어 패키징 모듈(100)이 완성되며, 완성된 패키징 모듈(100)은 SMT 공정에 따라 상기 기판(200)과 결합하여 슬립하고 콤팩트한 적층형 반도체 패키지(300)를 제공하게 된다.

한편, 도 2의 실시예에서는, 제1 반도체 칩(110)과 기판(200) 사이에 하나의 인터포저(130)만이 구비된 예가 예시되었으나, 다른 실시예로서, 2개 이상의 다수의 인터포저를 구비하여 반도체 패키지를 제공할 수도 있으면, 이에 대한 구체적인 설명은 아래의 도 5에서 상세히 설명된다.

도 3은 도 2에 도시된 적층형 반도체 패키지의 제조 공정을 보여주는 도면이다.

도 3을 참조하면, (a) 과정에서, 제1 반도체 칩(110)을 제1 온도에서 녹는 제1 녹는점을 갖는 제1 솔더 볼(120)들을 이용하여 인터포저(130)의 상면에 SMT 혹은 플립 칩 본딩 공정으로 형성한다.

이어, (b) 과정에서, 상기 인터포저(130)의 하면에는 IC(152)와 회로 부품(154, 156) 등으로 이루어진 제2 반도체 칩(150)을 SMT 혹은 플립 칩 본딩 공정으로 형성한다.

이어, (c) 과정에서 상기 제2 반도체 칩(150)을 사이에 두고, 상기 제2 반도체 칩(150)의 높이(두께)보다 높은 제2 솔더 볼(140)들이 형성되며, 즉, 이 제2 솔더 볼(140)들 사이에 IC(152)와 회로 부품(154, 156) 등으로 이루어진 제2 반도체 칩(150)이 형성된다. 이때, 상기 제2 솔더 볼(140)들은 상기 (a)과정에서의 제1 온도보다 낮은 제2 온도에 녹는 녹는점을 가지며, 상기 제2 온도에서 상기 인터포저(130)의 하면에 형성되어, 범프(bump)를 형성한다. 이렇게 함으로써, 패키징 모듈(100)이 완성한다.

이어, (d) 과정에서, 이 완성된 패키지 모듈(100)이 SMT 공정에 따라 기판(200)과 결합됨으로써, 본 발명의 일실시예에 따른 반도체 패키지가 완성된다.

한편, 상기 제2 솔더 볼(140)의 높이(또는 두께)에 의해 인터포저(interposer)의 하면 상에 공간이 마련되는 과정에서, 마련되는 공간의 충분한 높이를 확보할 필요가 있다.

이를 위해, 도 4에 도시된 바와 같이, 상기 제2 솔더 볼(140)과 상하방향으로 일직선상에 위치하는 기판 솔더 볼(210)을 기판(200)에 형성하는 과정(도 4의 c)이 추가될 수 있다.

이어, 상기 기판과 상기 인터포저(130)가 결합하는 과정에서 상기 제2 솔더 볼(140)과 상기 기판 솔더 볼(210)이 결합하는 과정(도 4의 d)을 통해 상기 제2 솔더 볼의 높이 보다 더 높은 솔더 볼을 형성함으로써, 제2 반도체 칩이 수용될 수 있는 충분한 높이를 갖는 공간을 확보할 수 있게 된다. 이때, 기판 솔더 볼(210)은 상기 제2 온도보다 큰 제3 온도에서 녹는 녹는점을 갖는다. 이로 인해, 제3 온도에서 제2 솔더 볼(140)과 기판 솔더 볼(210)이 결합하면, 솔더 볼의 크기를 키우지 않고도 충분한 높이를 갖는 결합된 솔더 볼을 형성할 수 있게 된다.

도 5는 본 발명의 다른 실시예에 반도체 패키지에 구비되는 패키지 모듈의 다른 실시예를 나타내는 단면도이다.

도 5를 참조하면, 도 5의 다른 실시예에서는, 도 2에 도시된 실시예와는 달리 다층 구조의 인터포저가 예시된다. 이와 같이, 다층 구조를 인터포저를 적층함으로써, 하나의 패키지의 집적화 비율을 더욱 증대시킬 수 있다.

구체적으로, 도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 패키지 모듈(100')은 제1 반도체 칩(110)과, 상면에 상기 제1 반도체 칩(110)이 형성되는 제1 인터포저(130A)와, 상기 제1 인터포저(130A)의 하면에 형성되는 제2 반도체 칩(150), 상기 제2 반도체 칩(150: 152, 154, 156)을 사이에 두고, 상기 제1 인터포저(130A)와 대향하는 상면을 갖는 제2 인터포저(130B) 및 상기 제2 인터포저의 하면에 형성되는 제3 반도체 칩(162)을 포함한다.

제1 인터포저(130A)는 제1 솔더 볼(120)들을 통해 제1 반도체 칩(110)과 결합하는 상면의 갖는다. 제1 인터포저(130A)의 상면에는 제1 솔더 볼(120)들이 형성되어, 제1 솔더 볼(120)을 통해 상기 제1 반도체 칩(110)이 상기 제1 인터포저(130A)의 상면에 형성된다. 그리고, 제1 인터포저(130A)의 하면에 제2 반도체 칩(150: 152, 154, 156)이 SMT 공정 또는 플립 본딩 공정에 따라 형성되고, 상기 제2 반도체 칩(150)을 사이에 두고, 제2 솔더 볼(140A)들이 제1 인터포저(130A)의 하면에 형성된다. 즉, 제2 반도체 칩(150)의 높이보다 높은 제2 솔더 볼(140A)들의 높이에 의해 상기 제2 반도체 칩(150)이 수용되는 수용 공간이 제1 인터포저(130A)의 하면 상에 형성된다.

제2 인터포저(130B)는 상기 제2 솔더 볼(140A)들을 통해 상기 제1 인터포저(130A)의 결합하는 상면을 가지며, 상기 제2 인터포저(130B)의 하면에는 제3 반도체 칩(162)이 SMT 공정 또는 플립 본딩 공정에 따라 형성된다. 그리고, 상기 제3 반도체 칩(162)을 사이에 두고, 상기 제3 반도체 칩(162)의 높이보다 높은 제3 솔더 볼(140B)들이 상기 제2 솔더 볼(140A)들과 상하방향으로 일직선상에 형성된다. 즉, 제3 반도체 칩(162)의 높이보다 높은 제3 솔더 볼(140B)들의 높이에 의해 상기 제3 반도체 칩(162)이 수용되는 수용 공간이 제2 인터포저(130A)의 하면 상에 형성된다.

이와 같이, 인터포저를 다수의 개의 층으로 구성하여, 각 층을 형성하는 인터포저의 하면에 반도체 칩을 형성함으로써, 하나의 패키지내에서 집적화 비율을 극대화시킬 수 있다.

Claims

제1 솔더 볼들을 통해 제1 반도체 칩과 결합하는 상면과, 제2 솔더 볼들이 형성되고 상기 제2 솔더 볼들 사이에 위치하는 제2 반도체 칩과 결합하는 하면을 갖는 제1 인터포저;
상기 제2 솔더 볼들을 통해 상기 제1 인터포저와 결합하여, 상기 제2 솔더 볼들의 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하게 하는 상면과, 상기 제2 솔더 볼들과 상하방향으로 일직선상에 위치하는 제3 솔더 볼들이 형성되고, 상기 제3 솔더 볼들 사이에 위치하는 제3 반도체 칩과 결합하는 하면을 갖는 제2 인터포저; 및
상기 제3 솔더 볼들을 통해 상기 제2 인터포저와 결합하여, 상기 제3 솔더 볼들의 높이에 의해 상기 제3 반도체 칩의 수용 공간을 형성하는 기판;
을 포함하는 적층형 반도체 패키지.
제1항에 있어서, 상기 제1 인터포저 또는 상기 제2 인터포저는,
인쇄 회로 기판을 포함하는 것인 적층형 반도체 패키지.
삭제
제1 솔더 볼들을 통해 제1 반도체 칩과 결합하는 상면과, 제2 솔더 볼들이 형성되고 상기 제2 솔더 볼들 사이에 위치하는 제2 반도체 칩과 결합하는 하면을 갖는 인터포저; 및
상기 제2 솔더 볼들을 통해 상기 인터포저와 결합하여, 상기 제2 솔더 볼들의 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하는 기판을 포함하되,
상기 기판은,
상기 인터포저의 하면과 대향하는 상면에 상기 제2 솔더 볼과 상하방향으로 일직선상에 위치하는 기판 솔더 볼이 형성되며,
상기 기판 솔더 볼은,
상기 제2 솔더 볼과 결합하여, 상기 제2 솔더 볼의 제1 높이보다 큰 제2 높이로 변형되어 상기 제2 높이에 의해 상기 제2 반도체 칩의 수용 공간을 형성하는 것을 특징으로 하는 적층형 반도체 패키지.
인터포저의 상면에 제1 온도에서, 제1 녹는점의 제1 솔더 볼들을 이용하여 제1 반도체 칩을 형성하는 단계;
상기 인터포저의 하면에 제2 솔더 볼들을 형성하고, 형성된 상기 제2 솔더 볼들 사이에 상기 제2 솔더 볼들의 높이보다 작은 높이를 갖는 제2 반도체 칩을 형성하는 단계; 및
상기 제1 온도보다 낮은 제2 온도에서, 상기 제1 녹는점보다 낮은 제2 녹는점의 상기 제2 솔더 볼을 통해 상기 인터포저와 기판을 결합하여, 상기 제2 반도체 칩을 수용하는 수용공간을 형성하는 단계;
를 포함하는 적층형 반도체 패키지의 제조 방법.
삭제
제5항에 있어서, 상기 제2 반도체 칩을 형성하는 단계 이후,
상기 제2 솔더 볼들과 상하방향으로 일직선상에 위치하도록 상기 제2 녹는점보다 높은 제3 녹는점의 제3 솔더 볼들을 상기 기판의 상면에 형성하는 단계를 더 포함하고,
상기 인터포저와 상기 기판을 결합하는 과정에서,
상기 제2 온도보다 높은 제3 온도에서, 상기 제3 녹는점의 제3 솔더 볼과 상기 제2 녹는점의 상기 제2 솔더 볼이 결합하여 상기 수용 공간을 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.