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KR101218447B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR101218447B1
KR101218447B1 KR1020100024050A KR20100024050A KR101218447B1 KR 101218447 B1 KR101218447 B1 KR 101218447B1 KR 1020100024050 A KR1020100024050 A KR 1020100024050A KR 20100024050 A KR20100024050 A KR 20100024050A KR 101218447 B1 KR101218447 B1 KR 101218447B1
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노부또시 아오끼
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가부시끼가이샤 도시바
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Abstract

본 발명의 일 실시형태에 따른 반도체 기억 장치는 기판과, 상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와, 상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와, 상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와, 상기 제2 게이트간 절연체 상에 형성된 제어 게이트를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2009년 11월 24일 출원된 일본 특허출원 제2009-266591호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
NAND 플래시 메모리와 같은 반도체 기억 장치의 메모리 셀은, 대용량화 및 비트 당 저비용화의 요구에 따라 미세화가 요구되고 있다.
그러나, 메모리 셀을 미세화하는 경우, 다음과 같은 종류의 특성상의 열화를 피할 수 없다. 우선, 메모리 셀을 미세화할 경우, 인접하는 셀 사이의 커플링 증가가 문제가 된다. 다음으로, 메모리 셀을 미세화할 경우, 제어 게이트의 오목부로 인한 커플링 비의 변동이 문제가 된다. 따라서, 메모리 셀의 미세화는 NAND 플래시 메모리의 성능 열화를 초래한다.
본 발명의 목적은 반도체 기억 장치의 성능의 열화를 억제하면서, 메모리 셀을 미세화할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 양태는, 예를 들어, 기판과, 상기 기판상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와, 상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와, 상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와, 상기 제2 게이트간 절연체 상에 형성된 제어 게이트를 포함하는 반도체 기억 장치이다.
본 발명에 따르면, 반도체 기억 장치의 성능의 열화를 억제하면서, 메모리 셀을 미세화할 수 있는 반도체 기억 장치를 제공할 수 있다.
도 1은 제 1 실시형태에 따른 반도체 기억 장치의 구성을 개략적으로 도시하는 평면도.
도 2는 제1 실시형태에 따른 반도체 기억 장치의 구성을 나타내는 단면도.
도 3은 다이렉트 터널링 막 및 F-N 터널링 막을 설명하는 개념도.
도 4는 다이렉트 터널링 전류 및 F-N 터널링 전류의 측정값을 나타내는 그래프.
도 5는 판독 동작의 흐름을 나타내는 타이밍 차트.
도 6 및 도 7은 제1 실시형태에 따른 반도체 기억 장치의 제조 방법을 설명하는 단면도.
도 8은 제2 실시형태에 따른 반도체 기억 장치의 구성을 도시하는 단면도.
도 9 및 도 10은 제2 실시형태에 따른 반도체 기억 장치의 제조 방법을 설명하는 단면도.
도 11은 제2 실시형태의 변형예에 따른 반도체 기억 장치의 구성을 나타내는 단면도.
도 12는 제3 실시형태에 따른 반도체 기억 장치의 구성을 도시하는 단면도.
도 13은 비교예에 따른 반도체 기억 장치의 구성을 도시하는 단면도.
도 14는 기입전의 셀 트랜지스터의 상태를 설명하는 개념도.
도 15는 기입시에 셀 트랜지스터의 상태를 설명하는 개념도.
도 16은 유지시에 셀 트랜지스터의 상태를 설명하는 개념도.
도 17은 제3 실시형태의 효과를 설명하는 개념도.
도 18 및 도 19는 제1 내지 제3 실시형태의 변형예에 따른 반도체 기억 장치의 구성을 도시하는 단면도.
일본 미심사특허출원 제2009-141354호는 두 개의 층을 포함하는 플로팅 게이트를 포함한 불휘발성 기억 장치의 일례를 개시하고 있다. 이 장치에서, 상기 두 개의 층 사이에 절연막이 형성되고, 이 절연막은 다이렉트 터널링을 가능하게 하는 두께를 갖는다. 따라서, 플로팅 게이트의 상층에 전하를 유지하기 곤란하다.
일본 미심사특허출원 제2007-250974호는 복수의 플로팅 영역을 포함하는 불휘발성 반도체 기억 장치의 일례를 개시하고 있다. 이 장치에서, 반도체 기판과 플로팅 영역 사이에 형성되는 절연막의 종류 및 두께는, 플로팅 영역과 게이트 전극(제어 전극) 사이에 형성되는 절연막의 종류 및 두께와 동일하다. 따라서, 데이터를 메모리 셀에 기입하는 경우, 그들 절연막에 동일한 전압이 인가되고, 따라서 기판으로부터 플로팅 영역으로 주입된 전하는 게이트 전극으로 탈출한다.
이하, 첨부 도면을 참조하여 본 발명의 실시형태를 설명한다.
(제1 실시형태)
도 1은 제1 실시형태에 따른 반도체 기억 장치의 구성을 나타내는 평면도이다. 도 1의 반도체 기억 장치는 NAND 플래시 메모리이다.
도 1에서, Rc는 메모리 셀 어레이 영역을 나타내고, Rs는 선택 트랜지스터 영역을 나타낸다. 도 1은 기판의 표면에 평행한 제1 방향으로 연장하는 비트선 BL, 및 기판의 표면에 평행한 제2 방향으로 연장하는 워드선 WL 및 선택선 S을 더 도시하고 있다. 서로 수직한 화살표 X 및 Y에 의해 제1 및 제2 방향을 각각 나타낸다.
메모리 셀 어레이 영역 Rc에서, 비트선 BL과 워드선 WL 사이의 교차점 Pc에는 셀 트랜지스터(메모리 셀)가 제공되어 있다. 선택 트랜지스터 영역 Rs에서, 비트선 BL과 선택선 S 사이의 교차점 Ps에는 선택 트랜지스터가 제공되어 있다. 각각의 셀 트랜지스터는 비트선 BL 중의 하나 및 워드선 WL 중의 하나와 전기적으로 접속되어 있으며, 각각의 선택 트랜지스터는 비트선 BL 중의 하나 및 선택선 S 중의 하나와 전기적으로 접속되어 있다.
도 1은 분리 영역 R1 및 활성 영역(소자 영역) R2를 더 도시하고 있다. 소자 분리 영역 R1 및 활성 영역 R2는, 기판에서, X 방향으로 연장하며 Y 방향을 따라 교대로 제공되어 있다. 각각의 셀 트랜지스터 및 선택 트랜지스터는 활성 영역 R2 상에 형성되어 있다.
도 2는 제1 실시형태에 따른 반도체 기억 장치의 구성을 도시하는 단면도이다.
도 2의 (A)는 도 1의 단면선 Ⅰ를 따른 반도체 기억 장치의 AA(활성 영역) 섹션을 도시하고 있다. 도 2의 (B)는 도 1의 단면선 Ⅱ을 따른 반도체 기억 장치의 GC(게이트 도체) 섹션을 도시하고 있다. 도 2의 (A) 및 도 2의 (B)는 메모리 셀 어레이 영역 Rc의 단면도이며, 각각의 셀 트랜지스터는 C로 나타내어 진다.
각각의 셀 트랜지스터 C는 기판(101) 상에 형성되며, 기판(101) 상에 순서대로 적층된 터널링 절연체(111), 하측 플로팅 게이트(112), IFD(Inter Floating-Gate Dielectric)막(113), 상측 플로팅 게이트(114), IPD(Inter Poly-Si Dielectric)막(115) 및 제어 게이트(116)를 포함한다. IFD막(113) 및 IPD막(115) 각각은 제1 및 제2 게이트간 절연체라고 부른다.
기판(101)은 예를 들어 실리콘 기판 등의 반도체 기판이다. 도 2의 (A)에 도시한 바와 같이, 기판(101)의 표면 가까이에 분리 절연체(121)가 형성됨으로써, 분리 영역 R1 및 활성 영역 R2가 기판(101)에 형성된다. 도 2의 (B)에 도시한 바와 같이, 층간 유전체(122)가 셀 트랜지스터 C를 피복하도록 기판(101) 상에 형성되고, 소스/드레인 확산층(131)이 각각의 셀 트랜지스터(C)를 협지하고 또한 셀 트랜지스터 C를 직렬로 전기적으로 접속하도록 기판(101)에 형성된다. 분리 절연체(121) 및 층간 유전체(122)는 예를 들어 실리콘 산화물이다.
터널링 절연체(111)는 기판(101) 상에, 보다 구체적으로는 활성 영역 R2 상에 형성된다. 터널링 절연체(111)는 본 실시형태의 게이트 절연체의 일례이다. 터널링 절연체(111)는 예를 들어 열산화에 의해 형성된 실리콘 산화물이다. 터널링 절연체(111)는 Tox막으로 나타내기도 한다.
본 실시형태의 터널링 절연체(111)는 F-N(Fowler-Nordheim) 터널링막으로서 기능한다. F-N 터널링막은 F-N 터널링에 의한 전하 수송이 우세한 두께를 갖는 절연막이다. 터널링 절연체(111)의 두께는, 예컨대 등가의 실리콘 산화물 두께, 즉, EOT(Equivalent Oxide Thickness)로 3㎚ 이상(바람직하게는 3 내지 5㎚)이다. 이하, F-N 터널링막을 상세히 설명한다.
하측 플로팅 게이트(112)가 터널링 절연체(111) 상에 형성된다. 하측 플로팅 게이트(112)는 본 실시형태의 제1 플로팅 게이트의 일례이다. 하측 플로팅 게이트(112)는 전하 저장용 전하 저장막으로서 기능한다. 하측 플로팅 게이트(112)는 예를 들어 폴리실리콘 층이다. 하측 플로팅 게이트(112)는 FG1이라고도 지칭된다.
IFD막(113)은 하측 플로팅 게이트(112) 상에 형성되는 절연막이다. IFD막(113)은 본 실시형태의 제1 게이트간 절연체의 일례이다. IFD막(113)은 예를 들어 열산화에 의해 형성된 실리콘 산화물이다.
본 실시형태의 IFD막(113)은, 터널링 절연체(111)와 마찬가지로, F-N 터널링막으로서 기능한다. IFD막(113)의 두께는, 예컨대 EOT로 3㎚ 이상(바람직하게는 3 내지 5㎚)이다. 터널링 절연체(111)의 두께와 IFD막(113)의 두께는 유효 두께, 즉, EOT에 있어서 서로 동일한 것이 바람직하지만 물리적인 두께에 있어서는 서로 상이할 수 있다.
상측 플로팅 게이트(114)가 IFD막(113) 상에 형성된다. 상측 플로팅 게이트(114)는 본 실시형태의 제2 플로팅 게이트의 일례이다. 상측 플로팅 게이트(114)는, 하측 플로팅 게이트(112)와 마찬가지로, 전하 저장용 전하 저장막으로서 기능한다. 상측 플로팅 게이트(114)는 예를 들어 폴리실리콘층이다. 상측 플로팅 게이트(114)를 FG2로도 나타낸다.
IPD막(115)은 상측 플로팅 게이트(114) 상에 형성된 절연막이다. IPD막(115)은 본 실시형태의 제2 게이트간 절연체의 일례이다. IPD막(115)은, 예를 들어, 하측 실리콘 산화물층, 실리콘 질화물층 및 상측 실리콘 산화물층을 포함하는 ONO 적층막이다. IPD막(115)은, 하측 플로팅 게이트(112)로부터 상측 플로팅 게이트(114)로 주입된 전하가 제어 게이트(116)으로 탈출하는 것을 방지(차단)하는 전하 차단막으로서 기능한다. 본 실시형태의 IPD막(115)의 두께는, 유효 두께, 즉, EOT에 있어서, 터널링 절연체(111)의 두께 및 IFD막(113)의 두께보다 크다.
제어 게이트(116)는 IPD막(115) 상에 형성된다. 제어 게이트(116)는 본 실시형태의 제어 게이트의 일례이다. 제어 게이트(116)는 셀 트랜지스터(C)의 전위를 제어하는 제어 전극으로서 기능한다. 제어 게이트(116)는 예를 들어 폴리실리콘층이다. 제어 게이트(116)는 CG로도 지칭된다.
터널링 절연체(111), IFD막(113) 및 IPD막(115) 각각은 하나의 절연층만을 포함하는 단층막이어도 되고, 2 이상의 절연층을 포함하는 적층막이어도 된다. 단층막의 예로는 SiO2층을 들 수 있으며, 적층막의 예로는 SiO2층 및 고유전율(high-k) 절연층을 포함하는 (Si3N4층과 같은) 이중층막을 들 수 있다.
본 실시형태에서, 각각의 셀 트랜지스터 C는 두 개의 플로팅 게이트(112) 및 플로팅 게이트(114)를 포함하지만, 3 이상의 플로팅 게이트를 포함하여도 된다. 각각의 셀 트랜지스터 C가 N 개(N은 2 이상의 정수)의 플로팅 게이트를 포함할 경우, 각각의 셀 트랜지스터 C는 N-1 개의 IFD막을 더 포함하고, 플로팅 게이트와 IFD막은 교대로 적층된다.
이하, IPD막(115)과 제어 게이트(116)의 단면 형상을 설명한다.
도 2의 (A)에 도시한 바와 같이, 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113) 및 상측 플로팅 게이트(114)는 셀 트랜지스터 C로 분리된다. 도 2의 (A)에서, 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113) 및 상측 플로팅 게이트(114)는 활성 영역 R2 상에 적층되고 또한 분리 절연체(121) 사이에 형성되어 있다.
한편, IPD막(115) 및 제어 게이트(116)는 Y 방향(워드선 WL에 평행한 방향)으로 서로 인접한 셀 트랜지스터 C에 의해 공유된다. 도 2의 (A)에서, 각 분리 절연체(121)의 상측 표면 S1의 높이는, 상측 플로팅 게이트(114)의 상측 표면 S2의 높이와 동일하다. 그로 인해서, IPD막(115)의 하측 표면 및 제어 게이트(116)의 하측 표면은 평탄하고, 셀 트랜지스터 C 사이의 제어 게이트(116)의 하측 표면 σ1의 높이는, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114) 상의 제어 게이트(116)의 하측 표면 σ2의 높이와 동일하다.
다음으로, 다이렉트 터널링막과 F-N 터널링막을 설명한다.
도 3은 다이렉트 터널링막과 F-N 터널링막을 설명하는 개념도이다. 도 3의 수평 방향은 각 절연막의 두께 방향이고, 도 3의 수직 방향은 각 절연막의 내외부 전위의 높이 방향이다.
도 3의 (A)는 두께가 얇은 절연막을 도시하고 있다. 도 3의 (A)에 도시한 절연막은 다이렉트 터널링막이다. 다이렉트 터널링막은 다이렉트 터널링에 의한 전하 수송이 우세한 두께를 갖는 절연막이다. 다이렉트 터널링막 가까이 위치된 전하는 소정 확률로 다이렉트 터널링을 일으켜서, 도 3의 (A)에서 화살표 A로 나타낸 바와 같이, 다이렉트 터널링막을 통과한다.
도 3의 (B)는 두께가 두꺼운 절연막을 도시하고 있다. 도 3의 (B)에 도시한 절연막은 F-N 터널링막이다. 전술한 바와 같이, F-N 터널링막은 F-N 터널링에 의한 전하 수송이 우세한 두께를 갖는 절연막이다. F-N 터널링막 가까이 위치된 전하가 다이렉트 터널링으로 인해 F-N 터널링막을 통과할 확률은 낮다. 그러나, F-N 터널링막에 전계를 인가함으로써, F-N 터널링막의 전위 장벽이 기울어져서 그 장벽이 얇아지게 된다. 그 결과, F-N 터널링막 가까이 위치된 전하는 F-N 터널링을 일으켜서, 도 3의 (B)에서 화살표 B로 나타낸 바와 같이, F-N 터널링막을 통과한다.
도 4는 다이렉트 터널링 전류와 F-N 터널링 전류의 측정값을 나타낸 그래프이다. 도 4의 수평축은 n+-poly의 n-MOSFET에 인가되는 게이트 전압[V]을 나타내며, 도 4의 수직축은 상기 n-MOSFET의 게이트 전류의 전류 밀도[㎂/㎠]를 나타낸다.
도 4는 다이렉트 터널링 전류 및 F-N 터널링 전류를 포함한 게이트 전류의 측정값을 나타내며, n-MOSFET의 Tox막(터널링 절연체)의 두께가 2.58㎚, 3.65㎚, 4.55㎚ 및 5.70㎚이고, Tox막이 실리콘 산화물막인 경우의 F-N 터널링 전류의 이론적인 값을 나타낸다.
도 4로부터 알 수 있는 바와 같이, Tox막의 두께가 3.65㎚, 4.55㎚ 또는 5.70㎚일 경우, 게이트 전류가 흐르기 시작하는 게이트 전압보다 높은 거의 모든 게이트 전압 영역에서 게이트 전류는 F-N 터널링 전류와 실질적으로 동일하다. 한편, Tox막의 두께가 2.58㎚일 경우, 게이트 전류는, 상기 게이트 전압 영역 내의 소정 전압보다 높은 영역에서만 F-N 터널링 전류와 동일하다.
상기한 바로부터, 유효 두께가 3㎚ 이상인 절연막에서 F-N 터널링으로 인한 전하 수송이 우세함을 알 수 있다. 따라서, 유효 두께가 3㎚ 이상인 절연막을 F-N 터널링막으로서 간주할 수 있다. 따라서, 본 실시형태에서는 터널링 절연체(111)의 유효 두께 및 IFD막(113)의 유효 두께를 3㎚ 이상으로 설정한다. 이러한 구성으로 하면, 터널링 절연체(111) 및 IFD막(113)은 F-N 터널링막으로서 기능한다.
A. Gupta 등에 의한 "IEEE Trans. Electron Device Lett. 18(1977) 580"에서 도 4에 나타낸 그래프를 더욱 상세히 설명하고 있다.
상술한 바와 같이, 본 실시형태에서, 각 셀 트랜지스터의 플로팅 게이트는 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)로 형성되며, IFD막(113)은 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114) 사이에 형성된다. 이러한 구성으로 하면, 상측 플로팅 게이트(114)와 제어 게이트(116) 사이의 커플링 비가 높아지게 되고, 터널링 절연체(111)에 인가되는 전계가 증가한다. 이에 따라, 셀 트랜지스터의 기입 특성이 향상된다. 또한, 각 셀의 용량이 증가하고, 커플링 비가 높아지게 된다. 이에 따라서, 인접한 셀 사이의 간섭이 억제된다.
또한, 본 실시형태에서, 터널링 절연체(111)와 IFD막(113)은 F-N 터널링막이다. 이러한 구성에 의해, 하측 플로팅 게이트(112)내의 전하가 기판(101)으로 흐르는 것이 방지되고, 상측 플로팅 게이트(114)내의 전하가 하측 플로팅 게이트(112)로 흐르는 것이 방지된다. 그 결과, 본 실시형태에서, 플로팅 게이트(112) 및 플로팅 게이트(114)에 저장되는 전하와 관련하여, 플로팅 게이트(114)에 저장되는 전하의 비율이 크고, 하측 플로팅 게이트(112)에 저장되는 전하의 비율이 더 작다. 따라서, 본 실시형태에서는 셀 트랜지스터에 전하가 장기간 유지될 수 있다.
또한, 본 실시형태에서, IPD막(115)은 전하 차단막으로서 기능한다. 이에 따라, 기판(101)으로부터 플로팅 게이트(112) 및 플로팅 게이트(114)로 주입된 전하가 제어 게이트(116)로 탈출하는 것을 방지할 수 있다.
또한, 본 실시형태에서, IPD막(115) 및 제어 게이트(116)는 워드선에 평행한 방향으로 서로 인접하는 셀 트랜지스터에 의해 공유된다. 또한, IPD막(115)의 하측 표면과 제어 게이트(116)의 하측 표면은 평탄하고, 셀 트랜지스터 사이의 제어 게이트(116)의 하측 표면의 높이는, 플로팅 게이트(112) 및 플로팅 게이트(114) 상의 제어 게이트(116)의 하측 표면의 높이와 실질적으로 동일하다. 이에 따라, 인접한 셀 사이의 커패시턴스를 보다 작게 할 수 있고, 제어 게이트(116)의 오목부의 변동을 피할 수 있다.
또한, 본 실시형태에서, 터널링 절연체(111) 및 IFD막(113)의 두께는 EOT로 3㎚ 이상으로 설정한다. 이러한 구성에 의해, 이들 절연막이 F-N 터널링막이 될 수 있다. 또한, 본 실시형태에서, 터널링 절연체(111) 및 IFD막(113)의 두께는 EOT로 3㎚ 내지 5㎚ 범위 내로 설정할 수 있다. 이러한 두께로 하면, 이들 절연막은 F-N 터널링에 의한 기입이 용이하게 수행되는 F-N 터널링막으로서 기능할 수 있다.
또한, 본 실시형태에서, IPD막(115)의 유효 두께는 F-N 터널링막으로서 기능하는 터널링 절연체(111) 및 IFD막(113)의 유효 두께보다 두껍다. 이러한 구성으로 하면, IPD막(115)은 전하 차단막으로 기능할 수 있다.
상술한 본 실시형태의 반도체 기억 장치의 구조는 메모리 셀(셀 트랜지스터)의 미세화에 적합하다. 본 실시형태에 따르면, 메모리 셀을 미세화할 수 있으면서, 반도체 기억 장치의 성능의 열화를 억제할 수 있다. 보다 구체적으로는, 메모리 셀을 미세화할 수 있으면서, 기입 특성, 인접한 셀 간섭, 전하 탈출 등의 열화를 억제할 수 있다.
이하, 도 2를 참조하여, 셀 트랜지스터에 대해 행하는 기입 및 판독 동작을 설명한다. 기입 및 판독 동작에 있어서, 기입 또는 판독을 행하려는 셀 트랜지스터(선택 셀)를, 메모리 셀 어레이 영역 Rc에 배열된 셀 트랜지스터로부터 선택하고, 그 선택 셀 및 비선택 셀에 소정의 전압을 인가한다.
본 실시형태에서, 선택 셀에 데이터를 기입할 경우, 전하가 기판(101)으로부터 선택 셀의 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)로 주입되고, 이들 플로팅 게이트(112) 및 플로팅 게이트(114)에 전하가 저장된다. 본 실시형태에서, 상술한 바와 같이, 전하는 상측 플로팅 게이트(114)에 주로 저장된다. 선택 셀에 데이터를 기입할 경우, 프로그램 전압(기입 전압) Vpgm이 선택 셀에 전기적으로 접속된 워드선에 인가된다.
한편, 선택 셀로부터 데이터를 판독할 경우, 도 5에 도시된 판독 제어에 의해 판독이 수행된다. 도 5는 판독 동작의 흐름을 도시하는 타이밍 차트이다.
본 실시형태에서, 전하는 상측 플로팅 게이트(114)뿐만 아니라 하측 플로팅 게이트(112)에도 저장된다. 상측 플로팅 게이트(114)에 저장된 전하는, 판독 전에, 하측 플로팅 게이트(112)로 일부 탈출할 수 있다. 하측 플로팅 게이트(112)에 저장된 전하는 셀 트랜지스터의 임계 전압을 변경할 수 있다.
그러므로, 본 실시형태에서는 선택 셀로부터의 데이터 판독 전에, 선택 셀에 전기적으로 접속된 워드선에 판독 전압 Vread보다 높은 전압 Vrew가 인가된다(도 5 참조). 이렇게 함으로써, 선택 셀의 하측 플로팅 게이트(112)내의 전하가 선택 셀의 상측 플로팅 게이트(114)로 복귀한다.
이어서, 선택 셀에 전기적으로 접속된 워드선에 판독 전압 Vread가 인가되고, 선택 셀에 전기적으로 접속된 비트선에 판독 전압 Vread보다 작은 센스 전압 Vsense가 인가되어, 판독을 수행한다(도 5 참조). 이러한 방식으로, 선택 셀로부터의 데이터 판독을 정확한 임계 전압으로 행할 수 있다.
본 실시형태에서, 전압 Vrew(재기입 전압)은 판독 전압 Vread보다는 크게, 그리고 프로그램 전압 Vpgm보다는 작게 설정된다.
이하, 본 실시형태에 따른 반도체 기억 장치의 제조 방법을 설명한다.
도 6 및 도 7은 제1 실시형태에 따른 반도체 기억 장치의 제조 방법을 설명하는 단면도이다.
우선, 도 6의 (A)에 도시한 바와 같이, 터널링 절연체(111)의 재료로서의 제1 절연막(211), 하측 플로팅 게이트(112)의 재료로서의 제1 전극층(212), IFD막(113)의 재료로서의 제2 절연막(213), 상측 플로팅 게이트(114)의 재료로서의 제2 전극층(214) 및 제1 마스크층(301)을 기판(101)상에 이 순서대로 적층한다. 예를 들어, 제1 절연막(211) 및 제2 절연막(213)은 열산화에 의해 형성된 실리콘 산화물층이며 제1 전극층(212) 및 제2 전극층(214)은 폴리실리콘층이고, 제1 마스크층(301)은 실리콘 산화물층이다.
다음으로, 리소그래피 및 에칭에 의해 제1 마스크층(301)을 패터닝한다(도 6의 (B)). 이어서, 제1 마스크층(301)을 사용하는 에칭에 의해 분리 트렌치인 제1 트렌치 T1를 형성한다. 제1 트렌치 T1은 X 방향(비트선 BL에 평행한 방향)으로 연장하고, 제2 전극층(214), 제2 절연막(213), 제1 전극층(212) 및 제1 절연막(211)을 관통한다. 제1 트렌치 T1는 기판(101)의 내부에 도달하고, 제1 트렌치 T1의 바닥면은 기판(101)의 상측 표면보다 낮다.
다음으로, 도 6의 (C)에 도시한 바와 같이, 분리 절연체(121)를 제1 트렌치 T1내에 매립한다. 분리 절연체(121)의 재료는 예를 들어 실리콘 산화물이다. 분리 절연체(121)는, 기판(101)의 전체 표면상에 분리 절연체(121)의 재료를 퇴적시키고, 그 재료의 표면을 예를 들어 CMP(화학 기계적 연마)에 의해 평탄화함으로써 매립된다. CMP는 각 분리 절연체(121)의 상측 표면 S1의 높이가 제2 전극층(214)의 상측 표면 S2의 높이와 같아질 때까지 시행한다.
다음으로, 도 7의 (A)에 도시한 바와 같이, IPD막(115)의 재료로서의 제3 절연막(215), 제어 게이트(116)의 재료로서의 제3 전극층(216) 및 제2 마스크층(302)을 이 순서대로 제2 전극층(214) 및 분리 절연체(121) 상에 적층한다. 예를 들어, 제3 절연막(215)은 ONO 적층층이고, 제3 전극층(216)은 폴리실리콘층이고, 제2 마스크층(302)은 실리콘 산화물층이다. 도 7의 (A)에서, 상측 표면 S1의 높이가 하측 표면 S2의 높이와 동일하므로, 셀 트랜지스터 사이의 제3 전극층(216)의 일부의 하측 표면 σ1의 높이는 제1 전극층(212) 및 제2 전극층(214) 상의 제3 전극층(216)의 일부의 하측 표면 σ2의 높이와 동일하다.
다음으로, 리소그래피 및 에칭에 의해 제2 마스크층(302)을 패터닝한다(도 7의 (B)). 이어서, 제2 마스크층(302)을 사용하는 에칭에 의해 제2 트렌치 T2를 형성한다. 제2 트렌치 T2는 Y 방향(워드선 WL에 평행한 방향)으로 연장하고, 제3 전극층(216), 제3 절연막(215), 제2 전극층(214), 제2 절연막(213), 제1 전극층(212) 및 제1 절연막(211)을 관통한다. 본 실시형태에서, 제2 트렌치 T2의 바닥면의 높이는 기판(101)의 상측 표면의 높이와 동일하다.
이렇게 하여, 제각기 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113), 상측 플로팅 게이트(114), IPD막(115) 및 제어 게이트(116)를 포함하는 셀 트랜지스터가 기판(101) 상에 형성된다. 이어서, 기판(101)에 소스/드레인 확산층(131)이 형성되고, 층간 유전체(122)가 셀 트랜지스터를 피복하도록 기판(101) 상에 형성된다(도 7의 (C)). 또한, 접촉 플러그, 비아 플러그 및 각종의 배선층이 기판(101) 상에 형성된다.
상술한 바와 같이, 본 실시형태에서, 각 셀 트랜지스터의 플로팅 게이트는 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)에 의해 형성되고, IFD막(113)이 하측 플로팅 게이트(112)와 상측 플로팅 게이트(114) 사이에 형성된다. 또한, 터널링 절연체(111) 및 IFD막(113)은 F-N 터널링막이며, IPD막(115)은 전하 차단막이다. 이 구성에 의하면, 반도체 기억 장치의 성능의 열화를 방지하면서, 메모리 셀을 미세화할 수 있다. 예를 들어, 기입 특성, 인접한 셀 간섭, 전하 탈출 등을 억제하면서, 메모리 셀을 미세화 가능하다. 본 실시형태에서, 기입 특성에 관련하여, 상측 플로팅 게이트(114)와 제어 게이트(116) 사이의 커플링 비는 커지게 되고, 터널링 절연체(111)에 인가되는 전계는 증가한다. 이에 따라, 본 실시형태에서 셀 트랜지스터의 기입 특성을 향상시킬 수 있다. 인접한 셀 간섭에 대하여, 각 셀의 용량은 증가하고, 커플링 비가 커지게 된다. 이에 따라, 인접한 셀 간섭이 억제된다.
이하, 본 발명의 제2 및 제3 실시형태를 설명한다. 이들 실시형태들은 제1 실시형태의 변형예이므로, 이들 실시형태와 관련해서는 제1 실시형태와 다른 점을 주로 설명한다.
(제2 실시형태)
도 8은 제2 실시형태에 따른 반도체 기억 장치의 구성을 도시하는 단면도이다.
도 8의 (A)에서, IPD막(115) 및 제어 게이트(116)는, 도 2의 (A)에 도시한 바와 마찬가지로, Y 방향(워드선 WL에 평행한 방향)으로 서로 인접하는 셀 트랜지스터 C에 의해 공유된다. 그러나, 도 8의 (A)에서, 각 분리 절연체(121)의 상측 표면 S1은, 도 2의 (A)에서와는 달리, 상측 플로팅 게이트(114)의 상측 표면 S2보다 낮다. 그로 인해, 도 8의 (A)에서, 셀 트랜지스터 C 사이의 제어 게이트(116)의 하측 표면 σ1은 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114) 상의 제어 게이트(116)의 하측 표면 σ2보다 낮다.
본 실시형태에서, 각 분리 절연체(121)의 상측 표면의 높이는 IFD막(113)의 상측 표면의 높이와 동일하다. 그러나, 각 분리 절연체(121)의 상측 표면의 높이는, 상측 플로팅 게이트(114)의 상측 표면의 높이와 IFD막(113)의 상측 표면의 높이 사이가 될 수 있다.
본 실시형태에서, 셀 트랜지스터 C 사이의 IPD막(115)의 두께는 하측 플로팅 게이트(112)와 상측 플로팅 게이트(114) 상의 IPD막(115)의 두께와 달라도 된다. 본 실시형태에서, 셀 트랜지스터 C 사이의 IPD막(115)의 두께와 하측 플로팅 게이트(112)와 상측 플로팅 게이트(114) 상의 IPD막(115)의 두께는, 유효 두께에 있어서 터널링 절연체(111)의 두께와 IFD막(113)의 두께보다 크게 설정된다.
상술한 바와 같이, 본 실시형태에서, IPD막(115) 및 제어 게이트(116)는 워드선에 평행한 방향으로 서로 인접하는 셀 트랜지스터에 의해 공유된다. 또한, 셀 트랜지스터 사이의 제어 게이트(116)의 하측 표면은 셀 트랜지스터 상의(즉, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)의 상의) 제어 게이트(116)의 하측 표면보다 낮으므로, 제어 게이트(116)는 셀 트랜지스터 사이의 간극을 채운다. 이 구성에 의하면, 상측 플로팅 게이트(114)와 제어 게이트(116) 사이의 커패시턴스를 증가시킬 수 있고 용량성 커플링을 보다 강하게 할 수 있다. 이에 따라, 본 실시형태에서 셀 트랜지스터의 기입 특성을 향상시킬 수 있다.
이하, 본 실시형태에 따른 반도체 기억 장치의 제조 방법을 설명한다.
도 9 및 도 10은 제2 실시형태에 따른 반도체 기억 장치의 제조 방법을 설명하는 단면도이다.
우선, 도 9의 (A)에 도시한 바와 같이, 터널링 절연체(111)의 재료로서의 제1 절연막(211), 하측 플로팅 게이트(112)의 재료로서의 제1 전극층(212), IFD막(113)의 재료로서의 제2 절연막(213), 상측 플로팅 게이트(114)의 재료로서의 제2 전극층(214) 및 제1 마스크층(301)을 기판(101) 상에 이 순서대로 적층한다.
다음으로, 리소그래피 및 에칭에 의해 제1 마스크층(301)을 패터닝한다(도 9의 (B)). 이어서, 제1 마스크층(301)을 사용하는 에칭에 의해 분리 트렌치인 제1 트렌치 T1를 형성한다.
다음으로, 도 9의 (C)에 도시한 바와 같이, 제1 트렌치 T1에 분리 절연체(121)를 매립한다. 분리 절연체(121)는, 기판(101)의 전체 표면상에 분리 절연체(121)의 재료를 퇴적시키고 그 재료의 표면을 CMP에 의해 평탄화함으로써 매립된다. 각 분리 절연체(121)의 상측 표면 S1의 높이가 제2 전극층(214)의 상측 표면 S2의 높이와 같아질 때까지 CMP를 시행한다.
본 실시형태에서는, 이어서 분리 절연체(121)에 대해 에칭을 행함으로써, 각 분리 절연체(121)의 상측 표면 S1이 제2 전극층(214)의 상측 표면 S2보다 낮아지게 된다(도 9의 (C)). 본 실시형태에서, 이 에칭은 각 분리 절연체(121)의 상측 표면의 높이가 제2 절연막(213)의 상측 표면의 높이와 같아지게 될 때까지 계속된다.
다음으로, 도 10의 (A)에 도시한 바와 같이, IPD막(115)의 재료로서의 제3 절연막(215), 제어 게이트(116)의 재료로서의 제3 전극층(216) 및 제2 마스크층(302)을 이 순서대로 제2 전극층(214) 및 분리 절연체(121) 상에 적층한다. 도 10의 (A)에서, 상측 표면 S1의 높이가 하측 표면 S2의 높이보다 낮으므로, 셀 트랜지스터 사이의 제3 전극층(216)의 하측 표면 σ1은 제1 전극층(212) 및 제2 전극층(214) 상의 제3 전극층(216)의 하측 표면 σ2보다 낮다.
다음으로, 리소그래피 및 에칭에 의해 제2 마스크층(302)을 패터닝한다(도 10의 (B)). 이어서, 제2 마스크층(302)을 사용하는 에칭에 의해 제2 트렌치 T2를 형성한다.
이렇게 하여, 제각기 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113), 상측 플로팅 게이트(114), IPD막(115) 및 제어 게이트(116)를 포함하는 셀 트랜지스터가 기판(101) 상에 형성된다. 이어서, 기판(101)에 소스/드레인 확산층(131)이 형성되고, 층간 유전체(122)가 셀 트랜지스터를 피복하도록 기판(101) 상에 형성된다(도 10의 (C)). 또한, 접촉 플러그, 비아 플러그 및 각종의 배선층이 기판(101) 상에 형성된다.
이하, 제2 실시형태의 변형예에 따른 반도체 기억 장치를 설명한다.
도 11은 제2 실시형태의 변형예에 따른 반도체 기억 장치의 구성을 도시하는 단면도이다.
도 11의 (A) 내지 도 11의 (C)에서, IPD막(115)과 제어 게이트(116)는 Y 방향으로 서로 인접하는 셀 트랜지스터 C에 의해 공유된다. 또한, 셀 트랜지스터 C 사이의 제어 게이트(116)의 하측 표면 σ1은 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114) 상의 제어 게이트(116)의 하측 표면 σ2보다 낮다.
도 11의 (A)에서, 상측 플로팅 게이트(114)의 두께 t2는 하측 플로팅 게이트(112)의 두께 t1보다 크다. 이러한 구성으로 하면, 상측 플로팅 게이트(114)와 제어 게이트(116) 사이의 커패시턴스가 증가될 수 있으며, 용량성 커플링을 보다 강하게 할 수 있다. 이에 따라서, 셀 트랜지스터 C의 기입 특성을 향상시킬 수 있다.
도 11의 (B)에서, IFD막(113)의 두께 t3는 유효 두께에 있어서 터널링 절연체(111)의 두께 t4보다 작다. 이러한 구성으로 하면, 상측 플로팅 게이트(114)에 전하가 용이하게 저장될 수 있다. 이에 따라, 대량의 저장된 전하가 기판(101) 가까이에 존재하는 것을 방지할 수 있다.
도 11의 (C)에서, IFD막(113)의 두께 t3는 유효 두께에 있어서 IPD막(115)의 두께 t5보다 작다. 이러한 구성으로 하면, 전하가 상측 플로팅 게이트(114)로부터 제어 게이트(116)로 쉽게 탈출할 수 없다.
도 11의 (C)에서, IFD막(113)의 두께는 셀 트랜지스터 C 사이의 IPD막(115)의 두께보다 작고, 또한 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114) 상의 IPD막(115)의 두께보다 작다.
도 11의 (A) 내지 도 11의 (C)에 나타낸 변형예를 제1 실시형태 및 추후 설명하는 제3 실시형태에 적용할 수도 있다.
상술한 바와 같이, 본 실시형태에서는, 제1 실시형태에서와 마찬가지로, 각 셀 트랜지스터의 플로팅 게이트가 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)로 형성되며, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114) 사이에 IFD막(113)이 형성된다. 또한, 제1 실시형태에서와 마찬가지로, 터널링 절연체(111) 및 IFD막(113)은 F-N 터널링막이며, IPD막(115)은 전하 차단막이다. 이 구성에 의하면, 제1 실시형태에서와 마찬가지로, 반도체 기억 장치의 성능의 열화를 방지하면서, 메모리 셀을 미세화할 수 있다. 예를 들어, 기입 특성, 인접한 셀 간섭, 전하 탈출 등을 억제하면서, 메모리 셀을 미세화 가능하다. 본 실시형태에서, 기입 특성에 관련하여, 상측 플로팅 게이트(114)와 제어 게이트(116) 사이의 커플링 비는 커지게 되고, 터널링 절연체(111)에 인가되는 전계는 증가한다. 이에 따라, 본 실시형태에서는 셀 트랜지스터의 기입 특성이 향상된다. 인접한 셀 간섭에 대하여, 셀의 용량은 증가하고, 커플링 비가 커지게 된다. 이에 따라, 인접한 셀 간섭이 억제된다.
(제3 실시형태)
도 12는 제3 실시형태에 따른 반도체 기억 장치의 구성을 도시하는 단면도이다. 도 13은 비교예에 따른 반도체 기억 장치의 구성을 도시하는 단면도이다. 도 12 및 도 13은 도 1의 단면선 Ⅰ를 따른 반도체 기억 장치의 AA 섹션을 도시하고 있으며, 또한 셀 트랜지스터 C의 단면을 도시하고 있다.
비교예에서, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)는 N형 폴리실리콘층이다. 그러나, 이러한 구조의 셀 트랜지스터 C는 데이터 유지 특성이 불량하다.
이 문제에 대처하기 위해, 본 실시형태의 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)는 각각 P형 폴리실리콘층과 N형 폴리실리콘층이다. 이러한 구성에 의하면, 본 실시형태의 작동 기능에 의해 데이터 유지 특성을 향상시킬 수 있다.
제1 및 제2 실시형태에서, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)는 모두 N형 실리콘층이거나, 또는 각각 P형 폴리실리콘층과 N형 폴리실리콘층이 될 수 있다.
또한, 제1 및 제2 실시형태에서, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)는 모두 P형 폴리실리콘층이거나, 또는 각각 N형 폴리실리콘층과 P형 폴리실리콘층이 될 수 있다.
이렇게 하여, 제1 및 제2 실시형태에서, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)는 동일한 도전형의 반도체층이거나, 또는 서로 다른 도전형의 반도체층이 될 수 있다.
이하, 본 실시형태에 따른 반도체 기억 장치의 동작을 설명한다(도 12).
도 14는 기입전 셀 트랜지스터의 상태를 설명하는 개념도이다. 도 3과 마찬가지로, 도 14의 수평 방향은 셀 트랜지스터의 높이 방향을 나타내고, 도 14의 수직 방향은 셀 트랜지스터의 내외부 전위의 높이 방향을 나타낸다.
도 14는 Tox막(터널링 절연체)(111), IFD막(113) 및 IPD막(115)의 전위 장벽을 나타내고 있다.
도 14에서, 실선은, 기판(Sub)(101), 하측 플로팅 게이트(FG1)(112), 상측 플로팅 게이트(FG2)(114) 및 제어 게이트(CG)(116)의 전위 각각에 대한 전도대의 하측 에지 및 가전자대의 상측 에지를 나타내고, 점선은 페르미(Fermi) 준위를 나타낸다.
도 14는, 하측 플로팅 게이트(112)를 N형 층으로부터 P형 층으로 변경함으로써, 하측 플로팅 게이트(112)의 전도대의 하측 에지 및 가전자대의 상측 에지가, 상측 플로팅 게이트(114)의 전위와 같은 전위로부터 기판(101)의 전위와 같은 전위로 상승된 상황을 나타내고 있다.
도 15는 기입시에 셀 트랜지스터의 상태를 설명하는 개념도이다.
도 14와 마찬가지로, 도 15의 (A)는 기입 전 셀 트랜지스터의 상태를 나타낸다. 기입시에, 제어 게이트(116)의 전압은, 도 15의 (B)에 도시한 바와 같이, Vpgm으로 설정된다. 본 실시형태에서는, 하측 플로팅 게이트(112)를 N형 층으로부터 P형 층으로 변경함으로써, IFD막(113)의 상측 표면 및 하측 표면 사이의 전위차 EIFD가 커지게 되고, 따라서 전자가 보다 쉽게 상측 플로팅 게이트(114)로 주입될 수 있다.
도 16은 유지시 셀 트랜지스터의 상태를 설명하는 개념도이다.
도 16의 (A) 및 도 16의 (B) 각각은, 하측 플로팅 게이트(112)가 P형 층인 경우 및 하측 플로팅 게이트(112)가 N형 층인 경우에 관찰된 유지시 셀 트랜지스터의 상태를 도시한다. 본 실시형태에서는, 하측 플로팅 게이트(112)를 N형 층으로부터 P형 층으로 변경함으로써, 전위차 EIFD가 보다 작아지고, 따라서 도 16의 (A)에 도시한 바와 같이 상측 플로팅 게이트(114)로 주입된 전자가 쉽게 탈출하지 않는다. 한편, 도 16의 (B)는 상측 플로팅 게이트(114)로부터 하측 플로팅 게이트(112)로 그리고 하측 플로팅 게이트(112)로부터 기판(101)으로 전자가 쉽게 탈출하는 상태를 도시한다.
도 17은 제3 실시형태의 효과를 설명하는 개념도이다.
첫째, 본 실시형태에서는 전위차 EIFD가 보다 작아지므로, 상측 플로팅 게이트(114)로 주입된 전자가 하측 플로팅 게이트(112)로 쉽게 탈출하지 못한다. 둘째, 전자가 하측 플로팅 게이트(112)에 저장되면, 전자는 정공과 결합하여, 자유 전자가 사라지고 극성화된 전자가 발생된다. 그로 인해, 하측 플로팅 게이트(112) 내부의 전자는 기판(101)으로 쉽게 탈출하지 못한다. 셋째, 하측 플로팅 게이트(112)의 하부가 공핍화되므로, Tox막(111)의 상측 표면과 하측 표면 사이의 전위차 Etox가 작아진다. 이에 따라, 하측 플로팅 게이트(112) 내부의 전자가 기판(101)으로 쉽게 탈출하지 못한다.
상술한 바와 같이, 본 실시형태에서, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)는 서로 다른 도전형의 반도체층이다. 이러한 구성으로 하면, 본 실시형태에서 셀 트랜지스터의 데이터 유지 특성이 향상될 수 있다.
(변형예)
이하, 제1 내지 제3 실시형태에 따른 반도체 기억 장치의 변형예를 설명한다.
Y 방향(워드선에 평행한 방향)으로의 활성 영역 R2, 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113) 및 상측 플로팅 게이트(114)의 폭은 제1 내지 제3 실시형태에서와 동일하다(도 2의 (A), 도 8의 (A) 및 도 12의 (A) 참조). 그러나, 이들 층의 폭은 도 18에 도시한 바와 같이 서로 다른 값으로 설정될 수 있다.
도 18은 제1 내지 제3 실시형태의 변형예에 따른 반도체 기억 장치의 구성을 나타내는 단면도이다. 도 18의 (A) 내지 (D)는, 도 1의 단면선 Ⅰ를 따른 AA 섹션을 도시하고 있으며, 셀 트랜지스터 C의 단면을 도시하고 있다.
도 18의 (A) 내지 도 18의 (D)에서, Y 방향으로의 활성 영역 R2, 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)의 폭을 각각 WY1, WY2 및 WY3로 나타낸다.
도 18의 (A)에서, Y 방향으로의 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)의 폭 WY2 및 WY3는 Y 방향으로의 활성 영역 R2의 폭 WY1보다 크다. 한편, 도 18의 (D)에서는, Y 방향으로의 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)의 폭 WY2 및 WY3는 Y 방향으로의 활성 영역 R2의 폭 WY1보다 작다.
도 18의 (B)에서, Y 방향으로의 상측 플로팅 게이트(114)의 폭 WY3는 Y 방향으로의 하측 플로팅 게이트(112)의 폭 WY2보다 크다. 한편, 도 18의 (C)에서는, Y 방향으로의 상측 플로팅 게이트(114)의 폭 WY3는 Y 방향으로의 하측 플로팅 게이트(112)의 폭 WY2보다 작다.
이와 같은 방식으로, 도 18에 도시된 변형예에서는, Y 방향으로의 활성 영역 R2, 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113) 및 상측 플로팅 게이트(114)의 폭을 반도체 기억 장치 등의 설계에 따라 여러가지 값으로 설정할 수 있다.
마찬가지로, X 방향(비트선에 평행한 방향)으로의 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113) 및 상측 플로팅 게이트(114), IPD막(115) 및 제어 게이트(116)의 폭은 제1 내지 제3 실시형태에서와 동일하다(도 2의 (B) 및 도 8의 (B) 참조). 그러나, 이들 층의 폭은 도 19에 도시한 바와 같이 서로 다른 값으로 설정될 수 있다.
도 19는 제1 내지 제3 실시형태의 변형예에 따른 반도체 기억 장치의 구성을 도시하는 단면도이다. 도 19의 (A) 내지 도 19의 (D)는, 도 1의 단면선 Ⅱ를 따른 GC 섹션을 도시하고 있으며, 셀 트랜지스터 C의 단면을 도시하고 있다.
도 19의 (A) 내지 도 19의 (D)에서, X 방향으로의 하측 플로팅 게이트(112), 상측 플로팅 게이트(114) 및 제어 게이트(116)의 폭을 각각 WX1, WX2 및 WX3로 나타낸다.
도 19의 (C)에서, X 방향으로의 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)의 폭 WX1 및 WX2는 X 방향으로의 제어 게이트(116)의 폭 WX3보다 크다. 한편, 도 19의 (D)에서는, X 방향으로의 하측 플로팅 게이트(112) 및 상측 플로팅 게이트(114)의 폭 WX1 및 WX2는 X 방향으로의 제어 게이트(116)의 폭 WX3보다 작다.
도 19의 (A)에서, X 방향으로의 상측 플로팅 게이트(114)의 폭 WX2는 X 방향으로의 하측 플로팅 게이트(112)의 폭 WX1보다 크다. 한편, 도 19의 (B)에서는, X 방향으로의 상측 플로팅 게이트(114)의 폭 WX2는 X 방향으로의 하측 플로팅 게이트(112)의 폭 WX1보다 작다.
이와 같은 방식으로, 도 19에 도시된 변형예에서는, X 방향으로의 터널링 절연체(111), 하측 플로팅 게이트(112), IFD막(113), 상측 플로팅 게이트(114), IPD막(115) 및 제어 게이트(116)의 폭을 반도체 기억 장치 등의 설계에 따라 여러가지 값으로 설정할 수 있다.
도 18에 도시된 임의의 변형예는 도 19에 도시된 임의의 변형예와 조합될 수 있다.
상술한 바와 같이, 본 발명의 실시형태는 반도체 기억 장치의 성능의 열화를 억제하면서, 메모리 셀을 미세화할 수 있는 반도체 기억 장치를 제공할 수 있다.
제1 내지 제3 실시형태에서 본 발명의 특정 실시예를 설명하였지만, 본 발명은 이들 실시형태에 한정되지 않는다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제2 게이트간 절연체와 상기 제어 게이트는 상기 워드선에 평행한 방향으로 서로 인접하는 셀 트랜지스터에 의해 공유되는, 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 셀 트랜지스터 사이의 상기 제어 게이트의 하측 표면의 높이는 상기 제1 및 제2 플로팅 게이트 상의 상기 제어 게이트의 하측 표면의 높이와 동일한, 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 셀 트랜지스터 사이의 상기 제어 게이트의 하측 표면의 높이는 상기 제1 및 제2 플로팅 게이트 상의 상기 제어 게이트의 하측 표면의 높이보다 낮은, 반도체 기억 장치.
  6. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제2 플로팅 게이트의 두께는 상기 제1 플로팅 게이트의 두께보다 큰, 반도체 기억 장치.
  7. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제1 게이트간 절연체의 유효 두께는 상기 게이트 절연체의 유효 두께보다 작은, 반도체 기억 장치.
  8. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제1 게이트간 절연체의 유효 두께는 상기 제2 게이트간 절연체의 유효 두께보다 작은, 반도체 기억 장치.
  9. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제1 및 제2 플로팅 게이트는 동일한 도전형의 반도체 층인, 반도체 기억 장치.
  10. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제1 및 제2 플로팅 게이트는 서로 다른 도전형의 반도체 층인, 반도체 기억 장치.
  11. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 게이트 절연체의 두께와 상기 제1 게이트간 절연체의 두께는 등가의 실리콘 산화물 두께로 3㎚ 이상인, 반도체 기억 장치.
  12. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터와,
    상기 기판에 교대로 제공되며 또한 상기 비트선에 평행한 방향으로 연장하는 분리 영역 및 활성 영역을 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제1 및 제2 플로팅 게이트는 상기 활성 영역 상에 형성되고,
    상기 워드선에 평행한 방향으로의 상기 제1 플로팅 게이트의 폭과 상기 제2 플로팅 게이트의 폭은 상기 워드선에 평행한 방향으로의 상기 활성 영역의 폭보다 큰, 반도체 기억 장치.
  13. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터와,
    상기 기판에 교대로 제공되며 또한 상기 비트선에 평행한 방향으로 연장하는 분리 영역 및 활성 영역을 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 제1 및 제2 플로팅 게이트는 상기 활성 영역 상에 형성되고,
    상기 워드선에 평행한 방향으로의 상기 제1 플로팅 게이트의 폭과 상기 제2 플로팅 게이트의 폭은 상기 워드선에 평행한 방향으로의 상기 활성 영역의 폭보다 작은, 반도체 기억 장치.
  14. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 워드선에 평행한 방향으로의 상기 제2 플로팅 게이트의 폭은 상기 워드선에 평행한 방향으로의 상기 제1 플로팅 게이트의 폭보다 크거나 작은, 반도체 기억 장치.
  15. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 비트선에 평행한 방향으로의 상기 제1 플로팅 게이트의 폭과 상기 제2 플로팅 게이트의 폭은 상기 비트선에 평행한 방향으로의 상기 제어 게이트의 폭보다 큰, 반도체 기억 장치.
  16. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 비트선에 평행한 방향으로의 상기 제1 플로팅 게이트의 폭과 상기 제2 플로팅 게이트의 폭은 상기 비트선에 평행한 방향으로의 상기 제어 게이트의 폭보다 작은, 반도체 기억 장치.
  17. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 비트선에 평행한 방향으로의 상기 제2 플로팅 게이트의 폭은 상기 비트선에 평행한 방향으로의 상기 제1 플로팅 게이트의 폭보다 크거나 작은, 반도체 기억 장치.
  18. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 형성되어 F-N(Fowler-Nordheim) 터널링막으로서 기능하는 게이트 절연체와,
    상기 게이트 절연체 상에 형성된 제1 플로팅 게이트와,
    상기 제1 플로팅 게이트 상에 형성되어 F-N 터널링막으로서 기능하는 제1 게이트간 절연체와,
    상기 제1 게이트간 절연체 상에 형성된 제2 플로팅 게이트와,
    상기 제2 플로팅 게이트 상에 형성되어 전하 차단막으로서 기능하는 제2 게이트간 절연체와,
    상기 제2 게이트간 절연체 상에 형성된 제어 게이트와,
    상기 기판의 표면에 평행한 제1 방향으로 연장하는 복수의 비트선과,
    상기 기판의 표면에 평행한 제2 방향으로 연장하는 복수의 워드선과,
    복수의 셀 트랜지스터를 포함하고,
    상기 복수의 셀 트랜지스터의 각각은, 상기 게이트 절연체, 상기 제1 플로팅 게이트, 상기 제1 게이트간 절연체, 상기 제2 플로팅 게이트, 상기 제2 게이트간 절연체 및 제어 게이트를 포함하며, 상기 복수의 비트선 중 하나 및 상기 복수의 워드선 중 하나에 전기적으로 접속되며,
    상기 셀 트랜지스터로부터 선택된 선택 셀로부터 데이터를 판독할 경우, 상기 판독 전에, 상기 선택 셀에 전기적으로 접속된 워드선에 판독 전압보다 높은 전압이 인가되는, 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 선택 셀로부터 상기 데이터를 판독할 경우, 상기 선택 셀에 전기적으로 접속된 워드선에 상기 판독 전압이 인가되고, 상기 판독 전압보다 낮은 센스 전압이 상기 선택 셀에 전기적으로 접속된 비트선에 인가되는, 반도체 기억 장치.
  20. 제18항에 있어서,
    상기 판독 전에 상기 워드선에 인가되는 상기 전압은, 상기 선택 셀에 상기 데이터를 기입하기 위해 인가되는 기입 전압보다 낮은, 반도체 기억 장치.
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