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KR101197084B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101197084B1
KR101197084B1 KR1020067026975A KR20067026975A KR101197084B1 KR 101197084 B1 KR101197084 B1 KR 101197084B1 KR 1020067026975 A KR1020067026975 A KR 1020067026975A KR 20067026975 A KR20067026975 A KR 20067026975A KR 101197084 B1 KR101197084 B1 KR 101197084B1
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카주오 니시
준야 마루야마
나오토 쿠수모토
유수케 수가와라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 박막 트랜지스터를 형성하는 단계와 광전 변환층을 형성하는 단계를 병렬로 수행하여 단시간에 제조되는 반도체 장치를 제공하는 것 및 그 제조 공정을 제공하는 것이다. 본 발명에 따르면, 반도체 장치는, 박막 트랜지스터가 제1 기판 위에 형성되고, 광전 변환 소자가 제2 기판 위에 형성되고, 박막 트랜지스터와 광전 변환 소자가 제1 기판과 제2 기판 사이에 위치하도록 서로 대립하는 제1 기판과 제2 기판 사이에 도전층을 협지함으로써 박막 트랜지스터와 광전 변환 소자가 전기적으로 접속되는 방식으로 제조된다. 따라서, 공정 단계의 개수의 증가를 억제하면서 생산율을 높일 수 있는 반도체 장치의 제조 방법이 제공될 수 있다.
광전 변환 소자, 도전막, 반도체 장치, 박막 트랜지스터, 휴대 전화

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 특히 광센서가 탑재된 반도체 장치에 관한 것이다.
광센서들은 빛을 감지하여 스위칭 온 및 오프를 제어하거나 또는 휴대 전화 등의 백라이트들(backlights)의 조도를 제어하는데 사용된다. 또한, 광센서들은 팩스기, 사진복사기, 비디오 카메라, 디지털 스틸 카메라 등에서 영상 사진들 또는 그래픽들을 전기 신호들로 변환하기 위한 센서들로서 이용된다.
광센서들은, 광전 변환 층에 빛을 조사함으로써 발생되는 광 전하들이 조사 빛의 양에 따라 전류로 출력되는 방식으로, 빛을 전기 신호들로 변환시킨다. 각각의 광전 변환 층들 간의 광 전하들의 미세한 차이가 신호들로서 표현되기 어려운 경우, 미세한 차이가 명확해지도록, 광 전하들을 증폭하기 위한 회로(이하, 증폭 회로라 한다)를 이용하여 출력 신호들을 증폭할 필요가 있다.
증폭 회로가 구비된 광센서를 제조하는 경우, 도 11A 및 도 11B에 도시된 바와 같이, 박막 트랜지스터(1102)가 먼저 기판(1101) 상에 증폭 회로의 일부를 구성하는 소자로서 형성된다. 다음, 광전 변환 소자(1106)의 음극(1103)이 적층되어 박막 트랜지스터의 소스 전극 또는 드레인 전극과 연결된다. 다음, 실리콘 층(1104) 및 양극(1105)이 음극(1103) 위에 형성되고, 따라서 광센서가 완성된다. 이러한 방법은 광센서를 형성하는데 공통된다(예를 들어, 참조 1: 일본 특허 문서 공개 번호 2001-265283, 도 13).
발명의 공개
종래에는, 증폭 회로의 일부를 구성하는 소자(이하, 증폭 소자라 한다)가 구비된 광센서가, 도 11A 및 도 11B에 도시된 바와 같이, 기판(1101) 위에 박막 트랜지스터(1102)를 형성한 후 광전 변환 소자(1106)를 형성하는 방식으로 제조되어 왔다. 따라서, 광센서를 형성하는데 많은 시간을 필요하기 때문에, 생산율이 낮았다.
덧붙여, 광전 변환 소자(1106)가 박막 트랜지스터(1102) 위에 형성되기 때문에, 광전 변환 소자(1106)는 박막 트랜지스터에 기인한 평탄하지 않음에 영향을 받는다. 따라서, 광전 변환 소자가 박막 트랜지스터로 인해 평탄하지 않은 부분을 피해 제공될 때, 빛-수용 영역이 감소되고, 빛을 검출하는 능력은 저하된다. 결과적으로 빛을 검출하는 성능을 증가시킬 필요가 있다.
더욱이, 증폭 회로가 박막 트랜지스터들을 이용하여 형성되는 경우, 기판은 제약을 갖는다. 예를 들어, 반도체 막이 실리콘으로 형성될 때, 비교적 고온으로 예컨대 500℃ 이상으로 가열하는 단계가 실리콘을 결정화하거나 활성화하기 위해 요구된다. 이런 까닭에, 기판은 가열 저항성을 갖는 유리 또는 석영 기판으로 한정되는데, 이는 광센서의 무게 및 부품의 부피가 증가하는 문제점을 야기한다.
더욱이, 유리 기판 및 석영 기판은 가요성(flexible)이 없기 때문에 이들 기판들을 이용하여 형성되는 광센서는 만곡된(curved) 표면에 탑재될 수 없으며, 편평한 부분에만 탑재될 수 있다.
전술한 문제들의 관점에서, 본 발명의 제 1 목적은 반도체 장치의 제조 공정을 단축하고 빛 검출 성능을 향상시키는 것이다. 덧붙여, 본 발명의 제 2 목적은 희망하는 기판 위에 제조된 반도체 장치, 그 제조 방법 및 얇은 경량의 반도체 장치를 제공하는 것이다.
본 발명의 일 특징에 따르면, 박막 트랜지스터가 제1 기판 위에 형성되고, 광전 변환 소자가 제2 기판 위에 형성된다. 다음, 박막 트랜지스터와 광전 변환 소자가 서로 전기적으로 접속되도록 상기 제1 기판과 제2 기판 사이에 박막 트랜지스터 및 광전 변환 소자를 협지하여, 광센서를 갖는 반도체 장치가 제조된다. 더욱이, 제1 기판 위의 박막 트랜지스터는 광전 변환 소자의 출력을 증폭시키는 회로의 일부를 구성한다.
또한, 전술한 바와 같이 박막 트랜지스터와 광전 변환 소자를 전기적으로 접속시킨 후에, 박막 트랜지스터 및 광전 변환 소자를 제2 기판에 유지하면서 박막 트랜지스터로부터 제 1 기판을 박리한다.
제 1 기판을 박리한 후, 반도체 장치가 대상물에 탑재될 수 있다. 택일적으로, 반도체 장치는, 수지 기판 또는 인쇄 기판과 같은 가요성 기판이 제1 기판이 박리된 반도체 장치에 제3 기판으로서 접착된 후에 대상물에 탑재될 수 있다.
열 저항성을 갖는 기판, 전형적으로 유리 기판 또는 석영 기판이 제1 기판으로 이용될 때, 박막 트랜지스터가 높은 온도에서 제조될 수 있기 때문에, 높은 전기적 특성을 갖는 증폭 회로를 위한 박막 트랜지스터가 얻어질 수 있다. 그러나, 플라스틱 기판, 또는 열 저항성이 없는 유기 수지 부재로 형성된 기판이 또한, 증폭 회로로 동작하는 박막 트랜지스터가 제조될 수 있는 한, 제1 기판으로 이용될 수 있다.
제2 기판에 대한 물질로서, 유리, 석영, 플라스틱 또는 유기 수지 부재가 제공된다. 전형적으로, PET(폴리에틸렌 테레프탈레이트), PEN(폴리에틸렌 나프탈레이트), PES(폴리에틸렌슐폰), 폴리프로필렌, 폴리프로필렌 황화물, 폴리 카보네이트, 폴리에테르이미드, 폴리페닐렌 황화물, 폴리페닐렌 산화물, 폴리슐폰, 폴리이미드, 또는 폴리프타라마이드로 형성된 플라스틱 기판이 제공된다. 더욱이, 유기 수지로 형성된 부재, 전형적으로 밀봉된 IC칩을 갖는 패키지의 표면이 기판으로서 이용될 수 있다. 또한, 제2 기판의 표면은 편평할 필요는 없으며, 그 표면은 편평하지 않거나 만곡될 수 있다.
본 발명에 따라 제조되는 반도체 장치는 증폭 회로의 일부를 구성하는 소자가 형성된 제1 기판의 일 측으로부터 방출되는 빛을 감지하거나 또는 광전 변환 소자가 형성된 제2 기판의 일 측으로부터 방출되는 빛을 감지할 수 있다. 그러나, 제1 기판의 일 측으로부터의 빛이 수신되어야 하는 경우, 제1 기판은 물론 광전 변환층에 이를 때까지 빛이 관통하는 층들이 높은 빛-전달 특성들을 가져야한다. 반면, 제2 기판의 일 측으로부터의 빛이 수신되어야 하는 경우, 제2 기판 및 음극은 높은 빛-전달 특성들을 갖는 물질로 형성된다.
본 발명에 따른 광전 변환 소자는 쇼트키(Schottky) 다이오드, PIN 또는 PN형 다이오드, 아바란체(avalanche) 다이오드 등을 이용할 수 있고, 여기에서는 광전 변환층이 양극과 포토 다이오드로서의 음극 사이에 협지된다.
본 발명에 따라 제조되는 반도체 장치는 광센서, 광전 변환 소자 또는 태양열 배터리 소자를 갖는다. 본 발명에서, 반도체 장치는 아모르퍼스(amorphous) 반도체막을 활성층으로서 갖는 반도체 소자 또는 결정질 반도체막을 활성층으로 갖는 반도체 소자를 포함한다. 상세하게는 반도체 장치는 광센서 소자, 광전 변환 장치, 태양열 배터리 등을 포함한다.
본 발명에 따라, 박막 트랜지스터는 제1 기판 위에 형성되고, 광전 변환 소자는 제2 기판 위에 형성된다. 이들 제1 및 제2 기판들은 서로 대립하도록 제공되고, 이들 기판들 사이의 박막 트랜지스터와 광전 변환 소자는 전기적으로 접속된다. 이에 따라, 광센서를 갖는 반도체 장치가 제조될 수 있다. 이런 이유 때문에, 광전 변환 소자는 종래의 방식과 달리 박막 트랜지스터의 형성을 기다릴 필요 없이 형성될 수 있다. 따라서 제조 시간이 단축될 수 있다.
또한, 기판은 박막 트랜지스터와 광전 변환 소자를 전기적으로 접속시킨 후 박리될 수 있기 때문에, 반도체막은 더 얇게 더 경량으로 만들어질 수 있다. 플라스틱 기판과 같은 가요성 기판이 기판을 박리한 후에 접착되는 경우, 구부리고 비트는 것에 견딜 수 있고, 충격 저항성이 향상된 가요성 반도체 장치가 달성될 수 있다. 가요성 반도체 장치는 어떠한 종류의 대상물에도 장착될 수 있기 때문에, 반도체 장치는 편평하지 않은 표면 또는 만곡된 표면에도 장착될 수 있다.
본 발명에 따른 반도체 장치는 박막 트랜지스터와 광전 변환 소자를 개별적으로 형성한 후, 이들을 전기적으로 접속시킴으로써 제조된다. 따라서, 광전 변환 소자는 박막 트랜지스터에 기인한 편평하지 않음에 의한 제약, 또는 디자인에 기인한 다른 제약들을 받지 않고 형성될 수 있기 때문에, 넓은 광-수용 영역을 갖는 광전 변환 소자가 증폭 회로 위에 제공될 수 있다. 따라서 높은 빛 검출 능력을 갖는 반도체 장치가 달성될 수 있다.
도 1A 내지 도 1D는 본 발명의 실시 모드 1를 도시한 도면.
도 2A 내지 도 2D는 본 발명의 실시 모드 2를 도시한 도면.
도 3A 내지 도 3D는 본 발명의 실시예 1를 도시한 도면.
도 4는 본 발명의 실시예 2를 도시한 도면.
도 5A 내지 도 5D는 본 발명의 실시예 3를 도시한 도면.
도 6A 내지 도 6E는 본 발명의 실시예 4를 도시한 도면.
도 7A 및 도 7B는 본 발명의 실시예 5를 도시한 도면.
도 8은 본 발명의 실시예 6을 도시한 도면.
도 9는 본 발명의 반도체 장치를 장착하는 방법을 도시한 도면.
도 10은 본 발명의 반도체 장치가 장착된 휴대 전화를 도시한 도면.
도 11A 및 도 11B는 본 발명의 종래의 예를 도시한 도면.
[실시 모드]
실시 모드들 및 실시예들이 이하에서 도면들을 참조하여 설명된다. 그러나, 본 발명은 다양한 모드들로 실시될 수 있기 때문에, 당업자는 본 발명의 모드들 및 상세한 부분들이 본 발명의 내용 및 범위 내에서 수정되고 변경될 수 있다는 것을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 실시 모드들 및 실시예들의 설명에 한정되는 것은 아니다.
[실시 모드 1]
도 1A 내지 도 1D를 참조하여, 이 실시 모드는, 광전 변환 소자가 하나의 기판 위에 형성되고, 증폭 회로의 일부를 구성하는 소자가 다른 기판 위에 형성되고, 광전 변환 소자와 증폭 소자가 전기적으로 접속된 예를 설명한다.
우선, 도 1A에 도시되는 바와 같이, 증폭 소자 또는 증폭 회로가 제1 기판(101) 위에 형성된다. 여기서, 증폭 소자의 전형적인 예로서 박막 트랜지스터(102)가 형성된다. 도 1A는 상부-게이트(top-gate)형 박막 트랜지스터를 도시하지만, 하부-게이트(bottom-gate)형 박막 트랜지스터 또한 이용될 수 있다.
박막 트랜지스터(102)는 반도체층(102), 게이트 절연막(104), 게이트 전극(105), 층간 절연막(106), 및 소스 또는 드레인 전극(107)을 포함한다.
더욱이, 도 1B에 도시된 바와 같이, 음극(109), 실리콘층(110), 및 양극(111)을 포함하는 전자 변환 소자(112)가 제1 기판과 별개로 제2 기판(108) 위에 형성된다. 그러나, 광전 변환 소자의 구조는 이 실시 모드에 개시된 것에 한정되는 것이 아니며, 광전 변환 소자가 빛을 신호들로서 출력하는 기능을 갖는 한, 다른 구조를 가질 수 있다.
다음, 박막 트랜지스터와 광전 변환 소자가 제1 기판과 제2 기판 사이에 협지되도록, 제1 기판와 제2 기판이 서로 대립하고, 박막 트랜지스터와 광전 변환 소자가 전기적으로 접속된다. 이 전기 접속은 광전 변환 소자의 출력을 박막 트랜지스터에서 증폭시킬 것이다. 전기 접속 방법으로서, 도전성 물질이 박막 트랜지스터와 광전 변환 소자 사이에 협지된다. 또한, 접착제 기능을 갖는 도전성 물질을 이용함으로써, 박막 트랜지스터와 광전 변환 소자는 기판들을 붙이는 동시에 전기적으로 접속된다. 특히, 다음에 설명되는 2개의 접속 방법이 제공된다.
하나는 도전성 접착제를 이용하는 접속 방법이다. 도 1C는 이 방법에 의해 제조되는 반도체 장치를 도시한다. 도전성 접착제는 일반적으로 도전성 입자들이 분산되어 있는 수지 부재로 형성된다. 이 수지 부재는, 전기 접속이 막 두께 방향에서만 수행되고 표면 방향에서는 수행되지 않도록 하는 특성을 갖는다. 도전성 접착제로서, 이방성 도전성 접착제가 제공되며, 구체적으로 이방성 도전막 또는 이방성 도전 페이스트(paste)가 제공된다. 이방성 도전 페이스트가 이 실시 모드에서 이용된다. 이방성 도전 페이스트(113)를 박막 트랜지스터(102)에 공급한 후, 제1 기판(101)과 제2 기판(102)이, 광전 변환 소자(112) 및 박막 트랜지스터(102)가 제1 기판과 제2 기판 사이에 위치되도록 붙여진다. 택일적으로, 제1 및 제2 기판들(101, 108)은 이방성 도전 페이스트(113)가 광전 변환 소자(112)에 공급된 후에 붙여질 수 있다.
이방성 도전 페이스트(113)로 붙이는 경우, 제1 기판과 제2 기판을 접착시키면서 동시에 오직 양극(111)과 소스 또는 드레인 전극(107)이 도전성 입자들(118)에 의해 전기적으로 접속될 수 있다. 상기 프로세스로, 광센서를 갖는 반도체 장치가 제조될 수 있다.
다른 방법으로서, 금속층을 이용하는 접속 방법이 제공된다. 예로서, 솔더(solder)(115)를 이용하는 방법이 도 1D에 도시된 바와 같이 제공된다. 솔더의 경우, 박막 트랜지스터와 광전 변환 소자가 솔더와 합금을 형성할 수 있는 금속, 즉 솔더에 대해 습윤성을 갖는 금속(이하, 습윤성 금속이라 한다)을 통해 접속된다. 따라서, 소스 또는 드레인 전극(107)은 박막 트랜지스터(102) 내에서 습윤성 금속으로 형성되거나 또는, 습윤성 금속막이 소스 또는 드레인 전극(107)의 표면 위에 형성된다. 더욱이, 광전 변환 소자에서, 절연막(117)이 형성되고, 전극(114)이 절연막(117) 내에 형성된 콘택트 홀 안에 습윤성 금속으로 형성된다.
덧붙여, 습윤성 금속으로 양극(111)을 형성하거나 양극(111)의 표면만을 습윤성 금속으로 형성함으로써, 양극(111)과 솔더가 전극(114)을 형성하지 않고 직접 접속되는 또 다른 방법이 있다.
다음, 소스 또는 드레인 전극(107)과 전극(114)이 솔더 리플로우 공정(solder reflow process) 등에 의해 솔더링되어, 박막 트랜지스터와 광전 변환 소자가 전기적으로 접속된다. 다음, 솔더(115)를 제외한 부분들이 씰링재(116)로 밀봉되어, 제1 기판과 제2 기판이 접착된다. 솔더 리플로우 공정은 약 250℃에서 수행되기 때문에, 제1 및 제2 기판들은 이 온도에 견딜 수 있는 열 저항성을 가질 필요가 있다. 예를 들어, 유리 기판, 석영 기판 또는 열-저항성 플라스틱 기판이 바람직하다.
전술한 두 가지 방법들에서, 도전 및 접착 기능을 갖는 물질이 박막 트랜지스터와 광전 변환 소자 사이에 협지되어, 제1 기판과 제2 기판이 붙여진다. 그러나, 박막 트랜지스터와 광전 변환 소자 사이에 협지된 물질은 반드시 도전 및 접착 기능 모두를 가져야 하는 것은 아니고, 적어도 도전성은 가질 필요가 있다. 오직 도전성을 갖는 물질이 협지되는 경우, 다른 어떤 종류의 수단들을 이용하여, 예를 들어, 접착제를 반도체 장치의 측면에 공급하여, 기판들을 붙이는 것이 바람직하다.
따라서, 전술한 바와 같이, 증폭 소자 또는 증폭 회로를 구성하는 박막 트랜지스터는 제1 기판 위에 형성되고, 광전 변환 소자는 제2 기판 위에 형성된다. 이것은 박막 트랜지스터를 형성하고 광전 변환 소자를 형성하는 두 단계를 독립적으로 병행하여 수행하는 것을 가능하게 한다. 따라서, 본 발명에 따라, 반도체 장치는 짧은 시간에 효율적으로 제조될 수 있다.
더욱이, 박막 트랜지스터 또는 광전 변환 소자의 형성을 완료한 때에 각각의 소자의 성능을 확인한 후, 이들 소자들을 전기적으로 접속시킴으로써 반도체 장치가 완성될 수 있다. 따라서, 결함이 있는 물품들이 제조되는 비율을 억제할 수 있고, 수율은 향상될 수 있다.
또한, 광전 변환 소자가 박막 트랜지스터와 개별적으로 형성될 수 있기 때문에, 빛-수용 영역은 박막 트랜지스터에 기인한 평탄하지 않음과 같은 디자인에 기인한 제약에 의해 영향받지 않고 확대될 수 있다. 결과적으로, 광전 변환 소자의 빛을 검출하는 능력은 향상될 수 있다.
[실시 모드 2]
도 2A~2D를 참조하여, 본 실시 모드는 실시 모드 1에서 제조된 반도체 장치로부터 제1 기판을 박리하는 방법을 설명한다. 도 2A~2D에서, 도 1A~1D에서와 동일한 부분들에 대해 동일한 도면 부호로 표시되었으며, 그러한 부분들에 대한 설명은 생략되었다.
우선, 박리층(201)이, 도 1A에서 설명되었던 박막 트랜지스터(102)를 제1 기판(101)에 형성하기에 앞서, 제1 기판(101) 위에 형성된다. 다음, 박막 트랜지스터(102)가 박리층(201) 위에 형성된다.
도 1B에 도시된 광전 변환 소자를 갖는 제2 기판과, 형성된 박막 트랜지스터를 갖는 제1 기판이 도전성 접착제로 붙여진다. 여기에서는 이방성 도전 페이스트가 이용되었지만, 제1 기판과 제2 기판은 도 1D에 도시된 바와 같이 솔더로 붙여질 수 있다.
광전 변환 소자 및 박막 트랜지스터가 제2 기판(108)에 의해 유지되는 도 2B의 상태를 얻은 후, 제1 기판(101)이 박막 트랜지스터(102)로부터 박리된다. 도 2C에서, 제1 기판(101)이 박리층과 반도체층 사이의 계면으로부터 박리된다. 그러나, 본 발명은 이것에 한정되는 것은 아니며, 제1 기판(101)은 제1 기판과 박리층 사이의 계면으로부터 박리될 수 있다. 택일적으로, 박리층 자체는 둘로 나뉠 수도 있다. 박리 방법으로서, 건식 에칭, 습식 에칭, 또는 예컨대 당기는 힘을 가하는 일반적인 방법이 이용될 수 있다.
제1 기판이 박리된 도 2C의 상태에서, 박막 트랜지스터(102)가 구비된 광전 변환 소자가 직접 대상물에 장착될 수 있다. 더욱이, 도 2D에 도시된 바와 같이, 제3 기판(203)이 접착제(202)를 통해 박막 트랜지스터(102)에 붙여질 수 있다. 이때, 제3 기판의 일측으로부터 빛을 수신하는 경우, 높은 빛-전달 특성들을 갖는 물질이 제3 기판(203) 및 접착제(202)를 위해 이용된다.
박리 단계에 따라, 제1 기판이 반도체 장치로부터 박리될 수 있다. 따라서, 경량의 얇은 반도체 장치가 제공될 수 있다. 또한, 수지 기판 등이 제3 기판으로 이용될 때, 가요성이 있는 경량의 얇은 반도체 장치가 제공될 수 있다. 가요성 기판이 제3 기판으로 이용될 때, 대상물에 대한 장착 강도는 가요성이 없는 유리 기판 또는 석영 기판을 이용하여 형성되는 반도체 장치에 비해 증가될 수 있다.
더욱이, 제2 기판(108)은 제2 기판(108)과 음극(109) 사이에 박리층을 제공함으로써 박리될 수 있다. 또한, 제2 기판을 박리한 후, 제4 기판이 음극(109) 상에 접착제로 붙여질 수 있다. 제4 기판의 일 측으로부터 방출되는 빛이 수신되어야 할 때, 접착제 및 제4 기판은 수신되는 빛을 전달하기 위해 높은 빛-전달 특성들을 갖는 물질로 형성된다.
제1 및 제2 기판들이 박리될 때, 더 얇고 더 경량인 반도체 장치가 제공될 수 있다.
일반적으로, 기판을 박리하고 새로운 기판을 붙이는 기술은 전치 기술(transposition technique)이라 한다. 전치의 경우, 기판을 박리하는 동안 광전 소자 및 박막 트랜지스터를 지지하기 위해 지지 기판이 필요하다. 그러나, 본 발명에 따르면, 제1 기판 또는 제2 기판이 지지 기판으로서 이용될 수 있기 때문에 지지 기판이 불필요하다. 따라서, 새로운 기판을 준비할 필요 없이 기판이 전치될 수 있고, 증폭 회로의 일부를 구성하는 박막 트랜지스터를 갖는 반도체 장치가 플라스틱 기판 또는 유기 수지 부재 위에 효율적으로 제조될 수 있다.
[실시예 1]
이 실시예는 실시 모드 1에 도시된 이방성 도전 페이스트를 이용하여 광전 변환 소자와 증폭 소자를 전기적으로 접속시키는 단계를 도 3A~3D를 참조하여 더욱 상세하게 설명한다.
우선, 베이스 절연막(302)의 제1 층인 산화막이 유리 기판 위에 형성되어, 유리 기판(제1 기판(301)) 위의 소자를 형성한다. 이 실시예에서, 실리콘 산화막이 스퍼터링법에 의해 (150~200nm 두께로) 형성된다.
이어서, 베이스 절연막(302)의 제2 층인 실리콘 산질화막이 PCVD법에 의해 100nm 두께로 형성된다. 그 이후, 기판을 대기에 노출시키지 않고, 수소를 포함하는 아모르퍼스 실리콘막이 54nm 두께로 형성된다. 실리콘 산질화막이 알칼리 금속과 같은 불순물 원소가 유리 기판으로부터 확산되는 것을 방지하기 위한 블로킹층(blocking layer)으로 동작한다는 것을 주의해야 한다.
다음, 상기 아모르퍼스 실리콘막이 공지의 방법(고체-상태 성장법, 레이저 결정화법, 촉매 금속을 이용하는 결정화법 등)에 의해 결정화되어, 활성층으로서 폴리-실리콘막을 가지는 박막 트랜지스터(이하, TFT라 한다)를 이용하는 소자가 형성된다. 이 실시예에서는, 폴리-실리콘막이 촉매 금속을 이용하는 결정화법에 의해 얻어진다. 상세하게는, 중량 10ppm의 니켈을 포함하는 니켈 아세트 용액이 스피너(spinner)에 의해 상기 아모르퍼스 실리콘막에 공급된다. 택일적으로, 니켈 원소는 스퍼터링법에 의해 아모르퍼스 실리콘막의 전체 표면에 분사될 수 있다. 이 이후, 열 처리를 수행하여 아모르퍼스 실리콘막이 결정화되고, 결정 구조를 갖는 반도체막(여기에서는 폴리-실리콘막)이 형성된다. 이 실시예에서, 열 처리(500℃에서 1시간 동안) 이후, 결정 구조를 갖는 실리콘막이 결정화를 위한 또다른 열 처리(550℃에서 4시간)을 수행하여 얻어진다.
다음, 결정 구조를 갖는 실리콘막의 표면 상에서 희석된 플루오르화 수소산 등으로 산화막을 제거한 후, 결정화의 정도를 증가시키고 결정 입자에 남겨진 결함을 바로잡기 위하여 공기 또는 산소 분위기에서 레이저 빔(XeCl: 파장 308nm)이 가해진다. 400nm 이하의 파장을 갖는 엑시머 레이저 빔 또는 YAG 레이저의 제2 또는 제3 고조파가 이용된다. 약 10~1000Hz의 범위를 갖는 펄스 반복율을 가는 펄스 레이저 빔이, 레이저 빔이 광학 시스템에 의해 응축되어 100~500mJ/cm2의 에너지 밀도를 갖고 중첩율이 90~95% 범위로 설정되는 방식으로, 실리콘막의 표면 상에 가해지고 주사된다. 이 실시예에서, 레이저 조사가 대기 하에서 펄스 반복율이 30Hz이고 에너지 밀도가 470mJ/cm2인 조건으로 수행된다. 레이저 조사가 대기 또는 산소 분위기에서 수행되기 때문에, 산화막이 실리콘막의 표면 상에 형성된다는 것을 주의해야 한다. 본 실시예는 펄스 레이저를 이용하는 예를 도시하지만, 연속파 레이저가 또한 이용될 수 있다. 연속파 레이저를 이용하는 경우, 아모르퍼스 반도체막을 결정화하고 큰 결정 입자들을 얻기 위하여 연속파 고체-상태 레이저를 이용하고, 기본파의 제2~4 고조파 중 어느 하나를 공급하는 것이 바람직하다. 전형적으로, Nd:YVO4 레이저(기본 파장이 1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)가 이용될 수 있다. 연속파 레이저를 이용하는 경우, 연속파 YVO4 레이저로부터 방출되는 레이저 빔은 비선형 광학 소자에 의해 10W 전력을 갖는 고조파로 변환된다. 고조파는 또한 YVO4 결정 및 비선형 광학 소자를 공명기(resonator)에 넣음으로써 얻어질 수 있다. 광학 시스템을 통해 조사 표면 상에서 레이저 빔을 직사각형 또는 타원형으로 만들고, 레이저 빔이 처리 대상물인 반도체 막에 가해지는 것이 바람직하다. 이 경우, 약 0.01~100MW/cm2(바람직하게는 0.1~10MW/cm2) 범위의 에너지 밀도가 필요하다. 다음, 약 10~2000cm/s 범위의 속도에서 레이저 빔에 대해 상대적으로 반도체막을 이동시키면서, 반도체막에 레이저 빔을 조사할 수 있다.
다음, 상기 레이저 조사에 의해 형성된 산화막 위에, 120초 동안 오존수를 이용하여 표면을 처리함으로써 산화막이 더 형성되어, 산화막들의 전체 두께는 1~5nm 범위가 된다. 이렇게 형성된 산화막들은 베리어 막(barrier layer)으로 동작한다. 베리어 막은 결정화를 위해 첨가된 니켈을 실리콘막으로부터 제거하기 위하여 형성된다. 베리어 막은 이 실시예에서 오존수를 이용하여 형성되지만, 본 발명은 이에 한정되는 것은 아니다. 베리어 막은, 결정 구조를 갖는 반도체막의 표면이 산소 분위기에서 자외선의 조사에 의해 산화되는 방법 또는 결정 구조를 갖는 반도체막의 표면이 산소 플라즈마 공정을 통해 산화되는 방법에 의해, 또는 플라즈마 CVD법, 스퍼터링법 또는 증착법에 의해 산화막을 약 1~10nm의 두께로 적층함으로써 형성될 수 있다. 레이저 조사에 의해 형성된 산화막은 베리어 막을 형성하기 전에 제거될 수 있다.
이어서, 게터링 사이트(gettering site)가 될, 아르곤 원소를 포함하는 아모르퍼스 실리콘막이 10~400nm 두께로 스퍼터링법에 의해 베리어 층 위에 형성된다. 이 실시예에서, 아르곤 원소를 포함하는 아모르퍼스 실리콘막이 실리콘 타겟을 이용하여 아르곤을 포함하는 분위기에서 100nm 두께로 형성된다. 플라즈마 CVD법을 이용하는 경우, 아르곤 원소를 포함하는 아모르퍼스 실리콘막이 모노실란(monosilane) 및 아르곤(SiH4:Ar)의 플로우 레이트가 1:99이고, 막-형성 압력은 6.665Pa(0.05Torr)이고, RF 전력 밀도는 0.087W/cm2이고 막-형성 온도가 350℃인 조건에서 형성된다.
이 이후, 650℃로 가열된 노 내부에서 3분 동안 열 처리하여 게터링이 수행된다. 따라서, 결정 구조를 갖는 반도체막에서의 니켈의 농도는 감소된다. 램프 어닐링 장치가 노를 대신하여 이용될 수 있다.
다음, 베리어 층을 에칭 스토퍼로서 이용하여 게터링 사이트인, 아르곤 원소를 포함하는 아모르퍼스 실리콘막을 선택적으로 제거한 후, 베리어 층은 희석된 플루오르화 수소산에 의해 선택적으로 제거된다. 니켈은 게터링 공정에서 산소 농도가 높은 영역으로 이동하는 경향이 있기 때문에, 산화막을 포함하는 베리어 층의 게터링 이후 제거되는 것이 바람직하다.
촉매 원소를 이용하여 반도체막이 결정화되지 않는 경우, 베리어 층을 형성하고, 게터링 사이트를 형성하고, 게터링을 위한 열 처리를 수행하고, 게터링 사이트를 제거하고, 베리어 층을 제거하는 등의 단계들이 불필요하다.
이어서, 오존수를 이용하여 결정 구조를 갖는 얻어진 실리콘막(또한, 폴리-실리콘막이라 한다)의 표면 상에 얇은 산화막이 형성된 후, 제1 포토 마스크가 레지스트 마스크를 형성하는데 이용되고, 에칭 공정이 수행되어 섬-모양 반도체층(303)이 형성된다. 섬-모양 반도체층(303)을 형성한 후, 레지스트 마스크가 제거된다.
다음, 극도로 적은 양의 불순물 원소들(붕소 또는 인)이, 필요하다면, TFT의 문턱값을 제어하기 위하여 첨가된다. 이 실시예에서, 질량-분리 없이 플라즈마 내에 B2H6를 여기시켜 붕소가 반도체층(303)에 첨가된다.
다음, 실리콘막의 표면을 닦아내는 동시에 플루오르화산을 포함하는 에천트에 의해 산화막을 제거한 후, 게이트 절연막(304)이 될 실리콘-기반의 절연막이 형성된다. 실리콘 산질화막(혼합 비율 Si=32%, O=59%, N=7%, H=2%)이 플라즈마 CVD법에 의해 115nm의 두께로 형성된다.
다음, 게이트 절연막(304) 위에 금속막을 형성한 후, 금속막이 제2 포토 마스크를 이용하여 패터닝되어, 게이트 전극(305) 및 접속 배선들(306,307,308)이 형성된다. 다음, 소스 영역 또는 드레인 영역이 활성층을 도핑하여 형성된다.
실리콘 산화막을 포함하는 제1 층간 절연막(미도시)이 CVD법에 의해 50nm 두께로 형성된 후, 각각의 반도체층들에 첨가된 불순물 원소를 활성화시키기 위한 공정이 수행된다. 이 활성화 공정은 램프를 광원으로서 이용하는 급속열처리(RTA)법, YAG 레이저 또는 엑시머 레이저가 이용되는 방법, 노를 이용하는 열 처리, 또는 이들 중 어느 하나가 다른 것과 조합된 방법에 의해 수행된다.
다음, 수소를 포함하는 실리콘 질화 산화막으로 형성된 제2 층간 절연막(309)이 형성된 후, 열 처리(300~550℃에서 1~12시간)가 수행되어 반도체층을 수소화한다. 이 공정은 제1 층간 절연막에 포함된 수소를 이용하여 반도체층 내의 댕글링 본드(dangling bond)를 종결하는 것이다. 반도체층(303)은 게이트 절연막(304)의 존재와 상관없이 수소화될 수 있다.
이어서, 제3 층간 절연막(310)이 제2 층간 절연막(309) 위에 유기 절연 물질로 형성된다. 0.8μm이 두께를 갖는 아크릴 수지막이 이 실시예에서 형성된다.
다음, 제4 층간 절연막(311)이 제3 층간 절연막(310) 위에 스퍼터링법에 의해 250~350nm의 두께로 무기 절연막으로 형성된다.
이어서, 레지스트 마스크가 제3 포토 마스크를 이용하여 형성되고, 다음 제1~4 층간 절연막들 및 게이트 절연막(304)을 선택적으로 에칭하여 콘택트 홀이 형성된다. 다음, 레지스트 마스크가 제거된다.
다음, 금속막을 적층한 후, 레지스트 마스크가 제4 포토 마스크를 이용하여 형성된다. 배선들(312, 313, 314) 및 박막 트랜지스터의 소스 또는 드레인 전극(315)이 적층된 금속막을 선택적으로 에칭하여 형성된다. 다음, 레지스트 마스크가 제거된다. 적층된 금속막은 100nm 두께의 Ti막, 극히 적은 양의 Si를 포함하는 350nm 두께의 Al막, 및 또다른 100nm 두께의 Ti막을 포함하는 3층 구조를 갖는다는 것을 주의해야 한다.
상기 단계들에 따라, 폴리-실리콘막을 활성층으로서 가지는 상부-게이트형 TFT들(30, 31)이 제조될 수 있고, 도 3A에 도시된 구조가 얻어진다.
다음, 도 3B에 도시된 광전 변환 소자를 형성하는 방법에 대해 후술한다.
음극(322)이, 제2 기판(321)인 막 기판 위에 100nm 두께로 금속막을, 여기에서는 투명한 도전막을 형성함으로써 형성된다.
다음, p형 반도체층, i형(intrinsic) 반도체층, 및 n형 반도체층이 순차적으로 광전 변환층으로서 적층된다.
p형 반도체층으로서, p형 미결정(microcrystal) 실리콘막이 전극간의 거리가 36mm이고; 막-형성 압력이 266Pa이고; RF 전력이 700W이고; SiH4(플로우 레이트: 4sccm), B2H6(플로우 레이트: 20sccm) 및 H2(플로우 레이트: 773sccm)가 금속 가스로서 이용되는 조건에서 PCVD법에 의해 50nm 두께로 형성된다. 택일적으로, p형 아모르퍼스 실리콘막이 형성될 수 있다.
i형(intrinsic) 반도체층으로서, i형 미결정 실리콘막이 전극간의 거리가 36mm이고; 막-형성 압력이 133Pa이고; RF 전력이 50~88W이고; SiH4(플로우 레이트: 100sccm) 및 H2(플로우 레이트: 1000sccm)가 금속 가스로서 이용되는 조건에서 PCVD법에 의해 600nm 두께로 형성된다.
n형 반도체층으로서, n형 미결정 실리콘막이 전극간의 거리가 33mm이고; 막-형성 압력이 133Pa이고; RF 전력이 300W이고; SiH4(플로우 레이트: 5sccm), PH3(플로우 레이트: 5sccm) 및 H2(플로우 레이트: 473sccm)가 금속 가스로서 이용되는 조건에서 PCVD법에 의해 70nm 두께로 형성된다. 택일적으로, n형 아모르퍼스 실리콘막이 사용될 수 있다.
다음, p형 미결정 실리콘막, i형 아모르퍼스 실리콘막, 및 n형 미결정 실리콘막의 적층막들이 YAG 레이저를 이용하여 스크라이빙(scribe)되어 선택적으로 제거된다. 이것은 음극에 접속될, 이후에 형성될 전극이 광전 변환층의 n형 반도체층과 접촉하는 것을 방지하기 위한 것이다.
이들 단계들에 따라, 광전 변환층들(323n, 323i, 323p)이 형성된다.
이어서, 절연막(324)이 광전 변환층들을 덮도록 형성된다. 이 실시예에서는, 아크릴 수지막이 절연막(324)으로서 형성된다. 다음, 레지스트 마스크가 제5 포토마스크를 이용하여 절연막(324) 위에 형성된다. 다음, 음극을 연결하는 배선 및 양극을 위한 콘택트 홀들이, YAG 레이저로 절연막(324)을 선택적으로 에칭 또는 스크라이빙함으로써 각각 형성된다. 특히, 음극에 접속되는 배선을 위한 콘택트 홀은, 이전 단계에서 p형 미결정 실리콘막, i형 아모르퍼스 실리콘막, 및 n형 미결정 실리콘막의 적층들이 부분적으로 제거된 부분에 형성된다.
다음, 절연막(324) 위에 금속막을 적층한 후, 레지스트 마스크가 제6 포토마스크를 이용하여 형성된다. 다음, 적층된 금속막이 레지스트 마스크를 이용하여 선택적으로 에칭되고, 양극(325) 및 음극에 접속된 단자 전극(326)이 형성된다.
상기 단계들에 따라, 광전 변환 소자인 광다이오드(323)가 제2 기판(321) 위에 형성될 수 있고, 도 3B에 도시된 구조가 얻어진다.
다음, 도 3A에 도시된 제1 기판 및 도 3B에 도시된 제2 기판(321)이 이방성 도전 페이스트(331)를 이용하여 붙여진다. 이때, 이들 기판들의 위치들을 조정한 후 그것들을 붙이는 것이 바람직하다. 예를 들어, 정렬 표식들을 제1 기판 및 제2 기판에 앞서 형성하고, 그들의 정렬 표식들이 서로 일치할 때 기판들이 붙여진다. 그들의 위치들이 조정된 후, 그것들에 압력을 가하여 기판들 모두를 고정함으로써, 도전성 입자(332)는 단자 전극(326)과 배선(313)을, 및 양극(325)과 배선(312)을 전기적으로 접속시킨다. 상기 단계들에 따라, 광센서의 기능을 갖는 반도체 장치가 제조될 수 있다.
이 실시예에서 제조된, 광센서가 구비된 반도체 장치에 대해 설명한다.
도 3C에 도시된 광센서는 증폭 회로를 통하지 않고 직접 포토 다이오드(323)로 들어오는 빛을 수신한다. 즉, 광센서는 제2 기판의 일 측으로부터 빛을 수신한다. 따라서, 제2 기판(321) 및 음극(322)은 높은 빛-전달 특성들을 갖는 물질로 형성된다. 더욱이, 광센서는 증폭 회로를 통해 제1 기판의 일 측으로부터의 빛을 수신할 수 있다. 이 경우, 제1 기판 및 빛이 관통하는 다른 층들이 높은 빛-전달 특성들을 갖는 물질로 형성된다.
TFT들(30, 31)의 반도체층(303)의 빛 조사에 기인한 누설 전류의 증가는, 빛이 높은 에너지를 갖지 않는다면 근본적으로 문제를 일으키지 않는다는 것을 주의해야 한다. 더욱이, 제2 기판의 일 측으로부터의 빛이 수신되어야 하는 것인 경우, 반도체층을 향한 빛은 게이트 전극(305) 및 소스 또는 드레인 전극(315)에 의해 블로킹된다. 반도체층(303)을 향하는 빛이 블로킹되는 경우, 절연막(324), 제4 층간 절연막(311), 제3 층간 절연막(310), 및 제2 층간 절연막(309) 중 적어도 하나는 빛-블로킹 특성을 가져 빛이 반도체층(303)으로 들어가는 것을 방지할 수 있다. 또한, 절연막(324) 또는 제3 층간 절연막(310)의 수지막은 그 안에 검정 색소 또는 탄소를 분산시킴으로써 빛-블로킹 특성들을 가질 수 있다. 기판들을 붙일 때 이용되는 도전성 접착제, 여기에서는 이방성 도전 페이스트가 빛-블로킹 특성들을 가질 수 있다.
빛이 도 3C에 도시된 반도체 장치의 빛-수용 방향에 반대 방향으로부터 즉, 제1 기판 측으로부터 수신되어야 할 때, 빛-블로킹 막이 반도체층으로 들어오는 빛을 블로킹하기 위하여 반도체층 하부에 제공되는 것이 바람직하다.
접속 배선(306)은 배선(312)에 접속되고, 게이트 전극으로서 동작하도록 증폭 회로 내에서 TFT(30)의 채널 형성 영역까지 신장한다. 한편, 접속 배선(306)은 이방성 도전 페이스트(331) 내의 도전성 입자들(332)을 통해 양극(325)에 접속된다.
접속 배선(307)은 배선(313)에 접속되고, 배선(313)은 단자 전극(326)에 접속되고, 단자 전극(326)은 이방성 도전 페이스트(331) 내의 도전성 입자(332)를 통해 음극(322)에 접속된다. 반면, 접속 배선(307)이 TFT(31)의 소스 또는 드레인 전극(315)에 접속된다.
도 3D는 도 3C에 도시된 2-단자 광센서의 등가 회로도이다. PIN형 포토다이오드(323)의 출력값을 증폭시키기 위하여, 증폭 회로는 TFT들(30, 31)을 포함하는 전류 미러 회로에 의해 구성된다. 도 3C는 하나의 TFT(30) 및 하나의 TFT(31)를 도시하지만, 실제로, 두 개의 TFT들(30)(채널 사이즈 L/W=8μm/50μm)이 병렬로 접속되고, 10개의 TFT들(31)(채널 사이즈 L/W=8μm/50μm)이 출력값을 5배 증가시키기 위하여 병렬로 접속될 수 있다. 이 실시예에서, 하나의 TFT(30) 및 100개의 TFT들(31)이 병렬로 제공되어, 출력값을 100배 증가시킨다.
도 3D에 도시된 회로의 일부를 구성하는 TFT가 N형 TFT이지만, P형 TFT가 이용될 수 있다.
도 3D에 도시된 광센서가 배선들(313, 314)을 통해 장착되어 외부에 접속된다. 배선(314)은 외부 전원(GND)에 접속되고, 배선(313)은 출력 단자에 접속된다. 더욱이, 출력값을 증폭하기 위하여, n-채널 TFT들 또는 p-채널 TFT들이 적절히 결합된 연산 증폭기에 의해 증폭 회로가 구성될 수 있다. 이 경우, 단자들의 개수는 5이다. 증폭 회로에 대해 연산 증폭기를 이용하고, 레벨 시프터(level shifter)를 이용함으로써, 전원들의 개수가 감소되어 단자들의 개수가 4로 감소된다.
n-채널 TFT들(30, 31)이 단일-게이트 구조들의 상부-게이트형 TFT들이지만, TFT 각각은 편차를 줄이는 이중-게이트 구조를 가질 수 있다. 또한, 오프-전류 값을 감소시키기 위하여, n-채널 TFT들(30, 31)은 LDD(Lightly Doped Drain) 구조를 가질 수 있다. LDD 구조는, 불순물 원소를 갖는 저농도 영역(LDD 영역이라 한다)이 불순물 원소가 높은 농도로 도핑된 영역인 소스 또는 드레인 영역과 채널 형성 영역 사이에 제공되는 구조이다. LDD 구조는 핫-캐리어(hot-carrier) 주입에 기인한 열화를 방지하기 위하여 드레인 근처에 전기장을 완화시키는 효과를 갖는다. 덧붙여, 핫-캐리어 주입에 기인한 온-전류 값의 열화를 방지하기 위하여, n-채널 TFT들(30, 31)이 GOLD(Gate-Drain Overlapped LDD) 구조를 가질 수 있다. LDD 영역이 게이트 절연막을 통해 게이트 전극과 중첩되는 GOLD 구조는, 핫-캐리어 주입에 기인한 열화를 방지하기 위하여 드레인 주변의 전기장을 완화시키는데 LDD 구조보다 더욱 효율적이다. 이러한 GOLD 구조를 제공함으로써, 드레인 주변의 전기장을 완화시키고, 핫-캐리어 주입 및 열화 현상을 억제하는 것이 가능하다.
광전 변환층 내의 i-형 반도체층은 이 실시예에서 아모르퍼스 실리콘으로 형성되기 때문에, 반도체 장치는 광센서로서 바람직하다. 이것은 아모르퍼스 실리콘을 이용하는 광센서가 가시광 영역의 파장들의 중간 정도인 약 580~600nm의 파장에 높은 민감성을 가지며, 사람의 시력에 근사한 감지 특성을 갖기 때문이다.
특히, 다이오드-형 광센서는, 반응 속도가 높고 빛의 밝음과 어두움에 기인한 동적 범위가 넓다는 장점을 갖는다. 그러나, 광 전하에 의한 광 전류의 양이 적기 때문에, 광 전하의 증폭을 위한 소자가 필요하다. 그러나, 이 실시예의 광센서는 폴리-실리콘을 증폭 소자로 이용하는 TFT를 가지기 때문에, 높은 전기적 특성을 갖고, 높은 속도로 반응할 수 있는 광센서가 달성될 수 있다. 즉, 광전 변환층이 아모르퍼스 실리콘으로 형성되고, 증폭 소자가 폴리-실리콘 TFT를 이용하여 형성되는 본 실시예에 따른 광센서는, 광센서가 또한 극소량의 전류도 검출할 수 있기 때문에 효과적이다.
상기 이유에 따라, 이 실시예에서, 증폭 회로의 일부를 구성하는 박막 트랜지스터의 활성층이 아모르퍼스 실리콘층을 결정화하여 얻어진다. 그러나, 결정질 반도체막은 처음부터 활성층으로서 이용될 수 있다. 또한, 활성층이 광전 변환 소자의 출력을 증폭하기 위한 기능을 갖는 한, 활성층은 미결정 반도체막 또는 아모르퍼스 반도체막일 수 있다. 이 경우, 플라스틱 기판 또는 충분한 열 저항성을 갖지 않는 유기 수지 부재를 이용하여 형성되는 기판이 제1 기판으로서 이용될 수 있다.
이 실시예는 실시 모드 1 또는 2와 자유롭게 조합될 수 있다.
[실시예 2]
이 실시예는 실시 모드 1에 도시된 솔더를 이용하는 접속 방법을 도 4를 참조하여 더욱 상세히 설명한다. 도 4에서, 도 3A~3D의 것과 동일한 부분들은 동일한 도면 부호로 표시되었고, 그러한 부분들에 대한 설명은 생략되었다.
실시예1과 유사하게, 이 실시예에서, 증폭 회로는 도 3A에 도시된 바와 같이 제1 기판 위에 형성되고, 광전 변환 소자는 도 3B에 도시된 바와 같이 제2 기판 위에 형성된다.
그러나, 광전 변환 소자와 박막 트랜지스터를 솔더로 붙이는 경우, 제1 및 제2 기판들은 솔더 리플로우 공정을 견디기에 충분한(공정 온도는 약 250℃이다) 열 저항성을 가질 필요가 있다. 여기에서, 유리 기판들이 제1 기판(401) 및 제2 기판(402)으로서 이용된다.
또한, 배선(312), 배선(313), 양극(325) 및 단자 전극(326)이 솔더와 합금을 형성할 수 있는 금속, 즉, 솔더에 대해 습윤성을 갖는 금속으로 형성될 필요가 있다. 상세하게는, 니켈, 구리, 금, 은 등의 금속이 이용된다. 택일적으로, 니켈, 구리, 금, 은 등으로 형성되는 금속막이, 솔더와 접촉하는 배선(312), 배선(313), 양극(325) 및 단자 전극(326)의 표면들의 일부들 위에만 형성된다.
다음, 도 4에 도시된 바와 같이, 제1 기판과 제2 기판이 대립하여, 포토다이오드로 동작하는 광전 변환 소자와 증폭 회로가 기판들 사이에 위치된다. 이때, 실시예1과 유사하게, 솔더(403)는 두 기판들의 위치들이 조정된 후, 양극(325)과 배선(312), 및 단자 전극(326)과 배선(313)을 접속시키는데 이용된다.
솔더링 후, 광전 변환 소자와 증폭 회로 사이의 공간은 씰링재(404)로 밀봉된다. 씰링재(404)로서, 유기 절연 물질로 형성되는 씰링 수지가 이용되고, 밀봉 수지가 밀봉될 공간 안으로 유입된다. 아크릴 수지막이 여기에서 이용된다.
이 실시예에서 제조되는 반도체 장치는, 실시예 1과 유사하게, 증폭 회로를 통하지 않고 직접 포토 다이오드로 들어가는 빛을 수신한다. 따라서, 제2 기판 및 음극은 높은 빛-전달 특성들을 갖는 것이 바람직하다. 더욱이, TFT의 반도체층의 빛 조사에 기인한 누선 전류의 증가를 방지하기 위하여, 씰링재(404)는 실시예 1에 설명된 빛-블로킹 방법에 덧붙여 빛-블로킹 특성들을 가질 수 있다. 또한, 반도체 장치는 제1 기판의 일 측으로부터 빛을 수신한다.
이 실시예는 실시 모드들 1 및 2, 및 실시예 1 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 3]
이 실시예는 실시 모드 2에 도시된 제1 기판과 제2 기판을 붙여 제조된 광센서로부터, 제1 및 제2 기판들 중 적어도 하나를 박리하고, 광센서를 전치하는 방법을 도 5A~5D를 참조하여 보다 상세하게 설명한다. 특히, 기판을 물리적인 수단으로 박리하는 방법에 대해 설명한다. 증폭 회로 및 광전 변환 소자는 박리층을 형성하는 단계를 제외하고, 실시예 1의 것과 동일한 단계들에 따라 형성된다. 따라서, 도 5A~5D에서, 도 3A~3D의 것과 동일한 부분들에 대해 동일한 도면 부호가 표시되었고, 그 부분들에 대한 설명은 생략되었다.
우선, 증폭 회로의 일부를 구성하는 박막 트랜지스터가 도 5A에 도시된 바와 같이 유리 기판(제1 기판(501)) 위에 형성되고, 금속막(502)이 스퍼터링법에 의해 제1 유리 기판(501) 위에 박리층으로서 형성된다. 이 실시예에서, 텅스텐막이 금속막(502)으로서, Ar 플로우 레이트가 100sccm이고, 막-형성 압력이 2Pa이고, 막-형성 전력이 4kW이고, 기판 온도가 200℃이고, 막 두께는 10~200nm, 바람직하게는 50~75nm인, 막 스트레스를 억제하기 위한 조건 하에서 형성된다. 더욱이, 대기에 노출되지 않고, 베이스 절연막(503)의 제1 층인 산화막이 금속막(502) 위에 형성된다. 이 실시예에서, 실리콘 산화막이 스퍼터링법에 의해 150~200nm의 두께로 산화막으로서 형성된다. 산화막은 바람직하게는 금속막 두께의 2배 이상이다.
베이스 절연막(503)이 금속막(502) 위에 적층될 때, 아모르퍼스 금속 산화막(텅스텐 산화막)이 금속막(502)과 실리콘 산화막 사이에 약 2~5nm 두께로 형성되고, 이 아모르퍼스 금속 산화막은 또한 박리층의 일부로 동작한다. 제1 기판이 이후의 단계에서 박리될 때, 텅스텐 산화막 내, 텅스텐 산화막과 실리콘 산화막 사이의 계면에서 또는 텅스텐 산화막과 텅스텐막 사이의 계면에서 분리된다. 텅스텐막 대신, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os 및 Ir로 구성되는 그룹으로부터 선택된 원소로 형성되거나, 혹은 상기 원소들 중 어느 하나를 그 주성분으로 포함하는 합금 물질 또는 화학적 합성 물질로 형성되는 단층 또는 적층이 이용될 수 있다. 예를 들어, 상기 원소들 중 어느 하나의 질화물 예컨대, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 또는 몰리브덴 질화물로 형성된 단층 또는 적층들이 이용될 수 있다.
금속막(502) 및 베이스 절연막의 제1 층이 또한 스퍼터링법에 의해 기판의 에지 표면에 형성된다는 것을 주의해야 한다. 따라서, SF6 가스 및 He 가스를 이용하는 건식 습식 및 O2 애싱(ashing)에 의해, 기판의 에지 표면에 형성된 텅스텐막, 텅스텐 산화막, 및 실리콘 산화막을 선택적으로 제거하는 것이 바람직하다. 이 단계는 아모르퍼스 실리콘막을 형성한 후에 수행된다.
다음, 베이스 절연막(503)의 제2 층인 실리콘 산질화막이 PCVD법에 의해 100nm 두께로 형성된다. 다음, 기판을 대기에 노출시키지 않고, 수소를 포함하는 아모르퍼스 실리콘막이 실리콘 산질화막 위에 54nm 두께로 형성된다. 실리콘 산질화막은 유리 기판으로부터 알칼리 금속과 같은 불순물 원소의 확산을 방지하는 블로킹 층으로 동작한다.
실리콘 산질화막을 제2 층으로 형성한 후, 수소를 포함하는 아모르퍼스 실리콘막이 형성되고 결정화된다. 아모르퍼스 실리콘막을 형성하고 결정화하는 구체적인 방법들은 실시예 1의 것들과 동일하다.
410℃ 이상의 열 처리가 아모르퍼스 실리콘막을 결정화하기 위하여 수행될 때, 금속막(502)과 실리콘 산화막 사이의 아모르퍼스 금속 산화막이 결정화되고, 결정 구조를 갖는 금속 산화막이 얻어진다. 410℃ 이상에서의 이 열 처리가 완료된 후, 텅스텐 산화막 내에서; 텅스텐 산화막과 실리콘 산화막 사이의 계면에서 또는 텅스텐 산화막과 텅스텐막 사이의 계면에서 상대적으로 작은 힘(예컨대 사람의 손, 노즐로부터 뿜어지는 가스의 기압, 초음파 등)을 가하여, 분리가 행해질 수 있다. 결정 구조를 갖는 금속 산화막을 구하기에 충분히 큰 온도에서 열 처리가 수행될 때, 금속 산화막의 합성이 변화하고, 금속 산화막이 약간 더 얇아진다는 것을 주의해야 한다. 더욱이, 결정 구조를 갖는 텅스텐 산화막은 복수 종류의 결정 구조들(WO2, WO3, WOx (2<x<3))을 가지며, 열 처리에 의해 WO3이 WO2 또는 WOx로 변화한다.
그 다음, 실시예 1과 유사하게, 반도체층(303), 게이트 절연막(304), 및 게이트 전극(305)이 적층되고, 증폭 회로가 제1 기판(501) 위에 형성된다.
따라서 형성된 제1 기판(501)과, 도 3B에 도시된 광전 변환 소자가 그 상부에 형성된 제2 기판(321)이 이방성 도전 페이스트로 접착되어, 도 5B의 상태를 얻을 수 있다. 기판들이 이방성 도전 페이스트로 붙여지지만, 씰링재와 금속층으로서의 솔더가 이용되는 실시예 2에서 도 4에 도시된 방법이 이용될 수 있다. 또한, 그 상부에 광전 변환 소자가 형성된 제2 기판(321)과 그 위에 박막 트랜지스터가 형성된 제1 기판(501) 사이에 협지된 구성요소는 광전 변환 소자와 박막 트랜지스터를 전기적으로 접속하는 동작을 하면 되고, 접착 기능을 가질 필요는 없다. 이 경우, 접착제 등이 반도체 장치의 측면에 공급되어, 두 기판들이 접착될 수 있다.
다음, 금속막(502)과 금속 산화막 사이의 접착력 또는 금속 산화막과 베이스 절연막(503) 사이의 접착력을 부분적으로 낮추는 공정이 수행되어 제 1 기판의 박리를 용이하게 할 수 있다. 접착력을 부분적으로 감소시키는 공정은, 박리될 영역의 주변을 따라 레이저 빔으로 금속 산화막의 일부를 조사하는 단계, 또는 박리될 영역의 주변을 따라 외측으로부터 국부적으로 압력을 가하여 금속 산화막의 층의 내부에 또는 금속 산화막의 계면의 부분에 손상을 가하는 단계를 포함한다. 상세하게, 다이아몬드 펜과 같은 단단한 바늘이 수직하게 눌려지며 그것에 부하를 가하면서 이동된다. 스크라이버(scriber) 장치를 사용하고, 압력을 가하면서 0.1~2mm 범위의 단단한 바늘을 이동시키는 것이 바람직하다. 따라서, 박리 단계 전에, 트리거인, 박리가 일어나는 부분을 형성하는 것이 중요하다. 미리, 선택적으로(부분적으로) 접착력을 감소시킴으로써, 불완전한 박리가 방지될 수 있고, 수율은 향상될 수 있다.
다음, 금속막(502)이 형성된 제1 기판(501)이 상기 공정에 의해 접착력이 부분적으로 감소된 영역으로부터 물리적인 수단에 의해 박리된다. 제1 기판(501)은 상대적으로 적은 힘(예컨대, 사람의 손, 노즐로부터 뿜어지는 가스의 기압, 초음파 등)에 의해 박리될 수 있다. 따라서, 절연막(503)이 제1 기판(501)으로부터 분리될 수 있다. 도 5C는 제1 기판(501)이 박리된 후의 상태를 도시한다.
다음, 막 기판인 제3 기판(505)과 베이스 절연막(503)(및 박리될 층)이 접착제(504)에 의해 붙여진다(도 5D). 접착제(504)로서, 다양한 접착제들이 있는데, 예컨대, UV-경화성 접착제, 열경화성 접착제와 같은 광-경화성 접착제, 및 혐기성 접착제가 있다.
상기 공정에 따라, 막 기판인 제3 기판(505)으로 전치되는 TFT들을 포함하는 증폭 회로가 구비된 광센서가 준비될 수 있다.
이 실시예는 제1 기판을 박리된 후, 광센서를 전치하는 방법을 설명하고 있으나, 이 실시예의 박리층이 제2 기판(321)과 음극(322) 사이에 제공되고, 제2 기판을 박리된 후 광센서가 전치되는 또다른 방법이 이용될 수 있다. 택일적으로, 광센서는 제1 및 제2 기판들 모두를 박리한 후 전치될 수 있다.
증폭 회로가 높은 전기적 특성(전형적으로 전계효과 이동도)을 갖는 TFT들을 이용하여 형성될 때, 유리 기판 또는 석영 기판과 같은 높은 열 저항성을 갖는 기판을 이용할 필요가 있다. 그러나, 본 발명에 따르면, 유리 기판 등의 위에 형성되는 증폭 회로는 막 기판, 플라스틱 기판과 같이 높은 열 저항성을 갖지 않는 기판, 또는 수지 부재로 형성되는 기판으로 직접 전치될 수 있다. 이것은 얇고, 경량인 가요성 광센서를 제조하는 것을 가능하게 한다. 더욱이, 충격 저항성이 향상되고, 휘어지고 비틀어지는 것에 저항할 수 있는 광센서가 달성될 수 있다. 또한, 막 기판, 플라스틱 기판, 또는 수지 부재로 형성되는 기판 위에 형성된 광센서는 가요성이 있기 때문에, 광센서는 어떠한 대상물에도 장착될 수 있고, 장착 강도는 향상될 수 있다.
광전 변환 소자가 아모르퍼스 실리콘막 또는 미결정 실리콘막으로 형성될 때, 제2 기판은 열 저항성에 좌우되지 않는 임의의 종류의 기판일 수 있다. 그러나, 증폭 회로가 높은 전기적 특성을 갖는 TFT들을 이용하여 형성될 때, 제1 기판과 같이 높은 열 저항성을 갖는 유리 기판, 석영 기판 등을 이용하는 것이 필요하다. 이 경우, 위에 증폭 회로가 형성되는 제1 기판이 박리되고, 이 실시예에 기초하여 막 기판 또는 플라스틱 기판인 제3 기판으로 광센서가 전치될 때, 한 쌍의 막 기판들 또는 한 쌍의 플라스틱 기판들 사이에 협지된 광센서가 얻어질 수 있다.
더욱이, 제1 기판과 제2 기판을 솔더 리플로우 공정으로 붙이는 경우, 기판의 물질이 솔더 리플로우 공정에서의 온도에 기인하여 제한된다. 상세하게는, 솔더 리플로우 공정이 약 250℃에서 수행되기 때문에, 그 위해 광전 변환 소자가 아모르퍼스 실리콘막으로 형성되는 제2 기판은 어느 정도의 열 저항성을 가질 필요가 있다.
따라서, 광센서가 솔더로 접착됨으로써 제조되고 제1 및 제2 기판들이 유리 또는 석영으로 만들어지는 경우, 기판들 중 하나 또는 모두를 박리하고, 광센서를 얇고 경량인 기판으로 전치하는 것이 가능하다. 따라서, 경량의 가요성있는 광센서가 제조될 수 있다.
이 실시예는 실시 모드 1 및 2와 실시예들 1 및 2 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 4]
이 실시예는 실시예 3에서 도시된 박리 방법과 상이한 박리 방법을 도 6A~6E를 참조하여 설명한다. 특히, 기판을 화학적 수단으로 박리하는 방법을 설명한다. 이 실시예에서 증폭 회로 및 광전 변환 소자를 형성하는 단계들은 박리층을 형성하는 단계를 제외하고 실시예 1에서 도시된 것과 같다는 것을 주의해야 한다. 따라서, 도 6A~6E에서, 도 3A~3D에서와 것과 동일한 부분들에 대해서는 동일한 도면 부호로 표시되었고, 그 부분들에 대한 설명은 생략되었다.
우선, 증폭 회로의 일부를 구성하는 박막 트랜지스터가 도 6A에 도시된 유리 기판(제1 기판(601)) 위에 형성된다. 다음, 박리층(602)이 제1 기판(601) 위에 형성된다.
박리층(602)은 구조가 아모르퍼스 반도체, 아모르퍼스 반도체 및 결정질 반도체를 갖는 세미-아모르퍼스 반도체(또한 SAS라 부른다), 또는 결정질 반도체인 실리콘을 포함할 수 있다. SAS는 0.5~20nm 크기를 갖는 결정 입자가 아모르퍼스 반도체에서 관찰되는 미결정 반도체를 포함한다. 박리층은 스퍼터링법, 플라즈마 CVD법 등으로 형성될 수 있다. 박리층은 30nm~1μm의 두께로 형성될 수 있다; 그러나, 막-형성 장치가 30nm 두께로 막을 형성할 수 있을 때, 박리층은 30nm 미만의 두께로 형성될 수 있다.
또한, 인 또는 붕소와 같은 원소가 박리층에 첨가될 수 있다. 상기 원소는 가열 등에 의해 활성화될 수 있다. 박리층에 상기 원소들을 첨가함으로써, 박리층의 반응 속도 즉, 에칭 레이트를 향상시킬 수 있다.
이 실시예가 박리층(602)으로서 30nm~1μm, 바람직하게는 30~50nm의 두께를 갖는 SAS를 이용하지만, 전술된 다른 물질이 이용될 수 있다
반도체층을 에칭하지 않기 위하여, 박리층(602) 위에 베이스 절연층(603)은 산소 또는 질소를 포함하는 절연 물질로, 예컨대, 단층 또는 다층 구조의, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy(x>y)), 또는 실리콘 질화 산화물(SiNxOy)(x>y)(x,y=1,2...)로 형성되는 것이 바람직하다. 이것은 박리층에 대한 충분한 선택율이 제1 기판(601)을 박리할 때 이용되는 에칭 가스에 대해 얻어질 수 있기 때문이다.
이런 이유로, 베이스 절연막은 다층 구조를 가질 수 있다. 이 실시예에서의 베이스 절연막(603)은 실리콘 산화막, 실리콘 산질화막, 및 또다른 실리콘 산화막을 포함하는 3층 구조를 갖는다. 제1 기판 등으로부터의 불순물 원소의 확산을 고려하여 베이스 절연막으로서 실리콘 산질화막을 이용하는 것이 바람직하다. 그러나, 실리콘 산질화막은 박리층 및 반도체층에 대한 낮은 접착력을 갖는다. 결과적으로, 박리층, 반도체층, 및 실리콘 산질화막에 대해 높은 접착력을 갖는 실리콘 산화막들이 그 사이에 실리콘 산질화막을 협지하도록 형성된다.
베이스 절연막(603)을 형성한 후 제1 기판 위에 증폭 회로 및 배선들을 형성하기까지의 단계들은 실시예 1의 것들과 동일하다. 따라서 여기에서 설명은 생략되었다.
다음, 막 기판인 제2 기판(321) 위에 광전 변환 소자를 형성하는 방법이 도 6B를 참조하여 설명된다. 음극(322) 및 광전 변환층들로서의 p형, i형, 및 n형 반도체층들이 실시예 1과 동일한 방식으로 순차적으로 제2 기판(321) 위에 적층된다.
다음, 모든 광전 변환층들을 형성한 후, 적층된 아모르퍼스 실리콘막 및 미결정 실리콘막이, 포토 마스크를 이용하여 형성된 레지스트 마스크를 이용하여 선택적으로 에칭되어, 광전 변환층들(604n, 604i, 604p)을 형성한다. 이 단계에서, 에칭은 광전 변환층들이 다음 단계에서 형성되는 절연막에 의해 3개의 방향으로 덮이도록 수행된다. 이것은 광전 변환층들이 에천트에 반응하는 것을 방지하기 위한 것이고, 제1 기판을 박리하는 다음 단계에서 함께 에칭되는 것을 방지하기 위한 것이다.
다음, 절연막(605)이 광전 변환층을 덮도록 형성되고, 콘택트 홀이 절연막 내에 형성된다. 또한, 양극(325)과 음극(322)을 접속시키는 단자 전극(326)이 형성된다.
상기 단계들에 따라서, 제2 기판(321) 위에 형성된 광전 변환 소자인 포토다이오드(604)가 제조될 수 있고, 도 6B에 도시된 구조가 얻어진다.
다음, 제1 기판(601)과 제2 기판(321)이 실시예 1에서 도시된 바와 같이 이방성 도전 페이스트로 붙여지고, 도 6C에 도시된 구조가 얻어진다. 기판들이 이방성 도전 페이스트(331)로 붙여지지만, 제2 기판(321)이 솔더 리플로우 공정에서 열을 견딜 수 있으면, 기판들은 실시예 2에서 도시된 바와 같이 솔더로 붙여질 수 있다.
도 6C의 상태로부터, 박리층(602)이 제거된다. 도 6D에 도시된 바와 같이, 박리층(602)을 제거하기 위한 에천트(606)가 주입된다. 에천트(606)로서, 할로겐 불화물을 함유하는 가스 또는 액체가 이용될 수 있다. 예를 들어, 할로겐 불화물로서, ClF3(삼불화염소)가 이용될 수 있다. ClF3는 염소를 200℃ 이상에서 Cl2(g)+3F2(g)→2ClF3(g) 공정을 통해 불소와 반응시킴으로써 형성될 수 있다. ClF3은 반응실의 온도(끓는점 11.75℃)에 따라 액체일 수 있다. ClF3 가 액체인 경우, 할로겐 불화물을 함유하는 액체를 이용하는 습식 에칭이 이용될 수 있다. 할로겐 불화물을 함유하는 또다른 가스로서, 질소가 ClF3에 혼합된 가스 등이 이용될 수 있다.
더욱이, 에천트가, 박리층(602)은 에칭할 수 있지만 베이스 절연막(603)은 에칭하지 않는 경우, 에천트는 ClF3 및 다른 할로겐 불화물에 한정되지 않는다. 예를 들어, 불소를 함유하는 가스, 예컨대, 플라즈마가 되는 CF4, SF6, NF3 또는 F2가 이용될 수 있다. 또다른 에천트로서, 강한 알칼리 용액, 예컨대 테트라메틸 암모니아 하이드록사이드(TMAH)가 이용될 수 있다.
또한, 선택적으로 에칭될 수 있는 물질이 박리층으로 이용되고 에칭되지 않는 물질이 베이스막으로 이용될 때, ClF3와 같은 할로겐 불화물을 함유하는 가스에 의해 화학적으로 박리층(602)을 제거하는 경우, 박리층과 베이스 절연막의 조합은 전술한 물질에 한정되지 않는다.
이 실시예에서, 박리층은 ClF3(삼불화염소) 가스가 에천트로서 이용되고, 온도가 350℃이고, 플로우 레이트가 300sccm이고, 기압이 6Torr 이고, 시간이 3시간인 조건 하에서 저압 CVD 장치에 의해 제거될 수 있다. 그러나, 조건은 이것에 한정되는 것은 아니다.
또한, 가열 수단, 예컨대, 히터가 저압 CVD 장치의 일 측면에 제공될 수 있다. 처리 온도가 가열 수단에 의해 100~300℃로 설정될 때, 박리층과 에천트의 반응 속도는 증가될 수 있다. 따라서, 에천트의 양은 감소될 수 있고, 이에 의해 공정 시간을 단축할 수 있다.
이러한 에천트의 주입은 박리층이 점진적으로 감소하여, 박리층을 제거할 수 있다.
에천트가 주입될 때, 에천트, 가스 플로우 레이트, 온도 등은 반도체층(303) 및 포토다이오드(604)의 광전 변환층이 에칭되지 않도록 설정된다. 이 실시예에서 이용되는 ClF3은 실리콘을 선택적으로 에칭하는 특성을 갖기 때문에, 박리층은 선택적으로 제거될 수 있다. 베이스 절연막 및 광전 변환층을 덮는 절연막으로서 산소 또는 질소를 함유하는 절연막을 사용하여, 반도체층(303) 및 광전 변환층을 덮는 절연막을 에칭하지 않도록 하는 것이 바람직하다. 이들 박리층, 베이스 절연막, 및 광전 변환층을 덮는 절연막이 에천트에 대해 반응하는 속도가 상이하기 때문에, 즉, 에천트의 선택율이 높기 때문에, 증폭 회로 및 광전 변환층을 보호하면서 박리층을 용이하게 제거하는 것이 가능하다. 이 실시예에서, 반도체층(303) 상부 및 하부에 제공되는 게이트 절연막 및 베이스 절연막에 의해, 반도체층이 에천트와 반응하지 않도록 하는 것이 가능하다.
그 이후, 제1 기판(601)이 박리된다. 다음, 도 6E에 도시된 바와 같이, 제2 기판에 의해 지지되는 증폭 회로 및 포토다이오드가 접착제(607)를 이용하여 제3 기판(608)에 접착될 수 있다. 제3 기판(608)은 가요성 기판인 것이 바람직하다. 가요성 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 및 폴리에테르슐폰(PES)으로 대표되는 플라스틱 또는 아크릴과 같은 가요성 합성 수지 및 폴리이미드로 형성된 기판이 이용될 수 있다.
접착제(607)로서, 열경화성 수지, UV-경화성 수지, 에폭시 수지 등으로 형성되는 접착제 또는 양면 테이프가 이용될 수 있다.
광센서를 갖는 반도체 장치가 가요성 기판에 전치되기 때문에, 장치의 가요성이 향상될 수 있고, 깨짐 강도도 증가된다. 유리 기판인 제1 기판 위에 형성된 광센서와 비교해 볼 때, 본 발명에 따른 광센서는 더 얇게, 더 경량으로, 보다 가요성 있게 만들어질 수 있다.
이 실시예는 실시 모드들 1 및 2, 실시예들 1~3 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 5]
이 실시예에서는, 복수의 증폭 회로들을 제1 기판 위에 형성하고, 복수의 광전 변환 소자들을 제2 기판 위에 형성한 후, 제1 기판과 제2 기판들을 붙인다. 그 후, 도 7에 도시된 바와 같이 각각이 광센서를 갖는 복수의 반도체 장치들을 얻을 수 있도록, 기판들이 각각의 광센서로 절단된다.
실시예 1에서 도 3A에 도시된 복수의 증폭 소자들 또는 증폭 회로들이 제1 기판 위에 매트릭스 패턴으로 형성된다. 한편, 복수의 광전 변환 소자들이 제2 기판 위에 매트릭스 패턴으로 형성된다. 실시 모드들 1과 2, 및 실시예 1과 2 중 어느 하나에 설명된 부착 방법에 따라 제1 기판과 제2 기판을 붙임으로써, 본 발명의 반도체 장치들(802)이 매트릭스 패턴으로 제조된다. 도 7A는 제2 기판(803)을 나타내는 것이 아니라, 제1 기판(801) 및 반도체 장치(802)만을 나타낸다. 다음, 각각이 광센서 기능을 갖는 복수의 반도체 장치들이 레이저, 다이서(dicer) 등으로 점선을 따라 기판을 절단함으로써 한번에 제조될 수 있다.
기판들을 붙인 후 실시예 4에 도시된 바와 같이 제1 기판을 박리한 경우, 박리층(804)이 제1 기판(801)에 선택적으로 형성되는 것이 바람직하다. 따라서, 박리에 소요되는 시간이 단축될 수 있다. 또한, 기판의 일부 위의 박리층에 이르는 홀(805)이 형성되는 것이 바람직하다. 이 단계를 따라, 에칭 가스(806)가 홀(805)을 통해 들어가 박리층과 반응하기 때문에, 반응이 빠르게 진행하고, 이에 의해 에칭 시간을 더욱 단축할 수 있다. 도 7B에서 홀은 제2 기판(803) 내에 형성되지만, 홀은 제1 기판(801) 내에 형성될 수 있다. 홀을 기판에 제공하는 경우, 반도체 장치들(802) 사이에 홀을 형성하는 것이 바람직하다.
이 실시예는 실시 모드들 1 및 2, 실시예들 1~4 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 6]
이 실시예는 본 발명에 따라 제조되는 반도체 장치가 능동형 이미지 센서에 적용되는 예를 설명한다.
도 8은 도 3D에 도시된 2-단자 광센서들의 등가 회로들을 3×3 패턴으로 배치한 등가 회로도를 나타낸다. 그것의 구동 방법은 도 8을 참조하여 설명된다.
시프트 레지스터(SR1)가 게이트 신호선들(g1~g3)에 접속된다. 시프트 레지스터(SR1)는 게이트 신호선 각각을 선택한다. 우선, 게이트 신호선(g1)이 선택되는 경우, 게이트 신호선(g1)에 접속된 전달 트랜지스터들(T11~T13)이 턴온 된다. 이것은 증폭기 회로(X11~X13)에서 증폭된 다이오드들(SS11~SS13)의 신호들을 전달 트랜지스터들(T11~T13)을 통해 신호 배선들(S1~S3)로 출력한다. 시프트 레지스터(SR2)가 전달 스위치들(M1~M3)에 접속되고, 전달 스위치들(M1~M3) 각각을 선택한다. 전달 스위치(M1)가 시프트 레지스터(SR2)에 의해 선택되면, 신호 배선(S1)의 신호는 버퍼 증폭기(Amp)에서 증폭되어 Vout으로 출력된다. 그 후, 순차적으로, 전달 스위치들(M2, M3)이 선택되고, 신호 배선들(S2, S3)의 신호들이 증폭되고 출력된다.
다음, 게이트 신호선(g2)이 시프트 레지스터(SR1)에 의해 선택된다. 이러한 단계들이 반복되어 각각의 픽셀, 즉 각각의 다이오드의 신호들을 판독한다.
이미지 센서를 제조하는 경우, 시프트 레지스터들(SR1,SR2)과 같은 주변 회로들 및 전하-전달 트랜지스터가 광센서에 부가하여 제조된다. 이들 주변 회로들 및 전하-전달 트랜지스터는 증폭 회로의 TFT들을 제조하는 동시에 기판 위에 형성되는 것이 바람직하다. 그 후, 위에 광전 변환 소자가 형성된 기판과 위에 주변 회로, 전하-전달 트랜지스터, 및 증폭 회로가 형성된 기판이 붙어 이미지 센서가 제조된다.
택일적으로, 전하-전달 트랜지스터 및 증폭 회로는 동일한 기판에 제조될 수 있고, 주변 회로들은 개별적으로 연결될 수 있다.
이 실시예에서 제조되는 이미지 센서는 플라스틱 기판 상에 복수의 광센서들을 포함하는 반도체 장치일 수 있다. 도 7B에서와 같이, 기판을 박리하는 경우, 박리층을 선택적으로 형성하거나 박리층에 이르는 홀을 형성하는 것이 효과적이다. 왜냐하면 박리에 소요되는 시간이 단축될 수 있기 때문이다.
이 실시예에 따라 형성되는 반도체 장치는, 각각이 다이오드 및 TFT들을 이용하여 형성된 증폭 소자를 포함하는 복수의 광센서들을 포함하는 구조를 가질 수 있다. 다이오드는 아모르퍼스 실리콘 및 미결정 실리콘으로 형성되고, TFT들은 폴리-실리콘으로 형성된다. 따라서, 광전 변환층(빛-수용 층)의 면적이 작더라도, 즉, 콤팩트하더라도, 매우 극소량의 빛이 검출될 수 있고, 반도체 장치는 높은 민감도와 높은 정밀도를 갖는다. 또한, 반도체 장치가 플라스틱 기판 위에 형성되는 경우, 반도체 장치를 더 얇고, 더 경량으로 만드는 것이 가능하다. 전원선 또는 시프트 레지스터와 같은 구동 회로에 접속되는데 이용되는 이방성 도전막으로, 반도체 장치는 인쇄 배선 기판 위에 형성되는 전원 회로, 구동 회로, IC 칩 등의 일부를 구성하는 패키지 상에 세팅될 수 있다. 따라서, 광전 변환 장치의 빛-수용 영역은 확대될 수 있고, 인쇄 배선 기판의 영역은 작아질 수 있다.
이 실시예는 능동 센서를 설명하고 있지만, 본 발명에 따라 제조되는 광센서를 갖는 반도체 장치는 또한 수동 센서에 적용될 수 있다.
이 실시예는 실시 모드들 1 및 2, 실시예들 1~5 중 어느 하나와 자유롭게 조합될 수 있다.
[실시예 7]
이 실시예는 본 발명에 따라 제조된 반도체 장치가 장착된 예를 도 9를 참조하여 설명한다. 상세하게는, 실시예 1에 따라 제조된 도 3A~3D에 도시된 반도체 장치가 장착된다. 따라서, 도 9에서, 도 3A~3D에서와 것과 동일한 부분들에 대해서는 동일한 도면 부호로 표시되었고, 그 부분들에 대한 설명은 생략되었다.
도 9에서, 본 발명에 따라 제조된 반도체 장치가 대상물에, 즉 이 실시예에서는 인쇄 배선 기판(1001)에 장착된다. 전극들(1002, 1003)이 인쇄 배선 기판(1001) 위에 형성된다. 또한, 반도체 장치의 배선들(313, 314)에 접속되는 전극들(1004,1005)이 또한 형성된다. 다음, 전극들(1002, 1005) 및 전극들(1003, 1004)이 솔더(1009)에 의해 접속되고 장착된다. 이 구조에서, 기판(1007)은 장착 강도를 크게 증가시킬 수 있기 때문에 가요성 기판인 것이 바람직하다.
반도체 장치의 측면이 씰링재(1006)로 밀봉된다. 광전 변환 소자와 박막 트랜지스터 사이에 협지된 도전막 등이 접착 기능을 가지고 있지 않은 경우, 씰링재(1006)가 접착 기능을 가져 기판들이 붙을 수 있다.
이 실시예에서, 기판(1007)이 솔더에 의해 인쇄 배선 기판(1001)에 접착되고 장착된다. 따라서, 광전 변환 소자는 기판(1008)을 통해 전달된 빛을 수신한다. 그러나, 장착의 형태는 이 실시예의 것에 한정되는 것은 아니다. 예를 들어, 반도체 장치는 180°회전될 수 있고, 기판(1008)은 솔더에 의해 인쇄 배선 기판(1001)에 접착될 수 있고, 기판(1007)을 통해 전달되는 빛을 수신할 수 있다. 또한, 장치는 솔더 대신 도전성 접착제로 장착될 수 있다. 이 경우, 반도체 장치의 측면은 도전성 접착제로 장치를 장착하는 동시에 밀봉되는 것이 바람직하다.
[실시예 8]
이 실시예는, 휴대 전화가 본 발명을 적용하여 완성되는 예를 도 10을 참조하여 설명한다. 휴대 전화는 메인 본체(1206), 오디오 출력부(1202), 오디오 입력부(1205), 디스플레이부(1203), 동작 스위치들(1204), 안테나(1201), 및 반도체 장치(1207)를 포함한다. 본 발명에 따른 반도체 장치(1207)를 디스플레이부(1203) 주변에 제공함으로써, 휴대 전화가 이용되는 주변의 밝기가 측정될 수 있다. 측정된 값에 기초하여, 휴대 전화의 백라이트의 조도가 적절히 제어될 수 있다. 이것은 낮은 전력 소모를 갖는 휴대 전화를 달성할 수 있다.
본 발명에 따른 반도체 장치(1207)는 얇고 경량이기 때문에, 장치가 휴대 전화의 내부에 장착되더라도, 반도체 장치(1207)는 다른 부분들을 방해하지는 않는다. 더욱이, 휴대 전화의 전체 중량이 크게 증가하지 않는다.

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  13. 제1 기판 위에 박리층을 형성하는 단계;
    각각이 상기 박리층 위에 형성된 박막 트랜지스터를 포함하는 매트릭스 패턴으로 배치된 복수의 증폭기 회로들을 형성하는 단계;
    제2 기판 위에 매트릭스 패턴으로 배치된 복수의 광전 변환 소자들을 형성하는 단계;
    상기 박막 트랜지스터들 및 상기 복수의 광전 변환 소자들이 상기 제1 기판과 상기 제2 기판 사이에 위치되도록, 상기 박막 트랜지스터들의 각각과 상기 복수의 광전 변환 소자들의 각각 사이를 전기적으로 접속하는 도전막 및 씰링재를 협지함으로써, 상기 도전막을 통해 서로 대립하는 상기 제1 기판과 상기 제2 기판을 접착시키는 단계; 및
    상기 박막 트랜지스터 및 상기 복수의 광전 변환 소자들을 상기 제2 기판에 유지하면서, 상기 박막 트랜지스터로부터 상기 제1 기판을 박리하는 단계를 포함하는, 반도체 장치 제조 방법.
  14. 제1 기판 위에 박리층을 형성하는 단계;
    각각이 상기 박리층 위에 형성된 박막 트랜지스터를 포함하는 매트릭스 패턴으로 배치된 복수의 증폭기 회로들을 형성하는 단계;
    제2 기판 위에 매트릭스 패턴으로 배치된 복수의 광전 변환 소자들을 형성하는 단계;
    상기 박막 트랜지스터들과 상기 복수의 광전 변환 소자들이 상기 제1 기판과 상기 제2 기판 사이에 위치되도록, 상기 박막 트랜지스터들의 각각과 상기 복수의 광전 변환 소자들의 각각 사이를 전기적으로 접속하는 금속층을 협지함으로써, 상기 금속층을 통해 서로 대립하는 상기 제1 기판과 상기 제2 기판을 접착시키는 단계; 및
    상기 박막 트랜지스터 및 상기 복수의 광전 변환 소자들을 상기 제2 기판에 유지하면서, 상기 박막 트랜지스터로부터 상기 제1 기판을 박리하는 단계를 포함하는, 반도체 장치 제조 방법.
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  24. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 기판을 박리한 후, 제3 기판을 상기 박막 트랜지스터에 접착하는, 반도체 장치 제조 방법.
  25. 제 24 항에 있어서,
    상기 제3 기판은 플라스틱 기판 또는 유기 수지 부재로 형성된 기판인, 반도체 장치 제조 방법.
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  49. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 기판은 유리 기판 또는 석영 기판인, 반도체 장치 제조 방법.
  50. 제 13 항 또는 제 14 항에 있어서,
    상기 복수의 증폭기 회로들의 각각은 상기 복수의 광전 변환 소자들의 각각의 출력을 증폭하는, 반도체 장치 제조 방법.
  51. 삭제
  52. 제 13 항 또는 제 14 항에 있어서,
    상기 박막 트랜지스터는 실리콘을 함유하는 활성층을 포함하는, 반도체 장치 제조 방법.
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