KR101182085B1 - 반도체 기억 장치 - Google Patents
반도체 기억 장치 Download PDFInfo
- Publication number
- KR101182085B1 KR101182085B1 KR1020067017509A KR20067017509A KR101182085B1 KR 101182085 B1 KR101182085 B1 KR 101182085B1 KR 1020067017509 A KR1020067017509 A KR 1020067017509A KR 20067017509 A KR20067017509 A KR 20067017509A KR 101182085 B1 KR101182085 B1 KR 101182085B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory cell
- impurity diffusion
- region
- transistor
- potential
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 230000015654 memory Effects 0.000 claims abstract description 117
- 238000003860 storage Methods 0.000 claims abstract description 88
- 239000012535 impurity Substances 0.000 claims abstract description 58
- 238000009792 diffusion process Methods 0.000 claims abstract description 56
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 30
- 238000009825 accumulation Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 26
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 24
- 238000004519 manufacturing process Methods 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 210000000746 body region Anatomy 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010248 power generation Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
본 발명은, MOS 프로세스에 의해 제조 가능하며, 게다가 안정 동작을 실현할 수 있는 반도체 기억 장치를 얻는 것을 목적으로 한다. 스토리지 트랜지스터는, 불순물 확산 영역, 채널 형성 영역, 전하 축적 노드, 게이트 산화막, 게이트 전극을 갖고 있다. 게이트 전극은 게이트 라인에, 불순물 확산 영역은 소스 라인에, 각각 접속되어 있다. 스토리지 트랜지스터는, 전하 축적 노드에 홀이 축적되어 있는 상태와, 홀이 축적되어 있지 않은 상태를 발생하는 것에 의해, 각각 데이터 "1" 및 데이터 "0"을 기억한다. 액세스 트랜지스터는, 불순물 확산 영역, 채널 형성 영역, 게이트 산화막, 게이트 전극을 갖고 있다. 불순물 확산 영역은 비트 라인에 접속되어 있다.
메모리 셀, 스토리지 트랜지스터, 액세스 트랜지스터, 불순물 확산 영역, 채널 형성 영역, 워드 라인, 워드 라인, 비트 라인, 소스 라인
Description
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 2개의 트랜지스터에 의해 메모리 셀이 구성된 반도체 기억 장치에 관한 것이다.
고밀도의 반도체 기억 장치로서는, 스택형이나 트렌치형의 메모리 캐패시터와, 스위칭용의 MOS 트랜지스터를 포함하는 DRAM이 주류였지만, 메모리 캐패시터의 새로운 소형화가 곤란하기 때문에, DRAM의 소형화도 한계를 맞이하려고 하고 있다. 이러한 상황 하에, 상기와 같은 스택형이나 트렌치형의 메모리 캐패시터를 이용하는 대신에, 스위칭 트랜지스터를 캐패시터 소자로서도 겸용하여, 1개의 메모리 트랜지스터만에 의해서 메모리 셀을 구성하는 타입의 반도체 기억 장치가 개발되어 있다. 예를 들면, 하기 비특허 문헌1에는, SOI 트랜지스터의 플로팅 보디 영역에 전하를 축적하는 반도체 기억 장치가 개시되어 있다.
비특허 문헌1: DIGEST OF TECHNICAL PAPERS pp152-153, "9.1 Memory Design Using One-Transistor Gain Cell on SOI", Takashi Ohsawa, Katsuyuki Fujita, Tomoki Higashi, Yoshihisa Iwata, Takeshi Kajiyama, Yoshiaki Asao, Kazumasa Sunouchi, 2002 IEEE International Solid-State Circuits Conference, February 5, 2002
또한, 상기의 비특허 문헌1과 마찬가지로, 1개의 트랜지스터만으로 메모리 셀이 구성되어 있는 반도체 기억 장치의 다른 예가, 하기 특허 문헌1에 개시되어 있다.
특허 문헌1: 일본 특허 공개 2002-260381호 공보
그러나, 상기 비특허 문헌1에 개시된 반도체 기억 장치에 의하면, 특수한 구조의 폴리실리콘 필라를 형성할 필요가 있기 때문에, 프로세스가 복잡해져, 제조 코스트의 증대를 초래한다고 하는 문제가 있다.
또한, 상기 특허 문헌1에 개시된 반도체 기억 장치에서는, 소스-드레인 사이에 고전압을 인가함으로써 드레인 근방에서 임팩트 이온화를 일으키고, 그에 의해 생성한 홀을 보디에 축적시킴으로써, 데이터 "1"(임계치 전압이 낮은 상태)의 기입이 실시된다. 또한, 소스에 부전압을 인가해서 보디로부터 홀을 배출함으로써, 데이터 "0"(임계치 전압이 높은 상태)의 기입이 실시된다. 그러나, 임팩트 이온화에 의한 홀의 생성에는 한계가 있으며, 데이터 "1"의 상태와 데이터 "0"의 상태에서 임계치 전압의 차를 크게 할 수 없다고 하는 문제가 있다. 또한, 판독이나 기입의 제어에는 매우 다종의 전원 전압이 필요하고, 게다가, 워드 라인이나 비트 라인을 제어하기 위해서 3치의 전압을 공급하는 드라이버가 필요하기 때문에, 판독 및 기입의 제어나, 필요한 전압의 생성이 복잡해진다고 하는 문제도 있다. 또한, 1개의 메모리 트랜지스터만에 의해서 메모리 셀을 구성한 경우에는, 전원 투입 시에 보디의 전위가 매우 낮은 상태로 유지되어 있는 경우가 있는데, 그러한 상황에서는 임팩트 이온화에 의한 전류가 흐르지 않아, 데이터 "1"을 기입할 수 없다고 하는 문 제도 있다. 이러한 사태를 회피하기 위해서는, 모든 메모리 셀을 일단 초기화한다고 하는 여분의 수순이 필요하게 되고, 게다가, 초기화를 위해서 통상 동작보다도 높은 전원 전압을 생성할 필요가 발생한다고 하는 문제도 있다.
〈발명의 개시〉
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 특수한 프로세스를 필요로 하지 않고, 범용되고 있는 M0S 프로세스에 의해 제조가 가능하며, 게다가, 데이터 "1"의 상태와 데이터 "0"의 상태에서 임계치 전압을 크게 상이하게 하는 것에 의해, 안정된 동작을 실현할 수 있는 반도체 기억 장치를 얻는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치의 제1 양태는, 행렬 형상으로 배치된 복수의 메모리 셀과, 제1 방향으로 배열되는 상기 복수의 메모리 셀에 의해 공유되는 게이트 라인 및 워드 라인과, 제2 방향으로 배열되는 상기 복수의 메모리 셀에 의해 공유되는 비트 라인 및 소스 라인을 포함하고, 상기 복수의 메모리 셀의 각각은, 제1 채널 형성 영역을 사이에 두고 대향하는 제1 및 제2 불순물 확산 영역과, 상기 제1 채널 형성 영역의 상방에 형성된 제1 게이트 전극과, 상기 제1 채널 형성 영역의 하방에 형성된 전하 축적 노드를 포함하는 스토리지 트랜지스터와, 상기 스토리지 트랜지스터에 직렬로 접속되고, 상기 제1 불순물 확산 영역과, 제2 채널 형성 영역을 사이에 두고 상기 제1 불순물 확산 영역에 대향하는 제3 불순물 확산 영역과, 상기 제2 채널 형성 영역의 상방에 형성된 제2 게이트 전극을 포함하는 액세스 트랜지스터를 갖고, 상기 제2 불순물 확산 영역은 상기 소스 라인에, 상기 제3 불순물 확산 영역은 상기 비트 라인에, 상기 제1 게이트 전극은 상기 게이트 라인에, 상기 제2 게이트 전극은 상기 워드 라인에, 각각 접속되고, 상기 액세스 트랜지스터의 온/오프에 의해 상기 제1 불순물 확산 영역의 전위를 일정 전위 또는 플로팅 상태로 전환하는 것에 의해, 상기 전하 축적 노드의 전위를 제어하고, 이에 의해 상기 스토리지 트랜지스터의 임계치 전압이 하이 레벨 또는 로우 레벨로 설정된다.
본 발명에 따른 반도체 기억 장치의 제1 양태에 의하면, 특수한 프로세스를 필요로 하지 않고 제조가 가능하며, 게다가, 안정된 동작을 실현하는 것이 가능하다.
본 발명에 따른 반도체 기억 장치의 제2 양태는, 제1 방향을 따라서 연장하는 제1 소자 분리 절연막이 형성된 주면을 갖고, 상기 제1 방향을 따라서 연장하는 소자 형성 영역이 상기 제1 소자 분리 절연막에 의해 규정된 기판과, 상기 제1 방향을 따라서 연장하는 비트 라인과, 모두 제2 방향을 따라서 연장하는, 복수의 게이트 라인, 복수의 워드 라인, 및 복수의 소스 라인과, 상기 소자 형성 영역 내에서 상기 제1 방향을 따라서 배열되어 배치된 복수의 메모리 셀을 포함하고, 상기 복수의 메모리 셀에 의해 상기 비트 라인이 공유되고, 상기 복수의 메모리 셀 중의 상기 제1 방향을 따라서 상호 인접하는 2개의 메모리 셀에 의해, 상기 복수의 소스 라인 중의 1개의 소스 라인이 공유된다.
본 발명에 따른 반도체 기억 장치의 제2 양태에 따르면, 메모리 셀 어레이 영역의 면적을 삭감하는 것이 가능하다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백해진다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 기억 장치의 전체 구성을 도시하는 블록도.
도 2는 도 1에 도시한 메모리 어레이의 일부를 추출해서 도시하는 회로도.
도 3은 메모리 셀의 구조를 도시하는 단면도.
도 4는 메모리 셀의 등가 회로도.
도 5는 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트.
도 6은 게이트 라인을 로우 레벨로부터 하이 레벨로 상승시켰을 때의 스토리지 노드의 전위의 변화를 시뮬레이션한 결과를 도시하는 도면.
도 7은 게이트 라인을 로우 레벨로부터 하이 레벨로 상승시켰을 때의 스토리지 노드의 전위의 변화를 시뮬레이션한 결과를 도시하는 도면.
도 8은 도 1에 도시한 센스 앰프가 포함하는 센스 앰프 회로의 구성을 도시하는 회로도.
도 9는 데이터 기입 동작에 있어서의 비트 라인에의 전압 인가 회로의 구성을 도시하는 회로도.
도 10은 도 8에 도시한 마이너스의 전원 전위를 생성하기 위한 내부 전원 발생 회로의 구성을 도시하는 블록도.
도 11은 도 5에 도시한 워드 라인 및 비트 라인의 각 하이 레벨을 생성하기 위한 내부 전원 발생 회로의 구성을 도시하는 회로도.
도 12는 도 8에 대응시켜, 센스 앰프가 포함하는 센스 앰프 회로의 구성을 도시하는 회로도.
도 13은 도 9에 대응시켜, 비트 라인에의 전압 인가 회로의 구성을 도시하는 회로도.
도 14는 도 5에 대응시켜, 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트.
도 15는 도 3에 대응시켜, 메모리 셀의 구조를 도시하는 단면도.
도 16은 본 발명의 실시 형태 4에 따른 반도체 기억 장치의 상면 레이아웃을 도시하는 상면도.
도 17은 본 발명의 실시 형태 4에 따른 반도체 기억 장치의 상면 레이아웃을 도시하는 상면도.
도 18은 본 발명의 실시 형태 4에 따른 반도체 기억 장치의 상면 레이아웃을 도시하는 상면도.
도 19는 도 16에 도시한 레이아웃에 대응하는 등가 회로도.
도 20은 도 16에 도시한 라인 XX-XX를 따른 위치에 관한 단면 구조를 도시하는 단면도.
도 21은 도 16에 도시한 라인 XXI-XXI에 따른 위치에 관한 단면 구조를 도시하는 단면도.
도 22는 도 16에 도시한 라인 XXII-XXII에 따른 위치에 관한 단면 구조를 도 시하는 단면도.
도 23은 반도체 메모리와 로직 회로가 1칩으로서 구성된 IC 칩의 구조를 모식적으로 도시하는 상면도.
도 24는 도 23에 도시한 메모리 셀 어레이 영역의 기본 어레이의 구조를 모식적으로 도시하는 도면.
도 25는 도 23에 도시한 IC 칩의 제조 방법을 공정순으로 도시하는 단면도.
도 26은 도 23에 도시한 IC 칩의 제조 방법을 공정순으로 도시하는 단면도.
도 27은 도 23에 도시한 IC 칩의 제조 방법을 공정순으로 도시하는 단면도.
도 28은 도 23에 도시한 IC 칩의 제조 방법을 공정순으로 도시하는 단면도.
도 29는 도 23에 도시한 IC 칩의 제조 방법을 공정순으로 도시하는 단면도.
도 30은 도 23에 도시한 IC 칩의 제조 방법을 공정순으로 도시하는 단면도.
도 31은 도 30에 도시한 구조의 변형예를 도시하는 단면도.
<부호의 설명>
1: 반도체 기억 장치
8: 메모리 어레이
9: 센스 앰프
11: 실리콘 기판
12: 매립 산화막층
13: 실리콘층
14: SOI 기판
20, 22, 24, 58, 60, 62: 불순물 확산 영역
16, 18, 54, 56: 게이트 산화막
17, 19, 55, 57: 게이트 전극
21, 23a, 59, 61a: 채널 형성 영역
23b, 61b: 전하 축적 노드
50: P형 실리콘 기판
51: N웰
52: P웰
STr: 스토리지 트랜지스터
ATr: 액세스 트랜지스터
SN: 스토리지 노드
MC, MCH, MCL: 메모리 셀
BL: 비트 라인
RBLH, RBLL: 레퍼런스 비트 라인
SL: 소스 라인
GL: 게이트 라인
WL: 워드 라인
Tr1, Tr2: 트랜지스터
〈발명을 실시하기 위한 최량의 형태〉
(실시 형태 1)
도 1은, 본 발명의 실시 형태 1에 따른 반도체 기억 장치(1)의 전체 구성을 도시하는 블록도이다. 도 1을 참조하여, 반도체 기억 장치(1)는, 어드레스 디코더(2), 입출력 회로(3), 어드레스 버퍼(4), 클럭 버퍼(5), 제어 신호 버퍼(6), 제어 회로(7), 메모리 어레이(8), 센스 앰프(9), 및 전원 회로(10)를 포함하고 있다.
도 2는, 도 1에 도시한 메모리 어레이(8)의 일부를 추출해서 도시하는 회로도이다. 도 2를 참조하여, 메모리 어레이(8)에는, 복수의 메모리 셀 MC가 행렬 형상으로 배치되어 있다. 또한, 메모리 어레이(8)에는, 행 방향을 따라서 연장하는 복수의 게이트 라인 GL 및 복수의 워드 라인 WL과, 열 방향을 따라서 연장하는 복수의 비트 라인 BL 및 복수의 소스 라인 SL이 배치되어 있다. 행 방향으로 배열되는 복수의 메모리 셀 MC에 의해, 게이트 라인 GL 및 워드 라인 WL이 공유되어 있고, 열 방향으로 배열되는 복수의 메모리 셀 MC에 의해, 비트 라인 BL 및 소스 라인 SL이 공유되어 있다. 게이트 라인 GL 및 워드 라인 WL과, 비트 라인 BL 및 소스 라인 SL의 교점에, 메모리 셀 MC가 배치되어 있다.
도 1을 참조하여, 어드레스 디코더(2)는, 행 어드레스 디코더와 열 어드레스 디코더를 갖고 있다. 행 어드레스 디코더는, 어드레스 버퍼(4)로부터 공급되는 행 어드레스 신호에 기초하여, 복수의 워드 라인 WL 및 복수의 게이트 라인 GL 중에서 각각 하나의 워드 라인 WL 및 게이트 라인 GL을 선택하여 구동한다. 열 어드레스 디코더는, 어드레스 버퍼(4)로부터 공급되는 열 어드레스 신호에 기초하여, 복수의 비트 라인 BL 중에서 하나의 비트 라인 BL을 선택하여 구동한다.
센스 앰프(9)는, 메모리 어레이(8)의 각 열마다 형성된 복수의 센스 앰프 회 로를 갖고 있다. 센스 앰프 회로의 구성 및 동작에 대해서는 후술한다.
입출력 회로(3)는, 데이터 출력 동작에서는, 열 어드레스 디코더에 의해 선택된 센스 앰프 회로의 출력을, 출력 데이터로서 반도체 기억 장치(1)의 외부에 출력한다. 또한, 입출력 회로(3)는, 데이터 입력 동작에서는, 반도체 기억 장치(1)의 외부로부터 공급된 입력 데이터를 증폭한 후, 열 어드레스 디코더에 의해 선택된 비트 라인 BL을 경유하여, 메모리 셀 MC에 입력 데이터를 기입한다.
어드레스 버퍼(4), 클럭 버퍼(5), 및 제어 신호 버퍼(6)는, 반도체 기억 장치(1)의 외부로부터 공급된 어드레스 신호, 클럭 신호, 및 제어 신호를, 각각 제어 회로(7)에 전달한다.
전원 회로(10)는, 판독이나 기입 등의 반도체 기억 장치(1)의 동작에 필요한 전압(워드 라인 WL이나 비트 라인 BL에 인가하는 전압 등)을 생성하여, 메모리 어레이(8) 등에 공급한다.
도 3은, 메모리 셀 MC의 구조를 도시하는 단면도이고, 도 4는, 메모리 셀 MC의 등가 회로도이다. 도 4를 참조하여, 메모리 셀 MC는, 스토리지 노드 SN을 갖는 스토리지 트랜지스터 STr과, 액세스 트랜지스터 ATr이, 노드 PN을 통해서 직렬로 접속된 구조를 갖고 있다. 즉, 2개의 트랜지스터로 1개의 메모리 셀 MC가 구성되어 있다.
도 3을 참조하여, SOI 기판(14)은, 실리콘 기판(11), 매립 산화막층(12), 및 실리콘층(13)이 이 순서로 적층된 구조를 갖고 있다. 스토리지 트랜지스터 STr은, N형의 불순물 확산 영역(22, 24), 채널 형성 영역(23a), 전하 축적 노드(23b), 게 이트 산화막(18), 및 게이트 전극(19)을 갖고 있다. 불순물 확산 영역(22, 24)은, 실리콘층(13)의 상면으로부터 매립 산화막층(12)의 상면에 달하여 형성되어 있으며, 실리콘층(13)의 상면 내에 규정된 채널 형성 영역(23a)을 사이에 두고, 상호 대향하고 있다. 불순물 확산 영역(22)은, 도 4에 도시한 노드 PN에 상당한다. 게이트 산화막(18)은 채널 형성 영역(23a) 상에 형성되어 있고, 게이트 전극(19)은 게이트 산화막(18) 상에 형성되어 있다. 도 4에 도시한 스토리지 노드 SN에 상당하는 전하 축적 노드(23b)는, 채널 형성 영역(23a)의 하방에 형성되어 있다. 전하 축적 노드(23b)는, 소자 분리 절연막(15)에 의해, 인접하는 다른 메모리 셀 MC로부터 전기적으로 분리되어 있다. 즉, S0I 트랜지스터의 플로팅 보디에 의해, 전하 축적 노드(23b)가 구성되어 있다. 게이트 전극(19)은 게이트 라인 GL에 접속되어 있고, 불순물 확산 영역(24)은 소스 라인 SL에 접속되어 있다.
스토리지 트랜지스터 STr은, 전하 축적 노드(23b)에 홀이 축적되어 있는 상태(스토리지 트랜지스터 STr의 임계치 전압이 낮은 상태)와, 홀이 축적되어 있지 않은 상태(임계치 전압이 높은 상태)를 발생하는 것에 의해, 각각 데이터 "1" 및 데이터 "0"을 기억한다.
액세스 트랜지스터 ATr은, N형의 불순물 확산 영역(20, 22), 채널 형성 영역(21), 게이트 산화막(16), 및 게이트 전극(17)을 갖고 있다. 불순물 확산 영역(20)은, 실리콘층(13)의 상면으로부터 매립 산화막층(12)의 상면에 달하여 형성되어 있고, 실리콘층(13)의 상면 내에 규정된 채널 형성 영역(21)을 사이에 두고, 불순물 확산 영역(22)에 대향하고 있다. 게이트 산화막(16)은 채널 형성 영역(21) 상에 형성되어 있고, 게이트 전극(17)은 게이트 산화막(16) 상에 형성되어 있다. 게이트 전극(17)은 워드 라인 WL에 접속되어 있고, 불순물 확산 영역(20)은 비트 라인 BL에 접속되어 있다.
도 5는, 반도체 기억 장치(1)의 동작을 설명하기 위한 타이밍차트이다. 합계로 8개의 동작 모드가 존재하고 있으며, 이하, 순차로 설명한다. 또한, 소스 라인 SL에는 전원 전위 VDD가 공급되어 있다.
(1) 데이터 "0"의 기입 동작(0W)
비트 라인 BL을 로우 레벨(GND)로 설정한 상태에서, 워드 라인 WL을 로우 레벨(GND)로부터 하이 레벨(1/2VDD)로 상승시키고, 게이트 라인 GL을 하이 레벨(VDD)로부터 로우 레벨(GND)로 저하시킨다. 이에 의해, 노드 PN이 하이 레벨(VDD)로부터 로우 레벨(GND)로 저하함과 함께, 게이트 커플링(게이트와 보디의 사이에 발생하는 용량 결합)에 의해, 스토리지 노드 SN이 하이 레벨(VDD)로부터 로우 레벨(GND)로 저하한다. 그 결과, 스토리지 노드 SN에 홀이 축적되어 있지 않은 상태(데이터 "0")가 발생된다.
다음으로, 비트 라인 BL을 로우 레벨로 유지한 채, 게이트 라인 GL을 로우 레벨로부터 하이 레벨로 상승시킨다. 이 때, 비트 라인 BL이 로우 레벨이고, 워드 라인 WL이 하이 레벨이기 때문에, 액세스 트랜지스터 ATr은 온하여 있고, 노드 PN은 로우 레벨로 유지되어 있다. 따라서, 게이트 라인 GL의 전위가 약간 상승해서 스토리지 트랜지스터 STr에 채널이 형성되면, 채널에 의해 게이트 커플링이 저지되어(채널 블록), 게이트 라인 GL의 전위가 상승해도 스토리지 노드 SN의 전위는 더 이상은 상승하지 않는다. 즉, 소스 라인 SL로부터 스토리지 트랜지스터 STr을 통해서 노드 PN에 공급된 홀은, 액세스 트랜지스터 ATr을 통해서 비트 라인 BL에 배출되어, 스토리지 노드 SN에 홀이 축적되어 있지 않은 상태(데이터 "0")가 유지된다.
그 후, 워드 라인 WL을 하이 레벨로부터 로우 레벨로 저하시킴으로써, 액세스 트랜지스터 ATr은 오프하고, 노드 PN이 로우 레벨로부터 하이 레벨로 상승한다.
(2) 데이터 "0"의 판독 동작(0R)
비트 라인 BL을 로우 레벨로 설정하고, 워드 라인 WL을 하이 레벨로 설정함으로써, 액세스 트랜지스터 ATr을 온시킨다. 이 상태에서, 게이트 라인 GL을 하이 레벨로 설정한다. 스토리지 노드 SN에 홀이 축적되어 있지 않은 상태(데이터 "0")에서는, 스토리지 트랜지스터 STr의 임계 전압이 높게 되어 있기 때문에, 소스 라인 SL로부터 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr을 통해서 비트 라인 BL에 흐르는 전류의 량은 적다.
액세스 트랜지스터 ATr을 온시킨 것에 의해 노드 PN의 전위는 약간 저하하지만, 그 후에 워드 라인 WL을 로우 레벨로 저하시켜 액세스 트랜지스터 ATr을 오프 시키면, 노드 PN의 전위는 재차 하이 레벨로 상승한다.
(3) 데이터 "0"의 유지 동작(0H)
비트 라인 BL을 로우 레벨로부터 하이 레벨(1/2VDD)로 상승시킨다. 이에 의해, 워드 라인 WL이 하이 레벨이더라도, 비트 라인 BL과 워드 라인 WL의 사이에 전위차는 발생하지 않기 때문에, 액세스 트랜지스터 ATr은 온하지 않는다. 따라서, 소스 라인 SL로부터 비트 라인 BL에 전류가 흐르지 않아, 데이터 "0"이 유지된다.
(4) 데이터 "0"의 리프레시 동작(0Ref)
리프레시 동작의 실행에는, 기입이나 판독 등의 통상의 커맨드의 2배의 기간을 필요로 한다. 우선, 리프레시 대상의 메모리 셀 MC에 대하여 상기의 판독 동작을 실행하고, 그 결과 얻어진 데이터 "0"을, 도 1에 도시한 입출력 회로(3)가 포함하는 라이트 버퍼에 보존한다. 그 후, 상기의 기입 동작을 실행하고, 라이트 버퍼에 보존되어 있는 데이터와 동일한 데이터(즉 데이터 "0")를, 리프레시 대상의 메모리 셀 MC에 기입한다.
(5) 데이터 "1"의 기입 동작(1W)
비트 라인 BL을 로우 레벨로 설정한 상태에서, 워드 라인 WL을 로우 레벨로부터 하이 레벨로 상승시키고, 게이트 라인 GL을 하이 레벨로부터 로우 레벨로 저하시킨다. 이에 의해, 노드 PN이 하이 레벨로부터 로우 레벨로 저하함과 함께, 게이트 커플링에 의해, 스토리지 노드 SN이 하이 레벨로부터 로우 레벨로 저하한다. 그 결과, 스토리지 노드 SN에 홀이 축적되어 있지 않은 상태(데이터 "0")가 발생된다. 여기까지의 동작은, 데이터 "0"의 기입 동작과 마찬가지이다.
다음으로, 비트 라인 BL을 로우 레벨로부터 하이 레벨로 상승시킨 후, 게이트 라인 GL을 로우 레벨로부터 하이 레벨로 상승시킨다. 이 때, 비트 라인 BL 및 워드 라인 WL이 모두 하이 레벨이기 때문에, 액세스 트랜지스터 ATr은 오프하고 있고, 노드 PN의 전위는 플로팅 상태이다. 이 상태에서는, 게이트 라인 GL이 상승해도 스토리지 트랜지스터 STr에는 채널이 형성되지 않기 때문에, 상기의 채널 블록 이 되지 않는다. 따라서, 게이트 라인 GL의 전위가 상승하면, 게이트 커플링에 의해 스토리지 노드 SN의 전위도 상승한다. 즉, 소스 라인 SL로부터 스토리지 노드 SN에 공급된 홀은, 비트 라인 BL에 배출되지 않고 스토리지 노드 SN에 축적되어, 데이터 "1"의 상태가 발생된다. 또한, 플로팅 상태인 노드 PN의 전위는, 스토리지 노드 SN의 전위의 상승에 연동하여, 로우 레벨로부터 하이 레벨로 상승한다.
(6) 데이터 "1"의 판독 동작(1R)
비트 라인 BL을 로우 레벨로 설정하고, 워드 라인 WL을 하이 레벨로 설정함으로써, 액세스 트랜지스터 ATr을 온시킨다. 이 상태에서, 게이트 라인 GL을 하이 레벨로 설정한다. 스토리지 노드 SN에 홀이 축적되어 있는 상태(데이터 "1")에서는, 스토리지 트랜지스터 STr의 임계치 전압이 낮게 되어 있기 때문에, 소스 라인 SL로부터 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr을 통해서 비트 라인 BL에 흐르는 전류의 량은 많다.
(7) 데이터 "1"의 유지 동작(1H)
데이터 "0"의 유지 동작과 마찬가지로, 비트 라인 BL을 로우 레벨로부터 하이 레벨로 상승시킨다. 이에 의해, 워드 라인 WL이 하이 레벨이더라도, 비트 라인 BL과 워드 라인 WL의 사이에 전위차는 발생하지 않기 때문에, 액세스 트랜지스터 ATr은 온하지 않는다. 따라서, 소스 라인 SL로부터 비트 라인 BL에 전류가 흐르지 않아, 데이터 "1"이 유지된다.
(8) 데이터 "1"의 리프레시 동작(1Ref)
데이터 "0"의 리프레시 동작과 마찬가지로, 우선, 리프레시 대상의 메모리 셀 MC에 대하여 상기의 판독 동작을 실행하고, 그 결과 얻어진 데이터 "1"을, 도 1에 도시한 입출력 회로(3)가 포함하는 라이트 버퍼에 보존한다. 그 후, 상기의 기입 동작을 실행하고, 라이트 버퍼에 보존되어 있는 데이터와 동일한 데이터(즉 데이터 "1")를, 리프레시 대상의 메모리 셀 MC에 기입한다.
도 6, 7은, 기입 동작에 있어서, 게이트 라인 GL을 로우 레벨(0V)로부터 하이 레벨(1.2V)로 상승시켰을 때의 스토리지 노드 SN의 전위의 변화를 시뮬레이션한 결과를 도시하는 도면이다. 도 6이 데이터 "0"의 기입 동작에 대응하고, 도 7이 데이터 "1"의 기입 동작에 대응한다. 횡축의 X(㎛)에 관하여, X가 제로인 부근은 스토리지 트랜지스터 STr의 보디 영역(도 3에 도시한 전하 축적 노드(23b), 즉 스토리지 노드 SN)에 상당하고, X가 마이너스인 영역은 스토리지 트랜지스터 STr의 소스 영역(도 3에 도시한 불순물 확산 영역(22), 즉 노드 PN)에 상당하며, X가 플러스인 영역은 스토리지 트랜지스터 STr의 드레인 영역(도 3에 도시한 불순물 확산 영역(24))에 상당한다. 또한, 스토리지 트랜지스터 STr의 채널 길이는 0.1㎛이다. 종축의 Potential(V)는, 각 영역의 최심부 부근의 전위이다.
도 6을 참조하여, 데이터 "0"의 기입 동작에서는, 액세스 트랜지스터 ATr이 온되는 결과, 스토리지 트랜지스터 STr의 소스 영역의 전위는 0V로 고정된다. 단, 빌트 인 포텐셜이 가미되기 때문에, 도 6에서는 0V가 아니라 0.53V로 고정되어 있다. 이 경우, 게이트 라인 GL을 로우 레벨(0V)로부터 하이 레벨(1.2V)로 상승시켜도, 스토리지 트랜지스터 STr의 보디 영역의 전위는, 0V로부터 0.2V 정도까지밖에 상승하지 않음을 알 수 있다.
한편, 도 7을 참조하여, 데이터 "1"의 기입 동작에서는, 액세스 트랜지스터 ATr이 오프되는 결과, 스토리지 트랜지스터 STr의 소스 영역의 전위는 플로팅 상태이다. 이 경우, 게이트 라인 GL을 로우 레벨(0V)로부터 하이 레벨(1.2V)로 상승시키면, 스토리지 트랜지스터 STr의 보디 영역의 전위는, 0V로부터 0.7V 정도까지 크게 상승하고 있음을 알 수 있다. 또한, 보디 영역의 전위의 상승에 연동하여, 스토리지 트랜지스터 STr의 소스 영역의 전위도, 0.4V로부터 1.2V 부근까지 상승하고 있음을 알 수 있다.
도 8은, 도 1에 도시한 센스 앰프(9)가 포함하는 센스 앰프 회로의 구성을 도시하는 회로도이다. 도 1에 도시한 메모리 어레이(8)에는, 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr을 갖는 통상의 메모리 셀 MC 외에, 메모리 셀 MCH, MCL이 형성되어 있다. 메모리 셀 MCH는, 기입 동작 시에 반드시 데이터 "1"이 기입되는 것에 의해 임계치 전압이 로우 레벨로 설정된 스토리지 트랜지스터 STrH와, 이것에 직렬로 접속된 액세스 트랜지스터 ATr을 갖고 있다. 메모리 셀 MCL은, 기입 동작 시에 반드시 데이터 "0"이 기입되는 것에 의해 임계치 전압이 하이 레벨로 설정된 스토리지 트랜지스터 STrL과, 이것에 직렬로 접속된 액세스 트랜지스터 ATr을 갖고 있다. 메모리 셀 MCH는 레퍼런스 비트 라인 RBLH에 접속되어 있고, 메모리 셀 MCL은 레퍼런스 비트 라인 RBLL에 접속되어 있다.
메모리 셀 MC, MCH, MCL은, 모두 플러스의 전원 전위 VDD(예를 들면 1.2V)에 접속되어 있다. 또한, 메모리 셀 MC, MCH, MCL은, 모두 트랜지스터 Tr1, Tr2를 통해서, 마이너스의 전원 전위 VBB(-VDD, 예를 들면 -1.2V)에 접속되어 있다. 예를 들면, 전원 전위 VDD와 전원 전위 VBB의 사이에 있어서, 전원 전위 VDD측으로부터 순차로 스토리지 트랜지스터 STr, 액세스 트랜지스터 ATr, 트랜지스터 Tr1, 및 트랜지스터 Tr2가 직렬로 접속되어 있다. 트랜지스터 Tr1은, 드레인과 게이트가 상호 접속되어 있어, 소위 임계치 접속을 구성하고 있다. 트랜지스터 Tr2에 대해서도 마찬가지이다. 트랜지스터 Tr1, Tr2는, 비트 라인 BL 및 레퍼런스 비트 라인 RBLH, RBLL의 각 판독 전압을, 모두 0V 부근에 설정하는 것을 목적으로 하여 배치되어 있다.
또한, 메모리 셀 회로는, 2쌍의 병렬 입력을 갖는 차동 증폭 회로를 포함하고 있으며, 한쪽의 병렬 입력에는, 레퍼런스 비트 라인 RBLH의 전위 Vblh 및 레퍼런스 비트 라인 RBLL의 전위 Vbll이 입력되고, 다른 쪽의 병렬 입력에는, 비트 라인 BL의 전위 Vbl이 입력된다. 스토리지 트랜지스터 STrH는 임계치 전압이 낮고, 스토리지 트랜지스터 STrL은 임계치 전압이 높기 때문에, 상대적으로, Vblh>Vbll로 된다. 또한, 메모리 셀 MC가 데이터 "0"을 기억하고 있는 경우, 즉 스토리지 트랜지스터 STr의 임계치 전압이 하이 레벨인 경우에는, Vbl=Vbll로 되고, 반대로, 메모리 셀 MC가 데이터 "1"을 기억하고 있는 경우, 즉 스토리지 트랜지스터 STr의 임계치 전압이 로우 레벨인 경우에는 Vbl=Vblh로 된다. 차동 증폭 회로에서는 Vblh, Vbll과 Vbl이 비교되어, Vbl=Vbll인 경우에는 차동 증폭 회로로부터 하이 레벨의 신호가 출력되고, Vbl=Vblh인 경우에는 차동 증폭 회로로부터 로우 레벨의 신호가 출력된다. 즉, 스토리지 트랜지스터 STr의 임계치 전압이 하이 레벨일 경우에는, 차동 증폭 회로로부터 하이 레벨의 신호가 출력되고, 한편, 스토리지 트랜지스터 STr의 임계치 전압이 로우 레벨인 경우에는, 차동 증폭 회로로부터 로우 레벨의 신호가 출력된다.
이러한 구성에 의해, 메모리 셀 MC에 기억되어 있는 데이터를, 센스 앰프 회로에 의해 오류 없이 검출할 수 있다.
도 9는, 데이터 기입 동작에 있어서의 비트 라인 BL에의 전압 인가 회로(기입 회로)의 구성을 도시하는 회로도이다. 도 5에 도시한 바와 같이, 데이터 "0"을 기입할 경우에는 비트 라인 BL은 로우 레벨로 설정하고, 데이터 "1"을 기입할 경우에는 비트 라인 BL은 하이 레벨로 설정할 필요가 있다. 도 9를 참조하여, 기입 허가 신호 WE가 하이 레벨인 경우에 있어서, 기입 데이터 WD가 "0"일 때는 비트 라인 BL에 GND(0V)이 인가되고, 기입 데이터 WD가 "1"일 때는 비트 라인 BL에 VBL(0.6V)이 인가된다. 또한, 데이터 판독 동작에서는, 기입 허가 신호 WE가 로우 레벨로 되는 결과, 전압 인가 회로의 출력은 하이 임피던스 상태로 된다.
이러한 구성에 의해, 전압 인가 회로는, 기입 데이터 WD에 따라서 비트 라인 BL의 전위를 확실하게 상이하게 할 수 있어, 잘못된 데이터가 메모리 셀 MC에 기입되는 것을 방지할 수 있다.
도 10은, 도 8에 도시한 마이너스의 전원 전위 VBB(예를 들면 -1.2V)를 생성하기 위한 내부 전원 발생 회로의 구성을 도시하는 블록도이다. 도 10에 도시하는 내부 전원 발생 회로는, 도 1에 도시한 전원 회로(10)의 일부이다. 검출기(80)는, -1.2V의 기준 전압과, 차지 펌프(82)의 출력 전압(VBB)을 비교하여, 검출기(80)의 검출 결과에 기초하여, 링 오실레이터(81)가 펄스를 발생해서 차지 펌프(82)를 제 어한다.
도 11은, 도 5에 도시한 워드 라인 WL 및 비트 라인 BL의 각 하이 레벨(1/2VDD)을 생성하기 위한 내부 전원 발생 회로(강압 회로)의 구성을 도시하는 회로도이다. 도 11에 도시하는 내부 전원 발생 회로는, 도 1에 도시한 전원 회로(10)의 일부이다. 전원 전위 VDD를 트랜지스터(90, 91)에서 분압함으로써 얻어진 1/2VDD가, 기준 전압으로서 오차 증폭기(92)에 입력된다. 오차 증폭기(92)의 출력에는, PMOS 트랜지스터로 이루어지는 드라이버 트랜지스터(93)가 접속되어 있고, 드라이버 트랜지스터(93)로부터 1/2VDD가 출력됨과 함께, 이 1/2VDD는 오차 증폭기(92)에 부귀환되어 있다.
이와 같이 본 실시 형태 1에 따른 반도체 기억 장치(1)에 따르면, 스토리지 트랜지스터 STr과 액세스 트랜지스터 ATr에 의해 메모리 셀 MC을 구성할 수 있기 때문에, 종래의 DRAM에서 필요했던 메모리 캐패시터가 불필요해진다. 게다가, 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr의 치수(레이아웃 사이즈나 형상)는, 통상의 NMOS 트랜지스터의 치수로 마찬가지이며, 특수한 구조를 필요로 하지 않는다. 따라서, 제조 공정 수 및 포토마스크의 필요 매 수를 삭감할 수 있어, 제조 코스트의 저감 및 칩 면적의 삭감을 도모하는 것이 가능하게 된다.
또한, 특수한 프로세스를 필요로 하지 않고, 범용되고 있는 MOS 프로세스에 의해 반도체 기억 장치(1)를 제조할 수 있기 때문에, 상기 비특허 문헌1에 개시되어 있는 반도체 기억 장치와 비교하여, 제조 프로세스의 간략화 및 제조 코스트의 저감을 도모할 수 있다.
또한, 데이터 "1"을 기억하고 있는 상태와 데이터 "0"을 기억하고 있는 상태에서, 스토리지 트랜지스터 STr의 임계치 전압을 크게 상이하게 할 수 있기 때문에, 상기 특허 문헌1에 개시된 반도체 기억 장치와 비교하여, 안정된 동작을 실현하는 것이 가능하게 된다.
또한, 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr이 SOI 트랜지스터에 의해 구성되어 있고, 기생 용량이 작기 때문에, 벌크 기판을 이용하는 경우와 비교하면, 동작의 고속화 및 소비 전력의 저감을 도모하는 것이 가능하다. 또한, 스토리지 노드 SN이 액세스 트랜지스터 ATr 등과 전기적으로 분리되어 있기 때문에, 노이즈에 대한 내성이 높다. 덧붙여, 스토리지 노드 SN은 주위의 대부분이 소자 분리 절연막(15)에 의해 둘러싸여 있다는 점에서, 게이트 커플링에 의한 효과가 크고, 데이터 "1"의 상태와 데이터 "0"의 상태에서 스토리지 트랜지스터 STr의 임계치 전압의 차를 크게 할 수 있다고 하는 효과도 얻어진다.
(실시 형태 2)
도 12는, 도 8에 대응시켜, 센스 앰프(9)가 포함하는 센스 앰프 회로의 구성을 도시하는 회로도이다. 본 실시 형태 2에 따른 반도체 기억 장치(1)의 전체 구성 및 메모리 셀 MC의 구성은, 상기 실시 형태 1과 마찬가지이다. 도 12를 참조하여, 전원 전위 VDD와 그라운드 전위 GND의 사이에는, 전원 전위 VDD측으로부터 순차로 스토리지 트랜지스터 STr, 액세스 트랜지스터 ATr, 트랜지스터 Tr1, 및 트랜지스터 Tr2가 직렬로 접속되어 있다. 스토리지 트랜지스터 STrH, STrL에 대해서도 마찬가지이다. 트랜지스터 Tr1, Tr2의 각 게이트는, 트랜지스터 Tr1의 드레인에 공통으로 접속되어 있어, 소위 임계치 접속을 구성하고 있다.
도 13은, 도 9에 대응시켜, 비트 라인 BL에의 전압 인가 회로의 구성을 도시하는 회로도이다. 도 9의 VBL(0.6V) 대신에, VDD(1.2V)가 채용되어 있는 점이, 상기 실시 형태 1과 상이하다.
도 14는, 도 5에 대응시켜, 반도체 기억 장치(1)의 동작을 설명하기 위한 타이밍차트이다. 도 5에서는 워드 라인 WL 및 비트 라인 BL의 각 하이 레벨이 1/2VDD였던 것에 대해서, 도 14에서는 VDD인 점이, 상기 실시 형태 1과 상이하다.
이와 같이 본 실시 형태 2에 따른 반도체 기억 장치(1)에 의하면, 마이너스의 전원 전위 VBB(-1.2V)의 사용을 회피할 수 있기 때문에, 도 10에 도시한 내부 전압 발생 회로가 불필요해진다. 또한, 이에 수반하여, 워드 라인 WL 및 비트 라인 BL의 각 하이 레벨이 1/2VDD가 아니라 VDD로 되기 때문에, 도 11에 도시한 내부 전압 발생 회로도 불필요해진다. 따라서, 상기 실시 형태 1과 비교하여, 제조 코스트의 저감 및 칩 면적의 삭감을 도모하는 것이 가능하게 된다.
또한, 도 8에 도시한 구성에서는 트랜지스터 Tr1, Tr2마다 게이트 드레인 사이의 배선 접속이 필요해지지만, 도 12에 도시한 구성에서는 그 필요가 없기 때문에, 메모리 셀 트랜지스터(스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr)와 마찬가지의 형상의 트랜지스터에 의해, 트랜지스터 Tr1, Tr2를 구성할 수 있다. 따라서, 프로세스의 변동에 기인하는 메모리 셀 트랜지스터와 트랜지스터 Tr1, Tr2의 특성의 변동을 억제할 수 있기 때문에, 보다 안정된 판독 동작을 실현하는 것이 가능하게 된다.
(실시 형태 3)
도 15는, 도 3에 대응시켜, 메모리 셀 MC의 구조를 도시하는 단면도이다. 본 실시 형태 3에 따른 반도체 기억 장치(1)의 전체 구성은, 상기 실시 형태 1, 2와 마찬가지이다. 상기 실시 형태 1에서는 SOI 기판(14)을 이용하여 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr이 형성되었지만, 본 실시 형태 3에서는 벌크 기판을 이용하여 구성되어 있는 점이, 상기 실시 형태 1과 상이하다.
도 15를 참조하여, P형 실리콘 기판(50) 상에는 N웰(51)이 형성되어 있고, N 웰(51) 상에는 P웰(52)이 형성되어 있다. P웰(52)은, N웰(51)에 의해, P형 실리콘 기판(50)과 전기적으로 분리되어 있다. 인접하는 메모리 셀 MC끼리는, P웰(52)의 상면으로부터 N웰(51)의 상면에까지 달하는 STI(Shallow Trench Isolation)(53)에 의해, 상호 전기적으로 분리되어 있다. 이 때문에, STI(53)의 분리 폭을 크게 할 필요가 없어, 칩 면적의 증대가 회피되고 있다.
스토리지 트랜지스터 STr은, N형의 불순물 확산 영역(60, 62), 채널 형성 영역(61a), 전하 축적 노드(61b), 게이트 산화막(56), 및 게이트 전극(57)을 갖고 있다. 불순물 확산 영역(60, 62)은, P웰(52)의 상면 내에 규정된 채널 형성 영역(61a)을 사이에 두고, 상호 대향하고 있다. 게이트 산화막(56)은 채널 형성 영역(61a) 상에 형성되어 있고, 게이트 전극(57)은 게이트 산화막(56) 상에 형성되어 있다. 전하 축적 노드(61b)는, 채널 형성 영역(61a)의 하방에 형성되어 있다. 전하 축적 노드(61b)는, STI(53)에 의해, 인접하는 다른 메모리 셀 MC로부터 전기적으로 분리되어 있다. 게이트 전극(57)은 게이트 라인 GL에 접속되어 있고, 불순물 확산 영역(62)은 소스 라인 SL에 접속되어 있다.
액세스 트랜지스터 ATr은, N형의 불순물 확산 영역(58, 60), 채널 형성 영역(59), 게이트 산화막(54), 및 게이트 전극(55)을 갖고 있다. 불순물 확산 영역(58)은, P웰(52)의 상면 내에 규정된 채널 형성 영역(59)을 사이에 두고, 불순물 확산 영역(60)에 대향하고 있다. 게이트 산화막(54)은 채널 형성 영역(59) 상에 형성되어 있고, 게이트 전극(55)은 게이트 산화막(54) 상에 형성되어 있다. 게이트 전극(55)은 워드 라인 WL에 접속되어 있고, 불순물 확산 영역(58)은 비트 라인 BL에 접속되어 있다.
또한, 각 부의 도전형을 반대로 함으로써, N형 실리콘 기판을 이용하여, 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr을 PMOS 트랜지스터에 의해 구성할 수도 있다.
이와 같이 본 실시 형태 3에 따른 반도체 기억 장치(1)에 의하면, SOI 기판이 아니라 벌크 기판을 이용하여 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr이 형성되어 있다. 따라서, 일반적으로 벌크 기판보다도 고가의 SOI 기판을 이용하는 경우와 비교하면, 코스트의 저감을 도모할 수 있다.
(실시 형태 4)
도 16～18은, 본 발명의 실시 형태 4에 따른 반도체 기억 장치의 상면 레이아웃을 도시하는 상면도이다. 각 층의 레이아웃이 분명해지도록, 도 16으로부터 비트 라인 BL을 생략한 것이 도 17에 상당하고, 도 17로부터 워드 라인 WL, 게이트 라인 GL, 및 소스 라인 SL을 생략한 것이 도 18에 상당한다. 또한, 도 19는, 도 16에 도시한 레이아웃에 대응하는 등가 회로도이다. 또한, 도 20, 21, 22는, 각각 도 16에 도시한 라인 XX-XX, XXI-XXI, XXII-XXII를 따른 위치에 관한 단면 구조를 도시하는 단면도이다.
도 18을 참조하여, 소자 분리 영역 IR 및 소자 형성 영역 AR은, 모두 제1 방향을 따라서 연장하여 형성되어 있다. 소자 형성 영역 IR내에는, 도 21, 22에 도시된 소자 분리 절연막(15)이 형성되어 있다. 즉, 소자 분리 절연막(15)이 제1 방향을 따라서 연장하여 형성됨으로써, 소자 분리 절연막(15)에 의해, 제1 방향으로 연장하는 소자 형성 영역 AR이 규정된다. 소자 형성 영역 AR은, 소자 분리 절연막(15)에 의해 분단되는 일없이, 제1 방향을 따라서 연속적으로 연장하고 있다.
도 17을 참조하여, 워드 라인 WL, 게이트 라인 GL, 및 소스 라인 SL은, 모두 제2 방향을 따라서 연장하여 형성되어 있다. 제2 방향은, 제1 방향과 수직인 방향이다. 소스 라인 SL의 양측에 게이트 라인 GL이 형성되어 있고, 게이트 라인 GL의 외측(소스 라인 SL과는 반대측)에 워드 라인 WL이 형성되어 있다. 워드 라인 WL의 외측(게이트 라인 GL과는 반대측)에는, 이웃하는 워드 라인 WL이 형성되어 있다. 소스 라인 SL은, 다층 배선 구조에서의 제1층 배선으로서 형성되어 있고, 컨택트 플러그 CP2를 통해서 소자 형성 영역 AR에 접속되어 있다.
도 16을 참조하여, 비트 라인 BL은, 소자 형성 영역 AR의 상방에 있어서, 제1 방향을 따라서 연장하여 형성되어 있다. 비트 라인 BL은, 다층 배선 구조에서의 제2층 배선으로서 형성되어 있고, 컨택트 플러그 CP1을 통해서 소자 형성 영역 AR에 접속되어 있다. 또한, 비트 라인 BL을 제1층 배선으로서 형성하고, 소스 라인 SL을 제2층 배선으로서 형성하는 것도 가능하다.
비트 라인 BL을 따라서, 복수의 메모리 셀 MC(MCa～MCf)가 배치되어 있다. 제1 방향으로 배열되는 복수의 메모리 셀 MC에 의해, 비트 라인 BL이 공유되어 있다. 또한, 제1 방향을 따라서 상호 인접하는 2개의 메모리 셀 MC에 의해, 1개의 소스 라인 SL이 공유되어 있다. 도 16에 도시한 예에서는, 소스 라인 SL은, 예를 들면 좌단의 메모리 셀 MCa와 중앙의 메모리 셀 MCb에 의해 공유되어 있다. 또한, 워드 라인 WL, 게이트 라인 GL, 및 소스 라인 SL은, 제2 방향으로 배열되는 복수의 메모리 셀 MC에 의해 공유되어 있다.
도 19를 참조하여, 상기 각 실시 형태 1～3과 마찬가지로, 메모리 셀 MC는 스토리지 트랜지스터 STr과 액세스 트랜지스터 ATr을 갖고 있다. 스토리지 트랜지스터 STr 및 액세스 트랜지스터 ATr의 구조 및 동작은, 상기 각 실시 형태 1～3과 마찬가지이다.
도 20을 참조하여, SOI 기판(14)은, 실리콘 기판(11), 매립 산화막층(12), 및 실리콘층(13)이 이 순서로 적층된 구조를 갖고 있다. 스토리지 트랜지스터 STr은, N형의 불순물 확산 영역(22, 24), 채널 형성 영역(23a), 전하 축적 노드(23b), 게이트 산화막(18), 및, 도 16, 17에 도시한 게이트 라인 GL에 상당하는 게이트 전극(19)을 갖고 있다. 불순물 확산 영역(22, 24)은, 실리콘층(13)의 상면으로부터 매립 산화막층(12)의 상면에 달하여 형성되어 있고, 실리콘층(13)의 상면 내에 규정된 채널 형성 영역(23a)을 사이에 두고, 상호 대향하고 있다. 게이트 산화막(18)은 채널 형성 영역(23a) 상에 형성되어 있고, 게이트 전극(19)은 게이트 산 화막(18) 상에 형성되어 있다. 전하 축적 노드(23b)는, 채널 형성 영역(23a)의 하방에 형성되어 있다.
액세스 트랜지스터 ATr은, N형의 불순물 확산 영역(20, 22), 채널 형성 영역(21), 게이트 산화막(16), 및, 도 16, 17에 도시한 워드 라인 WL에 상당하는 게이트 전극(17)을 갖고 있다. 불순물 확산 영역(20)은, 실리콘층(13)의 상면으로부터 매립 산화막층(12)의 상면에 달하여 형성되어 있고, 실리콘층(13)의 상면 내에 규정된 채널 형성 영역(21)을 사이에 두고, 불순물 확산 영역(22)에 대향하고 있다. 게이트 산화막(16)은 채널 형성 영역(21) 상에 형성되어 있고, 게이트 전극(17)은 게이트 산화막(16) 상에 형성되어 있다.
게이트 전극(17, 19)의 측면에는, 절연막으로 이루어지는 사이드월 스페이서(104)가 형성되어 있다. 불순물 확산 영역(20)의 상면 상에는 실리사이드층(100)이 형성되어 있고, 불순물 확산 영역(22)의 상면 상에는 실리사이드층(102)이 형성되어 있고, 불순물 확산 영역(24)의 상면 상에는 실리사이드층(103)이 형성되어 있고, 게이트 전극(17, 19)의 상면 상에는 실리사이드층(101)이 형성되어 있다.
층간 절연막(105) 내에는, 실리사이드층(100)에 접속된 컨택트 플러그(106)와, 실리사이드층(103)에 접속된 컨택트 플러그(107)가 형성되어 있다. 층간 절연막(105) 상에는, 컨택트 플러그(106)에 접속된 금속막(108)과, 컨택트 플러그(107)에 접속된 금속 배선(109)이 형성되어 있다. 컨택트 플러그(107)는, 도 17에 도시한 컨택트 플러그 CP2에 상당한다. 금속 배선(109)은, 도 16, 17에 도시한 소스 라인 SL에 상당한다.
층간 절연막(110) 내에는, 금속막(108)에 접속된 컨택트 플러그(111)가 형성되어 있다. 층간 절연막(110) 상에는, 컨택트 플러그(111)에 접속된 금속 배선(112)이 형성되어 있다. 컨택트 플러그(106, 111) 및 금속막(108)은, 도 16에 도시한 컨택트 플러그 CP1에 상당한다. 금속 배선(112)은, 도 16에 도시한 비트 라인 BL에 상당한다.
도 21, 22를 참조하여, 소위 풀 트렌치형의 소자 분리 절연막(15)이, 실리콘층(13)의 상면으로부터 매립 산화막층(12)의 상면에까지 달하여 형성되어 있다. 즉, 소자 분리 절연막(15)은, 매립 산화막층(12)의 상면에 접촉하는 저면을 갖고 있다.
도 23은, 반도체 메모리와 로직 회로가 1칩으로서 구성된 IC 칩(120)의 구조를 모식적으로 도시하는 상면도이다. IC 칩(120)은, 본 발명에 따른 반도체 기억 장치가 형성된 메모리 셀 어레이 영역(121)과, SRAM이 형성된 SRAM 영역(122)과, 아날로그 회로가 형성된 아날로그 회로 영역(123)과, 로직 회로가 형성된 로직 회로 영역(124)을 갖고 있다. 또한, IC 칩(120)의 주연에는, 복수의 I/O 패드(125)가 배열되어 형성되어 있다.
메모리 셀 어레이 영역(121)은, 예를 들면, 도 1에 도시한 반도체 기억 장치(1)에 상당한다. 메모리 셀 어레이 영역(121) 내에는, 어드레스 디코더(2), 입출력 회로(3), 버퍼 회로(126), 제어 회로(7), 메모리 어레이(8), 센스 앰프(9), 및 전원 회로(10)가 형성되어 있다. 버퍼 회로(126)는, 도 1에 도시한 어드레스 버퍼(4), 클럭 버퍼(5), 및 제어 신호 버퍼(6)에 상당한다.
도 24는, 도 23에 도시한 메모리 셀 어레이 영역(121)에 관해서, 64kb의 기본 어레이의 구조를 모식적으로 도시하는 도면이다. 행 방향(도 24에서는 세로 방향)을 따라서 연장하는 합계 64개의 워드 라인 WL0～WL63이, 열 방향(도 24에서는 가로 방향)으로 배열되어 배치되어 있다. 또한, 열 방향을 따라서 연장하는 합계1024개의 비트 라인 BL0～BL1023이, 행 방향으로 배열되어 배치되어 있다. 도 24에 도시한 복수의 소스 라인 SL은 단부에 있어서 상호 연결되어 있으며, 소스 라인 SL에는 전원 전위 VDD가 인가되어 있다. 1개의 컬럼 셀렉터(131)에는 4개의 비트 라인 BL이 접속되어 있고, 컬럼 셀렉터(131)는, 센스 앰프와 기입 드라이버를 포함하는 회로(130)에 접속되어 있다. 또한, 도 8에 도시한 레퍼런스 비트 라인 RBLH, RBLL에 상당하는 레퍼런스 비트 라인 RBLL, RBL0과, 도 8에 도시한 트랜지스터 Tr1, Tr2가 형성된 미러 메모리 셀 영역 MMC가 형성되어 있다.
도 25～30은, 도 23에 도시한 IC 칩(120)의 제조 방법을 공정순으로 도시하는 단면도이다. 도 25～30에서는, 도 22에 대응하는 메모리 셀 어레이 영역의 구조와, 주변 회로 영역의 구조를 나란히 배열하여 도시하고 있다. 여기에서, 「메모리 셀 어레이 영역」은, 도 23에 도시한 메모리 어레이(8)에 상당한다. 또한, 「주변 회로 영역」은, 도 23에 도시한 SRAM 영역(122), 아날로그 회로 영역(123), 및 로직 회로 영역(124) 외에, 도 23에 도시한 메모리 셀 어레이 영역(121) 내에 있어서의, 어드레스 디코더(2), 입출력 회로(3), 버퍼 회로(126), 제어 회로(7), 센스 앰프(9), 및 전원 회로(10)에 상당한다.
도 25를 참조하여, 우선, 주지의 트렌치 분리 기술에 의해, SOI 기판(14)의 주변 회로 영역에서의 실리콘층(13)의 상면 내에, 소위 파셜 트렌치형의 소자 분리 절연막(140)을 형성한다. 또한, SOI 기판(14)의 메모리 셀 어레이 영역에서의 실리콘층(13)의 상면 내에, 소위 풀 트렌치형의 소자 분리 절연막(15)을 형성한다. 소자 분리 절연막(140)은, 매립 산화막층(12)의 상면에 달하지 않고 실리콘층(13)의 상면 내에 형성되어 있다. 즉, 소자 분리 절연막(140)은, 매립 산화막층(12)의 상면에 접촉하지 않는 저면을 갖고 있다.
도 26을 참조하여, 다음으로, 사진 제판법에 의해 소정의 개구 패턴을 갖는 포토레지스트(141)를 실리콘층(13) 상에 형성한 후, 인 또는 비소 등의 N형 불순물을 이온 주입함으로써, 포토레지스트(141)에 의해 덮여 있지 않은 부분의 실리콘층(13) 내에, N웰(142)을 형성한다. 그 후, 포토레지스트(141)를 제거한다.
도 27을 참조하여, 다음으로, 사진 제판법에 의해 소정의 개구 패턴을 갖는 포토레지스트(143)를 실리콘층(13) 상에 형성한 후, 붕소 등의 P형 불순물을 이온 주입함으로써, 포토레지스트(143)에 의해 덮여 있지 않은 부분의 실리콘층(13) 내에, P웰(144)을 형성한다. 그 후, 포토레지스트(143)를 제거한다.
도 28을 참조하여, 다음으로, 열 산화법에 의해 게이트 산화막(145, 18)을 형성한다. 다음으로, 폴리실리콘막을 전체 면에 퇴적한 후, 그 폴리실리콘막을 패터닝함으로써, 게이트 전극(146, 19)을 형성한다. 다음으로, 실리콘 질화막을 전체 면에 퇴적한 후, 그 실리콘 질화막을 에치백함으로써, 사이드월 스페이서(104)를 형성한다. 도 28에는 도시하지 않지만, 게이트 전극(19)의 측면에도 사이드월 스페이서(104)가 더불어 형성된다(도 20 참조).
도 29를 참조하여, 다음으로, 사진 제판법 및 이온 주입법에 의해, N웰(142) 내에 P형의 불순물 확산 영역(148)을 형성한다. 다음으로, 사진 제판법 및 이온 주입법에 의해, P웰(144) 내에 N형의 불순물 확산 영역(147)을 형성한다. 도 29에는 도시하지 않지만, 불순물 확산 영역(147)을 형성할 때, 메모리 셀 어레이 영역 내에는 불순물 확산 영역(20, 22, 24)이 더불어 형성된다(도 20 참조).
도 30을 참조하여, 다음으로, 실리콘 산화막으로 이루어지는 실리사이드 방지(보호)막을 필요에 따라서 원하는 영역에 형성한 후, 노출되어 있는 실리콘을 티탄 또는 코발트 등의 금속을 이용하여 실리사이드화함으로써, 실리사이드층(149, 150, 101)을 형성한다. 도 30에는 도시하지 않지만, 실리사이드층(149, 150, 101)을 형성할 때, 메모리 셀 어레이 영역 내에는 실리사이드층(100, 102, 103)이 더불어 형성된다(도 20 참조).
도 25～30으로부터 분명한 바와 같이, 본 실시 형태 4에 따른 IC 칩(120)은, 특수한 프로세스를 필요로 하지 않고, 범용되어 있는 M0S 프로세스에 의해 제조할 수 있다. 상기 실시 형태 1에 따른 반도체 기억 장치(1)도, 도 25～30과 마찬가지의 프로세스에 의해 제조할 수 있다. 그 때문에, 상기 실시 형태 1에 따른 반도체 기억 장치(1)에 대해서도, 범용되어 있는 M0S 프로세스에 의해 제조하는 것이 가능하다.
도 31은, 도 30에 도시한 구조의 변형예를 도시하는 단면도이다. 주변 회로 영역 내에는 N웰(142)이 형성되어 있지 않고, P웰(144)만이 형성되어 있다. 또한, 도 30에 도시한 P형의 불순물 확산 영역(148)을 갖는 PMOS 대신에, N형의 불순물 확산 영역(147)을 갖는 NMOS가 형성되어 있다.
도 16～18에 도시한 바와 같이, 본 실시 형태 4에 따른 반도체 기억 장치에서는, 소자 형성 영역 AR이 제1 방향을 따라서 연속적으로 연장하여 형성되어 있고, 비트 라인 BL은 제1 방향을 따라서 연장하고, 게이트 라인 GL, 워드 라인 WL, 및 소스 라인 SL은 제2 방향을 따라서 연장하고 있다. 그리고, 제1 방향으로 배열되어 배치된 복수의 메모리 셀 MC에 의해 비트 라인 BL이 공유되고, 또한, 제1 방향으로 인접하는 2개의 메모리 셀 MC에 의해 소스 라인 SL이 공유된다.
따라서, 도 3에 도시한 구조와 비교하면, 제1 방향으로 인접하는 메모리 셀 MC사이의 소자 분리 절연막(15)의 형성을 생략할 수 있는 분만큼, 메모리 셀 어레이 영역의 면적을 삭감할 수 있다. 게다가, 제1 방향으로 인접하는 2개의 메모리 셀 MC에 의해 1개의 소스 라인 SL이 공유되기 때문에, 메모리 셀 어레이 영역의 면적을 보다 삭감할 수 있다.
또한, 도 2, 3을 참조하여, 제1 방향으로 인접하는 메모리 셀 MC 사이에 소자 분리 절연막(15)이 형성되는 구조에 의하면, 한쪽의 메모리 셀 MC의 불순물 확산 영역(24)과, 소자 분리 절연막(15)과, 다른 쪽의 메모리 셀 MC의 불순물 확산 영역(20)에 의해, 기생 캐패시터 구조가 형성된다. 그 때문에, 소자 분리 절연막(15)을 통한 전류 리크를 방지하기 위해서 소자 분리 절연막(15)의 분리 폭을 넓게 하거나, 등전위의 소스 라인 SL끼리 상호 인접하도록 소스 라인 SL 및 비트 라인 BL이 배열되는 순서를 교체하는 등의 고안이 필요해진다. 이에 대하여, 본 실 시 형태 4에 따른 반도체 기억 장치에 의하면, 제1 방향으로 인접하는 메모리 셀 MC 사이에 소자 분리 절연막(15)이 형성되어 있지 않기 때문에, 그러한 고안을 할 필요가 없다.
또한, 도 30, 도 31에 도시한 바와 같이, 메모리 셀 어레이 영역 내에는 풀 트렌치형의 소자 분리 절연막(15)이 형성되고, 주변 회로 영역 내에는 파셜 트렌치형의 소자 분리 절연막(140)이 형성되어 있다. 따라서, 메모리 셀 어레이 영역에서는, 제2 방향으로 인접하는 메모리 셀 MC끼리 소자 분리 절연막(15)에 의해 전기적으로 완전하게 분리하면서, 주변 회로 영역에서는, NMOS 및 PMOS의 각 보디 영역의 전위를 고정하는 것이 가능하게 된다.
본 발명은 상세히 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시이며, 본 발명이 그것에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일없이 상정될 수 있는 것으로 해석된다.
Claims (10)
- 행렬 형상으로 배치된 복수의 메모리 셀과,게이트 라인, 워드 라인, 어드레스 신호에 기초하여 선택되고, 기입 대상이 되는 메모리 셀에 기입 전압을 공급하는 비트 라인, 및 전원 전압이 공급되는 소스 라인을 포함하고,상기 복수의 메모리 셀의 각각은,제1 채널 형성 영역을 사이에 두고 대향하는 제1 불순물 확산 영역 및 제2 불순물 확산 영역과, 상기 제1 채널 형성 영역의 상방에 형성된 제1 게이트 전극과, 상기 제1 채널 형성 영역의 하방에 형성된 전하 축적 노드를 포함하는 스토리지 트랜지스터와,상기 스토리지 트랜지스터에 직렬로 접속되고, 상기 제1 불순물 확산 영역과, 제2 채널 형성 영역을 사이에 두고 상기 제1 불순물 확산 영역에 대향하는 제3 불순물 확산 영역과, 상기 제2 채널 형성 영역의 상방에 형성된 제2 게이트 전극을 포함하는 액세스 트랜지스터를 갖고,상기 제2 불순물 확산 영역은 상기 소스 라인에, 상기 제3 불순물 확산 영역은 상기 비트 라인에, 상기 제1 게이트 전극은 상기 게이트 라인에, 상기 제2 게이트 전극은 상기 워드 라인에, 각각 접속되는 반도체 기억 장치.
- 제1항에 있어서,상기 액세스 트랜지스터를 온시킨 상태에서 상기 제1 게이트 전극의 전위를 로우 레벨로부터 하이 레벨로 상승시키는 것에 의해, 상기 스토리지 트랜지스터의 임계치 전압이 하이 레벨로 설정되고,상기 액세스 트랜지스터를 오프시킨 상태에서 상기 제1 게이트 전극의 전위를 로우 레벨로부터 하이 레벨로 상승시키는 것에 의해, 상기 스토리지 트랜지스터의 임계치 전압이 로우 레벨로 설정되는 반도체 기억 장치.
- 제1항에 있어서,반도체 기판, 절연층, 및 반도체층이 이 순서로 적층된 SOI 기판을 더 포함하고,상기 제1～제3 불순물 확산 영역, 및 상기 제1 및 제2 채널 형성 영역은, 모두 상기 반도체층 내에 형성되어 있고,상기 전하 축적 노드는, 상기 반도체층의 일부로서 구성되는 반도체 기억 장치.
- 제1항에 있어서,제1 도전형의 반도체 기판, 제2 도전형의 제1 웰, 및 상기 제1 도전형의 제2 웰이 이 순서로 적층된 기판을 더 포함하고,상기 제1～제3 불순물 확산 영역, 및 상기 제1 및 제2 채널 형성 영역은, 모두 상기 제2 웰의 상면 내에 형성되어 있고,상기 전하 축적 노드는, 상기 제2 웰의 일부로서 구성되는 반도체 기억 장치.
- 제1항에 있어서,상기 스토리지 트랜지스터의 임계치 전압이 하이 레벨로 설정된 제1 메모리 셀과,상기 제1 메모리 셀에 접속된 제1 레퍼런스 비트 라인과,상기 스토리지 트랜지스터의 임계치 전압이 로우 레벨로 설정된 제2 메모리 셀과,상기 제2 메모리 셀에 접속된 제2 레퍼런스 비트 라인과,상기 제1 및 제2 레퍼런스 비트 라인의 각 전위와, 판독 대상인 판독 메모리 셀에 접속된 비트 라인의 전위를 비교함으로써, 상기 판독 메모리 셀이 갖는 상기 스토리지 트랜지스터의 임계치 전압이 하이 레벨인지 로우 레벨인지를 검출하는 센스 앰프 회로를 더 포함하는 반도체 기억 장치.
- 제5항에 있어서,전원 전위와 그라운드 전위 사이에, 상기 전원 전위측으로부터 순차로 상기 스토리지 트랜지스터, 상기 액세스 트랜지스터, 제1 트랜지스터, 및 제2 트랜지스터가 직렬로 접속되어 있고,상기 제1 및 제2 트랜지스터의 각 게이트는, 상기 제1 트랜지스터의 드레인에 접속되어 있는 반도체 기억 장치.
- 제1항에 있어서,기입 대상인 기입 메모리 셀이 갖는 상기 스토리지 트랜지스터의 임계치 전압을 하이 레벨로 설정하는 경우에는, 상기 기입 메모리 셀에 접속된 비트 라인에 로우 레벨의 전위를 인가하고, 상기 기입 메모리 셀이 갖는 상기 스토리지 트랜지스터의 임계치 전압을 로우 레벨로 설정하는 경우에는, 상기 기입 메모리 셀에 접속된 상기 비트 라인에 하이 레벨의 전위를 인가하는 기입 회로를 더 포함하는 반도체 기억 장치.
- 제1항에 있어서,반도체 기판, 절연층, 및 반도체층이 이 순서로 적층된 SOI 기판을 더 포함하고,상기 SOI 기판은, 상기 복수의 메모리 셀이 형성된 메모리 셀 어레이 영역과, 주변 회로가 형성된 주변 회로 영역을 갖고 있고,상기 메모리 셀 어레이 영역 내에는, 상기 절연층의 상면에 접촉하는 저면을 갖는 제1 소자 분리 절연막이 형성되어 있고,상기 주변 회로 영역 내에는, 상기 절연층의 상면에 접촉하지 않는 저면을 갖는 제2 소자 분리 절연막이 형성되어 있는 반도체 기억 장치.
- 제1항에 있어서,상기 액세스 트랜지스터의 온/오프에 의해 상기 제1 불순물 확산 영역의 전위를 일정 전위 또는 플로팅 상태로 전환하는 것에 의해, 상기 전하 축적 노드의 전위를 제어하고, 그에 의해서 상기 스토리지 트랜지스터의 임계치 전압이 하이 레벨 또는 로우 레벨로 설정되는 반도체 기억 장치.
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00170920 | 2004-06-09 | ||
| PCT/JP2005/010242 WO2005122244A1 (ja) | 2004-06-09 | 2005-06-03 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117022772A Division KR20110113215A (ko) | 2004-06-09 | 2005-06-03 | 반도체 기억 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070022012A KR20070022012A (ko) | 2007-02-23 |
| KR101182085B1 true KR101182085B1 (ko) | 2012-09-11 |
Family
ID=43653825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067017509A KR101182085B1 (ko) | 2004-06-09 | 2005-06-03 | 반도체 기억 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101182085B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115274671B (zh) * | 2022-07-07 | 2024-03-29 | 北京超弦存储器研究院 | 一种存储单元和存储阵列及其制作方法和存储器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030161184A1 (en) * | 2002-02-25 | 2003-08-28 | Aplus Flash Technology, Inc. | Novel highly-integrated flash memory and mask ROM array architecture |
-
2005
- 2005-06-03 KR KR1020067017509A patent/KR101182085B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030161184A1 (en) * | 2002-02-25 | 2003-08-28 | Aplus Flash Technology, Inc. | Novel highly-integrated flash memory and mask ROM array architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070022012A (ko) | 2007-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8188534B2 (en) | Semiconductor memory device | |
| US7248495B2 (en) | Semiconductor memory device | |
| US6314017B1 (en) | Semiconductor memory device | |
| US7072204B2 (en) | Semiconductor memory device having dummy word line | |
| JP4507119B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001044297A (ja) | 半導体装置 | |
| US7259977B2 (en) | Semiconductor device having hierarchized bit lines | |
| WO2001073846A1 (en) | Semiconductor device | |
| JP2004200598A (ja) | 半導体記憶装置および半導体装置 | |
| JP2018022769A (ja) | 半導体装置およびその製造方法 | |
| JP3281304B2 (ja) | 半導体集積回路装置 | |
| US6677633B2 (en) | Semiconductor device | |
| US7668008B2 (en) | 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor | |
| KR101182085B1 (ko) | 반도체 기억 장치 | |
| JP2003030981A (ja) | 半導体記憶装置 | |
| US20120045872A1 (en) | Semiconductor Memory Device | |
| KR0132560B1 (ko) | 다이나믹형 반도체 기억 장치 | |
| JP2002230969A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20060830 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20100526 Comment text: Request for Examination of Application |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20100927 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20110728 Patent event code: PE09021S01D |
|
| A107 | Divisional application of patent | ||
| PA0104 | Divisional application for international application |
Comment text: Divisional Application for International Patent Patent event code: PA01041R01D Patent event date: 20110928 |
|
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20111130 Patent event code: PE09021S02D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20120730 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20120905 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20120905 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20150819 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150819 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160818 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160818 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170822 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170822 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180823 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180823 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190822 Start annual number: 8 End annual number: 8 |