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KR101173479B1 - Fuse circuit and method for repair using the same - Google Patents

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KR101173479B1
KR101173479B1 KR1020100105991A KR20100105991A KR101173479B1 KR 101173479 B1 KR101173479 B1 KR 101173479B1 KR 1020100105991 A KR1020100105991 A KR 1020100105991A KR 20100105991 A KR20100105991 A KR 20100105991A KR 101173479 B1 KR101173479 B1 KR 101173479B1
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최기범
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에스케이하이닉스 주식회사
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Abstract

본 발명은 퓨즈 블로잉 방식보다 안정적으로 리페어 공정을 수행할 수 있는 퓨즈회로 및 이를 이용한 리페어 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1전원전압라인과 제2전원전압라인; 상기 제1 및 제2전원전압라인 사이에서 직렬로 연결되고, 각각의 게이트가 상기 제1전원전압라인에 연결된 제1트랜지스터와 리페어 여부에 따라 서로 다른 결정상태를 갖는 활성층을 구비한 퓨즈스위칭용 트랜지스터로 구성된 전압분배부; 및 상기 전압분배부의 출력이 게이트로 입력되는 퓨즈용 트랜지스터를 포함한 퓨즈회로를 제공한다. The present invention provides a fuse circuit capable of performing a repair process more stably than a fuse blowing method, and a repair method using the same. A fuse switching transistor having an active layer connected in series between the first and second power supply voltage lines and having a different crystal state depending on whether the gate is connected to a first transistor connected to the first power supply voltage line. Voltage divider consisting of; And a fuse transistor for outputting the output of the voltage divider to a gate.

Description

퓨즈회로 및 이를 이용한 리페어 방법{FUSE CIRCUIT AND METHOD FOR REPAIR USING THE SAME}Fuse circuit and repair method using same {{FUSE CIRCUIT AND METHOD FOR REPAIR USING THE SAME}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 반도체 장치의 퓨즈회로(Fuse circuit) 및 이를 이용한 리페어(Repair) 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and relates to a fuse circuit of the semiconductor device and a repair method using the same.

반도체 메모리 장치를 제조함에 있어서, 수많은 셀들 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈를 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이져를 조사하여 퓨즈를 컷팅(Cutting)하는 퓨즈 블로잉(fuse blowing) 방식을 사용하여 리페어 공정을 수행한다. In the manufacture of a semiconductor memory device, if any one of a number of cells fails, it does not function as a memory and thus is treated as a defective product. However, in spite of a defect occurring only in some cells in the semiconductor memory device, the disposal of the entire semiconductor memory device as a defective product is very inefficient in terms of yield. Therefore, at present, the yield is improved by reviving the entire semiconductor memory device through a repair process in which a defective cell is replaced by using a redundancy cell provided in the semiconductor memory device. In order to replace a defective cell with a redundancy cell, a semiconductor memory device includes a fuse and performs a repair process using a fuse blowing method of cutting a fuse by irradiating a laser to a fuse connected to the defective cell. .

하지만, 종래기술에서는 퓨즈 블로잉 방식을 이용한 리페어 공정시 레이져가 조사되는 퓨즈의 면적(Dimension), 블로잉 조건에 따라 퓨즈가 컷팅되지 않거나, 퓨즈 블로잉시 발생된 도전정 잔류물에 의하여 퓨즈가 컷팅되지 않은것으로 인식되어 리페어 수율이 저하되는 문제점이 발생한다. 또한, 퓨즈 블로잉시 발생하는 충격으로 인하여 인접 구조물들이 손상되는 문제점이 발생한다.
However, in the prior art, the fuse is not cut according to the area of the fuse to which the laser is irradiated, the blowing conditions during the repair process using the fuse blowing method, or the fuse is not cut by the conductive crystal residue generated during the blow. It is recognized that the repair yield is deteriorated. In addition, there is a problem that adjacent structures are damaged due to the impact generated during the blow blow.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 퓨즈 블로잉 방식보다 안정적으로 리페어 공정을 수행할 수 있는 퓨즈회로 및 이를 이용한 리페어 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a fuse circuit capable of performing a repair process more stably than a fuse blowing method and a repair method using the same.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 제1전원전압라인과 제2전원전압라인; 상기 제1 및 제2전원전압라인 사이에서 직렬로 연결되고, 각각의 게이트가 상기 제1전원전압라인에 연결된 제1트랜지스터와 리페어 여부에 따라 서로 다른 결정상태를 갖는 활성층을 구비한 퓨즈스위칭용 트랜지스터로 구성된 전압분배부; 및 상기 전압분배부의 출력이 게이트로 입력되는 퓨즈용 트랜지스터를 포함한 퓨즈회로를 제공한다. According to an aspect of the present invention, there is provided a power supply device including: a first power supply voltage line and a second power supply voltage line; A fuse switching transistor having an active layer connected in series between the first and second power supply voltage lines and having a different crystal state depending on whether the gate is connected to a first transistor connected to the first power supply voltage line. Voltage divider consisting of; And a fuse transistor for outputting the output of the voltage divider to a gate.

또한, 본 발명의 퓨즈회로는 상기 퓨즈용 트랜지스터의 일측이 연결된 제3전원전압라인; 및 어드레스 신호가 게이트로 입력되고, 상기 퓨즈용 트랜지스터와 상기 제2전원전압라인 사이에서 직렬로 연결된 제2트랜지스터를 더 포함할 수 있다. 이때, 상기 제3전원전압라인은 상기 제2전원전압라인보다 높은 레벨의 바이어스가 인가될 수 있다. In addition, the fuse circuit of the present invention includes a third power supply voltage line connected to one side of the fuse transistor; And a second transistor having an address signal input to a gate and connected in series between the fuse transistor and the second power supply voltage line. In this case, a bias of a level higher than that of the second power voltage line may be applied to the third power voltage line.

상기 제1전원전압라인은 상기 제2전원전압라인보다 높은 레벨의 바이어스가 인가될 수 있다. 상기 제1트랜지스터의 드레인은 상기 제1전원전압라인에 연결되고, 상기 퓨즈스위칭용 트랜지스터의 소스는 상기 제2전원전압라인에 연결되며, 상기 제1트랜지스터의 소스 및 상기 퓨즈스위칭용 트랜지스터의 드레인은 상기 전압분배부의 출력에 연결될 수 있다. A bias of a level higher than that of the second power voltage line may be applied to the first power voltage line. A drain of the first transistor is connected to the first power supply voltage line, a source of the fuse switching transistor is connected to the second power supply voltage line, and a source of the first transistor and a drain of the fuse switching transistor are It may be connected to the output of the voltage divider.

상기 퓨즈스위칭용 트랜지스터는 바텀 게이트형 박막트랜지스터를 포함할 수 있다. 구체적으로, 상기 퓨즈스위칭용 트랜지스터는, 기판상에 형성된 게이트전극; 상기 기판상에서 상기 게이트전극을 덮는 게이트절연막; 상기 게이트절연막 상에 형성되고, 최초 비정질상태를 갖는 상기 활성층; 상기 활성층을 덮는 절연막; 및 상기 절연막에 형성되어 상기 게이트전극과 중첩되는 상기 활성층을 노출시키는 오픈영역을 포함할 수 있다. 또한, 상기 퓨즈스위칭용 트랜지스터는 상기 오픈영역으로 인해 노출된 상기 활성층 상에 형성된 캡핑막을 더 포함할 수 있다. 이때, 리페어 대상 퓨즈회로의 상기 퓨즈스위칭용 트랜지스터는 상기 오픈영역으로 노출된 상기 활성층이 결정질상태를 가질 수 있다.
The fuse switching transistor may include a bottom gate type thin film transistor. Specifically, the fuse switching transistor, the gate electrode formed on a substrate; A gate insulating film covering the gate electrode on the substrate; An active layer formed on the gate insulating film and having an initial amorphous state; An insulating layer covering the active layer; And an open region formed in the insulating layer to expose the active layer overlapping the gate electrode. The fuse switching transistor may further include a capping layer formed on the active layer exposed by the open region. In this case, in the fuse switching transistor of the repair target fuse circuit, the active layer exposed to the open region may have a crystalline state.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 제1전원전압라인과 제2전원전압라인, 상기 제1 및 제2전원전압라인 사이에서 직렬로 연결되고, 각각의 게이트가 상기 제1전원전압라인에 연결된 제1트랜지스터와 비정질상태의 활성층을 구비한 퓨즈스위칭용 트랜지스터로 구성된 전압분배부 및 상기 전압분배부의 출력이 게이트로 입력되는 퓨즈용 트랜지스터를 포함한 퓨즈회로를 준비하는 단계; 및 레이져 어닐링을 실시하여 상기 퓨즈스위칭용 트랜지스터의 활성층을 결정질상태로 변환시키는 단계를 포함하는 리페어 방법을 제공한다. 이때, 상기 레이져 어닐링은 엑시머 레이져 어닐링을 포함할 수 있다. According to another aspect of the present invention, a first power supply voltage line and a second power supply voltage line are connected in series between the first and second power supply voltage lines, and each gate is connected to the first power supply. Preparing a fuse circuit including a voltage divider comprising a first transistor connected to a voltage line and a fuse switching transistor having an active layer in an amorphous state, and a fuse transistor for outputting the voltage divider to a gate; And performing laser annealing to convert the active layer of the fuse switching transistor into a crystalline state. In this case, the laser annealing may include an excimer laser annealing.

상기 퓨즈회로는, 상기 퓨즈용 트랜지스터의 일측이 연결된 제3전원전압라인; 및 어드레스 신호가 게이트로 입력되고, 상기 퓨즈용 트랜지스터와 상기 제2전원전압라인 사이에서 직렬로 연결된 제2트랜지스터를 더 포함할 수 있다. 이때, 상기 제3전원전압라인에는 상기 제2전원전압라인보다 높은 레벨의 바이어스를 인가할 수 있다. The fuse circuit may include a third power supply voltage line to which one side of the fuse transistor is connected; And a second transistor having an address signal input to a gate and connected in series between the fuse transistor and the second power supply voltage line. In this case, a bias of a level higher than that of the second power voltage line may be applied to the third power voltage line.

상기 제1전원전압라인에는 상기 제2전원전압라인보다 높은 레벨의 바이어스를 인가할 수 있다. 상기 퓨즈회로에서 상기 제1트랜지스터 드레인은 상기 제1전원전압라인에 연결시키고, 상기 퓨즈스위칭용 트랜지스터 소스는 상기 제2전원전압라인에 연결시키며, 상기 제1트랜지스터의 소스 및 상기 퓨즈스위칭용 트랜지스터의 드레인은 상기 전압분배부의 출력에 연결시킬 수 있다. A bias of a level higher than that of the second power supply voltage line may be applied to the first power supply voltage line. In the fuse circuit, the first transistor drain is connected to the first power supply voltage line, the fuse switching transistor source is connected to the second power supply voltage line, and the source of the first transistor and the fuse switching transistor are connected to each other. A drain may be connected to the output of the voltage divider.

상기 퓨즈스위칭용 트랜지스터는, 기판상에 형성된 게이트전극; 상기 기판상에서 상기 게이트전극을 덮는 게이트절연막; 상기 게이트절연막 상에 형성된 상기 활성층; 상기 활성층을 덮는 절연막; 및 상기 절연막에 형성되어 상기 게이트전극과 중첩되는 상기 활성층을 노출시키는 오픈영역을 포함하고, 상기 오픈영역을 통해 노출된 상기 활성층에 대하여 상기 레이져 어닐링을 실시할 수 있다. 또한, 상기 퓨즈스위칭용 트랜지스터는 상기 오픈영역으로 인해 노출된 상기 활성층 상에 형성된 캡핑막을 더 포함할 수 있다.
The fuse switching transistor may include a gate electrode formed on a substrate; A gate insulating film covering the gate electrode on the substrate; The active layer formed on the gate insulating layer; An insulating layer covering the active layer; And an open region formed in the insulating layer to expose the active layer overlapping the gate electrode, and performing laser annealing on the active layer exposed through the open region. The fuse switching transistor may further include a capping layer formed on the active layer exposed by the open region.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 리페어 여부에 따른 서로 다른 결정상태를 갖는 퓨즈스위칭용 트랜지스터를 이용하여 구성된 전압분배부의 출력을 이용하여 퓨즈용 트랜지스터의 온/오프를 조절하는 방법으로 리페어를 실시함으로써, 퓨즈 블로잉 방식을 이용한 리페어 공정시 발생하는 문제점을 원천적으로 방지할 수 있는 효과가 있다.
The present invention based on the above-mentioned problem solving means is a method of controlling the on / off of the fuse transistor by using the output of the voltage divider configured by using a fuse switching transistor having a different crystal state according to the repair or not. By performing the repair, there is an effect that the problem that occurs during the repair process using the fuse blowing method can be fundamentally prevented.

도 1은 본 발명의 일실시예에 따른 퓨즈회로를 도시한 회로도.
도 2는 본 발명의 일실시예에 따른 퓨즈스위칭용 트랜지스터를 도시한 단면도.
도 3a 및 도 3b는 퓨즈용 트랜지스터가 온상태를 갖는 경우에 퓨즈회로 및 퓨즈스위칭용 트랜지스터를 도시한 도면.
도 4a 및 도 4b는 퓨즈용 트랜지스터가 오프상태를 갖는 경우에 퓨즈회로 및 퓨즈스위칭용 트랜지스터를 도시한 도면.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 퓨즈스위칭용 트랜지스터의 제조방법을 도시한 공정단면도.
도 6은 리페어 공정 전후의 활성성을 나타낸 이미지. 1 is a circuit diagram showing a fuse circuit according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a fuse switching transistor according to an exemplary embodiment of the present invention.
3A and 3B show a fuse circuit and a fuse switching transistor when the fuse transistor is in an on state;
4A and 4B show a fuse circuit and a fuse switching transistor when the fuse transistor is in an off state.
5A through 5D are cross-sectional views illustrating a method of manufacturing a fuse switching transistor according to an exemplary embodiment of the present invention.
6 is an image showing the activity before and after the repair process.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 기존의 레이져를 이용한 퓨즈 블로잉 방식보다 안정적으로 리페어 공정을 수행할 수 있는 퓨즈회로 및 이를 이용한 리페어 방법을 제공한다. 이를 위해, 본 발명은 트랜지스터를 이용하여 퓨즈를 구성하고, 리페어 여부에 따라 서로 다른 결정상태를 갖는 활성층을 구비한 퓨즈스위칭용 트랜지스터를 이용하여 퓨즈용 트랜지스터의 온/오프를 제어함으로써, 퓨즈의 컷팅 여부를 제어하는 것을 기술 사상으로 한다.
The present invention to be described below provides a fuse circuit and a repair method using the same that can perform a repair process more stably than a conventional fuse blowing method using a laser. To this end, the present invention configures a fuse using a transistor, and controls the on / off of the fuse transistor by using a fuse switching transistor having an active layer having a different crystal state depending on the repair, thereby cutting the fuse. It is technical idea to control whether or not.

도 1은 본 발명의 일실시예에 따른 퓨즈회로를 도시한 회로도이다. 1 is a circuit diagram illustrating a fuse circuit according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 퓨즈회로는 퓨즈용 트랜지스터(13)를 포함한 퓨즈부(102)와 리페어 여부에 따라 퓨즈용 트랜지스터(13)를 온/오프(on/off)시킬 수 있는 구동전압을 출력하는 전압분배부(101)를 포함한다. As shown in FIG. 1, a fuse circuit according to an embodiment of the present invention may turn on / off (on / on) the fuse transistor 13 according to whether or not the fuse part 102 including the fuse transistor 13 and a repair is performed. and a voltage divider 101 for outputting a driving voltage capable of being turned off.

전압분배부(101)는 제1전원전압라인(103)과 제1전원전압라인(103)보다 낮은 레벨의 바이어스(예컨대, 전압)가 인가되는 제2전원전압라인(104) 사이에서 직렬로 연결되고, 각각의 게이트가 제1전원전압라인(103)에 연결된 제1트랜지스터(11)와 퓨즈스위칭용 트랜지스터(12)를 포함한다. 여기서, 제1트랜지스터(11)의 드레인이 제1전원전압라인(103)측에 연결되고, 퓨즈스위칭용 트랜지스터(12)의 소스가 제2전원전압라인(104) 측에 연결되어 있으며, 제1트랜지스터(11)의 소스 및 퓨즈스위칭용 트랜지스터(12)의 드레인이 전압분배부(101)의 출력(106)에 연결되어 있다. 그리고, 제1트랜지스터(11)와 퓨즈스위칭용 트랜지스터(12)의 온/오프 여부에 따라 전압분배부(101) 출력(106)의 전압크기가 결정된다. The voltage divider 101 is connected in series between the first power supply voltage line 103 and the second power supply voltage line 104 to which a bias (eg, voltage) having a lower level than that of the first power supply voltage line 103 is applied. Each gate includes a first transistor 11 and a fuse switching transistor 12 connected to the first power supply voltage line 103. Here, the drain of the first transistor 11 is connected to the first power supply voltage line 103 side, the source of the fuse switching transistor 12 is connected to the second power supply voltage line 104 side, the first The source of the transistor 11 and the drain of the fuse switching transistor 12 are connected to the output 106 of the voltage divider 101. The voltage size of the voltage divider 101 output 106 is determined according to whether the first transistor 11 and the fuse switching transistor 12 are turned on or off.

퓨즈부(102)는 제3전원전압라인(105)과 제3전원전압라인(105)보다 낮은 레벨의 바이어스가 인가되는 제2전원전압라인(104) 사이에서 직렬로 연결되고, 전압분배부(101)의 출력(106)이 게이트로 입력되는 퓨즈용 트랜지스터(13) 및 퓨즈용 트랜지스터(13)와 제2전원전압라인(104) 사이에서 직렬로 연결되고, 어드레스 신호(Address signal, 107)가 게이트로 입력되는 제2트랜지스터(14)를 포함한다. 즉, 퓨즈용 트랜지스터(13)와 제2트랜지스터(14)는 제3전원전압라인(105)과 제2전원전압라인(104) 사이에서 직렬로 연결되어 있다. The fuse unit 102 is connected in series between the third power supply voltage line 105 and the second power supply voltage line 104 to which a lower level bias is applied than the third power supply voltage line 105. The output 106 of the 101 is connected in series between the fuse transistor 13 and the fuse transistor 13 and the second power supply voltage line 104, which are input to the gate, and an address signal 107 is connected. And a second transistor 14 input to the gate. That is, the fuse transistor 13 and the second transistor 14 are connected in series between the third power supply voltage line 105 and the second power supply voltage line 104.

제1전원전압라인(103)은 반도체 장치 내에서 사용되는 가장 높은 전압 예컨대, 펌핑전압(VPP)이 인가될 수 있다. 제2전원전압라인(104)는 접지전압(VSS)이 인가될 수 있다. 그리고, 제3전원전압라인(105)에는 프리차리전압(VPRE)이 인가될 수 있다. The first power supply voltage line 103 may be applied with the highest voltage used in the semiconductor device, for example, the pumping voltage VPP. The ground voltage VSS may be applied to the second power supply voltage line 104. The pre-charge voltage VPRE may be applied to the third power supply voltage line 105.

전압분배부(101)의 제1트랜지스터(11), 퓨즈부(102)의 퓨즈용 트랜지스터(13) 및 퓨즈부(102)의 제2트랜지스터(14)는 반도체 장치에서 통상적으로 사용되는 트랜지스터 즉, 노말 트랜지스터(Normal transistor)일 수 있다. The first transistor 11 of the voltage distribution unit 101, the fuse transistor 13 of the fuse unit 102, and the second transistor 14 of the fuse unit 102 are transistors commonly used in semiconductor devices, that is, It may be a normal transistor.

퓨즈스위칭용 트랜지스터(12)는 리페어 여부에 따라 서로 다른 결정상태를 갖는 활성층을 구비한다. 이때, 활성층의 결정상태에 따라 퓨즈스위칭용 트랜지스터(12)의 문턱전압이 변화하기 때문에 리페어 공정시 퓨즈스위칭용 트랜지스터(12) 활성층의 결정상태를 변화시키는 방법으로 퓨즈용 트랜지스터(13)의 온/오프를 제어할 수 있다. 이하, 도 2를 참조하여 퓨즈스위칭용 트랜지스터(12)의 구성에 대하여 보다 자세히 설명하기로 한다.The fuse switching transistor 12 includes an active layer having a different crystal state depending on whether the fuse is repaired or not. At this time, since the threshold voltage of the fuse switching transistor 12 changes according to the crystal state of the active layer, the fuse transistor 13 may be turned on / off by changing the crystal state of the active layer of the fuse switching transistor 12 during the repair process. Off can be controlled. Hereinafter, the configuration of the fuse switching transistor 12 will be described in more detail with reference to FIG. 2.

도 2는 본 발명의 일실시예에 따른 퓨즈스위칭용 트랜지스터를 도시한 단면도이다. 2 is a cross-sectional view illustrating a fuse switching transistor according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 퓨즈스위칭용 트랜지스터는 기판(21) 상에 형성된 게이트전극(또는 게이트, 22), 게이트전극(22)을 포함한 기판(21) 전면에 형성된 게이트절연막(23), 게이트절연막(23) 상에 형성되고, 리페어 여부에 따라 서로 다른 결정상태를 갖고, 최초(즉, 리페어 이전) 비정질상태를 갖는 활성층(24), 활성층(24) 상에 형성되어 게이트전극(22) 상의 활성층(24) 즉, 채널영역(24A)을 노출시키는 오픈영역(27)을 갖는 절연막(25) 및 오픈영역(27)으로 인해 노출된 활성층(24) 표면 상에 형성되어 노출된 활성층(24)을 보호하는 캡핑막(26)을 포함한다. 이처럼, 퓨즈스위칭용 트랜지스터는 바텀게이트형 박막트랜지스터(Bottom Gate type Thin Film Transistor) 구조를 갖는다.As shown in FIG. 2, the fuse switching transistor includes a gate electrode (or gate) 22 formed on the substrate 21, a gate insulating film 23 formed on the entire surface of the substrate 21 including the gate electrode 22, and a gate. An active layer 24 formed on the insulating layer 23 and having a different crystal state depending on whether the repair is performed, and having an initial state (that is, before the repair) in an amorphous state, formed on the active layer 24, and thus on the gate electrode 22. The active layer 24 formed on the surface of the active layer 24 exposed by the open region 27 and the insulating layer 25 having the open region 27 exposing the active layer 24, that is, the channel region 24A. Capping film 26 to protect the. As such, the fuse switching transistor has a bottom gate type thin film transistor structure.

퓨즈가 컷팅되지 않은 경우 즉, 전압분배부(101)의 출력(106)에 의하여 퓨즈용 트랜지스터(13)가 온상태가 되는 경우에 퓨즈스위칭용 트랜지스터(12)에서 활성층(24), 구체적으로 채널영역(24A)은 비정질상태를 갖는다(도 4a 참조). 반대로, 퓨즈가 컷팅된 경우 즉, 전압분배부(101)의 출력(106)에 의하여 퓨즈용 트랜지스터(13)가 오프상태가 되는 경우에 퓨즈스위칭용 트랜지스터(12)에서 활성층(24) 구체적으로, 채널영역(24A)은 결정질상태를 갖는다(도 4b 참조). In the case where the fuse is not cut, that is, when the fuse transistor 13 is turned on by the output 106 of the voltage distribution unit 101, the active layer 24, specifically a channel, in the fuse switching transistor 12 is turned on. Region 24A has an amorphous state (see FIG. 4A). In contrast, when the fuse is cut, that is, when the fuse transistor 13 is turned off by the output 106 of the voltage distribution unit 101, the active layer 24 in the fuse switching transistor 12 is specifically, The channel region 24A has a crystalline state (see FIG. 4B).

여기서, 활성층(24)은 최초 비정질상태를 갖고, 리페어 공정시 오픈영역(27)를 통해 노출된 활성층(24) 즉, 채널영역(24A)에 레이져 어닐링을 실시하여 채널영역(24A)을 결정질상태로 변환시킬 수 있다. 최초 활성층(24)은 비정질실리콘막(Amorphous Si)으로 형성할 수 있으며, 레이져 어닐링에 의하여 결정화된 활성층(24)은 폴리실리콘막(Poly Si)일 수 있다. 그리고, 레이져 어닐링은 엑시머 레이져 어닐링(Excimer Laser Anneal, ELA)으로 실시할 수 있다. Here, the active layer 24 has an initial amorphous state, and the channel region 24A is crystalline by performing laser annealing on the active layer 24, that is, the channel region 24A, exposed through the open region 27 during the repair process. Can be converted to The first active layer 24 may be formed of an amorphous silicon film (Amorphous Si), and the active layer 24 crystallized by laser annealing may be a polysilicon film (Poly Si). The laser annealing may be performed by excimer laser annealing (ELA).

이하, 도 3a 및 도 3b 그리고, 도 4a 및 도 4b를 참조하여 본 발명의 일실시예에 따른 퓨즈회로를 이용한 리페어 방법에 대하여 자세히 설명하기로 한다. Hereinafter, a repair method using a fuse circuit according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A and 3B and FIGS. 4A and 4B.

도 3a 및 도 3b는 퓨즈용 트랜지스터가 온상태를 갖는 경우에 퓨즈회로 및 퓨즈스위칭용 트랜지스터를 도시한 도면이고, 도 4a 및 도 4b는 퓨즈용 트랜지스터가 오프상태를 갖는 경우에 퓨즈회로 및 퓨즈스위칭용 트랜지스터를 도시한 도면이다. 이하에서, 제1전원전압라인(103), 제2전원전압라인(104) 및 제3전원전압라인(105)은 각각 펌핑전압(VPP), 접지전압(VSS) 및 프리차지전압(VPRE)이 인가되어 있다고 가정한다(VPP > VPRE > VSS). 3A and 3B illustrate a fuse circuit and a fuse switching transistor when the fuse transistor is in an on state, and FIGS. 4A and 4B illustrate a fuse circuit and fuse switching when the fuse transistor is in an off state. It is a figure which shows the transistor for. Hereinafter, the first power supply voltage line 103, the second power supply voltage line 104, and the third power supply voltage line 105 each have a pumping voltage VPP, a ground voltage VSS, and a precharge voltage VPRE. Assume that it is authorized (VPP> VPRE> VSS).

먼저, 도 3a 및 도 3b를 참조하여 본 발명의 일실시예에 따른 퓨즈회로의 동작을 살펴보면, 퓨즈부(102)의 제2트랜지스터(14)의 게이트에 입력되는 어드레스 신호(107)에 의하여 다수의 퓨즈회로들 중에서 어느 하나가 선택되면, 제3전원전압라인(105)에 프리차지전압(VPRE)이 인가된 후 플로팅(Floating)된다. First, referring to FIGS. 3A and 3B, the operation of a fuse circuit according to an embodiment of the present invention will be described. A plurality of address signals 107 may be inputted to a gate of a second transistor 14 of a fuse unit 102. If any one of the fuse circuits is selected, the precharge voltage VPRE is applied to the third power supply voltage line 105 and then floated.

다음으로, 전압분배부(101)는 제1트랜지스터(11)와 퓨즈스위칭용 트랜지스터(12)로 구성되어 있으며, 두 트랜지스터의 문턱전압에 따라 전압분배부(101)의 출력(106)이 결정된다. 예컨대, 두 트랜지스터의 문턱전압이 같다면 출력(106)의 전압은 (VPP-VSS)/2 가 될 것이다. 이어서, 전압분배부(101)의 동작을 살펴보면, 제1트랜지스터(11)의 게이트는 제1트랜지스터(11)의 드레인 단자와 같이 제1전원전압라인(103)에 연결되어 정상적으로 턴온(Normally Turn-on) 연결을 하고 있다. 따라서, 제1트랜지스터(11)는 자신의 문턱전압보다 높은 전압인 펌핑전압(VPP)이 인가되면서 온상태가 되어 펌핑전압(VPP)을 출력(106)으로 전달하게 된다. 이어서, 퓨즈스위칭용 트랜지스터(12)의 드레인 단자인 출력(106)에 펌핑전압(VPP)이 인가됨에 따라 퓨즈스위칭용 트랜지스터(12)는 턴온조건이 된다. 그러나, 비정질상태를 갖는 활성층(24) 구체적으로, 비정질실리콘막으로 이루어진 활성층(24)에서 전하이동도는 통상 0.5cm2/Vs로 매우 낮기 때문에 반도체 장치에서 사용되는 가장 높은 전압인 펌핑전압(VPP, 통상 3V 내외)에서도 턴온되지 않고 오프상태를 유지하게 된다. 따라서, 전압분배부(101)는 펌핑전압(VPP)을 출력하게 된다. Next, the voltage divider 101 includes a first transistor 11 and a fuse switching transistor 12, and the output 106 of the voltage divider 101 is determined according to the threshold voltages of the two transistors. . For example, if the threshold voltages of the two transistors are the same, the voltage at the output 106 will be (VPP-VSS) / 2. Subsequently, referring to the operation of the voltage divider 101, the gate of the first transistor 11 is connected to the first power supply voltage line 103 like the drain terminal of the first transistor 11 and is normally turned on. on) You are connecting. Therefore, the first transistor 11 is turned on while the pumping voltage VPP, which is a voltage higher than its threshold voltage, is turned on to transfer the pumping voltage VPP to the output 106. Subsequently, as the pumping voltage VPP is applied to the output 106 which is the drain terminal of the fuse switching transistor 12, the fuse switching transistor 12 is turned on. However, in the active layer 24 having an amorphous state, specifically, in the active layer 24 made of an amorphous silicon film, the charge mobility is typically very low as 0.5 cm 2 / Vs, so the pumping voltage (VPP), which is the highest voltage used in a semiconductor device, is used. In general, it is not turned on even at about 3V) and remains off. Therefore, the voltage divider 101 outputs the pumping voltage VPP.

다음으로, 전압분배부(101)의 출력(106)이 퓨즈부(102)의 퓨즈용 트랜지스터(13)에 연결되어 있고, 전압분배부(101)가 펌핑전압(VPP)을 출력함으로써, 퓨즈용 트랜지스터(13)는 턴온상태가 되어 퓨즈가 끊어지지 않은 상태의 역할을 수행하게 된다. 따라서, 제3전원전압라인(105)에 인가된 프라차지전압(VPRE)은 퓨즈부(102)를 통해 제2전원전압라인(104)으로 빠져나가고, 제3전원전압라인(105)은 제2전원전압라인(104)과 동일한 전압레벨을 갖게 된다. Next, the output 106 of the voltage divider 101 is connected to the fuse transistor 13 of the fuse 102, and the voltage divider 101 outputs the pumping voltage VPP for the fuse. The transistor 13 is turned on to serve as a state in which the fuse is not blown. Therefore, the precharge voltage VPRE applied to the third power supply voltage line 105 exits to the second power supply voltage line 104 through the fuse unit 102, and the third power supply voltage line 105 is connected to the second power supply voltage line 105. It has the same voltage level as the power supply voltage line 104.

도 4a 및 도 4b를 참조하면, 리페어가 필요하여 퓨즈용 트랜지스터(13)를 오프시키는 방법은 비정질실리콘으로 구성된 퓨즈스위칭용 트랜지스터(12)의 활성층(24), 구체적으로는 오픈영역(27)으로 인해 노출된 채널영역(24A)이 엑시머 레이져 어닐링에 의하여 멜팅(Melting)된 후 결정화(Crystallization)되어 폴리실리콘이 된다. 레이져 어닐링에 의하여 퓨즈스위칭용 트랜지스터(12)의 채널영역(24A)은 결정상태 예컨대, 폴리실리콘으로 구성된 상태에서 본 발명의 일실시예에 따른 퓨즈회로의 동작을 살펴보면, 퓨즈부(102)의 제2트랜지스터(14)의 게이트에 입력되는 어드레스 신호(107)에 의하여 다수의 퓨즈회로들 중에서 어느 하나가 선택되면, 제3전원전압라인(105)에 프리차지전압(VPRE)이 인가된 후 플로팅(Floating)된다. Referring to FIGS. 4A and 4B, a method of turning off the fuse transistor 13 due to repair is performed in an active layer 24, specifically an open region 27, of the fuse switching transistor 12 made of amorphous silicon. As a result, the exposed channel region 24A is melted by excimer laser annealing, and then crystallized to become polysilicon. When the channel region 24A of the transistor 12 for fuse switching by laser annealing is operated in a crystalline state, for example, polysilicon, the operation of the fuse circuit according to an embodiment of the present invention is described. When any one of the plurality of fuse circuits is selected by the address signal 107 input to the gate of the second transistor 14, the pre-charge voltage VPRE is applied to the third power supply voltage line 105 and then floated. Floating).

다음으로, 전압분배부(101)의 동작을 살펴보면, 제1트랜지스터(11)의 게이트는 제1트랜지스터(11)의 드레인 단자와 같이 제1전원전압라인(103)에 연결되어 정상적으로 턴온(Normally Turn-on) 연결을 하고 있다. 따라서, 제1트랜지스터(11)는 자신의 문턱전압보다 높은 전압인 펌핑전압(VPP)이 인가되면서 온상태가 되어 펌핑전압(VPP)을 출력(106)으로 전달하게 된다. 이어서, 퓨즈스위칭용 트랜지스터(12)의 드레인 단자인 출력(106)에 펌핑전압(VPP)이 인가됨에 따라 퓨즈스위칭용 트랜지스터(12)는 턴온조건이 된다. 이때, 결정화된 채널영역(24A)에서의 전하이동도는 레이져 어닐링 공정조건에 따라 대략 200cm2/Vs까지 증가하기 하기 때문에 퓨즈스위칭용 트랜지스터(12)가 낮은 문턱전압을 갖게되어 턴온되고, 전압분배부(101)의 출력(106)에 걸리는 펌핑전압(VPP)은 퓨즈스위칭용 트랜지스터(12)가 턴온됨에 따라 제2전원전압라인(104)으로 빠지게 된다. 따라서, 전압분배부(101)는 접지전압(VSS)을 출력하게 된다. Next, referring to the operation of the voltage divider 101, the gate of the first transistor 11 is connected to the first power supply voltage line 103 like the drain terminal of the first transistor 11 and is normally turned on. -on) You are connecting. Therefore, the first transistor 11 is turned on while the pumping voltage VPP, which is a voltage higher than its threshold voltage, is turned on to transfer the pumping voltage VPP to the output 106. Subsequently, as the pumping voltage VPP is applied to the output 106 which is the drain terminal of the fuse switching transistor 12, the fuse switching transistor 12 is turned on. At this time, since the charge mobility in the crystallized channel region 24A increases to approximately 200 cm 2 / Vs according to the laser annealing process conditions, the fuse switching transistor 12 has a low threshold voltage and is turned on. The pumping voltage VPP applied to the output 106 of the allocation 101 falls into the second power supply voltage line 104 as the fuse switching transistor 12 is turned on. Therefore, the voltage divider 101 outputs the ground voltage VSS.

다음으로, 전압분배부(101)의 출력(106)이 퓨즈부(102)의 퓨즈용 트랜지스터(13)에 연결되어 있고, 전압분배부(101)가 접지전압(VSS)을 출력함으로써, 퓨즈용 트랜지스터(13)는 오프상태가 되어 퓨즈가 끊어진 상태의 역할을 수행하게 된다. 따라서, 제3전원전압라인(105)에 인가된 프라차지전압(VPRE)은 퓨즈부(102)를 통해 제2전원전압라인(104)으로 빠져나가지 못하고, 제3전원전압라인(105)은 계속 프리차지전압(VPRE)을 유지하게 된다. Next, the output 106 of the voltage divider 101 is connected to the fuse transistor 13 of the fuse 102, and the voltage divider 101 outputs the ground voltage VSS for the fuse. The transistor 13 is turned off to serve as a blown fuse. Accordingly, the precharge voltage VPRE applied to the third power supply voltage line 105 does not escape to the second power supply voltage line 104 through the fuse unit 102, and the third power supply voltage line 105 continues. The precharge voltage VPRE is maintained.

상술한 바와 같이, 본 발명의 퓨즈회로 및 이를 이용한 리페어 방법은 종래의 퓨즈 블로잉 방식을 사용하여 리페어 공정을 수행함에 따른 문제점을 원천적으로 방지할 수 있으며, 보다 안정적으로 리페어 공정을 수행할 수 있다.
As described above, the fuse circuit of the present invention and the repair method using the same can prevent the problem caused by the repair process using the conventional fuse blowing method, and can perform the repair process more stably.

도 5a 내지 도 5d는 본 발명의 일실시예에 따른 퓨즈스위칭용 트랜지스터의 제조방법을 도시한 공정단면도이고, 도 6은 리페어 공정 전후의 활성성을 나타낸 이미지이다. 5A through 5D are cross-sectional views illustrating a method of manufacturing a fuse switching transistor according to an exemplary embodiment of the present invention, and FIG. 6 is an image illustrating activity before and after a repair process.

도 5a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(21) 상에 게이트전극(22)을 형성한다. 이때, 게이트전극(22)은 제1전원전압라인과 같은 금속배선을 이용하여 형성할 수 있다. 그리고, 기판(21)에는 퓨즈회로를 구성하는 노말 트랜지스터들이 형성될 수 있다. As shown in FIG. 5A, a gate electrode 22 is formed on a substrate 21 on which a predetermined structure is formed. In this case, the gate electrode 22 may be formed using the same metal wiring as the first power supply voltage line. In the substrate 21, normal transistors constituting a fuse circuit may be formed.

다음으로, 게이트전극(22)을 포함한 기판(21) 전면에 게이트절연막(23)을 형성한다. 게이트절연막(23)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. Next, a gate insulating film 23 is formed over the entire surface of the substrate 21 including the gate electrode 22. The gate insulating film 23 may be formed of any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which these are stacked.

도 5b에 도시된 바와 같이, 게이트절연막(23) 상에 활성층(24)을 형성한다. 활성층(24)은 비정질실리콘막(Amorphous Si)으로 형성할 수 있다. 이때, 게이트전극(22)과 중첩되는 활성층(24)은 채널영역(24A)로 작용하고, 이외의 활성층(24)은 접합영역으로 작용한다. 따라서, 활성층(24)을 형성한 이후에 접합영역을 형성하기 위한 불순물 이온주입공정을 실시한다. As shown in FIG. 5B, the active layer 24 is formed on the gate insulating film 23. The active layer 24 may be formed of an amorphous silicon film (Amorphous Si). At this time, the active layer 24 overlapping the gate electrode 22 serves as the channel region 24A, and the other active layer 24 serves as the junction region. Therefore, after the active layer 24 is formed, an impurity ion implantation process for forming a junction region is performed.

도 5c에 도시된 바와 같이, 활성층(24)을 포함한 구조물 전면에 절연막(25)을 형성한다. 절연막(24)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. As shown in FIG. 5C, an insulating film 25 is formed on the entire surface of the structure including the active layer 24. The insulating film 24 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film.

다음으로, 절연막(25)을 선택적으로 식각하여 활성층(24)의 채널영역(24A)을 오픈하는 오픈영역(27)을 형성한다. 이때, 오픈영역(27)은 후속 리페어 공정을 진행하기 위한 것이다. Next, the insulating layer 25 is selectively etched to form an open region 27 that opens the channel region 24A of the active layer 24. At this time, the open area 27 is for the subsequent repair process.

다음으로, 오픈영역(27)으로 노출된 활성층(24) 표면상에 캡핑막(26)을 형성한다. 캡핑막(26)은 노출된 활성층(24)을 보호하는 역할을 수행함과 동시에 레이져 어닐링 공정시 공정효율을 향상시키는 역할을 수행한다. 캡핑막(26)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. Next, a capping layer 26 is formed on the surface of the active layer 24 exposed to the open region 27. The capping layer 26 serves to protect the exposed active layer 24 and to improve process efficiency during the laser annealing process. The capping film 26 may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film.

상술한 공정과정을 통해 본 발명의 일실시예에 따른 퓨즈스위칭용 트랜지스터를 형성할 수 있다. 본 발명의 일실시예에 따른 퓨즈스위칭용 트랜지스터는 박막트랜지스터로 제작되기 때문에 비트라인 또는 금속배선을 통해 퓨즈회로를 구성하는 다른 트랜지스터들과 연결될 수 있기 때문에 이들과 함께 형성하지 않아도 무방하다. Through the above-described process, it is possible to form a fuse switching transistor according to an embodiment of the present invention. Since the fuse switching transistor according to the exemplary embodiment of the present invention may be made of a thin film transistor, it may be connected to other transistors constituting the fuse circuit through a bit line or a metal wiring, and thus may not be formed together.

도 5d에 도시된 바와 같이, 리던던시 셀로 대체되어야 할 셀에 연결된 퓨즈회로의 퓨즈스위칭용 트랜지스터의 활성층(24)을 결정화시킨다. 즉, 오픈영역(27)으로 인해 노출된 활성층(24)의 채널영역(24A)을 결정화시켜 퓨즈스위칭용 트랜지스터의 문턱전압을 감소시킨다. 결정화는 레이져 어닐링을 사용하여 실시할 수 있으며, 레이져 어닐링으로는 엑시머 레이져 어닐링(Eximer Laser Anneal, ELA)을 사용할 수 있다. As shown in Fig. 5D, the active layer 24 of the fuse switching transistor of the fuse circuit connected to the cell to be replaced by the redundancy cell is crystallized. That is, the channel region 24A of the active layer 24 exposed by the open region 27 is crystallized to reduce the threshold voltage of the transistor for fuse switching. Crystallization may be performed using laser annealing, and excimer laser annealing (ELA) may be used as laser annealing.

여기서, 도 6을 참조하여 비정질실리콘으로 이루어진 퓨즈스위칭용 트랜지스터의 활성층(24)이 결정화과정을 살펴보면, 레이져를 통해 활성층(24)에 공급된 에너지에 의하여 활성층(24)이 멜팅되면서 결정화가 진행되며, 레이져 어닐링을 통해 활성층(24)의 결정립계가 성장하는 것을 확인할 수 있다.
Here, referring to FIG. 6, when the active layer 24 of the fuse switching transistor made of amorphous silicon is examined for crystallization, crystallization proceeds while the active layer 24 is melted by energy supplied to the active layer 24 through a laser. It can be seen that the grain boundary of the active layer 24 is grown through laser annealing.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

11 : 제1트랜지스터 12 : 퓨즈스위칭용 트랜지스터
13 : 퓨즈용 트랜지스터 14 : 제2트랜지스터
101 : 전압분배부 102 : 퓨즈부
103 : 제1전원전압라인 104 : 제2전원전압라인
105 : 제3전원전압라인 106 : 출력
107 : 어드레스 신호11: first transistor 12: fuse switching transistor
13: transistor for fuse 14: second transistor
101: voltage distribution unit 102: fuse unit
103: first power supply voltage line 104: second power supply voltage line
105: third power supply voltage line 106: output
107: address signal

Claims (17)

제1전원전압라인과 제2전원전압라인;
상기 제1 및 제2전원전압라인 사이에서 직렬로 연결되고, 각각의 게이트가 상기 제1전원전압라인에 연결된 제1트랜지스터와 리페어 여부에 따라 서로 다른 결정상태를 갖는 활성층을 구비한 퓨즈스위칭용 트랜지스터로 구성된 전압분배부;
상기 전압분배부의 출력이 게이트로 입력되는 퓨즈용 트랜지스터;
상기 퓨즈용 트랜지스터의 일측에 연결된 제3전원전압라인; 및
어드레스 신호가 게이트로 입력되고, 상기 퓨즈용 트랜지스터와 상기 제2전원전압라인 사이에서 직렬로 연결된 제2트랜지스터
를 포함한 퓨즈회로.
A first power supply voltage line and a second power supply voltage line;
A fuse switching transistor having an active layer connected in series between the first and second power supply voltage lines and having a different crystal state depending on whether the gate is connected to a first transistor connected to the first power supply voltage line. Voltage divider consisting of;
A fuse transistor for inputting an output of the voltage divider to a gate;
A third power supply voltage line connected to one side of the fuse transistor; And
An address signal input to a gate, and a second transistor connected in series between the fuse transistor and the second power supply voltage line
Fuse circuit including.
삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 제3전원전압라인은 상기 제2전원전압라인보다 높은 레벨의 바이어스가 인가되는 퓨즈회로.
The method of claim 1,
And the third power supply voltage line is biased to a level higher than that of the second power supply voltage line.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 제1전원전압라인은 상기 제2전원전압라인보다 높은 레벨의 바이어스가 인가되는 퓨즈회로.
The method of claim 1,
And the first power supply voltage line is biased to a level higher than that of the second power supply voltage line.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 제1트랜지스터의 드레인은 상기 제1전원전압라인에 연결되고,
상기 퓨즈스위칭용 트랜지스터의 소스는 상기 제2전원전압라인에 연결되며,
상기 제1트랜지스터의 소스 및 상기 퓨즈스위칭용 트랜지스터의 드레인은 상기 전압분배부의 출력에 연결된 퓨즈회로.
The method of claim 1,
The drain of the first transistor is connected to the first power voltage line,
The source of the fuse switching transistor is connected to the second power voltage line,
And a source of the first transistor and a drain of the fuse switching transistor are connected to an output of the voltage divider.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 퓨즈스위칭용 트랜지스터는 바텀 게이트형 박막트랜지스터를 포함하는 퓨즈회로.
The method of claim 1,
The fuse switching transistor includes a bottom gate type thin film transistor.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 퓨즈스위칭용 트랜지스터는,
기판상에 형성된 게이트전극;
상기 기판상에서 상기 게이트전극을 덮는 게이트절연막;
상기 게이트절연막 상에 형성되고, 최초 비정질상태를 갖는 상기 활성층;
상기 활성층을 덮는 절연막; 및
상기 절연막에 형성되어 상기 게이트전극과 중첩되는 상기 활성층을 노출시키는 오픈영역
을 포함하는 퓨즈회로.
The method of claim 1,
The fuse switching transistor,
A gate electrode formed on the substrate;
A gate insulating film covering the gate electrode on the substrate;
An active layer formed on the gate insulating film and having an initial amorphous state;
An insulating layer covering the active layer; And
An open region formed in the insulating layer to expose the active layer overlapping the gate electrode
Fuse circuit comprising a.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제7항에 있어서,
상기 퓨즈스위칭용 트랜지스터는 상기 오픈영역으로 인해 노출된 상기 활성층 상에 형성된 캡핑막을 더 포함하는 퓨즈회로.
The method of claim 7, wherein
The fuse switching transistor further includes a capping layer formed on the active layer exposed by the open region.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제7항에 있어서,
리페어 대상 퓨즈회로의 상기 퓨즈스위칭용 트랜지스터는 상기 오픈영역으로 노출된 상기 활성층이 결정질상태를 갖는 퓨즈회로.
The method of claim 7, wherein
And a fuse switching transistor of the fuse circuit to be repaired, wherein the active layer exposed to the open region has a crystalline state.
제1전원전압라인과 제2전원전압라인, 상기 제1 및 제2전원전압라인 사이에서 직렬로 연결되고, 각각의 게이트가 상기 제1전원전압라인에 연결된 제1트랜지스터와 비정질상태의 활성층을 구비한 퓨즈스위칭용 트랜지스터로 구성된 전압분배부 및 상기 전압분배부의 출력이 게이트로 입력되는 퓨즈용 트랜지스터를 포함한 퓨즈회로를 준비하는 단계; 및
레이져 어닐링을 실시하여 상기 퓨즈스위칭용 트랜지스터의 활성층을 결정질상태로 변환시키는 단계
를 포함하는 리페어 방법.
A first transistor connected in series between a first power supply voltage line and a second power supply voltage line, and the first and second power supply voltage lines, each gate having an active layer in an amorphous state with a first transistor connected to the first power supply voltage line; Preparing a fuse circuit including a voltage divider comprising a fuse switching transistor and a fuse transistor for outputting the voltage divider to a gate; And
Performing laser annealing to convert the active layer of the fuse switching transistor into a crystalline state
Repair method comprising a.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,
상기 레이져 어닐링은 엑시머 레이져 어닐링을 포함하는 리페어 방법.
The method of claim 10,
Wherein said laser annealing comprises excimer laser annealing.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제10항에 있어서,
상기 퓨즈회로는,
상기 퓨즈용 트랜지스터의 일측이 연결된 제3전원전압라인; 및
어드레스 신호가 게이트로 입력되고, 상기 퓨즈용 트랜지스터와 상기 제2전원전압라인 사이에서 직렬로 연결된 제2트랜지스터를 더 포함하는 리페어 방법.
The method of claim 10,
The fuse circuit,
A third power supply voltage line connected to one side of the fuse transistor; And
And an address signal input to a gate, the second transistor being connected in series between the fuse transistor and the second power supply voltage line.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제12항에 있어서,
상기 제3전원전압라인에는 상기 제2전원전압라인보다 높은 레벨의 바이어스를 인가하는 리페어 방법.
The method of claim 12,
The repair method of applying a higher level of bias to the third power voltage line than the second power voltage line.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제10항에 있어서,
상기 제1전원전압라인에는 상기 제2전원전압라인보다 높은 레벨의 바이어스를 인가하는 리페어 방법.
The method of claim 10,
The repair method of applying a bias of a level higher than the second power supply voltage line to the first power supply voltage line.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제10항에 있어서,
상기 퓨즈회로에서
상기 제1트랜지스터 드레인은 상기 제1전원전압라인에 연결시키고,
상기 퓨즈스위칭용 트랜지스터 소스는 상기 제2전원전압라인에 연결시키며,
상기 제1트랜지스터의 소스 및 상기 퓨즈스위칭용 트랜지스터의 드레인은 상기 전압분배부의 출력에 연결시키는 리페어 방법.
The method of claim 10,
In the fuse circuit
The first transistor drain is connected to the first power voltage line,
The fuse switching transistor source is connected to the second power supply voltage line,
And a source of the first transistor and a drain of the fuse switching transistor are connected to an output of the voltage divider.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제10항에 있어서,
상기 퓨즈스위칭용 트랜지스터는,
기판상에 형성된 게이트전극;
상기 기판상에서 상기 게이트전극을 덮는 게이트절연막;
상기 게이트절연막 상에 형성된 상기 활성층;
상기 활성층을 덮는 절연막; 및
상기 절연막에 형성되어 상기 게이트전극과 중첩되는 상기 활성층을 노출시키는 오픈영역을 포함하고,
상기 오픈영역을 통해 노출된 상기 활성층에 대하여 상기 레이져 어닐링을 실시하는 리페어 방법.
The method of claim 10,
The fuse switching transistor,
A gate electrode formed on the substrate;
A gate insulating film covering the gate electrode on the substrate;
The active layer formed on the gate insulating layer;
An insulating layer covering the active layer; And
An open region formed in the insulating layer to expose the active layer overlapping with the gate electrode;
The laser annealing method for the active layer exposed through the open area.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제16항에 있어서,
상기 퓨즈스위칭용 트랜지스터는 상기 오픈영역으로 인해 노출된 상기 활성층 상에 형성된 캡핑막을 더 포함하는 리페어 방법. The method of claim 16,
The fuse switching transistor may further include a capping layer formed on the active layer exposed by the open region.
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KR100824065B1 (en) * 2007-02-23 2008-05-07 재단법인서울대학교산학협력재단 Photosensitive organic thin film transistor

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