KR100345369B1

KR100345369B1 - Fuse circuit

Info

Publication number: KR100345369B1
Application number: KR1019990026077A
Authority: KR
Inventors: 황치선; 구본성
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2002-07-26
Also published as: KR20010005271A

Abstract

본 발명은 공정 완료 후에 불량 셀과 리던던시 셀과의 대체를 담당하는 퓨즈회로에 관한 것으로, 특히 제대로 끊어지지 않고 저항이 큰 상태로 남아 있을 경우에도 정상적으로 동작할 수 있는 퓨즈 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fuse circuit that is responsible for replacing a defective cell and a redundancy cell after completion of a process, and more particularly, to a fuse circuit that can operate normally even when it is not properly broken and a large resistance remains.

Description

Fuse circuit

일반적으로 수많은 셀 중 한 개라도 결함이 발생하면, 디램으로써 제구실을 하지 못하므로 불량품으로 처리된다.In general, if any one of a number of cells is defective, it is treated as a defective product because the DRAM cannot be used to control the chamber.

따라서, 이러한 경우 미리 디램 내에 설치해둔 예비 메모리 셀을 이용하여 불량 셀과 대체시킴으로써 수율을 높이는 리던던시 방식을 사용한다.Therefore, in this case, a redundancy method of increasing yield by replacing a defective cell with a spare memory cell installed in the DRAM in advance is used.

즉, 디램 소자의 경우, 수율을 높이기 위해 리던던시 셀을 만들고 이들을 불량 셀과 대체하기 위해 공정이 완료된 후에 불량 셀과 리던던시 셀과의 대체를 담당하는 퓨즈를 사용하게 된다.In other words, in the case of DRAM devices, a fuse is used to replace the defective cell with the redundancy cell after the process is completed to create a redundancy cell to increase the yield and replace them with the defective cell.

이러한 퓨즈는 일반적으로 전도층으로 형성되는데, 정상적인 상태에서는 연결되어 있다가 필요에 따라 레이저 등을 이용하여 끊을 수 있다.Such a fuse is generally formed of a conductive layer, which may be connected in a normal state and then blown using a laser or the like as necessary.

이러한 리던던시 회로는 메로리 어레이에 스페어 로우라인과 칼럼라인을 미리 설계하여 결함이 발생하여 불량 셀로 판정된 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치환하는 방식이 주로 사용된다.Such a redundancy circuit is mainly used in which spare row lines and column lines are pre-designed in a memory array to replace a memory cell determined as a defective cell with a spare memory cell on a row / column basis.

웨이퍼 공정이 종료되면, 테스트를 통해 불량 메모리 셀을 판단하여 그에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용 시에 불량 라인에 대한 어드레스가 입력되면, 예비 라인으로 선택이 바뀌게 된다.When the wafer process is completed, the internal circuit is programmed to determine a bad memory cell through a test and replace the corresponding address with the address signal of the spare cell. Thus, when an address for a bad line is input in actual use, The selection changes to the spare line.

이러한 프로그램 방식은 과전류로 퓨즈를 녹여 끊는 전기 퓨즈(fuse) 방식, 레이저 빔(laser beam)으로 퓨즈를 태워 끊어 버리는 방식, 레이저 빔으로접합(junction)을 쇼트(short) 시키는 방식, 이피롬(EPROM) 메모리 셀로 프로그램하는 방식 등을 사용한다.Such a program method is an electric fuse method that melts and blows a fuse due to overcurrent, a method of burning a fuse with a laser beam, a method of shorting a junction with a laser beam, and an EPROM. ) Programming to a memory cell is used.

여기서는, 레이저 빔으로 퓨즈를 태워 끊는 방식을 사용하는 리던던시 회로를 사용하며, 전도층으로 형성하는 퓨즈를 사용하는 경우를 예를 들어 설명한다.Here, a case where a redundancy circuit using a method of burning a fuse with a laser beam is used and a fuse formed of a conductive layer is used will be described as an example.

도 1 은 종래 퓨즈(FS)를 회로 기호로써 표현한 도면으로써, 필요에 따라 레이저를 이용하여 A단자와 B단자를 연결하는 퓨즈(FS)를 끊게 되는데, 이러한 공정은 그 이전 공정인 리페어 식각 공정의 영향을 많이 받게 되어 식각 후 남은 절연층의 양에 따라 어떤 경우에는 퓨즈로 사용되는 전도층을 완전히 끊지 못하고 저항만 크게 만드는 경우가 발생한다.FIG. 1 is a view illustrating a conventional fuse FS as a circuit symbol, and when necessary, a fuse FS connecting terminals A and B by using a laser is cut off. Depending on the amount of insulation remaining after etching, in some cases, the conductive layer used as a fuse may not be completely disconnected but only a large resistance may be generated.

이러한 문제점을 해결하기 위해 리페어 에칭(etching) 공정을 엄격히 제어할 뿐만 아니라, 퓨즈의 구성도 상당한 여유를 가지고 넓은 면적위에서 형성해야하는 문제점이 있었다.In order to solve this problem, in addition to strictly controlling the repair etching process, there is a problem in that the fuse configuration must be formed over a large area with a considerable margin.

따라서, 본 발명의 목적은 퓨즈가 완전히 끊어지지 않아 큰 저항을 가지는 부하로 동작할 때, 전기적으로 완전히 끊어지도록 할 수 있는 퓨즈를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a fuse that can be electrically disconnected when operating with a load having a large resistance because the fuse is not completely blown.

도 1 은 종래 퓨즈를 기호로 나타낸 회로도.1 is a circuit diagram showing a conventional fuse as a symbol.

도 2 는 본 발명 퓨즈 회로를 보인 회로도.2 is a circuit diagram showing a fuse circuit of the present invention.

도 3 은 본 발명 퓨즈 회로의 다른 실시예를 보인 회로도.Figure 3 is a circuit diagram showing another embodiment of the fuse circuit of the present invention.

< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

R,R11 : 저항R, R11: Resistance

FS,FS11~FS14 : 퓨즈FS, FS11 ~ FS14: Fuse

INV : 인버터INV: Inverter

PM1,PM11 : 피모스 트랜지스터PM1, PM11: PMOS transistor

NM1,NM2,NM11~NM16 : 엔모스 트랜지스터NM1, NM2, NM11 ~ NM16: NMOS transistor

N1,N11 : 노드N1, N11: node

FSS11~FSS14 : 퓨즈 선택부FSS11 ~ FSS14: Fuse selector

SF11~SF14 : 퓨즈 선택신호SF11 ~ SF14: Fuse Selection Signal

상기 목적을 달성하기 위한 본 발명 퓨즈 회로는,The fuse circuit of the present invention for achieving the above object,

불량 셀과 리던던시 셀을 대체하기 위한 퓨즈 회로에 있어서,In a fuse circuit for replacing a defective cell and a redundancy cell,

제1 전원단자와 제2 전원단자 사이에 직렬 연결된 저항 및 퓨즈와,A resistor and a fuse connected in series between the first power terminal and the second power terminal;

그 저항과 퓨즈가 공통 연결된 노드의 전압이 입력단자에 인가되는 반전소자와,An inverting element in which the voltage of the node where the resistance and the fuse are commonly connected is applied to the input terminal;

그 반전소자의 출력에 의해 제어되어 제1 단자와 제2 단자의 연결을 끊는 스위칭 수단을 포함하여 구성된 것을 특징으로 한다.And switching means for controlling the output of the inverting element to disconnect the first and second terminals.

또한, 상기 목적을 달성하기 위한 본 발명 퓨즈 회로는,In addition, the fuse circuit of the present invention for achieving the above object,

한 단자가 제1 전원단자에 연결된 저항과, 그 저항의 다른 한 단자와 제2 전원단자 사이에 병렬 연결된 다수 개의 퓨즈선택부와,A resistor connected at one terminal to the first power terminal, and a plurality of fuse selectors connected in parallel between the other terminal of the resistor and the second power terminal;

그 저항의 다른 한 단자와 다수개의 퓨즈선택부가 공통 연결된 노드의 전압이 입력단자에 인가되는 반전소자와,An inverting element to which a voltage of a node in which the other terminal of the resistor and the plurality of fuse selectors are commonly connected is applied to the input terminal;

상술한 목적과 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다.The above objects and features and effects of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명 퓨즈 회로를 보인 회로도로써, 이에 도시된 바와 같이, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결된 저항(R1) 및 퓨즈(FS)와,FIG. 2 is a circuit diagram illustrating a fuse circuit according to the present invention, and as shown therein, a resistor R1 and a fuse FS connected in series between a power supply voltage VCC and a ground voltage VSS;

그 저항(R1)과 퓨즈(FS)가 공통 연결된 제1 노드(N1)의 전압이 입력단자에 인가되는 인버터(INV)와,An inverter INV to which the voltage of the first node N1, to which the resistor R1 and the fuse FS are commonly connected, is applied to the input terminal;

그 인버터(INV)의 출력에 의해 제어되어 A단자와 B단자의 연결을 끊는 제1 엔모스 트랜지스터(NM1)를 포함하여 구성된다.The first NMOS transistor NM1 is controlled by the output of the inverter INV and disconnects the A terminal and the B terminal.

여기서, 상기 저항(R1)의 저항값은 퓨즈(FS)가 끊어지지 않은 상태에서의 저항값보다는 크고, 퓨즈가 끊어지거나 완전하게 끊어지지 않았을 때의 저항값보다는 작게 설계한다.Here, the resistance value of the resistor R1 is designed to be larger than the resistance value when the fuse FS is not blown and smaller than the resistance value when the fuse is blown or not completely blown.

상기 인버터(INV)는 전원전압(VCC)과 접지전압 사이에 직렬 연결되고, 게이트가 공통 연결되어 저항(R1)과 퓨즈(FS)가 공통 연결된 제1 노드(N1)에 연결된 제1 피모스 트랜지스터(PM1) 및 제2 엔모스 트랜지스터(NM2)를 포함하여 구성되어, 피모스 트랜지스터(PM1)와 제2 엔모스 트랜지스터(NM2)의 공통 연결된 드레인이 출력단자를 형성하여 출력신호를 출력한다.The inverter INV is connected in series between a power supply voltage VCC and a ground voltage, and has a gate connected to a first PMOS transistor connected to a first node N1 having a common connection between a resistor R1 and a fuse FS. And a common connected drain of the PMOS transistor PM1 and the second NMOS transistor NM2 to form an output terminal to output an output signal.

이와 같이 구성된 본 발명 퓨즈 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the fuse circuit of the present invention configured as described above are as follows.

정상적인 상태, 즉 퓨즈가 끊어지지 않은 상태에서는 저항(R1)의 저항 값이 퓨즈(FS)의 저항 값보다 크기 때문에 제1 노드(N1)에서의 전압은 로우레벨에 가까운 값으로 설정된다.In a normal state, that is, a state where the fuse is not blown, since the resistance value of the resistor R1 is larger than the resistance value of the fuse FS, the voltage at the first node N1 is set to a value close to the low level.

따라서, 인버터(INV)의 특성에 의해 출력단자에는 하이레벨의 전압이 출력되어 제1 엔모스 트랜지스터(NM1)는 턴 온 되어 물리적으로 퓨즈가 끊어지지 않은 상태, 즉 A단자와 B단자를 전기적으로 연결한다.Therefore, a high level voltage is output to the output terminal due to the characteristics of the inverter INV, and the first NMOS transistor NM1 is turned on so that the fuse is not blown physically. Connect.

한편, 퓨즈가 끊어지거나 또는 퓨즈를 끊는 과정에서 완전히 끊어지지 않게 되는 경우에는 저항(R1)의 저항 값보다 퓨즈(FS)의 저항값이 크기 때문에 제1 노드(N1)에서의 전압은 하이레벨에 가까운 값으로 설정된다.On the other hand, when the fuse is blown or is not completely blown in the process of disconnecting the fuse, the voltage at the first node N1 is at a high level because the resistance value of the fuse FS is larger than that of the resistor R1. It is set to the nearest value.

따라서, 인버터(INV)의 특성에 의해 출력단자에는 로우레벨의 전압이 출력되어 제1 엔모스 트랜지스터(NM1)는 턴 오프 되어 물리적으로 퓨즈가 끊어진 상태, 즉 A단자와 B단자를 전기적으로 끊는다.Accordingly, due to the characteristics of the inverter INV, a low level voltage is output to the output terminal, and the first NMOS transistor NM1 is turned off to electrically disconnect the fuse, that is, the A and B terminals are electrically disconnected.

여기서, 상기 저항(R1)의 한 단자에 연결된 전원전압(VCC) 대신에 접지전압(VSS)을 연결하고, 퓨즈(FS)의 한 단자에 연결된 접지전압(VSS) 대신에 전원전압(VCC)을 인가하고, 제 1 엔모스 트랜지스터(NM1) 대신에 피모스 트랜지스터를 사용해도 동일한 동작을 얻을 수 있다.Here, the ground voltage VSS is connected instead of the power supply voltage VCC connected to one terminal of the resistor R1, and the power supply voltage VCC is connected instead of the ground voltage VSS connected to one terminal of the fuse FS. The same operation can be obtained by applying and using a PMOS transistor instead of the first NMOS transistor NM1.

도 3은 본 발명의 다른 실시예로써, 여기서는 본 발명의 퓨즈 회로를 각 퓨즈마다 각각 구성할 필요없이 여러 개의 퓨즈 중에서 하나를 선택할 수 있도록 구성한 퓨즈 선택부를 사용하는 일 예를 보인 회로도로써, 여기서는 4개의 퓨즈를 사용하는 경우를 예를 들어 설명한다. 이에 도시된 바와 같이, 한 단자에 전원전압(VCC)이 인가되고, 다른 한 단자는 제1 노드(N11)에 연결된 저항(R11)과, 제1 노드(N11)와 접지전압(VSS) 사이에 병렬로 연결된 제1~제4 퓨즈 선택 회로(FSS1~FSS4)와, 제1 노드(N11)에서의 전압을 반전시키는 인버터(INV)와, 그 인버터(INV)의 출력에 의해 제어되어 퓨즈의 상태를 전기적으로 나타내는 제1 엔모스 트랜지스터(NM11)를 포함하여 구성된다.3 is a circuit diagram illustrating an example of using a fuse selector configured to select one of a plurality of fuses without having to configure each fuse circuit according to the present invention. An example of using two fuses is described. As shown therein, a power supply voltage VCC is applied to one terminal, and the other terminal is connected between the resistor R11 connected to the first node N11 and the first node N11 and the ground voltage VSS. The state of the fuse controlled by the first to fourth fuse selection circuits FSS1 to FSS4 connected in parallel, the inverter INV for inverting the voltage at the first node N11, and the output of the inverter INV. It is comprised including the 1st NMOS transistor NM11 which electrically represents.

여기서, 상기 제1~제4 퓨즈 선택부(FSS1~FSS4)는 일 예로써, 각각 제1 노드(N11)와 접지전압(VSS) 사이에 직렬 연결된 퓨즈(FS11~FS14)와, 게이트에 선택신호(SF1~SF4)가 인가되어 선택적으로 퓨즈(FS11~FS14)를 선택하는 엔모스 트랜지스터(NM12~NM15)를 포함하여 구성된다.The first to fourth fuse selection units FSS1 to FSS4 are, for example, fuses FS11 to FS14 connected in series between the first node N11 and the ground voltage VSS, respectively, and a selection signal to the gate. SF1 to SF4 are applied to the NMOS transistors NM12 to NM15 to selectively select the fuses FS11 to FS14.

여기서, 상기 저항(R11)의 저항값은 모든 퓨즈 선택부(FSS1~FSS4)의 퓨즈(FS11~FS14)가 끊어지지 않은 상태에서의 저항값의 합보다는 크고, 제1~제4 퓨즈 선택부(FSS1~FSS4)의 제1~제4 퓨즈(FS11~FD14) 중에서 적어도 하나의 퓨즈가 끊어지거나 완전하게 끊어지지 않은 상태에서의 그 저항값보다는 작은 값으로 설계된다.Here, the resistance value of the resistor R11 is larger than the sum of the resistance values of the fuses FS11 to FS14 of all the fuse selection units FSS1 to FSS4 that are not blown, and the first to fourth fuse selection units ( At least one of the first to fourth fuses FS11 to FD14 of the FSS1 to FSS4 is designed to have a smaller value than the resistance value in a state where the fuse is not blown or completely blown.

이와 같이 구성된 본 발명의 다른 실시예의 동작을 상세히 설명하면 다음과 같다.Referring to the operation of another embodiment of the present invention configured as described above in detail.

먼저, 정상적인 상태, 즉 제1~제4 퓨즈선택부(FSS11~FSS14)의 모든 퓨즈(FS11~FS14)가 끊어지지 않은 상태에서는 저항(R11)의 저항 값이 모든 퓨즈(FS11~FS14)의 저항값보다 크기 때문에 제1 노드(N1)에서의 전압은 로우레벨에 가까운 값으로 설정된다.First, in a normal state, that is, when all the fuses FS11 to FS14 of the first to fourth fuse selection units FSS11 to FSS14 are not blown, the resistance value of the resistor R11 is the resistance of all the fuses FS11 to FS14. Since the value is larger than the value, the voltage at the first node N1 is set to a value close to the low level.

따라서, 인버터(INV)의 특성에 의해 출력단자에는 하이레벨의 전압이 출력되어 제1 엔모스 트랜지스터(NM11)는 턴 온 되어 물리적으로 퓨즈가 끊어지지 않은 상태, 즉 A단자와 B단자를 전기적으로 연결한다.Therefore, a high level voltage is output to the output terminal due to the characteristics of the inverter INV, and the first NMOS transistor NM11 is turned on so that the fuse is not blown physically. Connect.

한편, 제1~제4 퓨즈선택부(FSS11~FSS14)의 모든 퓨즈(FS11~FS14) 중에서 적어도 하나의 퓨즈가 끊어지거나 또는 퓨즈를 끊는 과정에서 완전히 끊어지지 않게 되는 경우에는 저항(R11)의 저항 값보다 그 끊어지거나 완전히 끊어지지 않은 퓨즈의 저항값이 크기 때문에 제1 노드(N1)에서의 전압은 하이레벨에 가까운 값으로 설정된다.On the other hand, when at least one of the fuses FS11 to FS14 of the first to fourth fuse selection units FSS11 to FSS14 is blown or is not completely blown in the process of disconnecting the fuse, the resistance of the resistor R11 is prevented. The voltage at the first node N1 is set to a value close to the high level because the resistance value of the fuse that is not blown or completely blown is greater than the value.

여기서, 제1~제4 퓨즈(FS11~FS14) 중에서 퓨즈를 선택하는 방법은 그퓨즈(FS11~FS14)에 직렬로 각각 연결된 제3~제6 엔모스 트랜지스터(NM13~NM16)에 의해 선택되는데, 그 제3~제6 엔모스 트랜지스터(NM13~NM16)는 게이트에 제1~제4 퓨즈 선택신호(SF11~SF14)가 인가되어 선택된다.Here, the method of selecting a fuse among the first to fourth fuses FS11 to FS14 is selected by the third to sixth NMOS transistors NM13 to NM16 connected in series to the fuses FS11 to FS14, respectively. The third to sixth NMOS transistors NM13 to NM16 are selected by applying the first to fourth fuse selection signals SF11 to SF14 to their gates.

또한, 상기 제3~제6 엔모스 트랜지스터(NM13~NM16)는 제1~제4 퓨즈 선택신호(SF11~SF14)의 성격에 따라 피모스 트랜지스터로 대체할 수도 있다.The third to sixth NMOS transistors NM13 to NM16 may be replaced with PMOS transistors according to the characteristics of the first to fourth fuse selection signals SF11 to SF14.

따라서, 인버터(INV)의 특성에 의해 출력단자에는 로우레벨의 전압이 출력되어 제1 엔모스 트랜지스터(NM11)는 턴 오프 되어 물리적으로 퓨즈가 끊어진 상태, 즉 A단자와 B단자를 전기적으로 끊는다.Accordingly, the voltage of the low level is output to the output terminal due to the characteristics of the inverter INV, and the first NMOS transistor NM11 is turned off to physically disconnect the fuse, that is, electrically disconnect the A and B terminals.

여기서, 상기 저항(R11)의 한 단자에 연결된 전원전압(VCC) 대신에 접지전압(VSS)을 연결하고, 퓨즈선택부(FSS11~FSS14)의 한 단자에 연결된 접지전압(VSS) 대신에 전원전압(VCC)을 인가하고, 제 1 엔모스 트랜지스터(NM11) 대신에 피모스 트랜지스터(미도시)를 사용해도 동일한 동작을 얻을 수 있다.Here, the ground voltage VSS is connected instead of the power supply voltage VCC connected to one terminal of the resistor R11, and the power supply voltage instead of the ground voltage VSS connected to one terminal of the fuse selector FSS11 to FSS14. The same operation can be obtained by applying (VCC) and using a PMOS transistor (not shown) instead of the first NMOS transistor NM11.

이와 같이 본 발명 퓨즈 회로는 불량 셀과 리던던시 셀을 대체하기 위해 퓨즈를 끊을 경우 완전하게 끊어지지 않은 경우에도 전기적으로 완전하게 끊어진 상태를 나타낼 수 있는 회로를 추가함으로써, 안정된 퓨즈의 온/오프 동작을 제어할 수 있고, 잉여 면적을 고려할 필요가 없기 때문에 레이아웃 면적을 줄일 수 있는 효과가 있다.As described above, the fuse circuit of the present invention adds a circuit capable of indicating a completely blown state even when the fuse is blown to replace the defective cell and the redundancy cell, thereby preventing on / off operation of the stable fuse. It is possible to control, and there is no need to consider the excess area, there is an effect that can reduce the layout area.

Claims

In a fuse circuit for replacing a defective cell and a redundancy cell,

A resistor connected in series between the first power terminal and the second power terminal, the fuse selectively cutting to replace the defective cell with the redundancy cell, and a resistor electrically confirming whether the fuse is cut;

Inverting means for applying a voltage of a node to which the resistor and the fuse are commonly connected to the input terminal;

A switching means controlled by the output of the inverting means and disconnecting the first terminal and the second terminal,

And a resistance value of the resistor is larger than a resistance value of the fuse in a state where the fuse is not blown and smaller than a resistance value when the fuse is not completely blown.

The method of claim 1,

And a power supply voltage is applied to the first power supply terminal, a ground voltage is connected to the second power supply terminal, and a switching means uses an NMOS transistor.

The method of claim 1,

And a ground voltage connected to the first power supply terminal, a power supply voltage to the second power supply terminal, and a switching means using a PMOS transistor.

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In the fuse circuit for replacing each of a plurality of defective cells and a plurality of redundancy cells,

A plurality of parallel connected serially connected between the first power supply terminal and the second power supply terminal and controlled by a plurality of selection signals to output a plurality of fuse cutting information to replace the plurality of defective cells and the plurality of redundancy cells, respectively Resistors confirming the fuse selections and the fuse cutting information of the fuse selections,

Inverting means for applying a voltage of a node to which the resistor and the plurality of fuse selectors are commonly connected to an input terminal;

A first switching means controlled by the output of the inverting means and disconnecting the first terminal and the second terminal,

The resistance value of the resistor is greater than the sum of the resistance values of the fuses of all the fuse selectors in the unbroken state, and at least one of the fuses of all the fuse selectors is smaller than the resistance value of the fuses not completely disconnected. A fuse circuit characterized by the above-mentioned.

The method of claim 5,

And the fuse selector comprises a fuse connected in series between one terminal of the resistor and the second power supply terminal and second switching means controlled by the selection signal.

The method of claim 6,

And the second switching means comprises a MOS transistor.

The method of claim 5,

And a power supply voltage to the first power supply terminal, a ground voltage to the second power supply terminal, and a first switching means using an NMOS transistor.

The method of claim 5,

And a ground voltage connected to the first power supply terminal, a power supply voltage to the second power supply terminal, and a first switching means using a PMOS transistor.

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