KR101161393B1 - 플래쉬 메모리 장치의 소거 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 장치의 소거 방법에 관한 것으로, 반도체 기판의 소정 블록에 소정의 소거 바이어스 전압을 인가하여 선(先) 소거하는 제 1 단계와, 선 소거된 셀들 중 슬로우 소거 메모리 셀이 존재하는지 검증하는 제 2 단계와, 슬로우 소거 메모리 셀이 존재할 경우 상기 소거 바이어스 전압에 제 1 전압을 가산하여 다시 소거한 후 소거 검증을 수행하여 소거 패스(pass)되는 경우 소거 동작을 종료하고 소거 페일(fail)되는 경우 상기 제 2 단계 이후로 복귀시키고, 슬로우 소거 메모리 셀이 존재하지 않을 경우 상기 소거 바이어스 전압에 상기 제 1 전압보다 큰 제 2 전압을 가산한 후 소거를 수행하여 소거 동작을 종료하는 제 3 단계를 포함한다.
선(先) 소거, 슬로우 소거 메모리 셀 검증, 소거 바이어스 전압
Description
도 1은 일반적인 낸드 플래쉬 메모리 장치를 나타낸 회로도
도 2는 소거 속도 차이로 인한 슬로우 소거 페일 현상을 나타낸 도면
도 3은 P/E(Program/Erase) 사이클링 후에 나타나는 소거 상태 페일 현상을 나타낸 도면
도 4는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 장치의 소거 방법을 설명하기 위하여 도시된 흐름도
도 5는 도 4에 도시된 본 발명의 소거 방법에 따른 소거 전압을 도시한 파형도
도 6은 도 4 에 도시된 본 발명의 소거 방법에 따른 문턱전압 분포 변화를 나타낸 도면
본 발명은 플래쉬 메모리 장치의 소거 방법에 관한 것으로, 특히 소거 속도 를 향상시키고, P/E 사이클링(Program/Erase cycling)에 의한 데미지(damage)를 줄이기 위한 플래쉬 메모리 장치의 소거 방법에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 플래쉬 메모리 장치가 제안되었다.
도 1은 일반적인 낸드 플래쉬 메모리 장치를 나타낸 회로도이다.
단위 스트링에는 제 1 내지 제 16 메모리 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 메모리 셀(c1)의 드레인은 드레인 선택 트랜지스터(d)를 통해 제 1 비트라인(BL1)에 연결되고, 제 16 메모리 셀(c16)의 소오스는 소오스 선택 트랜지스터(s)를 통해 공통 소오스 라인(CSL : Common Source Line)에 연결되어 있다. 그리고, 이러한 단위 스트링이 다수개 제공되어 플래쉬 메모리 소자의 블록을 이룬다.
낸드 플래쉬 메모리 장치의 메모리 셀들은 반도체 기판위에 소오스-드레인 사이에 형성되는 전류 패스(current path) 및 반도체 기판 위에 절연막들을 사이에 두고 분리되는 플로팅 게이트와 컨트롤 게이트로 구성된다.
낸드 플래쉬 메모리 셀의 프로그램 동작은 F-N 터널링 방식으로 반도체 기판 의 전자를 플로팅 게이트에 전자를 주입하여 문턱전압을 증가시킴으로써 이루어지고, 소거 동작은 반도체 기판에 19~20V의 전압을 인가하고 워드라인에 0V의 워드라인 전압을 인가하여 플로팅 게이트에 주입된 전자를 기판 하부로 방출시켜 문턱전압을 낮춤으로써 이루어진다.
이러한 낸드 플래쉬 메모리는 블록 단위로 일괄 소거하는 방식을 취하고 있기 때문에 블록내에 소거 속도가 느린 슬로우 소거 메모리 셀(slow erase memory cell)이 존재하는 경우 슬로우 소거 페일(slow erase fail)이 발생되게 된다.
도 2는 셀간 소거 속도 차이로 인한 슬로우 소거 페일 현상을 나타낸 도면으로, 점선은 슬로우 소거 페일이 발생된 경우에 문턱전압 분포 변화를 나타내고, 실선은 정상적인 소거 셀의 문턱전압 분포를 나타낸다.
또한, 프로그램 및 소거 사이클링(Program/Erase cycling)시 19~20V의 높은 소거 바이어스에 의해 플로팅 게이트 하부의 터널 산화막에 전자가 트랩되는 P/E 사이클링 데미지(Program/Erase cycling damage)로 인해 소거 문턱전압이 증가하여 소거 상태 페일(erase status fail)이 발생된다.
도 3은 P/E 사이클링(Program/Erase cycling) 후에 나타나는 소거 상태 페일을 나타낸 도면으로, 실선은 P/E 사이클링에 따른 소거 상태 페일이 발생한 경우 소거 셀의 문턱전압 분포를 나타내고, 점선은 정상적인 소거 셀의 문턱전압 분포를 나타낸다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 메모리 셀의 소거 속도에 따라 소거 바이어스 전압을 달리하여 소거를 실시함으로써 소거 속도를 개선하고 높은 소거 바이어스 전압으로 인한 P/E 사이클링 데미지를 줄이기 위한 플래쉬 메모리 장치의 소거 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 장치의 소거 방법은 반도체 기판의 소정 블록에 소정의 소거 바이어스 전압을 인가하여 선(先) 소거하는 제 1 단계와, 선 소거된 셀들 중 슬로우 소거 메모리 셀이 존재하는지 검증하는 제 2 단계와, 슬로우 소거 메모리 셀이 존재할 경우 상기 소거 바이어스 전압에 제 1 전압을 가산하여 다시 소거한 후 소거 검증을 수행하여 소거 패스(pass)되는 경우 소거 동작을 종료하고 소거 페일(fail)되는 경우 상기 제 2 단계 이후로 복귀시키고, 슬로우 소거 메모리 셀이 존재하지 않을 경우 상기 소거 바이어스 전압에 상기 제 1 전압보다 큰 제 2 전압을 가산한 후 소거를 수행하여 소거 동작을 종료하는 제 3 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 4는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 장치의 소거방법을 설명하기 위하여 도시된 흐름도이다. 이하에서 실시되는 메모리 장치의 소거 동작은 블록(block) 단위로 실시된다.
도 4를 참조하여 플래쉬 메모리 장치의 소거 과정을 설명하면 다음과 같다. 먼저, 소거하고자 하는 해당 블록에 포함된 메모리 셀들에 대하여 선(先) 소거(pre-erase)를 수행한다(S401).
소정의 제어 신호에 의해 소거 동작이 개시되면 소거할 블록이 지정되게 된다. 지정된 해당 블록을 소거하기 위하여 한 펄스 구간 동안(즉, 한 사이클) 기판에 소정의 소거 바이어스 전압(Verase) 예를 들어, 17V의 전압을 인가하고, 해당 블록에 포함된 메모리 셀들의 워드라인에 0V의 워드라인 전압을 인가하여 선(先) 소거(pre-erase)를 수행한다.
여기서, 소거 바이어스 전압(Verase)과 워드라인 전압은 이에 한정되는 것은 아니며, 제품에 따라 적절히 설정할 수 있으나, 소거 바이어스 전압(Verase)은 기존 낸드 플래쉬 메모리 소자의 소거 동작시 기판에 인가했던 19~20V의 전압보다 작은 값으로 설정한다.
그런 다음, 해당 블록에 슬로우 소거 메모리 셀이 존재하는지 검증하는 슬로우 소거 메모리 셀 검증을 수행한다(S402).
한 펄스 구간 동안, 양(+)의 슬로우 소거 검증 전압 예를 들어, 0.5V의 전압 을 검증 대상 해당 메모리 셀의 워드라인에 인가한 상태에서 해당 메모리 셀을 리드(read)한다. 이때, 메모리 셀의 워드라인에 인가하는 전압 이외의 바이어스 조건은 노멀 리드(normal read) 동작과 동일하다. 즉, 비선택된 워드라인에 4.5V의 전압이 인가되고, 선택된 비트라인에는 0V의 전압, 선택되지 않은 비트라인에는 예를 들어 1V의 전압이 각각 인가되고, 드레인 선택 라인 및 소오스 선택 라인에는 4.5V의 전압이 안가된다.
따라서, 해당 메모리 셀과 동일 스트링 내에 존재하는 메모리 셀들이 모두 턴온되게 되므로 해당 메모리 셀의 문턱전압이 0.5V보다 작으면 해당 메모리 셀의 턴 오프 상태가 리드되고, 해당 메모리 셀의 문턱전압이 0.5V 이상이면 해당 메모리 셀의 턴 온 상태가 리드된다. 이와 같은 슬로우 소거 메모리 셀 검증 과정을 블록 내의 모든 메모리 셀들을 대상으로 하여 순차적으로 실시한다. 이때, 해당 블록내에 턴 온 상태로 리드되는 메모리 셀이 존재하면 해당 블록에 슬로우 소거 메모리 셀이 존재하는 것으로 간주한다.
슬로우 소거 검증 전압이 0V가 아니라 0.5V인 이유는 기판에 17V의 낮은 소거 바이어스 전압(Verase)을 인가한 상태에서 선 소거를 수행하였으므로 메모리 셀들이 충분히 소거되지 못하고 문턱전압 분포가 양(+)의 방향으로 쉬프트된 상태이기 때문이다.
상기 S402 단계의 검증 결과, 해당 블록내에 슬로우 소거 메모리 셀이 존재하면(case A), 소거 바이어스 전압(Verase)에 제 1 전압 예를 들어, 1V의 전압을 가산한 후(S403), 한 펄스 구간 동안(즉, 한 사이클) 기판에 18V의 소거 바이어스 전압(Verase)을 인가하고, 해당 블록에 존재하는 메모리 셀들의 워드라인에 0V의 전압을 인가하여 소거(erase)를 수행한다(S404).
그런 다음, 해당 블록내의 메모리 셀들에 대하여 소거 검증을 실시한다(S405).
한 펄스 구간 동안 0V의 전압을 소거 검증 대상 해당 메모리 셀의 워드라인에 인가한 상태에서 해당 메모리 셀을 리드(read)한다. 이때, 해당 메모리 셀의 워드라인에 인가하는 전압 이외의 바이어스 조건은 노멀 리드(normal read) 동작과 동일하다. 즉, 비선택된 워드라인에 4.5V의 전압이 인가되고, 선택된 비트라인에는 0V의 전압, 선택되지 않은 비트라인에는 예를 들어 1V의 전압이 각각 인가되고, 드레인 선택 라인 및 소오스 선택 라인에는 4.5V의 전압이 안가된다.
따라서, 해당 메모리 셀과 동일 스트링내에 존재하는 메모리 셀들은 모두 턴온되게 되므로 해당 메모리 셀의 문턱전압이 0V보다 작으면 해당 메모리 셀의 턴 오프 상태가 리드되고, 해당 메모리 셀의 문턱전압이 0V 이상이면 해당 메모리 셀의 턴 온 상태가 리드된다. 이와 같은 소거 검증 과정을 블록 내의 모든 메모리 셀들을 대상으로 하여 순차적으로 실시한다. 이때, 블록 내의 메모리 셀들이 모두 턴 오프 상태로 리드되면 소거 패스(pass)로 간주하고, 턴 온 상태로 리드되는 메모리 셀이 존재하면 소거 페일(fail)로 간주한다.
그런 다음, S405 단계에서 소거 페일(fail)되는 경우, 상기 S403 단계로 복귀하여 소거 바이어스 전압(Verase)에 제 1 전압을 가산한 후 상기 S404의 소거 단계 및 S405의 소거 검증 단계를 재차 수행한다. 이러한 동작(S403 내지 S405)은 S405 단계에서 소거 패스(pass)가 이루어지거나 또는 소거 페일(fail)이 소정 회수 예를 들어, 2회 반복될 때까지 수행한다. 즉, 미도시되었으나 상기 S405 단계의 소거 검증 결과 2회 이상 페일되는 경우 해당 블록을 인밸리드(invalid) 블록으로 간주하고 소거 동작을 종료하도록 한다.
한편, 상기 S402 단계의 검증 결과, 해당 블록내에 슬로우 소거 메모리 셀이 존재하지 않으면(case B), 소거 바이어스 전압(Verase)에 제 1 전압보다 큰 제 2 전압 예를 들어, 1.5V의 전압을 가산하고(S406), 한 펄스 구간 동안(즉, 한 사이클) 기판에 소거 바이어스 전압(Verase) 예를 들어, 18.5V를 인가하고 해당 블록에 존재하는 메모리 셀들의 워드라인에 0V의 전압을 인가하여 소거(erase)를 수행하고 소거 동작을 종료한다(S407).
도 5는 도 4에 도시된 소거 방법에 따른 소거전압을 도시한 파형도이고, 도 6은 도 4 에 도시된 본 발명의 소거 방법에 따른 문턱전압 분포 변화를 나타낸 도면이다.
도 5 및 도 6을 참조하면, 소거 바이어스 전압(Verase)의 초기값으로 17V의 1 펄스(pulse) 전압이 인가하여 선 소거를 실시하였을 때 소거 셀의 문턱전압이 1V라면, 문턱전압이 슬로우 소거 메모리 셀 검증 전압인 0.5V보다 크기 때문에 이 셀은 case A에 해당된다. 따라서, 18V, 19V의 소거 바이어스 전압(Verase)이 단일 펄스로 각각 인가되어 메모리 셀의 문턱전압은 -1V가 된다.
그리고, 동일하게 소거 바이어스 전압(Verase)의 초기값으로 17V의 1 펄스 전압이 인가하여 선 소거를 실시하였을 때 소거 셀의 문턱전압이 0.4V라면, 문턱전 압이 슬로우 소거 메모리 셀 검증 전압인 0.5V보다 작기 때문에 이 셀은 case B에 해당된다. 따라서, 18.5V의 소거 바이어스 전압(Verase)이 단일 펄스로 인가되어 메모리 셀의 문턱전압은 -1V가 된다.
본 발명에 의하면, 선 소거하고 슬로우 소거 메모리 셀 검증을 수행하여 소거 속도에 따라서 2 펄스 또는 1 펄스만에 소거 동작을 수행할 수 있으므로 소거 속도를 개선할 수 있으며, 소거 바이어스 전압을 낮출 수 있으므로 P/E 사이클링 데미지를 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 선 소거 및 슬로우 소거 메모리 셀 검증을 실시하여 슬로우 소거 메모리 셀을 구분하여 슬로우 소거 셀과 그 외의 셀들을 서로 다른 소거 바이어스 전압을 인가하여 소거하므로 1 펄스 또는 2 펄스만에 슬로우 소거 메모리 셀을 포함한 모든 메모리 셀에 대한 소거 동작을 완료할 수 있다. 따라서, 소거 속도를 향상시킬 수 있다.
둘째, 기존의 소거 바이어스에 비하여 낮은 소거 바이어스를 사용하므로 사이클링 데미지를 줄일 수 있다.
셋째, 슬로우 소거 셀을 모두 인밸리드 처리하지 않기 때문에 페일율을 줄일 수 있다.
Claims (9)
- 반도체 기판의 소정 블록에 소정의 소거 바이어스 전압을 인가하여 선(先) 소거하는 제 1 단계;상기 선 소거된 셀들 중 슬로우 소거 메모리 셀이 존재하는지 검증하는 제 2 단계;슬로우 소거 메모리 셀이 존재할 경우 상기 소거 바이어스 전압에 제 1 전압을 가산하여 다시 소거한 후 소거 검증을 수행하여 소거 패스(pass)되는 경우 소거 동작을 종료하고 소거 페일(fail)되는 경우 상기 제 2 단계 이후로 복귀시키는 제 3 단계; 및슬로우 소거 메모리 셀이 존재하지 않을 경우 상기 소거 바이어스 전압에 상기 제 1 전압보다 큰 제 2 전압을 가산한 후 소거를 수행하여 소거 동작을 종료하는 제 4 단계를 포함하는 플래쉬 메모리 장치의 소거 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서, 상기 제 3 단계에서 상기 소거 검증 결과 소정 회수 이상 소거 페일되는 경우 상기 해당 블록을 인밸리드(invalid) 블록으로 간주하고 소거 동작을 종료하는 플래쉬 메모리 장치의 소거 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2항에 있어서, 상기 소정 회수는 2회인 플래쉬 메모리 장치의 소거 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서, 상기 제 2 단계에서 상기 해당 블록 내에 존재하는 메모리 셀들의 문턱전압을 리드하여 소정의 전압보다 높은 문턱 전압을 갖는 메모리 셀이 존재하면 슬로우 소거 메모리 셀이 존재하는 것으로 간주하는 플래쉬 메모리 장치의 소거 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 소정의 소거 바이어스 전압은 17V로 설정되는 플래쉬 메모리 장치의 소거 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서, 상기 제 1 전압은 1V로 설정되는 플래쉬 메모리 장치의 소거 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서, 상기 제 2 전압은 1.5V로 설정되는 플래쉬 메모리 장치의 소거 방법.
- 반도체 기판의 소거될 블록에 소거 바이어스 전압을 인가하여 선 소거하는 단계;상기 선 소거된 셀들 중 슬로우 소거 메모리 셀이 존재하는지 검증하는 단계;상기 검증 결과 슬로우 소거 메모리 셀이 존재할 경우, 상기 소거 바이어스 전압으로부터 제 1 전압씩 증가하는 적어도 하나의 펄스를 상기 소거될 블록에 인가하는 단계; 및상기 검증 결과 슬로우 소거 메모리 셀이 존재하지 않는 경우, 상기 소거 바이어스 전압보다 제 2 전압만큼 증가된 펄스를 상기 소거될 블록에 인가하는 단계를 포함하되,상기 제 2 전압은 상기 제 1 전압보다 큰 플래쉬 메모리 장치의 소거 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 제 2 전압만큼 증가된 펄스가 상기 소거될 블록에 한차례 인가된 후에 소거 동작은 종료되는 플래쉬 메모리 장치의 소거 방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |