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KR101116356B1 - 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법 - Google Patents

플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법 Download PDF

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KR101116356B1
KR101116356B1 KR1020100008826A KR20100008826A KR101116356B1 KR 101116356 B1 KR101116356 B1 KR 101116356B1 KR 1020100008826 A KR1020100008826 A KR 1020100008826A KR 20100008826 A KR20100008826 A KR 20100008826A KR 101116356 B1 KR101116356 B1 KR 101116356B1
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Abstract

본 발명은 3차원 구조를 갖는 도전성 구조체의 원하는 위치에 도핑영역을 형성할 수 있고, 도핑영역의 도핑깊이 및 도즈 제어가 용이하며, 얕은 깊이를 갖고 플로팅바디효과가 방지된 도핑방법 및 그를 이용한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 측벽을 갖는 활성영역을 형성하는 단계; 상기 활성영역의 측벽 일부를 노출시키는 단계; 플라즈마 도핑을 실시하여 상기 노출된 측벽 일부에 접합을 형성하는 단계; 및 상기 접합의 표면에 보호막을 형성하는 단계를 포함하고, 상술한 본 발명은 플라즈마도핑을 이용하므로써 3차원 구조를 갖는 도전성 구조체의 원하는 위치에 도펀트가 도핑된 도핑영역을 용이하게 형성할 수 있고, 도핑영역의 도핑깊이 및 도즈 제어가 용이하다. 또한, 본 발명은 플라즈마도핑을 이용하여 접합을 형성하므로써 얕은 깊이를 갖고 이에 따라 플로팅바디효과가 방지된 얕은 접합을 형성하는 효과가 있다.

Description

플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법{PLASMA DOPING METHOD AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법에 관한 것이다.
반도체장치(Semiconductor device) 제조 공정시 특정 영역을 도핑(Doping)시키는 방법으로는 이온빔 이온주입(Ion beam Implant) 방식이 주로 사용된다. 이온빔 이온주입은 빔라인 이온주입(Beam line implant)이라고도 일컫는다.
하지만, 최근에 반도체장치가 고집적화됨에 따라 보다 복잡한 3차원 구조체를 형성해야 하므로, 이온빔 이온주입 방식을 이용하여 도핑하는데는 한계가 있다.
일예로, 이온빔 이온주입 방식을 이용하여 도전성 구조체의 특정영역에 선택적으로 도핑시키기 위해서는 일정 각도를 주어 진행할 수 밖에 없다. 이를 틸트 이온주입(Tilt implant)이라 한다.
도 1은 틸트 이온주입에 의한 반도체장치의 도핑방법을 설명하기 위한 도면이다.
도 1을 참조하면, 도전성 구조체(12)를 포함하는 기판(11)을 형성한다. 도전성 구조체(12)는 기판(11) 상에서 일정 간격을 갖고 복수개가 형성된다.
도전성 구조체(12)의 특정영역 도핑을 시키기 위해서는, 도전성 구조체(12) 사이의 간격이 좁고, 도전성 구조체(12)가 일정 높이를 갖고 형성되므로, 도핑 진행시 틸트 이온주입(13)을 적용한다.
틸트 이온주입(13)은 틸트 각도(Tilt angle)가 필요하다. 따라서, 틸트 이온주입(13) 진행시 새도우효과(Shadow effect, 13A)에 의해 원하는 위치에 도핑을 진행하지 못하는 문제가 있다. 즉, 틸트 이온주입(13)을 진행할 때 인접하는 도전성 구조체(12)에 의한 새도우효과에 의해 원하는 위치에 도핑을 진행할 수 없다.
또한, 틸트이온주입(13)을 이용하더라도 도전성 구조체(12)의 높이가 높고 도전성 구조체(12) 사이의 간격이 좁기 때문에 요구되는 수준의 도핑농도(Doping concentration) 및 도핑깊이(Doping depth)를 갖는 도핑영역을 용이하게 형성하기가 어렵다.
3차원 구조의 도전성 구조체의 특정영역을 도핑하는 다른 방법으로서, 도우프드폴리실리콘막(Doped polysilicon) 등의 도우프드물질(Doped material)을 이용할 수 있다. 도우프드물질을 이용하는 경우 어닐(Anneal)을 통해 도우프드물질에 도핑되어 있는 도펀트(dopant)를 열확산(Thermal diffusion)시키므로써 도핑영역을 형성한다.
그러나, 열확산에 의해 도핑영역을 형성하는 경우에는, 도핑 깊이(Doping depth) 및 도즈 제어(Dose control)가 어렵다. 후속 공정을 위해 도우프드물질을 제거해야 하는데, 이때 도펀트손실(Dopant loss)이 발생한다. 또한, 도우프드물질을 제거하기가 어렵다. 또한, 열확산 방식이므로 얕은 깊이(Shallow depth)로 제어할 수 없어 플로팅바디효과(Floating body effect)가 발생되는 문제가 있다.
본 발명은 3차원 구조를 갖는 도전성 구조체의 원하는 위치에 도핑영역을 형성할 수 있고, 도핑영역의 도핑깊이 및 도즈 제어가 용이한 도핑 방법 및 그를 이용한 반도체장치 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 얕은 깊이를 갖고 플로팅바디효과가 방지된 도핑방법 및 그를 이용한 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 도핑 방법은 제1측벽과 제2측벽을 갖는 도전성 구조체를 형성하는 단계; 상기 도전성 구조체를 덮는 도핑방지막을 형성하는 단계; 상기 도핑방지막의 일부를 선택적으로 제거하여 상기 제1측벽 및 제2측벽 중 어느 하나의 측벽 일부를 노출시키는 오프닝을 형성하는 단계; 및 플라즈마 도핑을 실시하여 상기 오프닝에 의해 노출된 측벽 일부에 도핑영역을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 도핑영역의 표면에 보호막을 형성하는 단계; 및 상기 도핑영역의 활성화를 위한 어닐을 실시하는 단계를 더 포함하는 것을 특징으로 한다. 또한, 상기 도핑영역의 활성화를 위한 어닐을 실시하면서 상기 도핑영역의 표면에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 측벽을 갖는 활성영역을 형성하는 단계; 상기 활성영역의 측벽 일부를 노출시키는 단계; 플라즈마 도핑을 실시하여 상기 노출된 측벽 일부에 접합을 형성하는 단계; 및 상기 접합의 표면에 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 보호막을 제거하는 단계; 상기 접합에 연결되는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택을 통해 상기 접합과 전기적으로 연결되는 매립비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 상기 보호막을 형성하는 단계는 상기 접합의 활성화를 위한 어닐을 진행하면서 동시에 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 하드마스크패턴을 식각장벽으로 기판을 식각하여 측벽을 갖는 복수의 도전성 구조체를 형성하는 단계; 상기 도전성 구조체를 덮는 라이너막을 형성하는 단계; 상기 라이너막 상에 상기 도전성 구조체 사이를 일부 매립하는 제1도핑방지막과 상기 도전성 구조체의 어느 하나의 측벽을 덮는 제2도핑방지막을 형성하는 단계; 상기 라이너막과 제1도핑방지막을 일부 제거하여 상기 도전성 구조체의 다른 하나의 측벽 일부를 노출시키는 콘택영역을 형성하는 단계; 플라즈마 도핑을 실시하여 상기 콘택영역에 접합을 형성하는 단계; 상기 제2도핑방지막을 제거하는 단계; 상기 접합의 표면에 보호막을 형성하는 단계; 및 상기 제1도핑방지막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 플라즈마도핑을 이용하므로써 3차원 구조를 갖는 도전성 구조체의 원하는 위치에 도펀트가 도핑된 도핑영역을 용이하게 형성할 수 있고, 도핑영역의 도핑깊이 및 도즈 제어가 용이하다.
또한, 본 발명은 플라즈마도핑을 이용하여 접합을 형성하므로써 얕은 깊이를 갖고 이에 따라 플로팅바디효과가 방지된 얕은 접합을 형성하는 효과가 있다.
결국, 본 발명은 플라즈마도핑을 이용하여 얕은 OSJ(Shallow One-Side-Junction)을 형성할 수 있으므로 OSC(One-Side-Contact) 및 매립비트라인(Buried Bitline; BBL)을 포함하는 반도체장치를 구현할 수 있다. 특히, 4F2(F : Minimum feature size) 구조를 갖는 DRAM(4F2 scheme DRAM)을 구현가능할뿐만 아니라 쓰루풋(Throughput) 개선 및 원가절감의 효과를 얻는다.
도 1은 틸트 이온주입에 의한 도핑방법을 설명하기 위한 도면.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체장치의 도핑 방법을 도시한 도면.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체장치의 도핑 방법을 도시한 도면.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 도핑방법을 이용한 반도체장치 제조 방법을 도시한 도면.
도 5a 내지 도 5d는 본 발명의 제3실시예에 따른 반도체장치의 도핑 방법을 도시한 도면.
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 도핑방법을 이용한 반도체장치 제조 방법을 도시한 도면.
도 7a 내지 도 7l은 제1실시예 내지 제3실시예에 따른 오프닝 형성 방법을 도시한 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체장치의 도핑 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(201) 상에 복수의 도전성 구조체(203)를 형성한다. 기판(201)은 실리콘기판을 포함한다. 도전성 구조체(203)는 기판(201)을 식각하므로써 형성된다. 기판(201)이 실리콘기판을 포함하므로, 도전성 구조체(203)는 실리콘을 포함한다. 도전성 구조체(203)는 기판(201)의 표면으로부터 수직방향으로 연장된다. 도전성 구조체(203)는 라인형의 필라(Line type pillar)를 포함한다. 도전성 구조체(203)는 활성영역(Active region)을 포함한다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 소스영역 및 드레인영역은 접합이라고도 한다. 도전성 구조체(203)는 측벽을 갖는다. 적어도 제1측벽과 제2측벽을 갖는다. 도전성 구조체(203)가 활성영역을 포함하므로, 도전성 구조체(203)는 라인형태를 갖는 필라형 활성영역을 포함한다. 라인형태를 갖는 필라형 활성영역은 '라인형 활성필라'라고 일컫는다.
도전성 구조체(203)의 상부에는 하드마스크막(202)이 형성되어 있다. 하드마스크막(202)은 도전성 구조체(203) 형성시 식각 장벽 역할을 한다. 하드마스크막(202)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 제1실시예에서, 질화막이 하드마스크막(202)으로 사용된다. 하드마스크막(202)은 실리콘질화막(Silicon nitride)을 포함한다.
도전성 구조체(203)의 양쪽 측벽, 도전성 구조체(203) 사이의 기판(201) 표면 및 하드마스크막(202)의 측벽 상에 절연막이 형성되어 있다. 절연막은 제1라이너막(204)과 제2라이너막(205)을 포함한다. 제1라이너막(204)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다. 제2라이너막(205)은 실리콘질화막(Silicon nitride) 등의 질화막을 포함한다.
절연막의 일부가 제거되어 오프닝(208)이 형성된다. 오프닝(208)은 도전성 구조체(203)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSO(One-Side- Opening) 구조이다. 오프닝(208)은 라인 형태의 오프닝(Line type opening)을 포함한다.
절연막의 표면에는 제1도핑방지막(206)과 제2도핑방지막(207)이 형성된다. 제1도핑방지막(206)은 도전성 구조체(203) 사이를 일부 매립하는 형태이다. 제2도핑방지막(207)은 절연막 상에서 도전성 구조체(203)의 다른 하나의 측벽, 즉 오프닝(208)이 형성된 측벽이 아닌 다른 하나의 측벽을 덮는 형태이다. 제1도핑방지막(206)은 후속 플라즈마도핑시 도전성 구조체(203) 사이의 기판(201)으로 도핑되는 것을 방지한다. 제2도핑방지막(207)은 후속 플라즈마 도핑시 도전성 구조체(203)의 다른 하나의 측벽으로 도핑되는 것을 방지한다. 제1도핑방지막(206)과 제2도핑방지막(207)은 절연물질을 포함한다. 제1도핑방지막(206)은 언도우프드폴리실리콘을 포함한다. 제2도핑방지막(207)은 제1도핑방지막(206), 제1라이너막(204) 및 제2라이너막(205)에 대해 선택비를 갖는 물질을 포함한다. 제2도핑방지막(207)은 티타늄질화막(TiN) 등의 금속질화막을 포함할 수 있다. 제2도핑방지막(207)은 스페이서(Spacer) 형태를 포함한다.
오프닝(208)을 제공하는 절연막과 하드마스크막(202)도 도핑방지 역할을 수행할 수 있다. 플라즈마 도핑은 오프닝(208)에 의해 노출된 도전성 구조체(203)의 측벽 일부에서만 진행된다.
제1라이너막(204), 제2라이너막(205), 제1 및 제2도핑방지막(206, 207)은 도핑방지막의 역할을 한다. 이러한 도핑방지막에 의해 도전성 구조체(203)의 측벽 일부를 노출시키는 오프닝(208)이 제공된다. 오프닝(208)의 형성 방법은 후술하는 도 7a 내지 도 7l을 참조하기로 한다.
도 2b에 도시된 바와 같이, 플라즈마 도핑(Plasma doping, 209)을 실시한다. 이때, 오프닝(도 2a의 208)에 의해 노출되어 있는 도전성 구조체(203)의 측벽 일부가 도핑된다. 이에 따라, 도핑영역(210)이 형성된다. 도핑영역(210)은 트랜지스터의 소스영역 및 드레인영역이 되는 접합(Junction)을 포함한다. 도핑영역(210)은 도전성 구조체(203)의 어느 하나의 측벽 일부에 형성되므로, 측벽접합(One-Side-Junction; OSJ)이 된다. 도핑영역(210)은 플라즈마도핑(209)에 의해 형성되므로 얕은 측벽접합이 된다.
플라즈마 도핑(209)시 도전성 구조체(203)의 상부는 하드마스크막(202)에 의해 도핑이 방지된다. 오프닝(도 2a의 208)에 의해 노출된 측벽 일부를 제외한 도전성 구조체(203)의 나머지 측벽들은 제1라이너막(204), 제2라이너막(205), 제1도핑방지막(206) 및 제2도핑방지막(207)에 의해 도핑이 방지된다(도면부호 A, B, C 참조). 제1도핑방지막(206)과 제2도핑방지막(207)을 형성하므로써 오프닝(도 2a의 208)에 의해 노출된 측벽 일부를 제외한 나머지 측벽들에 도펀트가 도핑되는 것을 더욱 방지한다.
플라즈마 도핑(209)은 도핑 소스를 플라즈마 상태로 여기되고, 여기된 플라즈마 내의 도펀트 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 도펀트 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(209)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다.
도핑소스는 도핑영역(210)에 도핑되는 도펀트(Dopant)를 함유하는 물질이다. 도핑소스는 도펀트가스(Dopant gas)를 포함한다. 제1실시예에서, 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 도펀트가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다.
도핑에너지는 기판(201)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 20KV 이하를 포함한다. 얕은 깊이를 위해서 도핑에너지는 최대한 작게 조절한다. 도핑에너지는 1KV 이하를 사용할 수도 있다. 20KV 이하의 도핑에너지는 낮은 도핑에너지이다. 일반적으로 이온주입은 Rp(Projection of Range)를 고려하여 진행되기 때문에 30keV 이상의 높은 도핑에너지를 필요로 한다. 도핑에너지는 도전성 구조체(203)에도 인가된다. 따라서, 측면 방향의 플라즈마 도핑(209)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(209)이 가능하다.
도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ～1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(209)을 실시하면, 도핑영역(210)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
플라즈마 도핑(209)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
상술한 제1실시예에 따르면, 플라즈마 도핑(209)은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 도핑영역(210)을 형성한다.
그리고, 플라즈마 도핑(209)이 20KV 이하의 낮은 도핑에너지를 이용하므로, 도펀트가 대부분 표면에 도핑된다. 따라서, 플라즈마 도핑(209)에 의해 형성되는 도핑영역(210)은 그 깊이를 얕게 제어할 수 있다. 도핑영역(210)의 깊이를 얕게 제어하므로 플로팅바디효과가 방지된다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체장치의 도핑 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(301) 상에 복수의 도전성 구조체(303)를 형성한다. 기판(301)은 실리콘기판을 포함한다. 도전성 구조체(303)는 기판(301)을 식각하므로써 형성된다. 기판(301)이 실리콘기판을 포함하므로, 도전성 구조체(303)는 실리콘을 포함한다. 도전성 구조체(303)는 기판(301)의 표면으로부터 수직방향으로 연장된다. 도전성 구조체(303)는 라인형의 필라(Line type pillar)를 포함한다. 도전성 구조체(303)는 활성영역(Active region)을 포함한다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 소스영역 및 드레인영역은 접합이라고도 한다. 도전성 구조체(303)는 측벽을 갖는다. 적어도 제1측벽과 제2측벽을 갖는다. 도전성 구조체(303)가 활성영역을 포함하므로, 도전성 구조체(303)는 라인형태를 갖는 필라형 활성영역을 포함한다. 라인형태를 갖는 필라형 활성영역은 '라인형 활성필라'라고 일컫는다.
도전성 구조체(303)의 상부에는 하드마스크막(302)이 형성되어 있다. 하드마스크막(302)은 도전성 구조체(303) 형성시 식각 장벽 역할을 한다. 하드마스크막(302)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 제2실시예에서, 질화막이 하드마스크막(302)으로 사용된다. 하드마스크막(302)은 실리콘질화막(Silicon nitride)을 포함한다.
도전성 구조체(303)의 양쪽 측벽, 도전성 구조체(303) 사이의 기판(301) 표면 및 하드마스크막(302)의 측벽 상에 절연막이 형성되어 있다. 절연막은 제1라이너막(304)과 제2라이너막(305)을 포함한다. 제1라이너막(304)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다. 제2라이너막(305)은 실리콘질화막(Silicon nitride) 등의 질화막을 포함한다.
절연막의 일부가 제거되어 오프닝(308)이 형성된다. 오프닝(308)은 도전성 구조체(303)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSO(One-Side- Opening) 구조이다. 오프닝(308)은 라인 형태의 오프닝(Line type opening)을 포함한다.
절연막의 표면에는 제1도핑방지막(306)과 제2도핑방지막(307)이 형성된다. 제1도핑방지막(306)은 도전성 구조체(303) 사이를 일부 매립하는 형태이다. 제2도핑방지막(307)은 절연막 상에서 도전성 구조체(303)의 다른 하나의 측벽, 즉 오프닝(308)이 형성된 측벽이 아닌 다른 하나의 측벽을 덮는 형태이다. 제1도핑방지막(306)은 후속 플라즈마도핑시 도전성 구조체(303) 사이의 기판(301)으로 도핑되는 것을 방지한다. 제2도핑방지막(307)은 후속 플라즈마 도핑시 도전성 구조체(303)의 다른 하나의 측벽으로 도핑되는 것을 방지한다. 제1도핑방지막(306)과 제2도핑방지막(307)은 절연물질을 포함한다. 제1도핑방지막(306)은 언도우프드폴리실리콘을 포함한다. 제2도핑방지막(307)은 제1도핑방지막(306), 제1라이너막(304) 및 제2라이너막(305)에 대해 선택비를 갖는 물질을 포함한다. 제2도핑방지막(307)은 티타늄질화막(TiN) 등의 금속질화막을 포함할 수 있다. 제2도핑방지막(307)은 스페이서(Spacer) 형태를 포함한다.
오프닝(308)을 제공하는 절연막과 하드마스크막(302)도 도핑방지 역할을 수행할 수 있다. 플라즈마 도핑은 오프닝(308)에 의해 노출된 도전성 구조체(303)의 측벽 일부에서만 진행된다.
제1라이너막(304), 제2라이너막(305), 제1 및 제2도핑방지막(306, 307)은 도핑방지막의 역할을 한다. 이러한 도핑방지막에 의해 도전성 구조체(303)의 측벽 일부를 노출시키는 오프닝(308)이 제공된다. 오프닝(308)의 형성 방법은 후술하는 도 7a 내지 도 7l을 참조하기로 한다.
도 3b에 도시된 바와 같이, 플라즈마 도핑(Plasma doping, 309)을 실시한다. 이때, 오프닝(도 3a의 308)에 의해 노출되어 있는 도전성 구조체(303)의 측벽 일부가 도핑된다. 이에 따라, 도핑영역(310)이 형성된다. 도핑영역(310)은 트랜지스터의 소스영역 및 드레인영역이 되는 접합(Junction)을 포함한다. 도핑영역(310)은 도전성 구조체(303)의 어느 하나의 측벽 일부에 형성되므로, 측벽접합(One-Side-Junction; OSJ)이 된다. 도핑영역(310)은 플라즈마도핑(309)에 의해 형성되므로 얕은 측벽접합이 된다.
플라즈마 도핑(309)시 도전성 구조체(303)의 상부는 하드마스크막(302)에 의해 도핑이 방지된다. 오프닝(도 3a의 308)에 의해 노출된 측벽 일부를 제외한 도전성 구조체(303)의 나머지 측벽들은 제1라이너막(304), 제2라이너막(305), 제1도핑방지막(306) 및 제2도핑방지막(307)에 의해 도핑이 방지된다(도면부호 A, B, C 참조). 제1도핑방지막(306)과 제2도핑방지막(307)을 형성하므로써 오프닝(도 3a의 308)에 의해 노출된 측벽 일부를 제외한 나머지 측벽들에 도펀트가 도핑되는 것을 더욱 방지한다.
플라즈마 도핑(309)은 도핑 소스를 플라즈마 상태로 여기되고, 여기된 플라즈마 내의 도펀트 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 도펀트 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(309)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다.
도핑소스는 도핑영역(310)에 도핑되는 도펀트(Dopant)를 함유하는 물질이다. 도핑소스는 도펀트가스(Dopant gas)를 포함한다. 제2실시예에서, 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 도펀트가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다.
도핑에너지는 기판(301)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 적어도 20KV 이하를 포함한다. 얕은 깊이를 위해서 도핑에너지는 최대한 작게 조절한다. 도핑에너지는 1KV 이하를 사용할 수도 있다. 20KV 이하의 도핑에너지는 낮은 도핑에너지이다. 일반적으로 이온주입은 Rp(Projection of Range)를 고려하여 진행되기 때문에 30keV 이상의 높은 도핑에너지를 필요로 한다. 도핑에너지는 도전성 구조체(303)에도 인가된다. 따라서, 측면 방향의 플라즈마 도핑(309)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(309)이 가능하다.
도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ～1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(309)을 실시하면, 도핑영역(310)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
플라즈마 도핑(309)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
도 3c에 도시된 바와 같이, 제2도핑방지막(307)을 제거한다.
이어서, 도핑영역(310)의 표면에 보호막(311)을 형성한다. 보호막(311)은 제1도핑방지막(306)을 제거하는 공정 등의 후속 공정시에 도펀트손실을 방지하는 역할을 한다.
제2실시예에서, 보호막(311)은 퍼니스 산화(Furnace oxidation) 또는 플라즈마 산화(Plasma oxidation)를 통해 형성한다. 보호막(311)은 50Å의 두께로 형성한다.
도 3d에 도시된 바와 같이, 도핑영역(310)에 도핑된 도펀트의 활성화(Activation)를 위해 어닐(Anneal, 312)을 진행한다. 어닐(312)은 급속열처리(Rapid Thermal Anneal; RTA)를 포함한다.
도 3e에 도시된 바와 같이, 제1도핑방지막(306)을 제거한다. 제1도핑방지막(306)은 식각공정 또는 세정공정을 이용하여 제거한다. 예를 들어, 제1도핑방지막(306)이 언도우프드 폴리실리콘을 포함하는 경우, 폴리실리콘을 선택적으로 제거할 수 있는 습식케미컬(Wet chemical) 또는 식각가스(Etching gas)를 이용한다.
보호막(311)이 형성된 상태에서 제1도핑방지막(306)을 제거하므로 도핑영역(310)에 도핑된 도펀트의 손실(Dopant loss)을 최소화한다.
도시되지 않았지만, 제2실시예에서, 후속하여 도핑영역(310)의 측면에 연결되는 구조물을 형성한다. 구조물은 비트라인, 캐패시터 또는 금속배선 등을 포함한다.
상술한 제2실시예에 따르면, 플라즈마 도핑(309)은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 도핑영역(310)을 형성한다.
그리고, 플라즈마 도핑(309)이 20KV 이하의 낮은 도핑에너지를 이용하므로, 도펀트가 대부분 표면에 도핑된다. 따라서, 플라즈마 도핑(309)에 의해 형성되는 도핑영역(310)은 그 깊이를 얕게 제어할 수 있다. 도핑영역(310)의 깊이를 얕게 제어하므로 플로팅바디효과가 방지된다.
아울러, 제2실시예는 도핑영역(310)에 도핑된 도펀트의 손실이 억제되므로, 후속 공정에서 1020 atoms/cm3 이상의 도핑 농도를 유지한다.
도 4a 내지 도 4c는 제2실시예에 따른 도핑방법을 이용한 반도체장치 제조 방법을 도시한 도면이다. 도 3a 내지 도 3e에 따라 보호막(311) 및 도핑영역(310)을 형성한 이후의 공정 단면도이다. 도핑영역(310)은 소스영역 또는 드레인영역이 되는 접합으로 기능할 수 있다. 이하, 도핑영역(310)에 연결되는 매립비트라인의 형성 방법을 설명하기로 한다.
도 4a에 도시된 바와 같이, 보호막(311)을 제거한다. 이에 따라, 도핑영역(310)의 측면을 노출시키는 콘택영역(313)이 형성된다. 콘택영역(313)은 오프닝(도 3a의 308)과 동일한 형태이다.
도 4b에 도시된 바와 같이, 도전성 구조체(310)에 연결되는 측벽콘택(Side-Contact, 314)을 형성한다. 여기서, 측벽콘택(314)은 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등이 있다. 일예로, 티타늄실리사이드 형성을 위해 티타늄막(Ti)과 티타늄질화막(TiN)을 차례로 증착한 후 열처리하여 티타늄실리사이드를 형성한다. 이후, 티타늄질화막과 미반응 티타늄막을 제거한다. 티타늄질화막과 미반응 티타늄막은 잔류시켜도 되며, 이때는 배리어메탈(Barrier metal)이 된다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다. 측벽콘택(314)은 콘택영역(313)을 매립하는 스트랩(Buried Strap)이라 할 수 있다.
상술한 바에 따르면, 측벽콘택(314)은 도전성 구조체(303)의 어느 하나의 측벽에서만 형성되는 OSC(One-Side-Contact) 구조이다. 측벽콘택(314)이 금속실리사이드를 포함하는 경우, 도핑영역(310)에 도핑된 도펀트의 농도가 1020 atoms/cm3 이상의 도핑농도를 유지하므로, 실리사이드 형성이 용이하다.
도 4c에 도시된 바와 같이, 측벽콘택(314)이 형성된 구조의 전면에 비트라인도전막을 증착한다. 이때, 비트라인도전막은 도전성 구조체(303) 사이를 갭필하도록 전면에 증착한다. 비트라인도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
이어서, 측벽콘택(314)에 접하는 높이까지 비트라인도전막을 제거한다. 이에 따라, 측벽콘택(314)에 접촉하는 매립비트라인(315)이 형성된다. 여기서, 매립비트라인(315)은 도전성 구조체(303)와 나란히 배열되며, 도핑영역(310)과 매립비트라인(315)은 측벽콘택(314)을 통해 전기적으로 연결된다. 측벽콘택(314)은 도핑영역(310)과 매립비트라인(315)간의 오믹콘택(Ohmic-Contact)을 형성한다.
도 5a 내지 도 5d는 본 발명의 제3실시예에 따른 반도체장치의 도핑 방법을 도시한 도면이다.
도 5a에 도시된 바와 같이, 기판(401) 상에 복수의 도전성 구조체(403)를 형성한다. 기판(401)은 실리콘기판을 포함한다. 도전성 구조체(403)는 기판(401)을 식각하므로써 형성된다. 기판(401)이 실리콘기판을 포함하므로, 도전성 구조체(403)는 실리콘을 포함한다. 도전성 구조체(403)는 기판(401)의 표면으로부터 수직방향으로 연장된다. 도전성 구조체(403)는 라인형의 필라(Line type silicon pillar)를 포함한다. 도전성 구조체(403)는 활성영역(Active region)을 포함한다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 소스영역 및 드레인영역은 접합이라고도 한다. 도전성 구조체(403)는 측벽을 갖는다. 적어도 제1측벽과 제2측벽을 갖는다. 도전성 구조체(403)가 활성영역을 포함하므로, 도전성 구조체(403)는 라인형태를 갖는 필라형 활성영역을 포함한다. 라인형태를 갖는 필라형 활성영역은 '라인형 활성필라'라고 일컫는다.
도전성 구조체(403)의 상부에는 하드마스크막(402)이 형성되어 있다. 하드마스크막(402)은 도전성 구조체(403) 형성시 식각 장벽 역할을 한다. 하드마스크막(402)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 제2실시예에서, 질화막이 하드마스크막(402)으로 사용된다. 하드마스크막(402)은 실리콘질화막(Silicon nitride)을 포함한다.
도전성 구조체(403)의 양쪽 측벽, 도전성 구조체(403) 사이의 기판(401) 표면 및 하드마스크막(402)의 측벽 상에 절연막이 형성되어 있다. 절연막은 제1라이너막(404)과 제2라이너막(405)을 포함한다. 제1라이너막(404)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다. 제2라이너막(405)은 실리콘질화막(Silicon nitride) 등의 질화막을 포함한다.
절연막의 일부가 제거되어 오프닝(408)이 형성된다. 오프닝(408)은 도전성 구조체(403)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSO(One-Side- Opening) 구조이다. 오프닝(408)은 라인 형태의 오프닝(Line type opening)을 포함한다.
절연막의 표면에는 제1도핑방지막(406)과 제2도핑방지막(407)이 형성된다. 제1도핑방지막(406)은 도전성 구조체(403) 사이를 일부 매립하는 형태이다. 제2도핑방지막(407)은 절연막 상에서 도전성 구조체(403)의 다른 하나의 측벽, 즉 오프닝(408)이 형성된 측벽이 아닌 다른 하나의 측벽을 덮는 형태이다. 제1도핑방지막(406)은 후속 플라즈마도핑시 도전성 구조체(403) 사이의 기판(401)으로 도핑되는 것을 방지한다. 제2도핑방지막(407)은 후속 플라즈마 도핑시 도전성 구조체(403)의 다른 하나의 측벽으로 도핑되는 것을 방지한다. 제1도핑방지막(406)과 제2도핑방지막(407)은 절연물질을 포함한다. 제1도핑방지막(406)은 언도우프드폴리실리콘을 포함한다. 제2도핑방지막(407)은 제1도핑방지막(406), 제1라이너막(404) 및 제2라이너막(405)에 대해 선택비를 갖는 물질을 포함한다. 제2도핑방지막(407)은 티타늄질화막(TiN) 등의 금속질화막을 포함할 수 있다. 제2도핑방지막(407)은 스페이서(Spacer) 형태를 포함한다.
오프닝(408)을 제공하는 절연막과 하드마스크막(402)도 도핑방지 역할을 수행할 수 있다. 플라즈마 도핑은 오프닝(408)에 의해 노출된 도전성 구조체(403)의 측벽 일부에서만 진행된다.
제1라이너막(404), 제2라이너막(405), 제1 및 제2도핑방지막(406, 407)은 도핑방지막의 역할을 한다. 이러한 도핑방지막에 의해 도전성 구조체(403)의 측벽 일부를 노출시키는 오프닝(408)이 제공된다. 오프닝(408)의 형성 방법은 후술하는 도 7a 내지 도 7l을 참조하기로 한다.
도 5b에 도시된 바와 같이, 플라즈마 도핑(Plasma doping, 409)을 실시한다. 이때, 오프닝(도 5a의 408)에 의해 노출되어 있는 도전성 구조체(403)의 측벽 일부가 도핑된다. 이에 따라, 도핑영역(410)이 형성된다. 도핑영역(410)은 트랜지스터의 소스영역 및 드레인영역이 되는 접합(Junction)을 포함한다. 도핑영역(410)은 도전성 구조체(403)의 어느 하나의 측벽 일부에 형성되므로, 측벽접합(One-Side-Junction; OSJ)이 된다. 도핑영역(410)은 플라즈마 도핑(409)에 의해 형성되므로 얕은 측벽접합이 된다.
플라즈마 도핑(409)시 도전성 구조체(403)의 상부는 하드마스크막(402)에 의해 도핑이 방지된다. 오프닝(도 5a의 408)에 의해 노출된 측벽 일부를 제외한 도전성 구조체(403)의 나머지 측벽들은 제1라이너막(404), 제2라이너막(405), 제1도핑방지막(406) 및 제2도핑방지막(407)에 의해 도핑이 방지된다(도면부호 A, B, C 참조). 제1도핑방지막(406)과 제2도핑방지막(407)을 형성하므로써 오프닝(도 5a의 408)에 의해 노출된 측벽 일부를 제외한 나머지 측벽들에 도펀트가 도핑되는 것을 더욱 방지한다.
플라즈마 도핑(409)은 도핑 소스를 플라즈마 상태로 여기되고, 여기된 플라즈마 내의 도펀트 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 도펀트 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(409)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다.
도핑소스는 도핑영역(410)에 도핑되는 도펀트(Dopant)를 함유하는 물질이다. 도핑소스는 도펀트가스(Dopant gas)를 포함한다. 제3실시예에서, 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 도펀트가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다.
도핑에너지는 기판(401)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 적어도 20KV 이하를 포함한다. 얕은 깊이를 위해서 도핑에너지는 최대한 작게 조절한다. 도핑에너지는 1KV 이하를 사용할 수도 있다. 20KV 이하의 도핑에너지는 낮은 도핑에너지이다. 일반적으로 이온주입은 Rp(Projection of Range)를 고려하여 진행되기 때문에 30keV 이상의 높은 도핑에너지를 필요로 한다. 도핑에너지는 도전성 구조체(403)에도 인가된다. 따라서, 측면 방향의 플라즈마 도핑(409)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(409)이 가능하다.
도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ～1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(409)을 실시하면, 도핑영역(410)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
플라즈마 도핑(409)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
도 5c에 도시된 바와 같이, 제2도핑방지막(407)을 제거한다.
이어서, 도피영역(410)의 표면에 보호막(411)을 형성한다. 보호막(411)은 도핑영역(410)에 도핑된 도펀트의 활성화를 위한 어닐(412)을 진행하면서 동시에 형성한다. 보호막(411)은 제1도핑방지막(406)을 제거하는 공정 등의 후속 공정시에 도펀트손실을 방지하는 역할을 한다.
제3실시예에서, 보호막(411)을 형성하면서 어닐(412)을 진행하기 위해 급속열처리(RTA)를 이용한다. 이와 같은 급속열처리 진행시에, 산소함유가스 또는 질소함유가스를 흘려주어 보호막(411)을 동시에 형성한다. 산소함유가스는 산소가스를 포함한다. 질소함유가스는 NF3 등의 가스를 포함한다. 산소함유가스를 흘려주면 보호막(411)은 산화막이 된다. 질소함유가스를 흘려주면 보호막(411)은 질화막이 된다.
도 5d에 도시된 바와 같이, 제1도핑방지막(406)을 제거한다. 제1도핑방지막(406)은 식각공정 또는 세정공정을 이용하여 제거한다. 예를 들어, 제1도핑방지막(406)이 언도우프드 폴리실리콘을 포함하는 경우, 폴리실리콘을 선택적으로 제거할 수 있는 습식케미컬(Wet chemical) 또는 식각가스(Etching gas)를 이용한다.
보호막(411)이 형성된 상태에서 제1도핑방지막(406)을 제거하므로 도핑영역(410)에 도핑된 도펀트의 손실(Dopant loss)을 최소화한다.
도시되지 않았지만, 제3실시예에서, 후속하여 도핑영역(410)의 측면에 연결되는 구조물을 형성한다. 구조물은 비트라인, 캐패시터 또는 금속배선 등을 포함한다.
상술한 제3실시예에 따르면, 플라즈마 도핑(409)은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 도핑영역(410)을 형성한다.
그리고, 플라즈마 도핑(409)이 20KV 이하의 낮은 도핑에너지를 이용하므로, 도펀트가 대부분 표면에 도핑된다. 따라서, 플라즈마 도핑(409)에 의해 형성되는 도핑영역(410)은 그 깊이를 얕게 제어할 수 있다. 도핑영역(410)의 깊이를 얕게 제어하므로 플로팅바디효과가 방지된다.
아울러, 제3실시예는 도핑영역(410)에 도핑된 도펀트의 손실이 억제되므로, 후속 공정에서 1020 atoms/cm3 이상의 도핑 농도를 유지한다.
도 6a 내지 도 6c는 제3실시예에 따른 도핑방법을 이용한 반도체장치 제조 방법을 도시한 도면이다. 도 5a 내지 도 5d에 따라 보호막(411) 및 도핑영역(410)을 형성한 이후의 공정 단면도이다. 도핑영역(410)은 소스영역 또는 드레인영역이 되는 접합으로 기능할 수 있다. 이하, 도핑영역(410)에 연결되는 매립비트라인의 형성 방법을 설명하기로 한다.
도 6a에 도시된 바와 같이, 보호막(411)을 제거한다. 이에 따라, 도핑영역(410)의 측면을 노출시키는 콘택영역(413)이 형성된다. 콘택영역(413)은 오프닝(도 5a의 408)과 동일한 형태이다.
도 6b에 도시된 바와 같이, 도전성 구조체(410)에 연결되는 측벽콘택(Side-Contact, 414)을 형성한다. 여기서, 측벽콘택(414)은 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등이 있다. 일예로, 티타늄실리사이드 형성을 위해 티타늄막(Ti)과 티타늄질화막(TiN)을 차례로 증착한 후 열처리하여 티타늄실리사이드를 형성한다. 이후, 티타늄질화막과 미반응 티타늄막을 제거한다. 티타늄질화막과 미반응 티타늄막은 잔류시켜도 되며, 이때는 배리어메탈(Barrier metal)이 된다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다. 측벽콘택(414)은 콘택영역(413)을 매립하는 형태이다. 측벽콘택(414)은 콘택영역(413)을 매립하는 스트랩(Buried Strap)이라 할 수 있다.
상술한 바에 따르면, 측벽콘택(414)은 도전성 구조체(403)의 어느 하나의 측벽에서만 형성되는 OSC(One-Side-Contact) 구조이다. 측벽콘택(414)이 금속실리사이드를 포함하는 경우, 도핑영역(410)에 도핑된 도펀트의 농도가 1020 atoms/cm3 이상의 도핑농도를 유지하므로, 실리사이드 형성이 용이하다.
도 6c에 도시된 바와 같이, 측벽콘택(414)이 형성된 구조의 전면에 비트라인도전막을 증착한다. 이때, 비트라인도전막은 도전성 구조체(403) 사이를 갭필하도록 전면에 증착한다. 비트라인도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
이어서, 측벽콘택(414)에 접하는 높이까지 비트라인도전막을 제거한다. 이에 따라, 측벽콘택(414)에 접촉하는 매립비트라인(415)이 형성된다. 여기서, 매립비트라인(415)은 도전성 구조체(403)와 나란히 배열되며, 도핑영역(410)과 매립비트라인(415)은 측벽콘택(414)을 통해 전기적으로 연결된다. 측벽콘택(414)은 도핑영역(410)과 매립비트라인(415)간의 오믹콘택(Ohmic-Contact)을 형성한다.
도 7a 내지 도 7l은 제1실시예 내지 제3실시예에 따른 오프닝의 형성 방법을 도시한 도면이다.
도 7a에 도시된 바와 같이, 기판(21) 상에 하드마스크막(22)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 하드마스크막(22)은 질화막을 포함한다. 또한, 하드마스크막(22)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(22)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(22)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막(22) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(22)은 미도시된 감광막패턴을 이용하여 형성된다.
도 7b에 도시된 바와 같이, 하드마스크막(22)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(22)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 도전성 구조체(23)를 형성한다. 도전성 구조체(23)은 트렌치(23A)에 의해 서로 분리된다. 도전성 구조체(23)는 트랜지스터가 형성되는 활성영역을 포함한다. 도전성 구조체(23)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(23A)에 의해 복수의 도전성 구조체(23)가 기판(21A) 상에 형성된다. 도전성 구조체(23)는 라인형 필라를 포함하며, 라인형의 활성필라를 포함한다. 활성필라는 필라형 활성영역을 일컫는다.
절연막으로서 제1라이너막(24)을 형성한다. 제1라이너막(24)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(24) 상에 도전성 구조체(23) 사이의 트렌치(23A)를 갭필하는 제1갭필막(25)을 형성한다. 제1갭필막(25)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 7c에 도시된 바와 같이, 하드마스크막(22)의 표면이 드러날때까지 제1갭필막(25)을 평탄화한다. 제1갭필막(25)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1리세스(R1)를 제공하는 제1도핑방지막(25A)이 형성된다. 화학적기계적연마 공정시 하드마스크막(22) 상의 제1라이너막(24)이 연마될 수 있다. 이에 따라, 하드마스크막(22)과 트렌치(23A)의 양쪽 측벽을 덮는 제1라이너막패턴(24A)이 형성된다. 제1라이너막패턴(24A)은 트렌치(23A)의 바닥도 덮는다.
도 7d에 도시된 바와 같이, 제1도핑방지막(25A)을 포함한 전면에 절연막으로서 제2라이너막(26)을 형성한다. 제2라이너막(26)은 실리콘질화막 등의 질화막을 포함한다.
도 7e는 제2라이너막(26)을 식각한다. 이에 따라 제2라이너막패턴(26A)이 형성된다. 계속해서 제2라이너막패턴(26A)을 식각장벽으로 하여 제1도핑방지막(25A)을 일정 깊이 리세스시킨다. 이에 따라, 제2리세스(R2)가 형성된다. 제2리세스(R2)가 형성된 제1도핑방지막은 도면부호 25B가 된다.
도 7f에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 제2도핑방지막(27)을 형성한다. 제2도핑방지막(27)은 도전성 구조체(23)의 양쪽 측벽에 형성된다. 제2도핑방지막(27)은 티타늄질화막(TiN)을 포함한다.
제2도핑방지막(27)이 형성된 제2리세스(R2)를 갭필하는 제2갭필막(28)을 형성한다. 제2갭필막(28)은 산화막을 포함한다. 제2갭필막(28)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
도 7g에 도시된 바와 같이, 제2갭필막(28)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 제2갭필막패턴(28A)이 형성된다.
제2갭필막패턴(28A)을 포함한 전면에 식각장벽막(29)을 형성한다. 식각장벽막(29)은 언도우프드 폴리실리콘을 포함한다.
도 7h에 도시된 바와 같이, 틸트이온주입(30)을 진행한다.
틸트이온주입(30)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 식각장벽막(29) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(30) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5～30°를 포함한다. 이온빔(Ion beam)은 하드마스크막(22)에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막(29)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막(29)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막(22)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(30)에 의해 식각장벽막 중 하드마스크막(22)의 상부면에 형성된 부분과 하드마스크막(22)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 식각장벽막(Doped etch barrier, 29A)이 된다. 도펀트가 주입되지 않은 식각장벽막은 언도우프드 식각장벽막(29B)이 된다.
도 7i에 도시된 바와 같이, 언도우프드 식각장벽막(29B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 식각장벽막(29B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 식각장벽막(29B)을 제거하면, 도우프드 식각장벽막(29A)만 잔류한다.
도 7j에 도시된 바와 같이, 제2도핑방지막(27) 중 어느 하나를 제거한다. 이에 따라, 제1갭(30)이 형성된다. 제2도핑방지막(27)은 습식식각을 이용하여 제거한다. 이에 따라, 하나의 제2도핑방지막(27A)이 잔류한다.
도 7k에 도시된 바와 같이, 도우프드 식각장벽막(29A)을 제거한다. 이때, 도우프드 식각장벽막(29A)과 제1도핑방지막(25B)이 동일하게 폴리실리콘이므로, 제1갭(30) 아래의 제1도핑방지막(25B)의 일부가 제거된다. 이에 따라, 제2갭(31)이 형성된다. 제2갭(31)이 형성된 후 제1도핑방지막은 도며부호 '25C'와 같이 잔류한다. 제2갭(31)에 의해 제1라이너막패턴(24A)이 노출된다.
도 7l에 도시된 바와 같이, 제2갭필막패턴(28A)을 제거한다. 제2갭필막패턴(28A)과 제1라이너막패턴(24A)이 동일하게 산화막이므로, 도전성 구조체(23)의 측벽 일부가 노출된다. 측벽 일부를 노출시키는 영역을 오프닝(32)이라 한다.
측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 제1도핑방지막(25C), 제2도핑방지막(27A), 및 제2라이너막패턴(26A)을 손상시키지 않고 제2갭필막패턴(28A)을 선택적으로 제거할 수 있다. 습식세정 이후에 제1라이너막패턴(24A)은 도면부호 '24B'와 같이 잔류한다.
상술한 바와 같이, 하드마스크막(22), 제1라이너막패턴(24B), 제2라이너막패턴(26A), 제1도핑방지막(25C) 및 제2도핑방지막(27A)을 통틀어 '도핑방지막'이라 약칭한다. 따라서, 도핑방지막은 도전성 구조체(23)의 어느 하나의 측벽 일부를 노출시키는 오프닝(32)을 제공한다.
오프닝(32)은 제1실시예의 오프닝(208), 제2실시예의 오프닝(308) 및 제3실시예의 오프닝(408)에 대응한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 하드마스크막
203 : 도전성 구조체 204 : 제1라이너막
205 : 제2라이너막 206 : 제1도핑방지막
207 : 제2도핑방지막 208 : 오프닝
209 : 플라즈마도핑 210 : 도핑영역
214 : 측벽콘택 215 : 매립비트라인

Claims (30)

  1. 제1측벽과 제2측벽을 갖는 도전성 구조체를 형성하는 단계;
    상기 도전성 구조체를 덮는 도핑방지막을 형성하는 단계;
    상기 도핑방지막의 일부를 선택적으로 제거하여 상기 제1측벽 및 제2측벽 중 어느 하나의 측벽 일부를 노출시키는 오프닝을 형성하는 단계; 및
    플라즈마 도핑을 실시하여 상기 오프닝에 의해 노출된 측벽 일부에 도핑영역을 형성하는 단계
    를 포함하는 반도체장치의 도핑 방법.
  2. 제1항에 있어서,
    상기 도핑영역의 표면에 보호막을 형성하는 단계; 및
    상기 도핑영역의 활성화를 위한 어닐을 실시하는 단계
    를 더 포함하는 반도체장치의 도핑 방법.
  3. 제2항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 도핑영역의 표면을 산화시키는 단계를 포함하는 반도체장치의 도핑 방법.
  4. 제1항에 있어서,
    상기 도핑영역의 활성화를 위한 어닐을 실시하면서 상기 도핑영역의 표면에 보호막을 형성하는 단계
    를 더 포함하는 반도체장치의 도핑 방법.
  5. 제4항에 있어서,
    상기 어닐은,
    산소함유가스 분위기에서 진행하는 반도체장치의 도핑 방법.
  6. 제4항에 있어서,
    상기 어닐은,
    질소함유가스 분위기에서 진행하는 반도체장치의 도핑 방법.
  7. 제2항 또는 제4항에 있어서,
    상기 어닐은 급속열처리를 포함하는 반도체장치의 도핑 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 도핑방지막은 절연물질을 포함하는 반도체장치의 도핑 방법.
  10. 제1항에 있어서,
    상기 도핑방지막은 산화막, 질화막, 언도우프드폴리실리콘 및 금속질화막으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 반도체장치의 도핑 방법.
  11. 제1항에 있어서,
    상기 오프닝은 상기 도전성 구조체의 측벽 일부를 라인 형태로 오픈시키는 반도체장치의 도핑 방법.
  12. 제1항에 있어서,
    상기 도전성 구조체를 형성하는 단계에서,
    상기 도전성 구조체는 라인형 활성 필라를 포함하는 반도체장치의 도핑 방법.
  13. 제1항에 있어서,
    상기 플라즈마도핑은, 적어도 20KV 이하의 도핑에너지와 1×1015 ～1×1017 atoms/cm2의 도핑도즈로 실시하는 반도체장치의 도핑 방법.
  14. 제1항에 있어서,
    상기 플라즈마도핑은 N형 도펀트 또는 P형 도펀트를 주입하는 반도체장치의 도핑 방법.
  15. 기판을 식각하여 측벽을 갖는 활성영역을 형성하는 단계;
    상기 활성영역의 측벽 일부를 노출시키는 단계;
    플라즈마 도핑을 실시하여 상기 노출된 측벽 일부에 접합을 형성하는 단계; 및
    상기 접합의 표면에 보호막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 보호막을 형성하는 단계 이후에,
    상기 접합의 활성화를 위한 어닐을 실시하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 어닐은 급속열처리를 포함하는 반도체장치 제조 방법.
  18. 제15항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 접합의 표면을 산화시키는 단계를 포함하는 반도체장치 제조 방법.
  19. 제15항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 접합의 활성화를 위한 어닐을 진행하면서 동시에 진행하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 어닐은,
    산소함유가스 분위기에서 진행하는 반도체장치 제조 방법.
  21. 제19항에 있어서,
    상기 어닐은 질소함유가스 분위기에서 진행하는 반도체장치 제조 방법.
  22. 제15항에 있어서,
    상기 플라즈마도핑은 적어도 20KV 이하의 도핑에너지와 1×1015 ～1×1017 atoms/cm2의 도핑도즈로 실시하는 반도체장치 제조 방법.
  23. 제15항에 있어서,
    상기 플라즈마 도핑은 N형 도펀트 또는 P형 도펀트를 주입하는 반도체장치 제조 방법.
  24. 제15항에 있어서,
    상기 활성영역의 측벽 일부를 노출시키는 단계는,
    상기 활성영역을 덮는 도핑방지막을 형성하는 단계; 및
    상기 도핑방지막의 일부를 선택적으로 제거하여 오프닝을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  25. 제24항에 있어서,
    상기 도핑방지막은 절연물질을 포함하는 반도체장치 제조 방법.
  26. 제24항에 있어서,
    상기 도핑방지막은 산화막, 질화막, 언도우프드폴리실리콘 및 금속질화막으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
  27. 제24항에 있어서,
    상기 오프닝은 상기 활성영역의 측벽 일부를 라인 형태로 오픈시키는 반도체장치 제조 방법.
  28. 제15항에 있어서,
    상기 활성영역을 형성하는 단계에서,
    상기 활성영역은 제1측벽과 제2측벽을 갖는 라인형 실리콘 필라(Line type silicon pillar)를 포함하는 반도체장치 제조 방법.
  29. 제15항 내지 제28항 중 어느 한 항에 있어서,
    상기 보호막을 제거하는 단계;
    상기 접합에 연결되는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택을 통해 상기 접합과 전기적으로 연결되는 매립비트라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  30. 하드마스크패턴을 식각장벽으로 기판을 식각하여 측벽을 갖는 복수의 도전성 구조체를 형성하는 단계;
    상기 도전성 구조체를 덮는 라이너막을 형성하는 단계;
    상기 라이너막 상에 상기 도전성 구조체 사이를 일부 매립하는 제1도핑방지막과 상기 도전성 구조체의 어느 하나의 측벽을 덮는 제2도핑방지막을 형성하는 단계;
    상기 라이너막과 제1도핑방지막을 일부 제거하여 상기 도전성 구조체의 다른 하나의 측벽 일부를 노출시키는 콘택영역을 형성하는 단계;
    플라즈마 도핑을 실시하여 상기 콘택영역에 접합을 형성하는 단계;
    상기 제2도핑방지막을 제거하는 단계;
    상기 접합의 표면에 보호막을 형성하는 단계; 및
    상기 제1도핑방지막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101077445B1 (ko) * 2009-05-28 2011-10-26 주식회사 하이닉스반도체 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR20120097663A (ko) * 2011-02-25 2012-09-05 에스케이하이닉스 주식회사 반도체 장치의 매립 비트라인 제조 방법
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KR102318309B1 (ko) * 2018-05-31 2021-10-28 삼성전자주식회사 3차원 구조의 도핑 농도 결정 방법, 이를 이용한 반도체 장치의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4861729A (en) * 1987-08-24 1989-08-29 Matsushita Electric Industrial Co., Ltd. Method of doping impurities into sidewall of trench by use of plasma source
US6818952B2 (en) * 2002-10-01 2004-11-16 International Business Machines Corporation Damascene gate multi-mesa MOSFET
US6703274B1 (en) * 2003-01-03 2004-03-09 International Business Machines Corporation Buried strap with limited outdiffusion and vertical transistor DRAM
US20040235281A1 (en) * 2003-04-25 2004-11-25 Downey Daniel F. Apparatus and methods for junction formation using optical illumination
US6936518B2 (en) * 2004-01-21 2005-08-30 Intel Corporation Creating shallow junction transistors
US7223669B2 (en) * 2004-06-16 2007-05-29 International Business Machines Corporation Structure and method for collar self-aligned to buried plate
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.

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