KR101101691B1

KR101101691B1 - 전력 증폭기

Info

Publication number: KR101101691B1
Application number: KR1020100072730A
Authority: KR
Inventors: 구본훈; 손기용; 홍성철; 김규석; 나유삼
Original assignee: 한국과학기술원; 삼성전기주식회사
Priority date: 2010-07-28
Filing date: 2010-07-28
Publication date: 2011-12-30
Also published as: US8354883B2; US20120025907A1

Abstract

본 발명은 증폭기 회로에 능동 바이어스 전원을 공급하는 데 있어 입력 신호의 포락 성분을 정확하게 전달하여 가변되는 바이어스를 증폭기 회로에 공급하는 전력 증폭기에 관한 것으로, 입력 신호의 포락선을 검출하는 포락선 검출부와, 사전에 설정된 전압 레벨을 갖는 구동 전원을 공급하는 구동 전원단과 사전에 설정된 기준 바이어스 전원을 공급하는 기준 바이어스 전원단 사이에 인버터 방식으로 연결된 적어도 하나의 P형 MOS FET 및 N형 MOS FET를 구비하여, 상기 포락선 검출부로부터의 검출 결과에 따라 가변되는 바이어스 전원을 생성하는 바이어스 전원 생성부와, 상기 바이어스 전원 생성부로부터의 상기 바이어스 전원의 레벨에 따라 상기 입력 신호를 증폭하는 증폭부를 포함하는 것을 특징으로 하는 전력 증폭기를 제공한다.

Description

전력 증폭기{POWER AMPLIFIER}

본 발명은 전력 증폭기에 관한 것으로, 보다 상세하게는 증폭기 회로에 능동 바이어스 전원을 공급하는 데 있어 입력 신호의 포락 성분을 정확하게 전달하여 가변되는 바이어스를 증폭기 회로에 공급하는 전력 증폭기에 관한 것이다.

최근 들어, 무선 송수신기를 구성하는 블록들이 CMOS(Complementary Metal Oxide Semiconductor) 공정 기술을 이용하여 구현이 되고 있으며, 하나의 칩으로 집적화가 진행되고 있는 추세이다. 그러나, 이러한 무선 송수신기의 블록들 중 전력 증폭기만은 InGaP(Indium Gallium Phosphide)/GaAs(Gallium Arsenide) HBT(Heterojunction Bipolar Transistor) 공정을 이용하여 구현되어 있다. 하지만, 상술한 InGAP/GaAS HBT 공정은 CMOS 공정에 비해 제조비용이 높고 멀티 칩 구조로 형성되어야하며, 선형성 개선을 위해 CMOS 공정으로 구현되는 조정 회로 블록과의 결합도 어렵다는 단점이 있다. 이러한 이유로 CMOS 공정 기반의 전력 증폭기에 관한 연구가 활발히 진행되고 있다.

이러한 전력 증폭기의 증폭 회로는 바이어스 전원을 공급받아 입력 신호를 증폭하여 출력하는데, 일반적으로 증폭 회로에 사전에 전압 레벨이 설정된 바이어스 전원이 공급된다.

한편, 전력 증폭기의 성능을 평가하는 주요 지표로는 크게 선형성을 만족시키는 지점까지의 최대 출력 전력(최대선형출력)과 최대 효율 및 최대출력전력에서 백-오프(Back-Off)시킨 지점에서의 효율이 있다.

상술한 HBT 공정에 비해 CMOS 공정은 상술한 전력 증폭기의 성능이 다소 떨어지기 때문에, CMOS 공정으로 전력 증폭기를 구성하는 경우 선형성을 높이기 위해 능동 바이어스 전원을 공급하는 추세이다.

도 1은 종래의 전력 증폭기의 개략적인 구성도이고, 도 2a 및 도 2b는 도 1에 도시된 종래의 전력 증폭기의 전기적 특성을 나타내는 그래프이다.

도 1을 참조하면, 종래의 전력 증폭기는 입력 신호(Pin)을 증폭하여 출력 신호(Pout)으로 출력하는 증폭기(11)와, 증폭기(11)에 입력 신호(Pin)의 전압 레벨을 검출하는 검출부(12)와, 검출부(12)의 검출 결과에 따라 가변되는 전압을 생성하여 증폭기(11)에 공급하는 전압 생성부(13)로 구성될 수 있다.

도 1과 함께 도 2a 및 도 2b를 참조하면, 이러한 종래의 전력 증폭기는 전압 생성부(13)의 바이어스 전원과 입력 신호(Pin)의 딜레이가 발생하여 이 지점(A)의 전력 증폭기의 출력 신호(Pout)의 선형성이 고정 바이어스를 공급하는 전력 증폭기에 대비하여 떨어지는 문제점이 있다.

본 발명의 목적은 증폭기 회로에 능동 바이어스 전원을 공급하는 데 있어 입력 신호의 포락 성분을 정확하게 전달하여 가변되는 바이어스를 증폭기 회로에 공급하는 전력 증폭기를 제공하는 것이다.

상술한 목적을 달성하기 위해, 본 발명의 하나의 기술적인 측면은 입력 신호의 포락선을 검출하는 포락선 검출부와, 사전에 설정된 전압 레벨을 갖는 구동 전원을 공급하는 구동 전원단과 사전에 설정된 기준 바이어스 전원을 공급하는 기준 바이어스 전원단 사이에 인버터 방식으로 연결되고 서로 극성이 반대인 적어도 둘의 트랜지스터를 구비하여, 상기 포락선 검출부로부터의 검출 결과에 따라 가변되는 바이어스 전원을 생성하는 바이어스 전원 생성부와, 상기 바이어스 전원 생성부로부터의 상기 바이어스 전원의 레벨에 따라 상기 입력 신호를 증폭하는 증폭부를 포함하는 것을 특징으로 하는 전력 증폭기를 제공하는 것이다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 바이어스 전원 생성부는 상기 구동 전원단과 상기 기준 바이어스 전원단 사이에 인버터 방식으로 연결된 적어도 하나의 P형 MOS FET(metal-oxide-semiconductor field-effect transistor;금속 산화막 반도체 전계효과 트랜지스터) 및 N형 MOS FET를 구비할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 포락선 검출부는 일단 및 타단을 갖고 상기 일단이 상기 구동 전원단에 연결된 제1 저항과, 일단 및 타단을 갖고 상기 제1 저항에 병렬 연결되어 상기 일단이 상기 구동 전원단에 연결된 제1 캐패시터와, 상기 제1 저항의 타단 및 상기 제1 캐패시터의 타단에 연결된 드레인과, 접지 에 연결된 소스와, 상기 입력 신호를 입력받는 게이트를 갖는 제1 N형 MOS FET를 포함할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 바이어스 전원 생성부는 상기 구동 전원단에 연결된 소스와, 상기 제1 저항의 타단 및 상기 제1 캐패시터의 타단에 연결된 게이트와, 드레인을 갖는 제1 P형 MOS FET와, 상기 기준 바이어스 전원단에 연결된 소스와, 상기 제1 P형 MOS FET의 게이트에 연결된 게이트와, 상기 제1 P형 MOS FET의 드레인에 연결된 드레인을 갖는 제2 N형 MOS FET를 포함할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 제2 N형 MOS FET의 바디와 드레인은 전기적으로 연결될 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 바이어스 전원 생성부로부터의 바이어스 전원을 사전에 설정된 저대역으로 통과시키는 저대역 통과 필터부를 더 포함할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 저대역 통과 필터부는 상기 바이어스 전원 생성부의 상기 바이어스 전원이 공급되는 공급단에 연결된 일단과 접지에 연결된 타단을 갖는 제2 캐패시터와, 상기 제2 캐패시터에 병렬 연결된 제2 저항을 포함할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 저대역 통과 필터부는 상기 제2 캐패시터 및 상기 제2 저항에 병렬 연결된 다이오드를 더 포함할 수 있다.

본 발명에 따르면, 증폭기 회로에 능동 바이어스 전원을 공급하는 데 있어 입력 신호의 포락 성분을 정확하게 전달하여 가변되는 바이어스를 증폭기 회로에 공급하여 증폭기 회로에 제공되는 입력 신호와 바이어스 회로에 공급되는 입력 신호의 포락선 정보간의 딜레이를 최소화하므로써 전력 증폭기의 선형성이 증가하는 효과가 있다.

도 1은 종래의 전력 증폭기의 개략적인 구성도.
도 2a 및 도 2b는 도 1에 도시된 종래의 전력 증폭기의 전기적 특성을 나타내는 그래프.
도 3은 본 발명의 전력 증폭기의 일 실시형태의 개략적인 구성도.
도 4는 본 발명의 전력 증폭기의 다른 일 실시형태의 개략적인 구성도.
도 5a 및 도 5b는 본 발명의 전력 증폭기의 전기적 특성을 나타내는 그래프.
도 6은 종래와 본 발명의 전력 증폭기의 선형성을 비교한 그래프이고,
도 7은 종래와 본 발명의 전력 증폭기의 효율을 비교한 그래프.
도 8은 본 발명의 전력 증폭기를 집적 회로로 실시한 구성도.

이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.

도 3은 본 발명의 전력 증폭기의 일 실시형태의 개략적인 구성도이다.

도 3을 참조하면, 본 발명의 전력 증폭기(100)는 포락선 검출기(110), 바이어스 전원 생성부(120), 증폭부(140)를 포함할 수 있고, 더하여 저대역 통과 필터부(130)를 더 포함할 수 있다.

포락선 검출기(110)는 제1 저항(R1), 제1 캐패시터(C1) 및 제1 N형 MOS FET(MN1)를 포함할 수 있다.

제1 저항(R1)과 제1 캐패시터(C1)은 서로 병렬 연결되며, 제1 저항(R1)의 일단과 제1 캐패시터(C1)의 일단은 사전에 설정된 전압 레벨을 갖는 구동 전원(V_DD)을 공급하는 구동 전원단에 연결되고, 제1 저항(R1)의 일단의 반대편에 형성된 타단과 제1 캐패시터(C1)의 일단의 반대편에 형성된 타단은 서로 연결되어 제1 N형 MOS FET(metal-oxide-semiconductor field-effect transistor;금속 산화막 반도체 전계효과 트랜지스터)(MN1)에 연결될 수 있다. 제1 N형 MOS FET(MN1)는 드레인(drain), 소스(source) 및 게이트(gate)를 가지며, 제1 N형 MOS FET(MN1)의 드레인(drain)은 제1 저항(R1)의 타단과 제1 캐패시터(C1)의 타단에 연결되고, 제1 N형 MOS FET(MN1)의 소스(source)는 접지에 연결되며, 제1 N형 MOS FET(MN1)의 게이트(gate)는 입력 신호(Pin)를 전달받는다. 이때, 입력 신호(Pin)은 직류 차단 캐패시터를 거쳐 제1 N형 MOS FET(MN1)의 게이트(gate)에 전송되므로, 입력 신호(Pin)의 교류 성분이 제1 N형 MOS FET(MN1)의 게이트(gate)에 전달될 수 있다. 더하여, 게이트 조절 전원(VCTRL1)도 제1 N형 MOS FET(MN1)의 게이트(gate)에 전달될 수 있다.

상술한 구성에 따라, 포락선 검출부(110)는 입력 신호(Pin)의 포락선 성분을 검출하여 그 검출 결과를 바이어스 전원 생성부(120)로 전달한다.

바이어스 전원 생성부(120)는 포락선 검출부(110)의 검출 결과에 따라 가변되는 바이어스 전원을 생성한다.

이를 위해, 바이어스 전원 생성부(120)는 상기 구동 전원단과 사전에 설정된 전압 레벨을 갖는 기준 바이어스 전원(Vs)을 제공하는 기준 바이어스 전원단 사이에 인버터 방식으로 연결된 제1 P형 MOS FET(MP)와 제2 N형 MOS FET(MN2)를 포함할 수 있다.

제1 P형 MOS FET(MP)의 소스는 상기 구동 전원단에 연결되고, 제1 P형 MOS FET(MP)의 게이트는 제1 저항(R1)의 타단과 제1 캐패시터(C1)의 타단 및 제1 N형 MOS FET(MN1)의 드레인에 연결되어 상기 검출 결과를 전달받으며, 제1 P형 MOS FET(MP)의 드레인은 제2 N형 MOS FET(MN2)에 연결된다.

제2 N형 MOS FET(MN2)의 드레인은 제1 P형 MOS FET(MP)의 드레인에 연결되고, 제2 N형 MOS FET(MN2)의 게이트는 제1 저항(R1)의 타단과 제1 캐패시터(C1)의 타단 및 제1 N형 MOS FET(MN1)의 드레인에 연결되어 상기 검출 결과를 전달받으며, 제2 N형 MOS FET(MN2)의 소스는 상기 기준 바이어스 전원단에 연결된다.

검출 결과의 증가에 따라 바이어스 전원이 증가하는 특성을 갖기 위해서는, 전류 모빌리티(mobility)를 고려하여 제1 P형 MOS FET(MP)가 제2 N형 MOS FET(MN2) 보다 대략 2~3배 정도 더 큰 크기를 갖는다.

상술한 바와 같이 인버터 방식으로 연결된 제1 P형 MOS FET(MP)와 제2 N형 MOS FET(MN2)는 증폭부(140)에 입력되는 입력 신호(Pin)와 입력 신호(Pin)로부터 검출된 포락선 성분 간의 딜레이를 최소화할 수 있다. 즉, 포락선 성분이 최소가 되는 경우 제1 P형 MOS FET(MP)가 턴 오프함과 동시에 제2 N형 MOS FET(MN2)가 턴 온하여 바이어스 전원(VBo)은 기준 바이어스 전원(Vs)의 전압 레벨을 가질 수 있다. 이에 따라 증폭부(140)에 입력되는 입력 신호(Pin)와 입력 신호(Pin)로부터 검출된 포락선 성분 간의 딜레이를 최소화하여 전력 증폭기(100)의 선형성을 증가시킬 수 있다.

더하여, 바이어스 전원 생성부(120)는 바이어스 전원의 증가에 의해 발생될 수 있는 게이트 산화 붕괴(gate oxide breakdoen)을 방지하기 위해, 출력되는 바이어스 전원이 적절한 레벨까지 증가시키는 리미트(limit)를 구비하는데, 별도의 리미트 회로의 채용없이 제2 N형 MOS FET(MN2)의 드레인과 바디를 서로 연결시켜, 바이어스 전원의 레벨이 사전에 설정된 값 이상이면 제2 N형 MOS FET(MN2) PN접합 다이오드가 턴 온되는 것을 이용할 수 있다.

증폭부(140)는 바이어스 전원 생성부(120)으로부터 공급되는 바이어스 전원의 전압 레벨에 따라 입력 신호(Pin)를 증폭하여 출력 신호(Pout)을 출력한다. 동작 초기에는 기준 바이어스 전원(Vs)을 공급받을 수 있다.

저대역 통과 필터부(130)는 바이어스 전원 생성부(120)로부터의 바이어스 전원(VBo)을 사전에 설정된 저대역으로 통과시킬 수 있다. 이를 위해, 저대역 통과 필터부(130)는 제2 저항(R2) 및 제2 캐패시터(C2)를 포함할 수 있다. 제2 저항(R2)와 제2 캐패시터(C2)는 서로 병렬 연결될 수 있으며, 제2 저항(R2)의 일단과 제2 캐패시터(C2)의 일단은 바이어스 전원 생성부(120)의 출력단에 연결되고, 제2 저항(R2)의 타단과 제2 캐패시터(C2)의 타단은 접지에 연결될 수 있다.

도 4는 본 발명의 전력 증폭기의 다른 일 실시형태의 개략적인 구성도이다.

도 4를 참조하면, 본 발명의 전력 증폭기의 다른 실시형태(200)는 도 3에 대비하여 저대역 통과 필터부(230)의 구성만 상이할 뿐 포락선 검출부(210), 바이어스 전원 생성부(220) 및 증폭부(240)의 구성 및 기능은 유사하므로 이에 관한 설명은 생략하도록 한다.

저대역 통과 필터부(230)는 제2 저항(R2), 제2 캐패시터(C2) 및 다이오드(D)를 포함할 수 있다. 제2 저항(R2), 제2 캐패시터(C2) 및 다이오드(D)는 서로 병렬 연결될 수 있으며, 제2 저항(R2)의 일단, 제2 캐패시터(C2)의 일단 및 다이오드(D)의 일단은 바이어스 전원 생성부(220)의 출력단에 연결되고, 제2 저항(R2)의 타단, 제2 캐패시터(C2)의 타단 및 다이오드(D)의 타단은 접지에 연결될 수 있다.

도 5a 및 도 5b는 본 발명의 전력 증폭기의 전기적 특성을 나타내는 그래프이다.

상술한 본 발명의 전력 증폭기는 포락선 성분이 최소가 되는 경우 제1 P형 MOS FET(MP)가 턴 오프함과 동시에 제2 N형 MOS FET(MN2)가 턴 온하여 바이어스 전원(VBo)은 기준 바이어스 전원(Vs)의 전압 레벨을 가질 수 있다. 이에 따라 도 5a에 도시된 바와 같이 증폭부(140)에 입력되는 입력 신호(Pin)와 입력 신호(Pin)로부터 검출된 포락선 성분 간의 딜레이를 최소화하여 도 5b에 도시된 바와 같이 전력 증폭기의 출력 신호(Pout)은 왜곡을 감소시킬 수 있다.

도 6은 종래와 본 발명의 전력 증폭기의 선형성을 비교한 그래프이고, 도 7은 종래와 본 발명의 전력 증폭기의 효율을 비교한 그래프이다.

도 6 및 도 7을 참조하면, 고정된 바이어스 전원을 증폭 회로에 공급하는 종래의 전력 증폭기를 종래1로 표기하고, 입력 신호의 레벨을 검출하여 바이어스 전원을 가변하는 전력 증폭기를 종래2로 표기하였다.

도 6에 도시된 바와 같이, 종래1의 전력 증폭기는 저전력 대역(식별부호 C)에서 선형성이 좋은 반면 고전력 대역(식별부호 D)에서 선형성이 안좋은 것을 볼 수 있고, 종래2의 전력 증폭기는 반대로 저전력 대역(식별부호 C)에서 선형성이 좋지 않으나 고전력 대역(식별부호 D)에서 선형성이 좋을 것을 볼 수 있다, 그러나, 본 발명의 전력 증폭기는 전체 전력 대역에서 선형성이 최대 10dB정도 우수한 것을 볼 수 있다.

도 7에 도시된 바와 같이, 종래1의 전력 증폭기는 저전력 대역(식별부호 E)및 고전력 대역(식별부호 F)에서 효율이 가장 낮은 것을 볼 수 있고, 종래2의 전력 증폭기는 고전력 대역(식별부호 F)에서 효율이 본 발명에 대비하여 낮은 것을 볼 수 있으며, 본 발명의 전력 증폭기는 전체 전력 대역에서 효율이 증가되는 것을 볼 수 있다.

도 8은 본 발명의 전력 증폭기를 집적 회로로 실시한 구성도이다.

도 8을 참조하면, 본 발명의 전력 증폭기는 CMOS 공정으로 집적 회로를 구성할 수 있다.

상술한 바와 같이, 본 발명에 따르면, 포락선 성분이 최소가되는 경우 제1 P형 MOS FET(MP)가 턴 오프함과 동시에 제2 N형 MOS FET(MN2)가 턴 온하여 바이어스 전원(VBo)이 기준 바이어스 전원(Vs)의 전압 레벨을 갖게 함으로써, 증폭부(140)에 입력되는 입력 신호(Pin)와 입력 신호(Pin)로부터 검출된 포락선 성분 간의 딜레이를 최소화하여 전력 증폭기(100)의 출력 신호의 왜곡을 저감하고 전력 증폭기(100)의 선형성을 증가시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.

100...전력 증폭기
110...포락선 검출부
120...바이어스 전원 생성부
130...저대역 통과 필터부
140...증폭부

Claims

삭제
입력 신호의 포락선을 검출하는 포락선 검출부;
사전에 설정된 전압 레벨을 갖는 구동 전원을 공급하는 구동 전원단과 사전에 설정된 기준 바이어스 전원을 공급하는 기준 바이어스 전원단 사이에 인버터 방식으로 연결되고 서로 극성이 반대인 적어도 둘의 트랜지스터를 구비하여, 상기 포락선 검출부로부터의 검출 결과에 따라 가변되는 바이어스 전원을 생성하는 바이어스 전원 생성부; 및
상기 바이어스 전원 생성부로부터의 상기 바이어스 전원의 레벨에 따라 상기 입력 신호를 증폭하는 증폭부를 포함하고,
상기 바이어스 전원 생성부는 상기 구동 전원단과 상기 기준 바이어스 전원단 사이에 인버터 방식으로 연결된 적어도 하나의 P형 MOS FET(metal-oxide-semiconductor field-effect transistor;금속 산화막 반도체 전계효과 트랜지스터) 및 N형 MOS FET를 구비하는 것을 특징으로 하는 전력 증폭기.
제2항에 있어서, 상기 포락선 검출부는
일단 및 타단을 갖고 상기 일단이 상기 구동 전원단에 연결된 제1 저항;
일단 및 타단을 갖고 상기 제1 저항에 병렬 연결되어 상기 일단이 상기 구동 전원단에 연결된 제1 캐패시터;
상기 제1 저항의 타단 및 상기 제1 캐패시터의 타단에 연결된 드레인과, 접지 에 연결된 소스와, 상기 입력 신호를 입력받는 게이트를 갖는 제1 N형 MOS FET
를 포함하는 것을 특징으로 하는 전력 증폭기.
제3항에 있어서, 상기 바이어스 전원 생성부는
상기 구동 전원단에 연결된 소스와, 상기 제1 저항의 타단 및 상기 제1 캐패시터의 타단에 연결된 게이트와, 드레인을 갖는 제1 P형 MOS FET; 및
상기 기준 바이어스 전원단에 연결된 소스와, 상기 제1 P형 MOS FET의 게이트에 연결된 게이트와, 상기 제1 P형 MOS FET의 드레인에 연결된 드레인을 갖는 제2 N형 MOS FET
를 포함하는 것을 특징으로 하는 전력 증폭기.
제4항에 있어서,
상기 제2 N형 MOS FET의 바디와 드레인은 전기적으로 연결되는 것을 특징으로 하는 전력 증폭기.
제2항에 있어서,
상기 바이어스 전원 생성부로부터의 바이어스 전원을 사전에 설정된 저대역으로 통과시키는 저대역 통과 필터부를 더 포함하는 것을 특징으로 하는 전력 증폭기.
제6항에 있어서, 상기 저대역 통과 필터부는
상기 바이어스 전원 생성부의 상기 바이어스 전원이 공급되는 공급단에 연결된 일단과 접지에 연결된 타단을 갖는 제2 캐패시터; 및
상기 제2 캐패시터에 병렬 연결된 제2 저항
를 포함하는 것을 특징으로 하는 전력 증폭기.
제7항에 있어서,
상기 저대역 통과 필터부는 상기 제2 캐패시터 및 상기 제2 저항에 병렬 연결된 다이오드를 더 포함하는 것을 특징으로 하는 전력 증폭기.
입력 신호의 포락선을 검출하는 포락선 검출부;
사전에 설정된 전압 레벨을 갖는 구동 전원을 공급하는 구동 전원단과 사전에 설정된 기준 바이어스 전원을 공급하는 기준 바이어스 전원단 사이에 인버터 방식으로 연결된 적어도 하나의 P형 MOS FET(metal-oxide-semiconductor field-effect transistor;금속 산화막 반도체 전계효과 트랜지스터) 및 N형 MOS FET를 구비하여, 상기 포락선 검출부로부터의 검출 결과에 따라 가변되는 바이어스 전원을 생성하는 바이어스 전원 생성부;
상기 바이어스 전원 생성부로부터의 상기 바이어스 전원의 레벨에 따라 상기 입력 신호를 증폭하는 증폭부; 및
상기 바이어스 전원 생성부로부터의 바이어스 전원을 사전에 설정된 저대역으로 통과시키는 저대역 통과 필터부를 포함하고,
상기 포락선 검출부는
일단 및 타단을 갖고 상기 일단이 상기 구동 전원단에 연결된 제1 저항;
일단 및 타단을 갖고 상기 제1 저항에 병렬 연결되어 상기 일단이 상기 구동 전원단에 연결된 제1 캐패시터;
상기 제1 저항의 타단 및 상기 제1 캐패시터의 타단에 연결된 드레인과, 접지 에 연결된 소스와, 상기 입력 신호를 입력받는 게이트를 갖는 제1 N형 MOS FET를 포함하며,
상기 바이어스 전원 생성부는
상기 구동 전원단에 연결된 소스와, 상기 제1 저항의 타단 및 상기 제1 캐패시터의 타단에 연결된 게이트와, 드레인을 갖는 제1 P형 MOS FET; 및
상기 기준 바이어스 전원단에 연결된 소스와, 상기 제1 P형 MOS FET의 게이트에 연결된 게이트와, 상기 제1 P형 MOS FET의 드레인에 연결된 드레인을 갖는 제2 N형 MOS FET를 포함하고,
상기 저대역 통과 필터부는
상기 바이어스 전원 생성부의 상기 바이어스 전원이 공급되는 공급단에 연결된 일단과 접지에 연결된 타단을 갖는 제2 캐패시터; 및
상기 제2 캐패시터에 병렬 연결된 제2 저항를 포함하는 것을 특징으로 하는 전력 증폭기.
제9항에 있어서,
상기 제2 N형 MOS FET의 바디와 드레인은 전기적으로 연결되는 것을 특징으로 하는 전력 증폭기.
제9항에 있어서,
상기 저대역 통과 필터부는 상기 제2 캐패시터 및 상기 제2 저항에 병렬 연결된 다이오드를 더 포함하는 것을 특징으로 하는 전력 증폭기.