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KR101100425B1 - 반도체 레이저 다이오드 및 그 제조방법 - Google Patents

반도체 레이저 다이오드 및 그 제조방법 Download PDF

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KR101100425B1
KR101100425B1 KR1020050038200A KR20050038200A KR101100425B1 KR 101100425 B1 KR101100425 B1 KR 101100425B1 KR 1020050038200 A KR1020050038200 A KR 1020050038200A KR 20050038200 A KR20050038200 A KR 20050038200A KR 101100425 B1 KR101100425 B1 KR 101100425B1
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South Korea
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layer
protrusion
current limiting
semiconductor laser
laser diode
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삼성전자주식회사
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Abstract

반도체 레이저 다이오드 및 그 제조방법이 개시된다. 개시된 반도체 레이저 다이오드는, 기판 상에 순차적으로 적층되는 제1 물질층, 활성층 및 제2 물질층; 제2 물질층에 상기 활성층과 수직한 방향으로 형성되는 것으로, 리지부 및 상기 리지부의 일측에 마련되는 제1 돌출부; 리지부의 상면에 접촉되도록 형성되는 제2 전극층; 제2 물질층의 전 표면에 형성되며, 제2 전극층을 노출시키는 전류제한층; 제1 돌출부 상에 위치하는 전류제한층의 표면에 형성되는 것으로, 전류제한층과 식각선택성이 있는 물질로 이루어진 보호층; 및 전류제한층 및 보호층 위에 형성되며, 제2 전극층과 전기적으로 연결되는 본딩 메탈층;을 구비한다.

Description

반도체 레이저 다이오드 및 그 제조방법{Semiconductor laser diode and method for manufacturing the same}
도 1은 종래 반도체 레이저 다이오드의 사시도이다.
도 2는 돌출부 상에 위치한 전류제한층의 표면에 보호층이 형성되지 않은 경우, 에치 백에 의한 평탄화 공정시 제1 전극층 상의 전류제한층이 제거될 때 상기 돌출부 상의 전류제한층이 오버에칭됨으로써 상기 돌출부의 모서리 부분(A 영역)가 노츨된 모습을 보여주는 SEM 사진이다.
도 3은 본 발명의 실시예에 따른 반도체 레이저 다이오드의 사시도이다.
도 4는 도 3에 도시된 반도체 레이저 다이오드와 서브마운트가 플립-칩 본딩된 반도체 레이저 다이오드 조립체의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 레이저 다이오드의 사시도이다.
도 6은 도 5에 도시된 반도체 레이저 다이오드와 서브마운트가 플립-칩 본딩된 반도체 레이저 다이오드 조립체의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 레이저 다이오드의 사시도이다.
도 8a 내지 도 8h는 본 발명의 실시예에 따른 반도체 레이저 다이오드의 제 조방법을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 본 발명에 따른 평탄화 공정후 리지부 및 돌출부의 단면을 각각 보여주는 SEM 사진들이다.
<도면의 주요부분에 대한 부호의 설명>
110,210,310,510... 기판 120,220,320,520... 제1 물질층
121,221,321,521... 버퍼층 122,222,322,522... 제1 클래드층
123,223,323,523... 제1 도파층 130,230,330,530... 활성층
140,240,340,540... 제2 물질층 141,241,341,541... 제2 도파층
142,242,342,542... 제2 클래드층 151,251,351,551...... 리지부
152,252,552...돌출부 352,353... 제1, 제2 돌출부
160,260,360,560... 전류제한층 171,271,371,571... 제2 전극층
265,365,565... 보호층 172,272,372,572...본딩 메탈층
182,282,382,582... 제1 전극층 290,390,590... 패시베이션층
410, 420......서브마운트 411,421......서브마운트 기판
412a, 422a......제1금속층 412b, 422b......제2금속층
413a, 423a......제1솔더층 413b, 423b......제2솔더층
200,300......반도체 레이저 다이오드
본 발명은 반도체 레이저 다이오드 및 그 제조방법에 관한 것으로, 특히 플립-칩(flip-chip) 공정시 리지부에서 스트레스(stress)가 집중되는 것을 방지할 수 있는 반도체 레이저 다이오드 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 레이저 다이오드는 비교적 소형이면서 레이저 발진을 위한 임계 전류(threshold current)가 일반 레이저 장치에 비해 작다는 점 등의 특징 때문에 통신 분야나 광 디스크가 사용되는 플레이어에서 고속 데이터 전송이나 고속 데이터 기록 및 판독을 위한 소자로 널리 사용되고 있다. 특히, 질화물 반도체 레이저 다이오드는 녹색에서 자외선 영역의 파장을 이용가능하게 함으로써, 고 밀도의 광정보 저장 및 재생, 고해상(high-resolution) 레이저 프린터, 프로젝션 TV 등 광범위한 분야에 응용되고 있다.
도 1에는 미국특허공개공보 US 2004/0174918 Al에 개시된 반도체 레이저 다이오드가 도시되어 있다. 도 1을 참조하면, 반도체 레이저 다이오드는 기판(110) 상에 순차적으로 적층된 제1 물질층(120), 활성층(130) 및 제2 물질층(140)을 포함한다. 여기서, 제1 물질층(120)은 기판(110)과 활성층(130) 사이에 순차적으로 적층된 버퍼층(121), 제1 클레드층(122) 및 제1 도파층(123)으로 구성되며, 제2 물질층(140)은 활성층(130)으로부터 순차적으로 적층된 제2 도파층(141), 제2 클래드층(142) 및 캡층(143)으로 구성된다. 한편, 제2 물질층(140)의 상부에는 리지부(ridge portion,151)와 돌출부(protrusion portion,152)가 형성되어 있다. 여기서, 리지부(151)와 돌출부(152)는 제2 클래드층(142)의 상부와 캡층(143)으로 이루어진다. 그리고, 리지부(151)의 캡층(143) 상면에는 p형 전극층인 제2 전극층(171)이 형성되어 있다. 상기 돌출부(152)는 리지부(151)와 비슷한 높이로 형성되어 플립-칩 공정에서 리지부(151)에 스트레스가 집중되는 것을 방지하는 역할을 한다. 이에 따라, 반도체 레이저 다이오드가 열 방출 구조체인 서브마운트에 플립-칩 본딩될 때 발생되는 스트레스가 효과적으로 분산되어 리지 웨이브 가이트 전 영역에 걸쳐 균일한 광 방출이 일어날 수 있다. 그리고, 제2 클래드층(142), 돌출부(152) 및 리지부(151)의 표면에는 횡모드를 제어하기 위하여 유전물질로 이루어진 전류제한층(160)이 형성되어 있으며, 이때 전류제한층(160)은 리지부(151)의 상면에 형성된 제2 전극층(171)을 노출시키도록 형성된다. 상기 전류제한층(160) 및 제2전극층(171)의 표면에는 본딩 메탈층(172)이 형성되어 있으며, 본딩 메탈층(172)의 일측에 단차를 가지고 마련된 제1 클래드층(121)의 노출면 상에는 n형 전극층인 제1 전극층(182)이 형성되어 있다.
상기와 같은 반도체 레이저 다이오드를 제조하기 위해서는 먼저 기판(110) 상에 제1 물질층(120), 활성층(130), 제2 물질층(140) 및 제2 전극층(171)을 순차적으로 적층한 다음 식각을 통하여 리지부(151) 및 돌출부(152)를 형성하고, 그 위에 전류제한층(160)을 전면적으로 증착한다. 이어서, 포토레지스트(photoresist)를 이용한 포토리소그라피(photolithography) 공정 및 식각공정을 통하여 제2 전극층(171)의 상면을 노출시킨 다음, 그 위에 본딩 메탈층(172)을 증착하게 된다.
그러나, 상기와 같은 반도체 레이저 다이오드의 제조방법에서는, 리지부(151)의 상면이 수 ㎛ 정도의 좁은 폭을 가지므로 포토리소그라피 공정시 제2 전극층(171)을 노출시키도록 포토레지스트를 정확하게 패터닝하는 것이 어렵다는 문제 점이 있으며, 이에 따라 공정의 안정성이 떨어지게 된다.
한편, 평탄화 공정에 의하여 상기 제2 전극층(171)을 노출시키게 되면, 상기 돌출부(152)의 상면에 형성된 전류제한층(160)도 오버에칭(over etching)되어 제거되므로 p-GaN으로 이루어진 돌출부(152)가 노출될 수 있다. 도 2는 도 1의 반도체 레이저 다이오드에서 본딩 메탈층(172)을 형성하기 전에 돌출부(152) 상에 위치한 전류제한층(160)의 표면에 소정의 보호층이 형성되지 않은 경우, 에치 백(etch back)에 의한 평탄화 공정에 의하여 전류제한층(160)이 오버에칭되어 상기 돌출부(152)의 모서리 부분(A 부분)이 노출된 모습을 보여주는 SEM 사진이다. 이와 같이, 노출된 돌출부(152) 상에 본딩 메탈층(172)이 형성되게 되면, 상기 본딩 메탈층(172)이 제2 클래드층(142)의 돌출부(152)와 접촉하게 되고, 이에 따라 전류의 누설(leakage)이 발생되게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 창출된 것으로서, 제2 전극층의 상면을 평탄화(planarization) 공정을 이용하여 노출시킴으로써 제조공정의 안정성을 향상시킬 수 있는 개선된 구조의 반도체 레이저 다이오드 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여,
본 발명의 구현예에 따른 반도체 레이저 다이오드는,
기판 상에 순차적으로 적층되는 제1 물질층, 활성층 및 제2 물질층;
상기 제2 물질층에 상기 활성층과 수직한 방향으로 형성되는 것으로, 리지부 및 상기 리지부의 일측에 마련되는 제1 돌출부;
상기 리지부의 상면에 접촉되도록 형성되는 제2 전극층;
상기 제2 물질층의 전 표면에 형성되며, 상기 제2 전극층을 노출시키는 전류제한층;
상기 제1 돌출부 상에 위치하는 상기 전류제한층의 표면에 형성되는 것으로, 상기 전류제한층과 식각선택성이 있는 물질로 이루어진 보호층; 및
상기 전류제한층 및 보호층 위에 형성되며, 상기 제2 전극층과 전기적으로 연결되는 본딩 메탈층;을 구비한다.
상기 제1 물질층은 상기 기판 상에 순차적으로 적층 형성된 버퍼층, 제1 클래드층 및 제1 도파층을 포함할 수 있으며, 상기 제2 물질층은 상기 활성층 상에 순차적으로 적층 형성된 제2 도파층 및 제2 클래드층을 포함할 수 있다. 여기서, 상기 리지부 및 제1 돌출부는 상기 제2 클래드층에 형성된다.
상기 전류제한층은 SiO2, SiN 및 Si으로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어질 수 있다. 또한, 상기 전류제한층은 n형 AlGaN 또는 도핑되지 않은 AlGaN으로 이루어질 수도 있다.
상기 보호층은 금속, ZrO, HfO2, Al2O3, AlN, TaO, AlN으로 이루어진 그룹에서 선택된 적어도 하나로 이루어질 수 있다. 여기서, 상기 금속은 Pt, Pd, Ni, Mo, W, Ru, Ta, Al, Ag, Ir, Co, Os, Cr, Ti, Zr 및 Rh 으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 보호층의 두께는 10nm ~ 500nm인 것이 바람직하다. 한편, 상기 보호층은 상기 제1 돌출부 상에 위치하는 상기 전류제한층의 모서리 부분을 덮도록 형성될 수도 있다.
상기 제1 돌출부는 상기 리지부와 실질적으로 동일한 높이로 형성되는 것이 바람직하다. 그리고, 상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면은 최소한 상기 리지부 상에 위치하는 본딩 메탈층의 상면과 동일한 높이를 가지는 것이 바람직하다.
상기 리지부의 타측에는 상기 제1 물질층의 노출면이 마련되고, 상기 노출면상에는 제1 전극층이 형성될 수 있다.
한편, 상기 리지부의 타측에는 상기 리지부와 실질적으로 동일한 높이의 제2 돌출부가 마련될 수 있다. 여기서, 상기 제2 돌출부는 상기 제1 물질층이 노출되도록 파여진 트렌치에 의해 상기 리지부와 격리되며, 상기 제2 돌출부 상에 형성된 상기 전류제한층 상에는 상기 제1 물질층의 노출면과 전기적으로 연결되는 제1 전극층이 형성될 수 있다. 상기 제2 돌출부 상에 위치하는 제1 전극층의 상면은 최소한 상기 리지부 상에 위치하는 본딩 메탈층의 상면과 동일한 높이를 가지는 것이 바람직하다. 상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면과 상기 제2 돌출부 상에 위치하는 제1 전극층의 상면은 그 높이가 동일할 수 있다. 또한, 상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면과 상기 제2 돌출부 상에 위치하는 제1 전극층의 상면과의 높이 차이는 0.5㎛ 이내일 수도 있다. 상기 제2 돌출부 상에 형성된 상기 전류제한층과 제1 전극층 사이에는 보호층이 더 형성될 수 있다.
한편, 상기 기판의 하면에 제1 전극층이 형성될 수도 있다.
본 발명의 구현예에 따른 반도체 레이저 다이오드의 제조방법은,
기판 상에 제1 물질층, 활성층, 제2 물질층 및 전극층을 순차적으로 형성하는 단계;
상기 전극층 및 제2 물질층을 순차적으로 식각하여 상기 제2 물질층의 상부에 리지부 및 돌출부를 형성하는 단계;
상기 제2 물질층 및 전극층을 덮도록 전류제한층을 형성하는 단계;
상기 돌출부 상에 위치하는 상기 전류제한층의 표면에 상기 전류제한층과 식각선택성이 있는 물질로 이루어지는 보호층을 형성하는 단계;
평탄화 공정에 의하여 상기 보호층 및 상기 리지부의 상면에 형성된 전극층을 노출시키는 단계; 및
상기 전극층 및 보호층을 덮도록 상기 전류제한층 상에 본딩 메탈층을 형성하는 단계;를 포함한다.
여기서, 상기 제2 물질층의 상부에 상기 리지부 및 돌출부를 형성한 다음, 상기 제1돌출부의 상면에 형성된 전극층을 제거하는 단계를 더 포함될 수 있다.
상기 보호층 및 상기 리지부의 상면에 형성된 전극층을 노출시키는 단계는,
상기 보호층을 덮도록 상기 전류제한층 상에 포토레지스트를 소정 두께로 도포하는 단계;
상기 포토레지스트 및 상기 리지부의 상부에 위치한 상기 전류제한층을 순차적으로 식각하여 상기 보호층 및 상기 리지부의 상면에 형성된 전극층을 노출시키 는 단계; 및
상기 전류제한층 상에 남아 있는 포토레지스트를 제거하는 단계;를 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭한다.
도 3은 본 발명의 실시예에 따른 반도체 레이저 다이오드의 사시도이다. 도 3을 참조하면, 기판(210) 상에 제1 물질층(220), 활성층(230) 및 제2 물질층(240)이 순차적으로 적층되어 있다. 여기서, 제1 물질층(220)은 기판(210)의 상면으로부터 순차적으로 적층 형성된 버퍼층(221), 제1 클래드층(222) 및 제1 도파층(223)으로 이루어진다. 그리고, 제2 물질층(240)은 활성층(230)의 상면으로 순차적으로 적층 형성된 제2 도파층(241) 및 제2 클래드층(242)으로 이루어진다.
기판(210)으로는 GaN 또는 SiC 등으로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층 기판 또는 사파이어 기판이 사용될 수 있다. 버퍼층(221)은 GaN 계열의 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 n형 물질층 또는 도핑이 않된(undoped) 물질층이 될 수 있으며, 바람직하게는 n-GaN층이 될 수 있다. 제1 및 제2 클래드층(222,242)은 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층으로서 각각 n-GaN 층 및 p-GaN 층이 될 수 있다. 그리고, 제1 및 제2 도파층(223,241)도 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층으로서 각각 n-GaN 층 및 p-GaN 층이 될 수 있다. 여기서, 제1 및 제2 도파층(223,241)은 활성층(230)보다는 굴절률이 낮고, 제1 및 제2 클래드층(222,242)보다는 굴절률이 높은 물질로 이루어진다.
활성층(230)은 전자-정공의 캐리어 재결합에 의하여 광방출이 일어나는 물질층으로서, 다중 양자 우물(MQW; Multi Quantum Well)구조를 갖는 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층이 될 수 있으며, 바람직하게는 InxAlyGa1-x-yN(0??x??1, 0??y??1 그리고 x+y??1)층이 될 수 있다. 이외에도 활성층(230)은 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층에 인듐(In)이 소정의 비율로 함유된 물질층, 예를 들면 InGaN층이 될 수 있다.
한편, 제2 클래드층(242)의 상부에는 리지부(251) 및 돌출부(252)가 소정 높이로 형성되어 있다. 리지부(251)는 레이저 발진을 위한 임계전류(threshold current)를 줄이면서 모드의 안정을 도모하기 위해 마련된 것이다. 그리고, 돌출부(252)는 리지부(251)와 거의 동일한 높이로 형성되어 반도체 레이저 다이오드와 서브마운트(submount)의 플립-칩 공정시 리지부(251)에 스트레스(stress)가 집중되는 것을 방지하기 위한 것이다. 여기서, 돌출부(252)는 리지부(251)보다 넓은 폭으로 형성되는 것이 바람직하다.
상기 제2 클래드층(242)의 리지부(251) 상면에는 본딩 메탈층(272)으로부터 리지부(251)로 전류가 유입되는 통로가 되는 제2 전극층(271)이 형성되어 있다. 그리고, 제2 전극층(271)이 형성되어 있는 리지부(251)의 상면을 제외한 제2 클래드층(242)의 전 표면에는 전류제한층(260)으로 덮여 있다. 여기서, 전류제한층(260)은 횡모드를 제어하는 역할을 한다. 상기 전류제한층(260)은 SiO2, SiN 및 Si으로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어질 수 있다. 또한, 상기 전 류제한층(260)은 n형 AlGaN 또는 도핑되지 않은 AlGaN으로 이루어질 수도 있다.
그리고, 상기 돌출부(252) 상에 위치하는 전류제한층(260)의 표면에는 보호층(protective layer,265)이 형성되어 있다. 여기서, 상기 보호층(265)은 전류제한층(260)과 식각선택성이 있는 물질로 이루어지는 것이 바람직하다. 보호층(265)은 금속, ZrO, HfO2, Al2O3, AlN, TaO, AlN으로 이루어진 그룹에서 선택된 적어도 하나로 이루어질 수 있으며, 상기 금속은 Pt, Pd, Ni, Mo, W, Ru, Ta, Al, Ag, Ir, Co, Os, Cr, Ti, Zr 및 Rh 으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 보호층(265)은 10nm ~ 500nm의 두께로 형성될 수 있다. 상기 보호층(265)은 본딩 메탈층(272)으로부터 제2 클래드층(242)의 돌출부(252) 쪽으로 전류가 누설되는 것을 방지하기 위한 것으로, 이에 대해서는 후술되는 반도체 레이저 다이오드의 제조방법에서 상세히 설명하기로 한다. 한편, 보호층(265)은 복수의 층으로 구성될 수도 있으며, 이 복수의 층 중 전류제한층(260)의 상면에 형성되는 층은 상기 전류제한층(260)과의 부착성(adhesion)이 우수한 물질로 이루어지는 것이 바람직하다. 보호층(265)이 형성된 전류제한층(260) 및 제2 전극층(271)의 표면에는 본딩 메탈층(272)이 형성되어 있다. 여기서, 상기 돌출부(252) 상에 위치하는 본딩 메탈층(272)의 상면은 최소한 상기 리지부(251) 상에 위치하는 본딩 메탈층(272)의 상면과 동일한 높이를 가지는 것이 바람직하다.
한편, 리지부(251)를 사이에 두고 상기 돌출부(252)의 반대쪽에는 버퍼층(221)의 상부가 노출되어 있으며, 이러한 버퍼층(221)의 노출면 상에는 n형 전극층 인 제1 전극층(282)이 형성되어 있다. 그리고, 제1 전극층(282)과 제2 전극층(272) 사이에는 절연을 위하여 제2 클래드층(242), 제2 도파층(241), 활성층(230) 및 제1 도파층(223), 제1 클래드층(222) 및 버퍼층(221)의 노출된 표면을 덮도록 패시베이션층(passivation layer,290)이 형성되어 있다.
이상에서는 상기 보호층(265)이 돌출부(252) 상에 위치하는 전류제한층(260)의 표면 전체를 덮도록 형성된 경우가 설명되었으나, 상기 보호층(265)은 돌출부(252) 상에 위치하는 전류제한층(260)의 모서리 부분만을 덮도록 형성될 수도 있다.
도 4는 도 3에 도시된 반도체 레이저 다이오드와 서브마운트가 플립-칩 본딩된 반도체 레이저 다이오드 조립체의 단면도이다.
도 4를 참조하면, 상기 서브마운트(410)는 레이저 발진 중에 활성층(230)에서 발생되는 열에 의해 반도체 레이저 다이오드(200)의 온도가 높아지는 것을 방지하기 위한 열방출 구조체이다. 도 4에서, 참조부호 411은 서브마운트 기판, 참조부호 412a, 412b는 각각 제1 및 제2 금속층, 참조부호 413a, 413b는 각각 제1 및 제2솔더층을 나타낸다.
상기 서브마운트 기판(411)은 AlN, SiC, GaN 또는 이에 준하는 열전달 계수를 갖는 절연물질로 이루어지는 것이 바람직하다. 제1 및 제2 금속층(412a)(412b)은 Au/Cr 합금 또는 이에 준하는 금속물질로 형성되는 것이 바람직하다. 제1 및 제2 솔더층(413a)(413b)은 Au/Sn 합금 또는 이에 준하는 금속물질로 형성되는 것이 바람직하다. 반도체 레이저 다이오드(200)가 서브마운트(410)와 접합될 때, 제1 솔 더층(413a)은 n형 전극층인 제1 전극층(282)과, 제2 솔더층(413b)은 본딩 메탈층(272)과 각각 용융 접합된다.
도 4에 도시된 바와 같이 상기 리지부(251)의 일측에는 상기 리지부(251)와 거의 동일한 높이로 돌출부(252)가 형성되어 있다. 그리고, 상기 돌출부(252) 상에 위치하는 본딩 메탈층(272)의 상면은 최소한 상기 리지부(251) 상에 위치하는 본딩 메탈층(272)의 상면과 동일한 높이를 가진다. 이에 따라, 반도체 레이저 다이오드(200)와 서브마운트(410)가 접합될 때, 제2 솔더층(413b)은 돌출부(252) 및 리지부(251) 상에 형성된 본딩 메탈층(272)에 동시에 접촉하거나 또는 돌출부(252) 상에 형성된 본딩 메탈층(272)에 먼저 접촉되게 된다. 그 후에 상기 제2 솔더층(413b)은 용융되면서 리지부(251) 및 돌출부(252) 상에 형성된 본딩 메탈층(272)에 자연스럽게 접합된다.
이와 같이, 본 발명의 실시예에 따른 반도체 레이저 다이오드에 의하면, 플립-칩 본딩시에 가해지는 열적 스트레스가 리지부(251)에 인접되게 마련된 돌출부(252)로 분산된다. 따라서, 스트레스가 리지 웨이브 가이드에 집중됨으로써 발생되는 불균일한 광 방출을 방지할 수 있다. 또한, 상기 제1 솔더층(413a)과 제2 솔더층(413b)이 그 두께 차이에 의해 시간차를 두고 용융된다 하더라도, 리지부(251) 보다 넓은 폭을 가진 돌출부(252) 쪽으로 기계적 스트레스가 분산되어 리지부(251)에만 스트레스가 집중되는 것을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 레이저 다이오드의 사시도이다. 도 5를 참조하면, 기판(310) 상에 제1 물질층(320), 활성층(330) 및 제2 물질 층(340)이 순차적으로 적층되어 있다. 제1 물질층(320)은 기판(310)의 상면으로부터 순차적으로 적층 형성된 버퍼층(321), 제1 클래드층(322) 및 제1 도파층(323)으로 이루어지며, 제2 물질층(340)은 활성층(330)의 상면으로 순차적으로 적층 형성된 제2 도파층(341) 및 제2 클래드층(342)으로 이루어진다. 여기서, 기판(310), 버퍼층(321), 제1 클래드층(322), 제1 도파층(323), 활성층(330), 제2 도파층(341) 및 제2 클래드층(342)을 이루는 물질에 대해서는 전술하였으므로, 이에 대한 상세한 설명은 생략한다. 한편, 제1 물질층(320), 활성층(330) 및 제2 물질층(340)에는 식각에 의하여 트렌치(trench,385)가 소정 깊이로 형성되어 있으며, 이때 트렌치(385)는 버퍼층(321) 또는 제1 클래드층(322)의 상부를 노출시키게 된다.
상기 트렌치(385)의 일측에 위치한 제2 클래드층(342)의 상부에는 리지부(351) 및 제1 돌출부(352)가 소정 높이로 형성되어 있다. 그리고, 트렌치(385)의 타측에 위치한 버퍼층(321)의 상부에는 제2 돌출부(353)가 형성되어 있다. 여기서, 제1 및 제2 돌출부(352,353)는 리지부(351)와 거의 동일한 높이로 형성되어 반도체 레이저 다이오드와 서브마운트의 플립-칩 공정시 리지부(351)에 스트레스가 집중되는 것을 방지하기 위한 것이다.
상기 리지부(351)의 상면에는 제2 전극층(371)이 형성되어 있으며, 제1 및 제2 돌출부(352,353)와 리지부(351)를 포함한 제2 클래드층(342)의 전 표면에는 절연물질로 이루어진 전류제한층(360)이 형성되어 있다. 이때, 전류제한층(360)은 제2 전극층(371)을 노출시키도록 형성된다. 그리고, 제1 돌출부(352) 상에 위치하는 전류제한층(360)의 표면에는 보호층(365)이 형성되어 있다. 한편, 상기 보호층 (365)은 제1 돌출부(352) 상에 위치하는 전류제한층(360)의 모서리 부분만을 덮도록 형성될 수도 있다. 여기서, 보호층(365)은 전술한 바와 같이 전류제한층(360)과 식각선택성이 있는 물질로 이루어지는 것이 바람직하다. 그리고, 상기 보호층(365)은 10nm ~ 500nm의 두께로 형성될 수 있다. 한편, 보호층(365)은 복수의 층으로 구성될 수도 있으며, 이 복수의 층 중 전류제한층(360)의 상면에 형성되는 층은 전류제한층(360)과의 부착성(adhesion)이 우수한 물질로 이루어지는 것이 바람직하다. 상기 전류제한층(360) 및 제2 전극층(371)의 표면에는 본딩 메탈층(372)이 형성되어 있다. 여기서, 상기 제1 돌출부(352) 상에 위치하는 본딩 메탈층(372)의 상면은 최소한 상기 리지부(351) 상에 위치하는 본딩 메탈층(372)의 상면과 동일한 높이를 가지는 것이 바람직하다.
한편, n형 전극층인 제1 전극층(382)은 트렌치(385)를 통하여 노출된 버퍼층(321) 또는 제1 클래드층(322)의 상면으로부터 제2 돌출부(353) 상에 형성된 전류제한층(360)의 상면까지 연장되어 형성되어 있다. 상기 제2 돌출부(353) 상에 위치하는 제1 전극층(382)의 상면은 최소한 상기 리지부(351) 상에 위치하는 본딩 메탈층(372)의 상면과 동일한 높이를 가지는 것이 바람직하다. 여기서, 상기 제2 돌출부(353) 상에 위치하는 제1 전극층(382)의 상면은 상기 제1 돌출부(352) 상에 위치하는 본딩 메탈층(372)의 상면과 그 높이가 동일할 수 있다. 또한, 상기 제2 돌출부(353) 상에 위치하는 제1 전극층(382)의 상면은 상기 제1 돌출부(352) 상에 위치하는 본딩 메탈층(372)의 상면과의 높이 차이가 0.5㎛ 이내일 수도 있다
그리고, 제1 전극층(372)과 제2 전극층(382) 사이에는 절연을 위하여 제2 클 래드층(342), 제2 도파층(341), 활성층(330) 및 제1 도파층(323), 제1 클래드층(322) 및 버퍼층(321)의 노출된 표면을 덮도록 패시베이션층(390)이 형성되어 있다. 한편, 상기 보호층(365)은 제2 돌출부(353) 상에 위치하는 전류제한층(360)의 표면에도 형성될 수 있다. 이때 상기 제1 전극층(382)은 트렌치(385)를 통하여 노출된 버퍼층(321) 또는 제1 클래드층(322)의 상면으로부터 제2 돌출부(353) 상에 형성된 전류제한층(360) 위의 보호층(365) 상면까지 연장되어 형성된다.
도 6은 도 5에 도시된 반도체 레이저 다이오드와 서브마운트가 플립-칩 본딩된 반도체 레이저 다이오드 조립체의 단면도이다. 도 6을 참조하면, 상기 서브마운트(420)는 레이저 발진 중에 활성층(330)에서 발생되는 열에 의해 반도체 레이저 다이오드(300)의 온도가 높아지는 것을 방지하기 위한 열방출 구조체이다. 도 6에서 참조부호 421은 서브마운트 기판, 참조부호 422a, 422b는 각각 제1 및 제2 금속층, 참조부호 423a, 423b는 각각 제1 및 제2 솔더층을 나타낸다.
상기 서브마운트 기판(421)은 AlN, SiC, GaN 또는 이에 준하는 열전달 계수를 갖는 절연물질로 형성되는 것이 바람직하다. 상기 제1 및 제2 금속층(422a)(422b)은 Au/Cr 합금 또는 이에 준하는 금속물질로 형성되는 것이 바람직하다. 그리고, 상기 제1 및 제2 솔더층(423a)(423b)은 Au/Sn 합금 또는 이에 준하는 금속물질로 형성되는 것이 바람직하다. 반도체 레이저 다이오드(300)가 서브마운트(420)와 접합될 때, 제1 솔더층(423a)은 n형 전극층인 제1 전극층(382)과, 제2 솔더층(423b)은 본딩 메탈층(372)과 각각 용융 접합된다.
도 6에 도시된 바와 같이 상기 리지부(351)의 일측 및 타측에는 각각 상기 리지부(351)와 거의 동일한 높이의 제1 및 제2 돌출부(352,353)가 형성되어 있다. 이에 따라, 반도체 레이저 다이오드(300)와 서브마운트(420)가 접합될 때, 상기 제2 솔더층(423b)은 리지부(351) 및 제1 돌출부(352) 상에 형성된 본딩 메탈층(372)에, 상기 제1 솔더층(423a)은 제2 돌출부(353) 상에 형성된 제1 전극층(382)에 동시에 접촉되게 된다. 그 후에 상기 제1 솔더층(423a)은 용융되면서 제2 돌출부(353) 상에 형성된 제1 전극층(382)에 자연스럽게 접합되고, 상기 제2 솔더층(423b)은 리지부(351) 및 제1 돌출부(352) 상에 형성된 본딩 메탈층(372)에 자연스럽게 접합된다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 레이저 다이오드의 사시도이다. 도 7을 참조하면, 기판(510) 상에 제1 물질층(520), 활성층(530) 및 제2 물질층(540)이 순차적으로 적층되어 있다. 여기서, 제1 물질층(520)은 기판(510)의 상면으로부터 순차적으로 적층 형성된 버퍼층(521), 제1 클래드층(522) 및 제1 도파층(523)으로 이루어진다. 그리고, 제2 물질층(540)은 활성층(530)의 상면으로 순차적으로 적층 형성된 제2 도파층(541) 및 제2 클래드층(542)으로 이루어진다. 여기서, 기판(510), 버퍼층(521), 제1 클래드층(522), 제1 도파층(523), 활성층(530), 제2 도파층(541) 및 제2 클래드층(542)을 이루는 물질에 대해서는 전술하였으므로, 이에 대한 상세한 설명은 생략한다.
한편, 제2 클래드층(542)의 상부에는 리지부(551) 및 돌출부(552)가 소정 높이로 형성되어 있다. 상기 돌출부(552)는 전술한 바와 같이 리지부(551)와 거의 동일한 높이로 형성되어 반도체 레이저 다이오드와 서브마운트의 플립-칩 공정시 리 지부(551)에 스트레스가 집중되는 것을 방지하기 위한 것이다. 그리고, 제2 클래드층(542)의 리지부(551) 상면에는 제2 전극층(571)이 형성되어 있으며, 리지부(551)와 돌출부(552)를 포함한 제2 클래드층(542)의 전표면에는 전류제한층(560)으로 덮여 있다. 이때, 전류제한층(560)은 제2 전극층(571)을 노출시키도록 형성된다. 돌출부(552) 상에 위치하는 전류제한층(560)의 표면에는 보호층(565)이 형성되어 있다. 한편, 상기 보호층(565)은 돌출부(552) 상에 위치하는 전류제한층(460)의 모서리 부분만을 덮도록 형성될 수도 있다. 여기서, 보호층(565)은 전술한 바와 같이 전류제한층(560)과 식각선택성이 있는 물질로 이루어지는 것이 바람직하다. 보호층(565)은 10nm ~ 500nm의 두께로 형성될 수 있다. 한편, 보호층(565)은 복수의 층으로 구성될 수도 있으며, 이 복수의 층 중 전류제한층(560)의 상면에 형성되는 층은 전류제한층(560)과의 부착성(adhesion)이 우수한 물질로 이루어지는 것이 바람직하다. 그리고, 보호층(565)이 형성된 전류제한층(560) 및 제2전극층(571)의 표면에는 본딩 메탈층(572)이 형성되어 있으며, 기판(510)의 하면에는 n형 전극층인 제1 전극층(582)이 형성되어 있다. 여기서, 상기 돌출부(552) 상에 위치하는 본딩 메탈층(572)의 상면은 최소한 상기 리지부(551) 상에 위치하는 본딩 메탈층(572)의 상면과 동일한 높이를 가지는 것이 바람직하다.
이하에서는 본 발명의 실시예에 따른 반도체 레이저 다이오드의 제조방법을 설명하기로 한다. 도 8a 내지 도 8h는 도 3에 도시된 본 발명의 실시예에 따른 반도체 레이저 다이오드의 제조방법을 설명하기 위한 도면들이다.
먼저, 도 8a를 참조하면, 기판(210) 상에 제1 물질층(220), 활성층(230), 제 2 물질층(240) 및 제2 전극층(271)을 순차적으로 적층 형성한다. 여기서, 제1 물질층(220)은 기판(210) 상에 버퍼층(221), 제1 클래드층(222) 및 제1 도파층(223)을 순차적으로 적층함으로써 형성될 수 있으며, 상기 제2 물질층(240)은 활성층(230) 상에 제2 도파층(241) 및 제2 클래드층(242)을 순차적으로 적층함으로써 형성될 수 있다.
기판(210)으로는 GaN 또는 SiC 등으로 이루어진 Ⅲ-Ⅴ족 화합물 반도체층 기판 또는 사파이어 기판이 사용될 수 있다. 버퍼층(221)은 GaN 계열의 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 n형 물질층 또는 도핑이 않된(undoped) 물질층이 될 수 있으며, 바람직하게는 n-GaN층이 될 수 있다. 제1 및 제2 클래드층(222,242)은 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층으로서 각각 n-GaN 층 및 p-GaN 층이 될 수 있다. 그리고, 제1 및 제2 도파층(223,241)도 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층으로서 각각 n-GaN 층 및 p-GaN 층이 될 수 있다. 활성층(230)은 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층이 될 수 있으며, 바람직하게는 InxAlyGa1-x-yN(0??x??1, 0??y??1 그리고 x+y??1)층이 될 수 있다. 이외에도 활성층(230)은 GaN 계열의 Ⅲ-Ⅴ족 질화물 화합물 반도체층에 인듐(In)이 소정의 비율로 함유된 물질층, 예를 들면 InGaN층이 될 수 있다.
다음으로, 도 8b를 참조하면, 제2 전극층(271) 및 제2 클래드층(242)을 식각하여 제2 클래드층(242)의 상부에 리지부(251) 및 돌출부(252)를 소정 높이로 형성한 다음, 상기 돌출부(252)의 상면에 형성된 제2 전극층(271)은 제거한다. 한편, 도면에 도시된 바와 달리 돌출부(252)의 상면에 형성된 제2 전극층(271)은 제거되지 않고 돌출부(252)의 상면에 남아 있을 수도 있다.
이어서, 도 8c를 참조하면, 제2 클래드층(242)의 전표면과, 상기 리지부(251)의 상면에 형성된 제2 전극층(271)을 덮도록 전류제한층(260)을 형성한다. 여기서, 상기 전류제한층(260)은 SiO2, SiN 및 Si으로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어질 수 있다. 또한, 상기 전류제한층(260)은 n형 AlGaN 또는 도핑되지 않은 AlGaN으로 이루어질 수도 있다.
다음으로, 도 8d를 참조하면, 상기 돌출부(252) 상에 위치하는 전류제한층(260)의 표면에 보호층(265)을 소정 두께로 형성한다. 도 8d에는 상기 보호층(265)은 돌출부(252) 상에 위치하는 전류제한층(260)의 표면 전체를 덮도록 형성되어 있으나, 이와 달리 상기 보호층(265)은 돌출부(252) 상에 위치하는 전류제한층(260)의 모서리 부분만 덮도록 형성될 수도 있다. 여기서, 상기 보호층(265)은 다음과 같은 방법으로 형성될 수 있다. 첫째, 상기 보호층(265)은 전류제한층(260)의 전 표면에 보호층 물질을 형성한 후, 상기 돌출부(252)의 측면 및 상면을 제외한 부분에 위치하는 보호층 물질을 제거함으로써 형성될 수 있다. 둘째, 상기 보호층(265)은 전류제한층(260)의 전 표면에 보호층 물질을 형성한 후, 상기 보호층 물질을 포토리소그라피 공정에 의하여 패터닝함으로써 형성될 수도 있다.
상기 보호층(265)은 전류제한층(260)과 식각선택성이 있는 물질로 이루어지는 것이 바람직하다. 보호층(265)은 금속, ZrO, HfO2, Al2O3, AlN, TaO, AlN으로 이 루어진 그룹에서 선택된 적어도 하나로 이루어질 수 있으며, 상기 금속은 Pt, Pd, Ni, Mo, W, Ru, Ta, Al, Ag, Ir, Co, Os, Cr, Ti, Zr 및 Rh 으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그리고, 보호층(265)은 10nm ~ 500nm의 두께로 형성될 수 있다. 한편, 보호층(265)은 복수의 층으로 구성될 수도 있으며, 이 복수의 층 중 전류제한층(260)의 상면에 형성되는 층은 상기 전류제한층(260)과의 부착성(adhesion)이 우수한 물질로 이루어지는 것이 바람직하다.
이어서, 에치 백(etch back)에 의한 평탄화 공정(planarization)에 의하여 보호층(265) 및 리지부(251) 상면에 형성된 제2 전극층(271)을 노출시킨다. 구체적으로, 도 8e에 도시된 바와 같이, 보호층(265) 및 전류제한층(260) 상에 포토레지스트(photoresist,275)를 소정 두께로 도포한다. 그리고, 도 8f에 도시된 바와 같이, 포토레지스트(275) 및 제2 전극층(271)의 상면에 형성된 전류제한층(260)을 순차적으로 식각함으로써 리지부(251)의 상면에 형성된 제2 전극층(271)을 노출시킨다. 한편, 이 과정에서 돌출부(252)의 상면에 형성된 보호층(265)도 노출되게 된다. 이는 보호층(265)이 전류제한층(260)과 식각선택성이 있는 물질로 이루어져 있으므로 포토레지스트(275) 및 전류제한층(260)이 식각되는 과정에서도 식각되지 않고 돌출부(252)의 상면에 그대로 남아 있기 때문이다. 도 9a 및 9b는 본 발명의 실시예에 따른 반도체 레이저 다이오드의 제조방법에서, 에치 백에 의한 평탄화 공정을 실시한 후, 리지부(251)와 돌출부(252)의 단면을 각각 보여주는 SEM 사진들이다. 도 9a 및 도 9b를 참조하면, 평탄화 공정에 의하여 리지부(251)의 상면에 형성된 제2 전극층(271)과 돌출부(252)의 상면에 형성된 보호층(265)이 노출되어 있음 을 알 수 있다. 이어서, 전류제한층(260) 상에 남아 있는 포토레지스트(275)는 제거된다.
한편, 제2 클래드층(242)의 돌출부(252) 상에 위치한 전류제한층(260)의 표면에 전술한 보호층(265)이 형성되어 있지 않다면, 에치 백에 의한 평탄화 공정에 의하여 리지부(251)의 상면에 형성된 제2전극층(271)이 노출될 뿐만 아니라 돌출부(252)의 상면에 형성된 전류제한층(260)도 오버에칭(over etching)되어 제거된다. 이러한 오버 에칭으로 인하여 p-GaN으로 이루어진 돌출부(252)가 노출되게 된다. 도 2는 돌출부 상에 위치한 전류제한층의 표면에 본 발명에서와 같은 보호층이 형성되지 않은 경우, 에치 백에 의한 평탄화 공정에 의하여 돌출부의 모서리 부분(A 영역)이 노출된 모습을 보여주는 SEM 사진이다. 이와 같이, 노출된 돌출부 상에 본딩 메탈층이 형성되게 되면, 이 본딩 메탈층이 돌출부와 접촉하여 전류의 누설(leakage)이 발생되게 된다. 이러한 문제점을 해결하기 위하여, 본 발명의 실시예에 따른 반도체 레이저 다이오드에서는 돌출부(252) 상에 위치하는 전류제한층(260)의 표면에 전류제한층(260)과 식각선택성이 있는 물질로 이루어진 보호층(265)을 형성함으로써 본딩 메탈층(272)으로부터 제2 클래드층(242)의 돌출부(252) 쪽으로 전류가 누설되는 것을 방지할 수 있게 된다.
다음으로, 도 8g를 참조하면, 리지부(251)를 사이에 두고 상기 돌출부(252)의 반대쪽에서 전류제한층(260), 제2 클래드층(242), 제2 도파층(241), 활성층(230), 제1 도파층(223), 제1 클래드층(222) 및 버퍼층(221)을 순차적으로 식각함으로써 상기 버퍼층(221)의 상부를 노출시킨다. 이어서, 도 8h를 참조하면, 버퍼층 (221)의 노출면 상에 n형 전극층인 제1 전극층(282)을 형성하고, 보호층(265) 및 제2 전극층(271)을 덮도록 전류제한층(260) 상에 본딩 메탈층(272)을 형성한다. 그리고, 제1 전극층(282)과 본딩 메탈층(272) 사이에는 절연을 위하여 제2 클래드층(242), 제2 도파층(241), 활성층(230) 및 제1 도파층(223), 제1 클래드층(222) 및 버퍼층(221)의 노출된 표면을 덮도록 패시베이션층(passivation layer,290)을 형성한다. 한편, 도 5 및 도 7에 도시된 반도체 레이저 다이오드는 전술한 제조방법과 유사하므로 이에 대한 상세한 설명은 생략하기로 한다.
이상에서는 본 발명에 따른 바람직한 실시예가 설명되었으나, 이는 예시적인 것에 불과하고, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형이 가능하다. 예를 들면, 본 발명에 따른 반도체 레이저 다이오드는 이상의 실시예에 보여진 적층 구조에 한정되는 것은 아니며, Ⅲ-Ⅴ족의 다른 화합물 반도체 물질도 포함하는 다양한 타 실시예가 가능함은 물론이다. 또한 본 발명에 따른 반도체 레이저 다이오드의 제조방법에서 각 단계의 순서를 예시된 바와 달리 하는 것도 가능하다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
이상에서 살퍼본 바와 같이 본 발명에 따르면, 반도레 레이저 다이오드의 제조공정에서 돌출부 상에 위치하는 전류제한층의 표면에 상기 전류제한층과 식각선택성이 있는 물질로 이루어진 보호층을 형성함으로써 본딩 메탈층으로부터 돌출부 쪽으로 전류가 누설되는 것을 방지할 수 있게 되며, 또한 제조공정의 안정성도 향 상시킬 수 있다.

Claims (34)

  1. 기판 상에 순차적으로 적층되는 제1 물질층, 활성층 및 제2 물질층;
    상기 제2 물질층에 상기 활성층과 수직한 방향으로 형성되는 것으로, 리지부 및 상기 리지부의 일측에 마련되는 제1 돌출부;
    상기 리지부의 상면에 접촉되도록 형성되는 제2 전극층;
    상기 제2 물질층의 전 표면에 형성되며, 상기 제2 전극층을 노출시키는 전류제한층;
    상기 제1 돌출부 상에 위치하는 상기 전류제한층의 표면에 형성되는 보호층; 및
    상기 전류제한층 및 보호층 위에 형성되며, 상기 제2 전극층과 전기적으로 연결되는 본딩 메탈층;을 구비하는 것을 특징으로 하는 반도체 레이저 다이오드.
  2. 제 1 항에 있어서,
    상기 제1 물질층은 상기 기판 상에 순차적으로 적층 형성된 버퍼층, 제1 클래드층 및 제1 도파층을 포함하는 것을 특징으로 하는 반도체 레이저 다이오드.
  3. 제 1 항에 있어서,
    상기 제2 물질층은 상기 활성층 상에 순차적으로 적층 형성된 제2 도파층 및 제2 클래드층을 포함하며, 상기 리지부 및 제1 돌출부는 상기 제2 클래드층에 형성 되는 것을 특징으로 하는 반도체 레이저 다이오드.
  4. 제 1 항에 있어서,
    상기 전류제한층은 SiO2, SiN 및 Si으로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 레이저 다이오드.
  5. 제 1 항에 있어서,
    상기 전류제한층은 n형 AlGaN 또는 순수한 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 레이저 다이오드.
  6. 제 1 항에 있어서,
    상기 보호층은 금속, ZrO, HfO2, Al2O3, AlN, TaO, AlN으로 이루어진 그룹에서 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 레이저 다이오드.
  7. 제 6 항에 있어서,
    상기 금속은 Pt, Pd, Ni, Mo, W, Ru, Ta, Al, Ag, Ir, Co, Os, Cr, Ti, Zr 및 Rh 으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 레이저 다이오드.
  8. 제 1 항에 있어서,
    상기 보호층의 두께는 10nm ~ 500nm인 것을 특징으로 하는 반도체 레이저 다이오드.
  9. 제 1 항에 있어서,
    상기 보호층은 상기 제1 돌출부 상에 위치하는 상기 전류제한층의 모서리 부분을 덮도록 형성되는 것을 특징으로 하는 반도체 레이저 다이오드.
  10. 제 1 항에 있어서,
    상기 제1 돌출부는 상기 리지부와 동일한 높이로 형성되는 것을 특징으로 하는 반도체 레이저 다이오드.
  11. 제 10 항에 있어서,
    상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면은 최소한 상기 리지부 상에 위치하는 본딩 메탈층의 상면과 동일한 높이를 가지는 것을 특징으로 하는 반도체 레이저 다이오드.
  12. 제 1 항에 있어서,
    상기 리지부의 타측에는 상기 제1 물질층의 노출면이 마련되고, 상기 노출면상에는 제1 전극층이 형성되는 것을 특징으로 하는 반도체 레이저 다이오드.
  13. 제 1 항에 있어서,
    상기 리지부의 타측에는 상기 리지부와 동일한 높이의 제2 돌출부가 마련되는 것을 특징으로 하는 반도체 레이저 다이오드.
  14. 제 13 항에 있어서,
    상기 제2 돌출부는 상기 제1 물질층이 노출되도록 파여진 트렌치에 의해 상기 리지부와 격리되며, 상기 제2 돌출부 상에 형성된 상기 전류제한층 상에는 상기 제1 물질층의 노출면과 전기적으로 연결되는 제1 전극층이 형성되는 것을 특징으로 하는 반도체 레이저 다이오드.
  15. 제 14 항에 있어서,
    상기 제2 돌출부 상에 위치하는 제1 전극층의 상면은 최소한 상기 리지부 상에 위치하는 본딩 메탈층의 상면과 동일한 높이를 가지는 것을 특징으로 하는 반도체 레이저 다이오드.
  16. 제 15 항에 있어서,
    상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면과 상기 제2 돌출부 상에 위치하는 제1 전극층의 상면은 그 높이가 동일한 것을 특징으로 하는 반도체 레이저 다이오드.
  17. 제 15 항에 있어서,
    상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면과 상기 제2 돌출부 상에 위치하는 제1 전극층의 상면과의 높이 차이는 0.5㎛ 이내인 것을 특징으로 하는 반도체 레이저 다이오드.
  18. 제 14 항에 있어서,
    상기 제2 돌출부 상에 형성된 상기 전류제한층과 제1 전극층 사이에는 보호층이 더 형성되는 것을 특징으로 하는 반도체 레이저 다이오드.
  19. 제 1 항에 있어서,
    상기 기판의 하면에 제1 전극층이 형성되는 것을 특징으로 하는 반도체 레이저 다이오드.
  20. 반도체 레이저 다이오드와, 상기 반도체 레이저 다이오드와 플립-칩 본딩되는 서브마운트를 포함하는 반도체 레이저 다이오드 조립체에 있어서,
    상기 반도체 레이저 다이오드는,
    기판 상에 순차적으로 적층되는 제1 물질층, 활성층 및 제2 물질층;
    상기 제2 물질층에 상기 활성층과 수직한 방향으로 형성되는 것으로, 리지부 및 상기 리지부의 일측에 마련되는 돌출부;
    상기 리지부의 상면에 접촉되도록 형성되는 제2 전극층;
    상기 제2 물질층의 전 표면에 형성되며, 상기 제2 전극층을 노출시키는 전류제한층;
    상기 돌출부 상에 위치하는 상기 전류제한층의 표면에 형성되는 보호층;
    상기 전류제한층 및 보호층 위에 형성되며, 상기 제2 전극층과 전기적으로 연결되는 본딩 메탈층; 및
    상기 리지부의 타측에 상기 제1 물질층의 노출면이 마련되어 상기 노출면상에 형성되는 제1 전극층;을 구비하고,
    상기 서브마운트는,
    상기 리지부 및 돌출부 상에 위치하는 상기 본딩 메탈층과 접합되는 제1 솔더층; 및
    상기 제1 전극층과 접합되는 제2 솔더층;을 구비하는 것을 특징으로 하는 반도체 레이저 다이오드 조립체.
  21. 제 20 항에 있어서,
    상기 돌출부 상에 위치하는 본딩 메탈층의 상면은 최소한 상기 리지부 상에 위치하는 본딩 메탈층의 상면과 동일한 높이를 가지는 것을 특징으로 하는 반도체 레이저 다이오드 조립체.
  22. 반도체 레이저 다이오드와, 상기 반도체 레이저 다이오드와 플립-칩 본딩되는 서브마운트를 포함하는 반도체 레이저 다이오드 조립체에 있어서,
    상기 반도체 레이저 다이오드는,
    기판 상에 순차적으로 적층되는 제1 물질층, 활성층 및 제2 물질층;
    상기 제2 물질층에 상기 활성층과 수직한 방향으로 형성되는 것으로, 리지부 및 상기 리지부의 일측에 마련되는 제1 돌출부;
    상기 리지부의 타측에 상기 제1 물질층을 노출시키는 트렌치에 의해 상기 리지부와 격리되도록 마련되는 제2 돌출부;
    상기 리지부의 상면에 접촉되도록 형성되는 제2 전극층;
    상기 제2 물질층의 전 표면에 형성되며, 상기 제2 전극층을 노출시키는 전류제한층;
    상기 제1 돌출부 상에 위치하는 상기 전류제한층의 표면에 형성되는 보호층;
    상기 전류제한층 및 보호층 위에 형성되며, 상기 제2 전극층과 전기적으로 연결되는 본딩 메탈층; 및
    상기 제2 돌출부 상에 위치하는 상기 전류제한층 상에 상기 제1 물질층의 노출면과 전기적으로 연결되도록 형성되는 제1 전극층;를 구비하고,
    상기 서브마운트는,
    상기 리지부 및 제1 돌출부 상에 위치하는 상기 본딩 메탈층과 접합되는 제1 솔더층; 및
    상기 제2 돌출부 상에 위치하는 제1 전극층과 접합되는 제2 솔더층;을 구비하는 것을 특징으로 하는 반도체 레이저 다이오드 조립체.
  23. 제 22 항에 있어서,
    상기 제2 돌출부 상에 위치하는 제1 전극층의 상면은 최소한 상기 리지부 상에 위치하는 본딩 메탈층의 상면과 동일한 높이를 가지는 것을 특징으로 하는 반도체 레이저 다이오드 조립체.
  24. 제 22 항에 있어서,
    상기 제1 돌출부 상에 위치하는 본딩 메탈층의 상면과 상기 제2 돌출부 상에 위치하는 제1 전극층의 상면은 그 높이가 동일한 것을 특징으로 하는 반도체 레이저 다이오드 조립체.
  25. 제 22 항에 있어서,
    상기 제2 돌출부 상에 위치하는 상기 전류제한층과 제1 전극층 사이에는 보호층이 더 형성되는 것을 특징으로 하는 반도체 레이저 다이오드 조립체.
  26. 기판 상에 제1 물질층, 활성층, 제2 물질층 및 전극층을 순차적으로 형성하는 단계;
    상기 전극층 및 제2 물질층을 순차적으로 식각하여 상기 제2 물질층의 상부에 리지부 및 돌출부를 형성하는 단계;
    상기 제2 물질층 및 전극층을 덮도록 전류제한층을 형성하는 단계;
    상기 돌출부 상에 위치하는 상기 전류제한층의 표면에 보호층을 형성하는 단계;
    평탄화 공정에 의하여 상기 보호층 및 상기 리지부의 상면에 형성된 전극층을 노출시키는 단계; 및
    상기 전극층 및 보호층을 덮도록 상기 전류제한층 상에 본딩 메탈층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 레이저 다이오드 제조방법.
  27. 제 26 항에 있어서,
    상기 제2 물질층의 상부에 상기 리지부 및 돌출부를 형성한 다음, 상기 돌출부의 상면에 형성된 전극층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  28. 제 26 항에 있어서,
    상기 전류제한층은 SiO2, SiN 및 Si으로 이루어진 그룹에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  29. 제 26 항에 있어서,
    상기 전류제한층은 n형 AlGaN 또는 순수한 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  30. 제 26 항에 있어서,
    상기 보호층은 금속, ZrO, HfO2, Al2O3, AlN, TaO, AlN으로 이루어진 그룹에서 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  31. 제 30 항에 있어서,
    상기 금속은 Pt, Pd, Ni, Mo, W, Ru, Ta, Al, Ag, Ir, Co, Os, Cr, Ti, Zr 및 Rh 으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  32. 제 26 항에 있어서,
    상기 보호층은 10nm ~ 500nm의 두께로 형성되는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  33. 제 26 항에 있어서,
    상기 보호층은 상기 돌출부 상에 위치하는 상기 전류제한층을 덮도록 형성되거나 상기 전류제한층의 모서리 부분을 덮도록 형성되는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
  34. 제 26 항에 있어서,
    상기 보호층 및 상기 리지부의 상면에 형성된 전극층을 노출시키는 단계는,
    상기 보호층을 덮도록 상기 전류제한층 상에 포토레지스트를 소정 두께로 도포하는 단계;
    상기 포토레지스트 및 상기 리지부의 상부에 위치한 상기 전류제한층을 순차적으로 식각하여 상기 보호층 및 상기 리지부의 상면에 형성된 전극층을 노출시키는 단계; 및
    상기 전류제한층 상에 남아 있는 포토레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 레이저 다이오드의 제조방법.
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