KR101089896B1 - 저전압 강하 레귤레이터 - Google Patents

Abstract

트랜지스터가 트라이오드 또는 딥 트라이오드 영역에서 동작하는 것을 방지할 수 있는 저전압 강하 레귤레이터가 개시된다. 상기 저전압 강하 레귤레이터는, 입력 전압을 입력받는 제1 입력을 갖는 제1 연산증폭기; 상기 제1 연산증폭기의 출력에 연결된 게이트와 전원전압 측에 연결된 소스와, 출력단 측에 연결된 드레인을 갖는 제1 P 채널 MOSFET; 상기 출력단의 전압의 적어도 일부를 상기 제1 연산증폭기의 제2 입력으로 피드백하는 피드백 회로; 및 상기 제1 P 채널 MOSFET의 소스와 드레인의 전압을 입력받아 그 전압차와 사전 설정된 기준 전압과 비교하고, 상기 전압차가 기준 전압과 동일한 경우 상기 제1 연산증폭기의 제2 입력의 전압을 증가시켜 상기 제1 P 채널 MOSFET이 트라이오드 모드 또는 딥 트라이오드 모드에 진입하는 것을 제한하는 트라이오드 제한 회로를 포함할 수 있다.

저전압 강하 레귤레이터, LDO, 트라이오드, 딥 트라이오드, MOSFET, 연산증폭기

Description

저전압 강하 레귤레이터{LOW DROP OUT REGULATOR}

본 발명은 저전압 강하 레귤레이터에 관한 것으로, 더욱 상세하게는 저전압 강하 레귤레이터 내에 적용되는 MOSFET이 트라이오드 또는 딥 트라이오드 모드에서 동작하는 것을 차단할 수 있는 저전압 강하 레귤레이터에 관한 것이다.

저전압 강하 레귤레이터는 노트북, 이동통신 단말기 등을 비롯한 여러 분야의 전자 장치의 전압 공급 회로에서 사용되고 있다. 저전압 강하 레귤레이터는, 전자 장치의 특정 로드가 외부 전원으로부터 제공되는 전원전압을 직접 이용하는 것이 불가능하거나 전원전압의 품질이 일정하지 않은 경우에 사용될 수 있다. 저전압 강하 레귤레이터는, 전원전압에 대해 낮은 전압 강하가 이루어진 조정된 전압을 출력한다.

최근, CMOS 공정을 이용한　전압, 전류 공급 회로에 대한　연구가　활발히 진행되고 있으며, 특히 그　중에서　회로의　동작의　안정성을　확보　하기　위한　아날로그 제어 블록의　개발이　주된 연구 대상이 되고 있다. 전술한 저전압 레귤레이터 또한 아날로그 제어 블록의 일종으로 CMOS 공정을 이용하여 구현되고 있다. 이러한 CMOS 공정을 이용하여 구현되는 아날로그 제어 블록은 기존의　회로　보다　더욱 정확하고　안정적인　컨트롤을 요구하고 있다. 특히, 아날로그 제어 블록, 즉 저전압 레귤레이터에 포함되는 트랜지스터　들은　포화(saturation)　영역에서　동작을　하는 경우 안정적이고 신속한 동작이 이루어지는 특징으로 갖는다. 그러나, 운용 방식에 따라 상기 트랜지스터가 포화 영역을 벗어나 트라이오드(triode) 또는 딥 트라이오드(deep triode) 영역에서 동작하게 되는 경우가 발생할 수 있다. 이러한 트라이오드 또는 딥 트라이오드 영역에서 트랜지스터가 동작하는 경우에 회로의 동작 속도가 저하되고 안정성이 저하되는 문제가 발생한다. 따라서, 아날로그　제어　회로 특히 저전압 강하 레귤레이터에 포함되는 트랜지스터가 트라이오드 또는 딥 트라이오드 영역에서 동작하는 것을 방지할 수 있는 향상된　회로 설계　기술이 요구되고 있다.

본 발명은 저전압 강하 레귤레이터에 포함되는 트랜지스터가 트라이오드 또는 딥 트라이오드 영역에서 동작하는 것을 방지할 수 있는 저전압 강하 레귤레이터를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.

상기 기술적 과제를 해결하기 위한 수단으로서, 본 발명은,

입력 전압을 입력받는 제1 입력을 갖는 제1 연산증폭기;

상기 제1 연산증폭기의 출력에 연결된 게이트와 전원전압 측에 연결된 소스와, 출력단 측에 연결된 드레인을 갖는 제1 P 채널 MOSFET;

상기 출력단의 전압의 적어도 일부를 상기 제1 연산증폭기의 제2 입력으로 피드백하는 피드백 회로; 및

상기 제1 P 채널 MOSFET의 소스와 드레인의 전압을 입력받아 그 전압차와 사전 설정된 기준 전압과 비교하고, 상기 전압차가 기준 전압과 동일한 경우 상기 제1 연산증폭기의 제2 입력의 전압을 증가시켜 상기 제1 P 채널 MOSFET이 트라이오드 모드 또는 딥 트라이오드 모드에 진입하는 것을 제한하는 트라이오드 제한 회로

를 포함하는 저전압 강하 레귤레이터를 제공한다.

본 발명의 일실시형태에서, 상기 트라이오드 제한 회로는, 상기 제1 P 채널 MOSFET의 소스와 드레인 전압을 입력받아 그 전압차를 출력하는 전압차 생성 회로; 상기 전압차 생성 회로에서 출력된 전압차와 상기 기준 전압을 양 입력으로 각각 입력받는 제2 연산증폭기; 및 상기 제2 연산증폭기의 출력 측에 연결된 게이트와, 상기 출력단 측에 연결된 소스와 상기 제1 연산증폭기의 제2 입력 측에 연결된 드레인을 갖는 제2 P 채널 MOSFET을 포함할 수 있다.

본 발명의 일실시형태에서, 상기 전압차 생성 회로는, 상기 제1 P 채널 MOSFET의 소스에 일단이 연결된 제1 저항; 상기 제1 저항의 타단과 접지 사이에 연결된 제2 저항; 상기 제1 P 채널 MOSFET의 드레인에 일단이 연결된 제3 저항; 상기 제3 저항의 타단에 일단이 연결된 제4 저항; 상기 제1 저항과 제2 저항의 연결 노드 및 상기 제3 저항과 제4 저항의 연결 노드에 각각 연결된 양 입력을 가지며, 상기 제4 저항의 타단에 연결된 출력을 갖는 제3 연산증폭기를 포함할 수 있으며, 상기 제3 연산증폭기의 출력으로 상기 전압차를 출력할 수 있다.

본 발명의 일실시형태에서, 상기 피드백 회로는, 상기 출력단과 접지 사이에 직렬 연결된 둘 이상의 저항을 포함하며, 상기 둘 이상의 저항들 사이의 연결 노드 중 하나가 상기 제1 연산증폭기의 상기 제2 입력단에 연결될 수 있다.

본 발명에 따르면, 저전압 강하 레귤레이터에 사용된 P 채널 MOSFET가 사용자에 의해 설정되는 기준전압에 의해 트라이오드 또는 딥 트라이오드 영역에서 동작하는 것을 차단함으로써 회로의 동작 속도 저하 및 동작이 불안정해지는 것을 예방할 수 있는 효과가 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 더욱 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.

도 1은 본 발명의 일실시형태에 따른 저전압 강하 레귤레이터의 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 일실시형태에 따른 저전압 강하 레귤레이터는, 제1 연산증폭기(11)와, 제1 P 채널 MOSFET(12)와 피드백 회로(13) 및 트라이오드 제한 회로(20)를 포함하여 구성될 수 있다.

더욱 구체적으로, 상기 제1 연산증폭기(11)는 반전입력, 비반전입력 및 출력 을 가질 수 있으며, 저전압 강하 레귤레이터의 출력 전압을 결정하기 위해 외부로부터 입력되는 입력 전압(Vin)을 두 입력 중 하나로 입력받을 수 있다. 본 발명에 대한 설명을 더욱 명확하게 하기 위해 입력 전압(Vin)이 인가되는 제1 연산증폭기(11)의 입력을 제1 입력이라고 하고, 나머지 하나의 입력을 제2 입력이라 하기로 한다. 제2 입력으로는 저전압 강하 레귤레이터의 출력단에서 출력되는 출력 전압(Vout)에 대응되는 전압이 피드백된다. 상기 제1 연산증폭기(11)는 두 입력으로 인가되는 입력 전압과 피드백된 출력 전압에 대응되는 전압을 상호 비교하여 두 입력 전압의 크기가 동일해지는 제어가 가능하도록 출력을 생성한다. 즉, 상기 제1 연산증폭기(11)는 실질적으로 오차 증폭기로 동작할 수 있다.

상기 제1 P 채널 MOSFET(12)은 제1 연산증폭기(11)의 출력에 연결된 게이트와 전원전압(Vbat) 측에 연결된 소스와, 출력단 측에 연결된 드레인을 갖는다. 상기 제1 P 채널 MOSFET(12)은 게이트로 인가되는 제1 연산증폭기(11)의 출력에 따라 게이트로 인가된 전원전압(Vbat)을 소정 레벨 하강시켜 부하(14)가 연결되는 드레인으로 출력단의 전압(Vout)을 출력한다.

저전압 강하 레귤레이터의 출력 전압을 증가시키기 위해서 제1 연산증폭기(11)의 일 입력으로 인가되는 입력 전압(Vin)의 크기를 증가시키게 되면, 상기 제1 P 채널 MOSFET(12)의 드레인에서 출력되는 출력전압이 증가되면서 제1 P 채널 MOSFET(12)의 드레인과 소스 사이의 전압차(Vds)가 감소한다. 이에 따라, 제1 P 채널 MOSFET(12)은 트라이오드(triode) 영역을 지나 딥 트라이오드(deep triode) 영 역에서 동작하게 된다. 제1 P 채널 MOSFET(12)이 딥 트라이오드 영역에서 동작하게 됨으로써 출력 전압(Vout)을 제어하는 회로의 동작 속도가 감소하게 되고 동작이 불안정하게 된다. 따라서, 본 발명은 제1 P 채널 MOSFET(12)이 불안정한 동작이 이루어지는 딥 트라이오드 영역에서 동작하는 것을 방지하기 위한 트라이오드 제한 회로(20)를 구비한다. 트라이오드 제한 회로(20)에 대해서는 이후 더욱 상세하게 설명하기로 한다.

상기 피드백 회로(13)는 상기 출력단의 전압(Vout)의 적어도 일부를 상기 제1 연산증폭기의 제2 입력으로 피드백한다. 예를 들어, 도 1에 도시한 것과 같이, 상기 피드백 회로(13)는 저전압 강하 레귤레이터의 출력단과 접지 사이에 직렬연결되는 복수의 저항(R₅, R₆)으로 이루어질 수 있다. 직렬 연결된 이 저항(R₅, R₆)들에 의해 분압된 전압이 제1 연산증폭기(11)의 제2 입력으로 제공될 수 있도록, 저항(R₅, R₆)의 연결 노드와 제1 연산증폭기(11)의 제2 입력이 전기적으로 연결될 수 있다.

전술한 바와 같이, 제1 P 채널 MOSFET(12)이 불안정한 동작이 이루어지는 딥 트라이오드 영역에서 동작하는 것을 방지하기 위한 트라이오드 제한 회로(20)는, 제1 P 채널 MOSFET(12)의 소스와 드레인의 전압을 입력받아 그 전압차(Vds)와 사전 설정된 기준 전압(V_R)과 비교하고, 상기 전압차(Vds)가 기준 전압(V_R)과 실질적으로 동일한 경우 상기 제1 연산증폭기(11)의 제2 입력의 전압을 증가시켜 상기 제1 P 채널 MOSFET(12)이 딥 트라이오드 모드에 진입하는 것을 제한할 수 있다.

도 1에 도시한 바와 같이, 상기 트라이오드 제한 회로(20)는, 상기 제1 P 채널 MOSFET(12)의 소스와 게이트 전압을 입력받아 그 전압차를 출력하는 전압차 생성 회로(21)와, 상기 전압차 생성 회로(21)에서 출력된 전압차와 상기 기준 전압을 양 입력으로 각각 입력받는 제2 연산증폭기(22) 및 상기 제2 연산증폭기(22)의 출력 측에 연결된 게이트와, 상기 출력단 측에 연결된 소스와 상기 제1 연산증폭기(11)의 제2 입력 측에 연결된 드레인을 갖는 제2 P 채널 MOSFET(23)을 포함할 수 있다.

또한, 상기 전압차 생성 회로(21)는, 상기 제1 P 채널 MOSFET(12)의 소스에 일단이 연결된 제1 저항(R₁)과, 상기 제1 저항(R₁)의 타단과 접지 사이에 연결된 제2 저항(R₂)과, 상기 제1 P 채널 MOSFET(12)의 드레인에 일단이 연결된 제3 저항(R₃)과, 상기 제3 저항(R₃)의 타단에 일단이 연결된 제4 저항(R₄)과, 상기 제1 저항(R₁)과 제2 저항(R₂)의 연결 노드 및 상기 제3 저항(R₃)과 제4 저항(R₄)의 연결 노드에 각각 연결된 양 입력을 가지며, 상기 제4 저항(R₄)의 타단에 연결된 출력을 갖는 제3 연산증폭기(211)를 포함할 수 있으며, 상기 제3 연산증폭기(211)의 출력으로 상기 전압차를 출력할 수 있다.

상기와 같이 구성되는 본 발명의 일실시형태에 따른 저전압 강하 레귤레이터의 작용 효과를 상세하게 설명하기로 한다.

전술한 바와 같이, 제1 연산증폭기(11)는 외부에서 입력되는 입력 전압(Vin)과 저전압 강하 레귤레이터의 출력 전압(Vout)에 대응되는 피드백 전압(저항(R₅, R₆)에 의해 분압된 전압)을 상호 비교하고 그 결과에 따른 출력을 생성한다. 상기 제1 연산증폭기(11)의 출력은 제1 P 채널 MOSFET(12)의 게이트에 인가되고, 이에 의해 제1 P 채널 MOSFET(12)의 소스에서 드레인으로 전류가 형성되어 저전압 강하 레귤레이터의 출력 전압(Vout)이 부하에 인가된다.

외부에서 인가되는 입력 전압(Vin)이 증가하면 그에 따라 저전압 강하 레귤레이터의 출력 전압(Vout)이 증가하게 되고, 전원전압(Vbat)의 크기는 일정한 상태에서 출력 전압(Vout)이 증가하게 되므로 제1 P 채널 MOSFET(12)의 드레인과 소스 사이의 전압차(Vds)는 감소하게 된다.

본 발명의 트라이오드 제한 회로(20)는 제1 P 채널 MOSFET(12)의 소스와 드레인으로부터 전압을 검출하여 상호 비교하고, 제1 P 채널 MOSFET(12)의 소스 전압과 드레인 전압의 차에 해당하는 전압을 사전 설정된 기준 전압(V_R)과 비교하고 그에 따라 제1 연산증폭기(11)의 입력 전압을 제어한다. 상기 기준 전압(V_R)은 제1 P 채널 MOSFET(12) 포화 영역과 트라이오드 영역의 경계가 되는 드레인-소스 전압차에 해당하는 전압 레벨을 갖도록 설정될 수 있다.

트라이오드 제한 회로(20)의 전압차 생성회로(21)는 제3 연산증폭기(211) 및 그에 연결된 제1 내지 제4 저항(R₁-R₄)에 의해 제1 P 채널 MOSFET(12)의 드레인과 소스 사이의 전압차를 출력할 수 있다. 도 1에 도시된 바와 같이, 제1 P 채널 MOSFET(12)의 소스 전압을 'Vs'라 하고 드레인 전압을 'Vd'라하고, 제3 연산증폭기(211)의 양 입력전압을 'V1', 'V2'라 하고, 제3 연산증폭기(211)의 출력을 'V3'라고 하면, 연산증폭기의 특성에 의해 다음 식들과 같이 'V3'가 결정될 수 있다.

[식 1]

V1= Vs*R₄/(R₃+R₄)

[식 2]

V2=(Vd-V₃)*R₆/(R₅+R₆)

연산 증폭기의 특성상 두 입력은 서로 동 전위가 되므로, V1=V2이므로 이를 상기 식 1 및 식 2에 적용하면, 하기 식 3과 같다.

[식 3]

Vs*R₄/(R₃+R₄)=(Vd-V₃)*R₆/(R₅+R₆)

상기 식 3에서, 제1 내지 제4 저항(R₁-R₄)이 모두 같은 저항값을 가지도록 설정하면, Vs=Vd-V3가 되고, 제3 연산증폭기(211)의 출력 전압(V3)은 'Vd-Vs', 즉 제1 P 채널 MOSFET(12)의 드레인 전압과 소스 전압의 차(Vds)가 된다.

제3 연산증폭기(211)의 출력은 제2 연산증폭기(22)의 일 입력으로 인가되고, 제2 연산증폭기(22)는 외부에서 설정되어 입력되는 기준 전압(V_R)을 다른 입력으로 인가받아 기준 전압(V_R)과 제3 연산증폭기(211)의 출력 전압(V3=Vds)이 동일해질 때, 로우 신호(0V)를 출력하게 된다.

제2 연산증폭기(22)의 출력이 게이트에 연결된 제2 P 채널 MOSFET(23)은 제2 연산증폭기(22)는 제2 연산증폭기(22)에서 로우 신호(0V)가 출력되는 경우 온되어 그 드레인과 소스가 도통 상태가 됨으로써 저전압 강하 레귤레이터의 출력 전압(Vout)을 제1 연산증폭기(11)의 제2 입력에 직접 인가하게 된다.

이를 통해, 제1 연산증폭기(11)의 제2 입력에는 피드백 회로(13)에서 인가되던 분압 전압보다 큰 전압이 인가되어 출력 레벨을 상승시키게 되고, 이에 따라 제1 P 채널 MOSFET(12)의 드레인 전압은 하강하게 되어 트라이오드 또는 딥 트라이오드 영역에 진입하는 것이 차단된다.

이상에서 설명한 봐와 같이, 본 발명은 저전압 강하 레귤레이터의 P 채널 MOSFET(12)이 사용자의 설정에 따라 트라이오드 또는 딥 트라이오드 영역에서 동작하는 것을 차단함으로써 회로의 동작이 불안정해지는 것을 예방할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구 의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 일실시형태에 따른 저전압 강하 레귤레이터의 회로도.

*도면의 주요 부분에 대한 부호의 설명*

11: 제1 연산증폭기 12: 제1 P 채널 MOSFET

13: 피드백 회로 14: 부하

20: 트라이오드 제한 회로 21: 전압차 생성 회로

22: 제2 연산증폭기 23: 제2 P 채널 MOSFET

221: 제3 연산증폭기 R₁-R₆: 저항

Claims (4)

1. 입력 전압을 입력받는 제1 입력을 갖는 제1 연산증폭기;

   상기 제1 연산증폭기의 출력에 연결된 게이트와 전원전압 측에 연결된 소스와, 출력단 측에 연결된 드레인을 갖는 제1 P 채널 MOSFET;

   상기 출력단의 전압의 적어도 일부를 상기 제1 연산증폭기의 제2 입력으로 피드백하는 피드백 회로; 및

   상기 제1 P 채널 MOSFET의 소스와 드레인의 전압을 입력받아 그 전압차와 사전 설정된 기준 전압과 비교하고, 상기 전압차가 기준 전압과 동일한 경우 상기 제1 연산증폭기의 제2 입력의 전압을 증가시켜 상기 제1 P 채널 MOSFET이 트라이오드 모드 또는 딥 트라이오드 모드에 진입하는 것을 제한하는 트라이오드 제한 회로

   를 포함하는 저전압 강하 레귤레이터.
2. 제1항에 있어서, 상기 트라이오드 제한 회로는,

   상기 제1 P 채널 MOSFET의 소스와 드레인 전압을 입력받아 그 전압차를 출력하는 전압차 생성 회로;

   상기 전압차 생성 회로에서 출력된 전압차와 상기 기준 전압을 양 입력으로 각각 입력받는 제2 연산증폭기; 및

   상기 제2 연산증폭기의 출력 측에 연결된 게이트와, 상기 출력단 측에 연결된 소스와 상기 제1 연산증폭기의 제2 입력 측에 연결된 드레인을 갖는 제2 P 채널 MOSFET을 포함하는 것을 특징으로 하는 저전압 강하 레귤레이터.
3. 제2항에 있어서, 상기 전압차 생성 회로는,

   상기 제1 P 채널 MOSFET의 소스에 일단이 연결된 제1 저항;

   상기 제1 저항의 타단과 접지 사이에 연결된 제2 저항;

   상기 제1 P 채널 MOSFET의 드레인에 일단이 연결된 제3 저항;

   상기 제3 저항의 타단에 일단이 연결된 제4 저항;

   상기 제1 저항과 제2 저항의 연결 노드 및 상기 제3 저항과 제4 저항의 연결 노드에 각각 연결된 양 입력을 가지며, 상기 제4 저항의 타단에 연결된 출력을 갖는 제3 연산증폭기를 포함하며,

   상기 제3 연산증폭기의 출력으로 상기 전압차를 출력하는 것을 특징으로 하는 저전압 강하 레귤레이터.
4. 제1항에 있어서, 상기 피드백 회로는,

   상기 출력단과 접지 사이에 직렬 연결된 둘 이상의 저항을 포함하며, 상기 둘 이상의 저항들 사이의 연결 노드 중 하나가 상기 제1 연산증폭기의 상기 제2 입 력단에 연결된 것을 특징으로 하는 저전압 강하 레귤레이터.

Images