KR100709856B1

KR100709856B1 - 저전압 강하 레귤레이터의 전류 제한 회로

Info

Publication number: KR100709856B1
Application number: KR1020050061914A
Authority: KR
Inventors: 허창재; 진태
Original assignee: 주식회사 케이이씨
Priority date: 2005-07-08
Filing date: 2005-07-08
Publication date: 2007-04-23
Anticipated expiration: 2025-07-08
Also published as: KR20070006514A

Abstract

본 발명은 저전압 강하 레귤레이터의 전류 제한 회로에 관한 것으로서, 해결하고자 하는 기술적 과제는 정상 동작시 소비 전류가 거의 없어 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않으며, 출력 단락시 패스 트랜지스터에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않도록 하는데 있다. 이를 위해 본 발명에 의한 해결 방법의 요지는 기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부와, 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 단락 및 과부하시 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함하는 저전압 강하 레귤레이터의 전류 제한 회로가 제공된다.

전류 제한 회로, P채널형 전계효과 트랜지스터, N채널형 전계효과 트랜지스터, 패스 트랜지스터

Description

저전압 강하 레귤레이터의 전류 제한 회로{Current limit circuit of low drop out regulator}

도 1a는 종래 일정 전류 제한 회로(constant current limit circuit)의 특성을 도시한 그래프이고, 도 1b는 종래 폴드백 전류 제한 회로(fold-back current limit circuit)의 특성을 도시한 그래프이며, 도 1c는 종래 폴드백 전류 제한 회로에서 출력 저항에 따른 소비 전류 상태를 도시한 그래프이다.

도 2a는 종래 센싱 저항을 이용한 전류 제한 회로의 일례를 도시한 블록도이고, 도 2b는 종래 전류 센싱을 이용한 전류 제한 회로의 다른예를 도시한 블록도이며, 도 2c는 종래 폴드백 전류 제한을 구현하기 위한 회로를 도시한 회로도이다.

도 3a는 본 발명의 일실시예에 의한 저전압 강하 레귤레이터의 전류 제한 회로를 도시한 회로도이고, 도 3b는 도 3a에 도시된 회로의 특성을 도시한 그래프이며, 도 3c는 본 발명에 따른 전류 제한 회로에서 출력 저항에 따른 소비 전류 상태를 도시한 그래프이다.

도 4a는 본 발명의 다른 실시예에 의한 저전압 강하 레귤레이터의 전류 제한 회로를 도시한 회로도이고, 도 4b는 도 4a에 도시된 회로의 동작 설명을 위한 부분 도면이고, 도 4c는 도 4a에 도시된 회로의 동작 설명 그래프이고, 도 4d는 도 4a에 도시된 회로의 특성을 도시한 그래프이다.

< 도면의 주요 부분에 대한 부호의 설명 >

AMP; 에러 앰프 -: 반전 단자

+; 비반전 단자 VREF; 기준 전압

VIN; 전원 입력 단자 VOUT; 전원 출력 단자

RO1,RO2; 분압 저항 MOUT; P채널형 패스 트랜지스터

110; 제1전류 제한부 MCA1,MCA2; P 채널형 트랜지스터

RCA1; 전압 강하용 저항 120; 제2전류 제한부

MCA3; P 채널형 트랜지스터 MCA4,MCA5; N 채널형 트랜지스터

CS; 전류 소스

본 발명은 저전압 강하 레귤레이터의 전류 제한 회로에 관한 것으로서, 보다 상세히는 간단한 구성으로 정상 동작시 소비 전류가 거의 없어 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않으며, 출력 단락시 패스 트랜지스터에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않는 저전압 강하 레귤레이터의 전류 제한 회로에 관한 것이다.

일반적으로 저전압 강하 레귤레이터에는 출력 과부하나 출력 단자의 단락에 대하여 집적회로(Integrated Circuit: IC)를 보호하기 위해 전류 제한 회로가 사용되고 있다. 이러한 전류 제한 회로는 일정 전류 제한 회로(constant current limit circuit)와 폴드백 전류 제한 회로(fold-back current limit circuit)로 구분될 수 있다. 상기 일정 전류 제한 회로는 전류 제한시, 도 1a에 도시된 바와 같이 출력 전류를 일정 전류로 제한한다. 이러한 일정 전류 제한 방식은 출력 단자가 단락되더라도 일정 전류가 계속해서 흘러 내부 소비 전력이 증가하는 문제가 있다. 이러한 높은 전력 손실을 해결하기 위한 방법이 폴드백 전류 제한 회로이다. 상기 폴드백 전류 제한 회로는, 도 1b에 도시된 바와 같이 전류 제한시 출력 전압이 감소하면 이에 비례하여 출력 전류를 감소시켜 출력 단자가 단락이 되었을 때 최소 전류가 흐르도록 하여 내부 전력 손실이 적도록 동작한다. 그러나, 이러한 폴드백 전류 제한 회로 역시 도 1c에 도시된 바와 같이 출력 저항 즉, 부하에 따라 소비 전류가 증가하는 문제가 있다.

한편, 도 2a에 도시된 바와 같이 종래의 전류 제한 회로는 과전류를 센싱하기 위해 패스 트랜지스터(TR)에 과전류 센싱을 위한 센싱 저항(RS)이 더 연결되어 있다. 그러나, 이러한 설계 방식은 센싱 저항(RS)에 의한 전압 강하로 인하여 전원 공급원(예를 들면, 배터리)의 수명을 결정짓는 저전압 강하(Low Drop Out)라는 측면에서 불리한 단점을 갖고 있다. 여기서 저전압 강하란 입력 전압과 출력 전압의 차이로서, 전압 강하가 클수록 전원 공급원(예를 들면, 배터리)이 동작할 수 있는 전압 범위가 제한된다.

이러한 문제를 해결하기 위해 패스 트랜지스터의 드레인 단자에 직접적으로 센싱 저항을 연결하지 않고, 도 2b에 도시된 바와 같이 커런트 미러와 저항을 이용하여 과전류를 센싱하는 방법이 있다. 도면중 도면 부호 10은 과전류 센싱부이고, 도면 부호 20은 전류 제한부이다.

이것에 부가적으로, 도 2c에 도시된 바와 같이 폴드백 전류 제한 회로가 추가될 수 있다. 이러한 폴드백 전류 제한 회로는 전류 센싱을 위해 사용되는 회로 구성으로 인해 전원 회로 자체가 소비하는 전류가 많아지게 되며, 또한 회로 구성이 복잡하게 됨으로써, 회로의 배선이 복잡해지고, 집적도 측면에서 불리한 단점이 있다. 도면중 도면 부호 30은 에러 앰프이고, 도면 부호 40은 전류 센싱을 위한 전류 제한부이며, 도면 부호 50은 폴드백 제어부이다.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 간단한 구성으로 정상 동작시 소비 전류가 없어 저전력 회로 구현에 용이하고, 부하에 따라 내부 소비 전류가 증가하지 않으며, 출력 단락시 패스 트랜지스터에 흐르는 전류가 없도록 오프시켜 출력 단락시 소비 전력이 거의 발생하지 않는 저전압 강하 레귤레이터의 전류 제한 회로를 제공하는데 있다.

상기한 목적을 달성하기 위해 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 상기 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 상기 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제 한점을 결정하는 제1전류 제한부와, 상기 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 단락 및 과부하시 상기 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함한다.

여기서, 상기 제2전류 제한부는 상기 전원 출력 단자를 통한 단락 및 과부하시 패스 트랜지스터를 오프시켜 출력 전류가 0이 되도록 할 수 있다.

또한, 상기 제1전류 제한부는 에러 앰프의 출력 단자 및 패스 트랜지스터의 게이트에 게이트가 연결되고 소스는 전압 강하용 저항을 통하여 전원 입력 단자에 연결되며, 전원 출력 단자에 드레인이 연결된 제1트랜지스터와, 상기 제1트랜지스터 및 패스 트랜지스터의 게이트에 공통으로 드레인이 연결되고, 전원 입력 단자에 소스가 연결된 동시에, 상기 제1트랜지스터의 소스에 게이트가 연결된 제2트랜지스터를 포함할 수 있다.

또한, 상기 전원 출력 단자를 통한 출력 전압이 작아지면 상기 에러 앰프의 비반전 단자를 통해 작아진 분압 전압이 인가되고, 이어서 상기 에러 앰프의 출력 단자에 의해 작아진 전압이 패스 트랜지스터의 게이트에 인가되며, 이어서 상기 패스 트랜지스터의 소스-게이트간 전압상승에 의해 출력 전류가 증가됨으로써, 출력 전압이 정상 상태로 유지될 수 있다.

또한, 상기 전원 출력 단자를 통한 출력 전압이 더 작아지면 상기 패스 트랜지스터를 통한 출력 전류가 더 증가하되, 상기 제1트랜지스터의 전류 역시 함께 증가하여 전압 강하용 저항의 전압 강하가 커지고, 이어서 상기 제2트랜지스터가 턴온되며, 이어서 상기 패스 트랜지스터의 게이트 전압이 상기 제1트랜지스터 및 제2트랜지스터의 소스-게이트 전압의 합으로 일정하게 유지되어, 상기 패스 트랜지스터의 출력 전류가 더 이상 증가되지 않을 수 있다.

또한, 상기 제2전류 제한부는 상기 제1전류 제한부의 제1트랜지스터의 소스 및 제2트랜지스터의 게이트에 게이트가 연결되고, 전원 입력 단자에 소스가 연결된 제3트랜지스터와, 상기 제3트랜지스터의 드레인에 드레인이 연결된 동시에, 드레인과 게이트가 공통 연결되고, 또한 커런트 소스에 소스가 연결된 제4트랜지스터와, 상기 제4트랜지스터의 게이트에 게이트가 연결되고, 상기 제2트랜지스터 및 제3트랜지스터의 게이트에 드레인이 연결되며, 상기 전원 출력 단자에 소스가 연결된 제5트랜지스터를 포함한다.

또한, 상기 제1전류 제한부의 동작에 의해 제2트랜지스터가 턴온되면, 상기 제2전류 제한부의 제3트랜지스터 및 제4트랜지스터가 턴온되고, 이어서 전원 출력 단자를 통하여 단락 및 과부하 상태가 되면 상기 전원 출력 단자를 통한 출력 전압의 감소에 의해 제5트랜지스터의 게이트-소스 전압이 상승하여 턴온되어 제5트랜지스터의 전류가 증가하게 되고, 이어서 제1전류 제한부의 전압 강하용 저항에 의한 전압 강하가 더 증가하게 되며, 이어서 제2트랜지스터가 딥 트라이오드 영역(deep triode region)에서 동작하여 패스 트랜지스터의 게이트 전압이 입력 전압까지 상승하고, 이어서 상기 패스 트랜지스터가 턴오프될 수 있다.

상기와 같이 하여 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 훨씬 간단한 회로가 된다.

또한 본 발명은 정상 동작시 제1전류 제한부 및 제2전류 제한부에 흐르는 소 비 전류가 없음으로써 저전력 회로 구현이 가능하다.

또한, 본 발명은 전원 출력 단자에 연결된 부하에 따라 내부 소비 전류가 증가하지 않게 된다.

또한, 본 발명은 전원 출력 단자의 단락시 패스 트랜지스터에 흐르는 전류가 거의 없음으로써 소비 전력이 전혀 발생하지 않게 된다.

한편, 상기 전원 출력 단자에는 제1,2,3분압 저항이 직렬 연결되어 있고, 상기 제2, 3분압 저항에 의해 분압된 전압과 기준 전압은 상기 제1전류 제한부로 인가되고, 상기 제3분압 저항에 의해 분압된 전압은 상기 에러 앰프의 비반전 단자로 인가될 수 있다.

또한, 상기 제1전류 제한부는 상기 전원 입력 단자에 저항 RB1 을 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제1트랜지스터와, 상기 전원 입력 단자에 저항 RB2 를 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제2트랜지스터와, 상기 제1트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 기준 전압이 인가되는 제3트랜지스터와, 상기 제2트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 상기 제2, 3분압 저항에 의해 분압된 전압이 인가되는 제4트랜지스터를 포함할 수 있다.

또한, 상기 제2전류 제한부는 상기 제2트랜지스터의 게이트에 게이트가 연결되고, 드레인이 전원 입력 단자에 연결되며, 소스는 상기 패스 트랜지스터의 게이트에 연결된 제6트랜지스터일 수 있다.

또한, 상기 전원 출력 단자를 통한 단락 및 과부하에 의해 제2, 3분압 저항에 의한 분압 전압이 기준 전압보다 작게 되면, 상기 제1전류 제한부의 제3트랜지스터는 턴온되는 동시에, 제4트랜지스터는 턴오프됨으로써, 상기 제2트랜지스터의 게이트 전압이 증가하고, 이어서 제2전류 제한부의 제6트랜지스터가 턴온됨으로써, 상기 패스 트랜지스터의 게이트 전압이 증가하여 출력 전류를 감소시킬 수 있다.

상기와 같이 하여 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 회로 구현이 단순해진다.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 전류 제한 회로에서 소비되는 전류를 낮출 수 있고 저전력 구현에 용이하다.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 배선이 용이하다.

또한, 본 발명은 전류 제한 회로 구현의 간략화로 칩 싸이즈(Chip Size)를 줄일 수 있고, 집적도도 향상시킬 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 발명에 따른 저전압 강하 레귤레이터의 전류 제한 회로는 에러 앰프(AMP) 와, 패스 트랜지스터(MOUT)와, 제1전류 제한부(110) 및 제2전류 제한부(120)를 포함한다.

상기 에러 앰프(AMP)는 반전 단자(-) 및 비반전 단자(+)를 갖는다. 상기 반전 단자(-)에는 기준 전압(VREF)이 인가된다. 또한 상기 비반전 단자(+)에는 전원 출력 단자(VOUT)에 연결된 분압 저항(RO1,RO2)으로부터 분압된 전압이 인가된다.

상기 패스 트랜지스터(MOUT)는 통상의 게이트, 드레인 및 소스를 갖는 P채널형 전계효과 트랜지스터일 수 있다. 상기 패스 트랜지스터(MOUT)의 게이트는 상기 에러 앰프(AMP)의 출력 단자에 연결되어 있다. 또한, 상기 패스 트랜지스터(MOUT)의 소스는 전원 입력 단자(VIN)에 연결되어 있다. 물론, 상기 패스 트랜지스터(MOUT)의 드레인은 전원 출력 단자(VOUT) 및 분압 저항(RO1,RO2)에 연결되어 있다. 도면중 미설명 부호 R_Load는 전원 출력 단자(VOUT)에 연결된 저항(또는 부하)이다.

상기 제1전류 제한부(110)는 상기 패스 트랜지스터(MOUT)와 전원 입력 단자(VIN) 사이에 설치되어, 상기 전원 출력 단자(VOUT)를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점(folding point)을 결정하는 역할을 한다.

좀더 구체적으로 상기 제1전류 제한부(110)는 에러 앰프(AMP)의 출력 단자 및 패스 트랜지스터(MOUT)의 게이트에 게이트가 연결되고 전압 강하용 저항(RCA1)을 통하여 소스가 전원 입력 단자(VIN)에 연결되며, 전원 출력 단자(VOUT)에 드레인이 연결된 P채널형 제1트랜지스터(MCA1)와, 상기 제1트랜지스터(MCA1) 및 패스 트랜지스터(MOUT)의 게이트에 공통으로 드레인이 연결되고, 전원 입력 단자(VIN)에 소스가 연결된 동시에, 상기 제1트랜지스터(MCA1)의 소스에 게이트가 연결된 P채널형 제2트랜지스터(MCA2)를 포함한다.

상기 제2전류 제한부(120)는 상기 패스 트랜지스터(MOUT), 제1전류 제한부(110) 및 전원 입력 단자(VIN) 사이에 설치되어, 상기 전원 출력 단자(VOUT)를 통한 단락 및 과부하시 상기 패스 트랜지스터(MOUT)를 통해 흐르는 전류를 감소 또는 차단(패스 트랜지스터를 오프시켜 출력 전류가 0이 되도록 함)하는 역할을 한다.

좀더 구체적으로 상기 제2전류 제한부(120)는 상기 제1전류 제한부(110)의 제1트랜지스터(MCA1)의 소스 및 제2트랜지스터(MCA2)의 게이트에 게이트가 연결되고, 전원 입력 단자에 소스가 연결된 P채널형 제3트랜지스터(MCA3)와, 상기 제3트랜지스터(MCA1)의 드레인에 드레인이 연결된 동시에, 드레인과 게이트가 공통 연결되고, 또한 커런트 소스(CS)에 소스가 연결된 N채널형 제4트랜지스터(MCA4)와, 상기 제4트랜지스터(MCA4)의 게이트에 게이트가 연결되고, 상기 제2트랜지스터(MCA2) 및 제3트랜지스터(MCA3)의 게이트에 드레인이 연결되며, 상기 전원 출력 단자(VOUT)에 소스가 연결된 N채널형 제5트랜지스터(MCA5)를 포함한다.

이러한 구성을 하는 본 발명의 저전압 강하 레귤레이터의 전류 제한 회로의 동작을 설명한다.

먼저 과부하 상태에서는 제1전류 제한부(110)가 동작함으로써, 전원 출력 단자(VOUT)를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점(folding point)이 결정된다. 즉, 저항(R_Load) 또는 전원 출력 단자(VOUT) 의 출력 전압이 감소하면 분압 저항(RO1,RO2)에 걸리는 전압이 감소하게 되고, 에러 앰프(AMP)중 비반전 단자(+)의 전압이 감소하여 에러 앰프(AMP)의 출력 전압이 감소하게 된다.

이에 따라 P채널형 패스 트랜지스터(MOUT)의 게이트 전압이 감소하게 되고, 상기 패스 트랜지스터(MOUT)의 소스-게이트간 전압이 상승한다.

따라서, 상기 패스 트랜지스터(MOUT)의 출력 전류가 증가하게 되고, 이에 따라 출력 전압이 정상 상태로 된다.

이어서, 저항(R_Load) 또는 전원 출력 단자(VOUT)의 출력 전압이 더 감소하게 되면, 에러 앰프(AMP)의 출력 전압도 함께 더 감소하게 된다. 물론, 이때 상기 패스 트랜지스터(MOUT)의 출력 전류는 더욱 증가하게 된다.

이와 같이 패스 트랜지스터(MOUT)의 출력 전류가 증가할수록 P 채널형 제1트랜지스터(MCA1)의 전류도 함께 증가함으로써, 전압 강하용 저항(RCA1)에서 전압 강하가 커져서 P 채널형 제2트랜지스터(MCA2)와 P 채널형 제3트랜지스터(MCA3)도 함께 턴온된다.

위와 같이 제2트랜지스터(MCA2)가 턴온되면, 패스 트랜지스터(MOUT)의 게이트 전압이 제1트랜지스터(MCA1)와 제2트랜지스터(MCA2)의 소스-게이트 전압의 합으로 일정하게 유지됨으로, 상기 패스 트랜지스터(MOUT)의 출력 전류는 더 이상 증가하지 않게 된다.

계속해서, 제2전류 제한부(120)는 전원 출력 단자(VOUT)를 통한 단락 및 과부하시 상기 패스 트랜지스터(MOUT)를 통해 흐르는 전류를 감소시키거나 또는 차단 시켜 출력 전류가 0이 되도록 한다.

여기서, N 채널형 제4트랜지스터(MCA4)의 소스에 연결된 전류 소스(CS)의 전류는 에러 앰프(AMP)의 출력 전류보다 작게 설계된다.

그러면, 위와 같이 제1전류 제한부(110)의 동작에 의해 제2트랜지스터(MCA2)가 턴온되면, 상기 제2전류 제한부(120)의 P 채널형 제3트랜지스터(MCA3)가 턴온되는 동시에, 상기 제3트랜지스터(MCA3)는 딥 트라이오드 영역(deep triode region)에서 동작하게 된다.

여기서, 상기 제3트랜지스터(MCA3)와 제4트랜지스터(MCA4)의 드레인 전압(P 채널형 제5트랜지스터(MCA5)의 게이트 전압)이 전원 입력 단자(VIN)에 의한 입력 전압까지 상승한다.

저항(R_Load) 또는 전원 출력 단자(VOUT)에 의한 출력 전압이 더 감소하더라도 패스 트랜지스터(MOUT)의 소스-게이트간의 전압이 일정하기 때문에 패스 트랜지스터(MOUT)의 전류는 일정하게 된다. 물론, 저항(R_Load) 또는 전원 출력 단자(VOUT)에 의한 출력 전압이 감소하기 때문에, 상기 패스 트랜지스터(MOUT)의 출력 전압은 감소하게 된다.

위와 같이 출력 전압이 감소하게 되면 N 채널형 제5트랜지스터(MCA5)의 소스 단자의 전압이 감소하여 상기 제5트랜지스터(MCA5)의 게이트-소스간의 전압이 상승하게 된다. 물론, 이와 같이 하여 상기 제5트랜지스터(MCA5)의 전류가 증가하게 된다.

이와 같이 제5트랜지스터(MCA5)의 전류가 증가하게 되면 전압 강하용 저항 (RCA1)에 흐르는 전류도 증가하므로, 상기 저항(RCA1)의 전압 강하가 증가하게 되고, 이에 따라 제2트랜지스터(MCA2)의 소스-게이트간의 전압이 증가된다.

이때 상기 제2트랜지스터(MCA2)는 딥 트라이오드 영역에서 동작하게 된다. 그러면, 상기 제2트랜지스터(MCA2)의 드레인 전압(패스 트랜지스터의 게이트 전압)이 입력 전압까지 올라가게 되고, 이에 따라 패스 트랜지스터(MOUT)의 소스-게이트간의 전압차가 거의 0이 됨으로써, 패스 트랜지스터(MOUT)는 턴오프된다.

따라서, 도 3b에 도시된 바와 같이 패스 트랜지스터를 통한 출력 전압 및 출력 전류는 모두 0으로 된다. 또한, 도 3c에 도시한 바와 같이 출력 저항에 따란 소비 전류의 변화도 거의 없게 된다.

상기와 같이 하여 본 발명에 의한 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 훨씬 간단한 회로가 된다. 또한 본 발명은 정상 동작시 제1전류 제한부 및 제2전류 제한부에 흐르는 소비 전류가 거의 없음으로써 저전력 회로 구현이 가능하다. 또한, 본 발명은 전원 출력 단자에 연결된 부하에 따라 내부 소비 전류가 증가하지 않게 된다. 또한, 본 발명은 전원 출력 단자의 단락시 패스 트랜지스터에 흐르는 전류가 거의 없음으로써 소비 전력이 전혀 발생하지 않게 된다.

도시된 바와 같이 본 발명의 다른 실시예에 의한 전류 제한 회로 역시 기준 전압(VREF)이 반전 단자(-)에 입력되고, 출력 전압이 분압된 후 비반전 단자(+)에 입력되는 에러 앰프(AMP)와, 상기 에러 앰프(AMP)의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 P채널형 패스 트랜지스터(MOUT)와, 상기 패스 트랜지스터(MOUT)와 전원 입력 단자(VIN) 사이에 설치되어, 전원 출력 단자(VOUT)를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부(210)와 , 상기 패스 트랜지스터( MOUT ), 제1전류 제한부 (210) 및 전원 입력 단자(VIN) 사이에 설치되어, 상기 전원 출력 단자(VOUT)를 통한 단락 및 과부하시 상기 패스 트랜지스터(MOUT)를 통해 흐르는 전류를 감소시키는 제2전류 제한부(220)를 포함한다.

여기서, 상기 전원 출력 단자(VOUT)에는 제1,2,3분압 저항(RA,RB,RC)이 직렬 연결되어 있고, 상기 제2, 3분압 저항( RB , RC )에 의해 분압된 전압과 기준 전압(VREF)은 상기 제1전류 제한부(110)로 인가되고, 상기 제3분압 저항( RC )에 의해 분압된 전압은 상기 에러 앰프(AMP)의 비반전 단자(+)로 인가된다.

또한, 상기 제1전류 제한부(210)는 상기 전원 입력 단자(VIN)에 저항 RB1 을 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 P 채널형 제1트랜지스터(MC1)와, 상기 전원 입력 단자(VIN)에 저항 RB2 를 통하여 소스가 연결되고, 게이트 및 드레인이 공통 연결된 P 채널형 제2트랜지스터(MC2)와, 상기 제1트랜지스터(MC1)의 드레인에 드레인이 연결되고, 게이트에는 기준 전압(VREF)이 인가되는 N 채널형 제3트랜지스터( MC3 )와, 상기 제2트랜지스터( MC2 )의 드레인에 드레인이 연결되고, 게이트에는 상기 제2, 3분압 저항( RB , RC )에 의해 분압된 전압이 인가되는 N 채널형 제4트랜지스터(MC4)를 포함한다. 도면중 미설명 부호 MC5는 항상 턴온되어 있는 N 채널형 트랜지스터이다. 도면중 저항 RB1, RB2는 이득 조정용 저항이다.

더불어, 상기 제2전류 제한부(220)는 상기 제2트랜지스터(MC2)의 게이트에 게이트가 연결되고, 드레인이 전원 입력 단자에 연결되며, 소스는 상기 패스 트랜지스터(MOUT)의 게이트에 연결된 N 채널형 제6트랜지스터(MC6)를 포함한다.

먼저 정상 상태에서는 제1전류 제한부(210) 및 제2전류 제한부(220)가 동작하지 않는다. 즉, 전원 출력 단자(VOUT)의 출력 전압이 감소하면 분압 저항(RB,RC) 또는 F_node에 걸리는 전압이 감소하게 되고, 에러 앰프(AMP)중 비반전 단자(+)의 전압이 감소하여 에러 앰프(AMP)의 출력 전압이 감소하게 된다. 이에 따라 P채널형 패스 트랜지스터(MOUT)의 게이트 전압이 감소하게 되고, 상기 패스 트랜지스터(MOUT)의 소스-게이트간 전압이 상승한다. 따라서, 상기 패스 트랜지스터(MOUT)의 출력 전류가 증가하게 되고, 이에 따라 출력 전압이 정상 상태로 된다.

여기서, 상기 분압 저항( RB , RC ) 또는 FA_node에 걸리는 전압은 상기 F_node에 걸리는 전압 또는 기준 전압(VREF)보다 항상 높기 때문에, N채널형 제3트랜지스터(MC3)는 턴오프된 상태이고, N채널형 제4트랜지스터(MC4)는 턴온된 상태를 유지한다. 물론, 이와 같은 상태에 의해 P채널형 제2트랜지스터(MC2) 역시 턴온된 상태 이기 때문에, B_node의 전압은 로우(low) 상태를 유지한다. 물론, 제5트랜지스터(MC5)는 항상 턴온된 상태이다.

한편, 출력 단자의 단락 및 과부하시 상기 제1전류 제한부(210) 및 제2전류 제한부(220)가 동작하게 된다.

즉, 전원 출력 단자(VOUT)를 통한 최대 출력 전류(Iout.max)를 초과한 이후 출력 전압이 점점 더 감소하게 되면, 분압 저항(RB,RC) 또는 FA_node의 전압이 어느 순간 기준 전압(VREF)보다도 낮아지게 된다.

그러면 제1전류 제한부(210)의 N채널형 제3트랜지스터(MC3)는 온되고, N채널형 제4트랜지스터(MC4)는 턴오프된다. 물론, 이때 제1트랜지스터(MC1)는 턴온되고, 제2트랜지스터(MC2)는 게이트 전압이 높아지기 때문에 턴오프된다. 즉, B_node가 하이(high) 상태가 된다.

따라서, 제2전류 제한부(220)의 N채널형 제6트랜지스터(MC6)는 게이트 전압이 높아지기 때문에 턴온된다. 이때, 패스 트랜지스터(MOUT)의 입력 전압은 단락 또는 과부하 상태가 되면 일정 출력 전압을 유지하기 위해 점점 감소하게 된다.

이렇게 되면, 상기 B_node의 전압과 패스 트랜지스터(MOUT)의 소스 사이의 전압 차이는 점점 커지게 되고, 이 전압이 B_node와 패스 트랜지스터(MOUT)의 소스에 연결된 N채널형 제6트랜지스터(MC6)의 문턱전압(VTH)보다 커지게 되면, 결국 상기 제6트랜지스터(MC6)는 턴온된다.

그러면, 전원 입력 단자(VIN)의 전류는 상기 제6트랜지스터(MC6)를 통하여 에러 앰프(AMP)의 트랜지스터(M9)로 흘러 들어간다.

이와 같은 제6트랜지스터(MC6)에 의해 공급되어 지는 전류에 의해 에러 앰프(AMP)의 출력 즉, 패스 트랜지스터(MOUT)의 게이트 전압은 더 이상 감소되지 않게 되고, 상기 제6트랜지스터(MC6)로부터 공급되는 전류의 양에 의해 점점 상승하게 되어 단락 또는 과부하로 인해 증가되는 패스 트랜지스터(MOUT)의 전류를 점점 감소시켜 폴드 백 전류 제한 기능을 구현하게 된다.

이와 같이 구현된 저전압 강하 레귤레이터의 전류 제한 회로는 회로 자체가 소비하는 전류가 단지 과전류 및 출력 전압 강하를 감지하는 제1전류 제한부(110)의 소스 전류인 제5트랜지스터(MC5)에 흐르는 전류로 결정된다. 물론, 이러한 전류 제한 회로는 종래와 같은 기능을 가지며, 특히 종래 기술에서 폴드 백 전류 제한 구현을 위해 다소 복잡하게 구성된 회로를 단순, 간략화함으로써 작은 소비 전류를 가지는 장점이 있다.

상술한 바와 같이, 본 발명에 따른 저전압 강하 레귤레이터의 전류 제한 회로는 종래의 회로에 비해 훨씬 간단한 회로가 된다.

또한 본 발명은 정상 동작시 제1전류 제한부 및 제2전류 제한부에 흐르는 소비 전류가 없거나 아주 작음으로써, 저전력 회로 구현이 가능하다.

또한, 본 발명은 전원 출력 단자의 단락시 패스 트랜지스터에 흐르는 전류가 없거나 거의 없음으로써 소비 전력이 거의 발생하지 않게 된다.

이상에서 설명한 것은 본 발명에 따른 저전압 강하 레귤레이터의 전류 제한 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims

기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 상기 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 상기 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부와, 상기 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 단락 및 과부하시 상기 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함하고,

상기 제1전류 제한부는 에러 앰프의 출력 단자 및 패스 트랜지스터의 게이트에 게이트가 연결되고, 소스가 전원 입력 단자에 연결되며, 전원 출력 단자에 드레인이 연결된 제1트랜지스터와, 상기 제1트랜지스터의 소스와 상기 전원 입력 단자를 전기적으로 연결하는 전압 강하용 저항과, 상기 제1트랜지스터 및 패스 트랜지스터의 게이트에 공통으로 드레인이 연결되고, 전원 입력 단자에 소스가 연결된 동시에, 상기 제1트랜지스터의 소스에 게이트가 연결된 제2트랜지스터로 이루어지고,

상기 제2전류 제한부는 상기 제1전류 제한부의 제1트랜지스터의 소스 및 제2트랜지스터의 게이트에 게이트가 연결되고, 전원 입력 단자에 소스가 연결된 제3트랜지스터와, 상기 제3트랜지스터의 드레인에 드레인이 연결된 동시에, 드레인과 게이트가 공통 연결되고, 또한 커런트 소스에 소스가 연결된 제4트랜지스터와, 상기 제4트랜지스터의 게이트에 게이트가 연결되고, 상기 제2트랜지스터 및 제3트랜지스터의 게이트에 드레인이 연결되며, 상기 전원 출력 단자에 소스가 연결된 제5트랜지스터로 이루어진 것을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
제 1 항에 있어서, 상기 제2전류 제한부는 상기 전원 출력 단자를 통한 단락 및 과부하시 패스 트랜지스터를 오프시켜 출력 전류가 0이 되도록 함을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
삭제
제 1 항에 있어서, 상기 전원 출력 단자를 통한 출력 전압이 작아지면 상기 에러 앰프의 비반전 단자를 통해 작아진 분압 전압이 인가되고, 이어서 상기 에러 앰프의 출력 단자에 의해 작아진 전압이 패스 트랜지스터의 게이트에 인가되며, 이어서 상기 패스 트랜지스터의 소스-게이트간 전압상승에 의해 출력 전류가 증가됨으로써, 출력 전압이 정상 상태로 유지됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
제 4 항에 있어서, 상기 전원 출력 단자를 통한 출력 전압이 더 작아지면 상기 패스 트랜지스터를 통한 출력 전류가 더 증가하되, 상기 제1트랜지스터의 전류 역시 함께 증가하여 전압 강하용 저항의 전압 강하가 커지고, 이어서 상기 제2트랜지스터가 턴온되며, 이어서 상기 패스 트랜지스터의 게이트 전압이 상기 제1트랜지스터 및 제2트랜지스터의 소스-게이트 전압의 합으로 일정하게 유지되어, 상기 패스 트랜지스터의 출력 전류가 더 이상 증가되지 않음을 특징으로 하는 저전압 강 하 레귤레이터의 전류 제한 회로.
삭제
제 1 항에 있어서, 상기 제1전류 제한부의 동작에 의해 제2트랜지스터가 턴온되면, 상기 제2전류 제한부의 제3트랜지스터 및 제4트랜지스터가 턴온되고, 이어서 전원 출력 단자를 통하여 단락 및 과부하 상태가 되면 상기 전원 출력 단자를 통한 출력 전압의 감소에 의해 제5트랜지스터의 게이트-소스 전압이 상승하여 턴온되고, 이어서 제1전류 제한부의 전압 강하용 저항에 의한 전압 강하가 더 증가하게 되며, 이어서 제2트랜지스터가 딥 트라이오드 영역(deep triode region)에서 동작하여 패스 트랜지스터의 게이트 전압이 입력 전압까지 상승하고, 이어서 상기 패스 트랜지스터가 턴오프됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
기준 전압이 반전 단자에 입력되고, 출력 전압이 분압된 후 비반전 단자에 입력되는 에러 앰프와, 상기 에러 앰프의 출력 단자가 게이트에 연결되고, 소스와 드레인에 각각 입력 전원 단자 및 출력 전원 단자가 연결된 패스 트랜지스터와, 상기 패스 트랜지스터와 전원 입력 단자 사이에 설치되어, 전원 출력 단자를 통한 출력 전압이 일정해지도록 하는 동시에, 단락 및 과부하시의 전류 제한점을 결정하는 제1전류 제한부와, 상기 패스 트랜지스터, 제1전류 제한부 및 전원 입력 단자 사이에 설치되어, 상기 전원 출력 단자를 통한 단락 및 과부하시 상기 패스 트랜지스터를 통해 흐르는 전류를 감소시키는 제2전류 제한부를 포함하고,

상기 전원 출력 단자에는 제1,2,3분압 저항이 직렬 연결되어 있고, 상기 제2,3분압 저항에 의해 분압된 전압과 기준 전압은 상기 제1전류 제한부로 인가되고, 상기 제3분압 저항에 의해 분압된 전압은 상기 에러 앰프의 비반전 단자로 인가됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
제 8 항에 있어서, 상기 제1전류 제한부는

상기 전원 입력 단자에 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제1트랜지스터와, 상기 전원 입력 단자에 소스가 연결되고, 게이트 및 드레인이 공통 연결된 제2트랜지스터와, 상기 제1트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 기준 전압이 인가되는 제3트랜지스터와, 상기 제2트랜지스터의 드레인에 드레인이 연결되고, 게이트에는 상기 제2,3분압 저항에 의해 분압된 전압이 인가되는 제4트랜지스터를 포함하여 이루어진 것을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
제 9 항에 있어서, 상기 제2전류 제한부는 상기 제2트랜지스터의 게이트에 게이트가 연결되고, 드레인이 전원 입력 단자에 연결되며, 소스는 상기 패스 트랜 지스터의 게이트에 연결된 제6트랜지스터인 것을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.
제 10 항에 있어서, 상기 전원 출력 단자를 통한 단락 및 과부하에 의해 제2,3분압 저항에 의한 분압 전압이 기준 전압보다 작게 되면, 상기 제1전류 제한부의 제3트랜지스터는 턴온되는 동시에, 제4트랜지스터는 턴오프됨으로써, 상기 제2트랜지스터의 게이트 전압이 증가하고, 이어서 제2전류 제한부의 제6트랜지스터가 턴온됨으로써, 상기 패스 트랜지스터의 게이트 전압이 증가하여 턴오프됨을 특징으로 하는 저전압 강하 레귤레이터의 전류 제한 회로.