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KR101034085B1 - 발광소자 및 그 제조방법 - Google Patents

발광소자 및 그 제조방법 Download PDF

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KR101034085B1
KR101034085B1 KR1020090122753A KR20090122753A KR101034085B1 KR 101034085 B1 KR101034085 B1 KR 101034085B1 KR 1020090122753 A KR1020090122753 A KR 1020090122753A KR 20090122753 A KR20090122753 A KR 20090122753A KR 101034085 B1 KR101034085 B1 KR 101034085B1
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KR
South Korea
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branched
patterns
light emitting
pattern
sides
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Application number
KR1020090122753A
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Inventor
이창배
Original Assignee
엘지이노텍 주식회사
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Publication date
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Abstract

실시예에 따른 발광 소자는 다수의 패턴이 형성된 기판; 상기 다수의 패턴에 형성된 에어갭; 및 상기 기판 및 상기 에어갭 상에 형성되며, 빛을 방출하는 발광 구조물을 포함한다.
발광 소자

Description

발광소자 및 그 제조방법{Light emitting device and fabrication method thereof}
실시예는 발광 소자 및 그 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
발광 다이오드의 휘도 및 성능을 더욱 향상시키기 위해 광 추출 구조를 개선하는 방법, 활성층의 구조를 개선하는 방법, 전류 퍼짐을 향상하는 방법, 전극의 구조를 개선하는 방법, 발광 다이오드 패키지의 구조를 개선하는 방법 등 다양한 방법들이 시도되고 있다.
실시예는 새로운 구조를 가지는 발광 소자를 제공한다.
실시예는 광 추출 효율이 향상된 발광 소자 및 그 제조방법을 제공한다.
실시예에 따른 발광 소자는 다수의 패턴이 형성된 기판; 상기 다수의 패턴에 형성된 에어갭; 및 상기 기판 및 상기 에어갭 상에 형성되며, 빛을 방출하는 발광 구조물을 포함한다.
실시예에 따른 발광 소자 제조방법은 기판 상에 다수의 패턴을 형성하는 단계; 및 상기 기판 상에 발광 구조물을 형성하고, 상기 다수의 패턴에 에어갭이 형성되는 단계를 포함한다.
실시예는 새로운 구조를 가지는 발광 소자를 제공할 수 있다.
실시예는 광 추출 효율이 향상된 발광 소자 및 그 제조방법을 제공할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자 및 그 제조방법에 대해 설명한다.
도 1은 실시예에 따른 발광 소자(1)의 단면도이다.
도 1을 참조하면, 상기 발광 소자(1)는 다수의 분기형 패턴(120)이 형성된 기판(110), 상기 다수의 분기형 패턴(120)에 형성된 에어갭(121), 상기 기판(110) 상에 제1 반도체층(130), 상기 제1 반도체층(130) 상에 활성층(140), 상기 활성층(140) 상에 제2 도전형 반도체층(150), 상기 제2 도전형 반도체층(150) 상에 투명전극층(160), 상기 투명전극층(160) 상에 제1 전극(170), 상기 제1 반도체층(130) 상에 제2 전극(180)을 포함한다.
상기 제1 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)은 빛을 방출하는 발광 구조물을 이룬다.
상기 기판(110) 및 상기 다수의 분기형 패턴(120)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있다.
상기 다수의 분기형 패턴(120)은 상기 기판(110)에 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라, 예를 들어, RIE(reactive ion etching) 또는 ICP(inductive coupled plasma) 등과 같은 드라이 에칭 방법으로 에칭을 실시하여 형성할 수 있으나, 이에 대해 한정하지는 않는다.
도 6 및 도 9를 참조하면, 상기 다수의 분기형 패턴(120)은 적어도 세 개의 변(120a,120b,120c)을 포함할 수 있으며, 상기 적어도 세 개의 변(120a,120b,120c) 각각은 끝 부분이 둥글고, 중간 부분의 너비는 상기 끝 부분의 너비에 비해 얇도록 형성될 수 있다. 한편, 상기 다수의 분기형 패턴(120)의 형상에 대해서는 다양한 변형이 가능하며, 이에 대해 한정하지는 않는다.
상기 적어도 세 개의 변(120a,120b,120c)들 각각의 길이는 서로 같거나 상이할 수 있다. 또한, 상기 적어도 세 개의 변(120a,120b,120c)들 중 인접한 두 개의 변이 이루는 사잇각 중 가장 작은 사잇각(θ)은 120°미만으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 적어도 세 개의 변(120a,120b,120c)들 사이에는 적어도 세 개의 홈(P)이 형성되며, 상기 분기형 패턴(120)의 적어도 세 개의 변(120a,120b,120c) 중 어느 하나의 변은 다른 인접한 분기형 패턴(120)의 홈(P)에 배치되므로, 상기 다수의 분기형 패턴(120)이 실질적으로 일정한 제1 간격(D2)을 가지면서, 열과 행을 이루어 조밀하게 배치될 수 있도록 할 수 있다. 상기 제1 간격(D2)은 예를 들어, 0.1μm 내지 1μm 일 수 있다.
다만, 상기 다수의 분기형 패턴(120)의 배치 및 형태에 대해 한정하지는 않으며, 예를 들어, 상기 다수의 분기형 패턴(120)들은 서로 연결되도록 형성될 수도 있다.
상기 분기형 패턴(120)의 적어도 세 개의 변(120a,120b,120c)들 사이, 즉, 상기 적어도 세 개의 홈(P) 중 적어도 하나에는 상기 에어갭(121)이 형성될 수 있다. 상기 에어갭(121)은 공기를 포함할 수 있다.
상기 다수의 분기형 패턴(120)이 상기 제1 간격(D2)을 가지도록 배치되고, 상기 다수의 분기형 패턴(120)의 적어도 세 개의 변(120a,120b,120c)은 끝 부분이 둥글고 중간 부분의 너비가 상기 끝 부분의 너비보다 얇게 형성되므로, 상기 분기형 패턴(120)의 적어도 세 개의 홈(P)들에는 상기 제1 반도체층(130)이 용이하게 성장하지 못한다. 따라서, 상기 분기형 패턴(120)의 적어도 세 개의 홈(P) 중 적어도 하나에 상기 에어갭(121)이 형성될 수 있다.
상기 기판(110) 상에 형성되는 상기 다수의 분기형 패턴(120) 및 상기 에어갭(121)은 상기 발광 구조물로부터 상기 기판(110)으로 입사되는 빛을 굴절, 산란 또는 반사하여 상기 발광 소자(1)의 광 추출 효율을 향상시킬 수 있다.
상기 기판(110) 상에는 상기 제1 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)을 포함하는 상기 발광 구조물이 형성될 수 있다.
상기 발광 구조물은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 성장하여 형성될 수 있다.
상기 제1 반도체층(130)은 제1 도전형 반도체층을 포함할 수 있다. 한편, 상 기 제1 반도체층(130)은 상기 제1 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층 상에 비전도성 반도체층을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제1 반도체층(130)과 상기 기판(110) 사이에는 두 층 사이의 격자 상수 차이를 완화하기 위한 버퍼층(미도시)이 형성될 수도 있다.
상기 기판(110) 상에 상기 제1 반도체층(130) 또는 버퍼층(미도시)을 성장할 때, 상기 다수의 분기형 패턴(120)이 상기 제1 간격(D2)을 가지도록 배치되고, 상기 다수의 분기형 패턴(120)의 적어도 세 개의 변(120a,120b,120c)이 끝 부분이 둥글고 중간 부분의 너비가 상기 끝 부분의 너비보다 얇게 형성되므로, 상기 분기형 패턴(120)의 적어도 세 개의 홈(P)들에는 상기 제1 반도체층(130) 또는 버퍼층(미도시)이 용이하게 성장하지 못한다. 따라서, 상기 제1 반도체층(130) 또는 버퍼층(미도시)을 성장하는 과정에서, 상기 분기형 패턴(120)의 세 개의 홈(P)들 중 적어도 하나에는 상기 에어갭(121)이 형성될 수 있다.
상기 제1 도전형 반도체층은 예를 들어, n형 반도체층을 포함할 수 있는데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 비전도성 반도체층은 도전형 도펀트가 도핑되지 않아, 상기 제1,2 도전형 반도체층에 비해 현저히 낮은 전기 전도성을 가지는 층으로서, 예를 들어, 언도프드(Undoped) GaN 층일 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 반도체층(130) 상에는 상기 활성층(140)이 형성될 수 있다.
상기 활성층(140)은 상기 제1 반도체층(130)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(150)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(140)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
상기 활성층(140)은 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(140)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(140) 상에는 상기 제2 도전형 반도체층(150)이 형성될 수 있다. 상기 제2 도전형 반도체층(150)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(150) 상에는 상기 투명전극층(160)이 형성될 수 있다. 상기 투명전극층(160)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
한편, 상기 투명전극층(160) 대신 반사전극층이 형성될 수도 있으며, 상기 반사전극층은 반사 효율이 높은 은(Ag), 알루미늄(Al), 백금(Pt) 또는 팔라딘(Pd) 중 적어도 하나를 포함할 수 있다.
상기 투명전극층(160) 상에는 상기 제1 전극(170)이 형성될 수 있고, 상기 제1 반도체층(130) 상에는 상기 제2 전극(180)이 형성될 수 있다. 상기 제1,2 전극(170,180)은 상기 발광 소자(1)에 전원을 제공한다.
이때, 상기 제2 전극(180)은 상기 발광 소자(1)에 상기 제1 반도체층(130)이 노출되도록 메사 에칭(Mesa Etching)을 실시하고, 노출된 상기 제1 반도체층(130) 상에 형성될 수 있다.
이하, 상기 발광 소자(1)의 제조 공정에 대해 상세히 설명한다.
도 2 내지 도 9는 상기 발광 소자(1)의 제조 공정을 설명하는 도면이다.
도 3 및 도 4를 참조하면, 기판(110) 상에 다수의 제1 패턴(114)을 포함하는 마스크 패턴(112)을 형성할 수 있다. 상기 다수의 제1 패턴(114)은 상기 다수의 분기형 패턴(120)의 형태에 대응되도록 형성될 수 있다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다.
상기 마스크 패턴(112)은 예를 들어, 포토 레지스트(Photo Resist)로 형성될 수 있다.
상기 마스크 패턴(112)은 예를 들어, 노광(Exposure) 공정 및 현상(Develop) 공정을 포함하는 포토리소그래피(Photolithography) 공정을 실시하여 형성할 수 있 으나, 이에 대해 한정하지는 않는다.
이하, 상기 마스크 패턴(112)의 제조방법에 대해 설명한다.
먼저, 도 2의 다수의 제2 패턴(114a)이 형성된 마스크층(112a)을 상기 기판(110) 상에 형성한다. 이때, 상기 다수의 제2 패턴(114a)은 상기 다수의 제1 패턴(114)과는 달리, 세 개의 변의 끝 부분과 중간 부분의 두께가 일정하도록 형성될 수 있다.
다음으로, 상기 마스크층(112a)에 상기 다수의 제2 패턴(114a)에 따라 노광(Exposure) 공정을 실시한다. 이때, 상기 노광 공정에서, 상기 마스크층(112a)의 두께는 예를 들어, 3μm 내지 5μm, 바람직하게는 4μm 이고, 상기 노광 공정을 실시하는 노광 시간(Exposure Time)은 예를 들어, 250msec 내지 350msec, 바람직하게는 300msec 일 수 있다.
다음으로, 상기 마스크층(112a)에 대해 현상(Develop) 공정을 실시하여, 상기 마스크 패턴(112)이 제공될 수 있다. 이때, 상기 다수의 제1 패턴(114)은 상기 노광 공정에 의해 상기 다수의 제1 패턴(114)은 끝 부분이 둥글고, 중간 부분의 너비는 상기 끝 부분의 너비에 비해 얇게 형성될 수 있다.
한편, 상기 마스크 패턴(112)은 반드시 상기 노광 공정에 의해 형성되어야 하는 것은 아니며, 이에 대해 한정하지는 않는다. 예를 들어, 상기 마스크 패턴(112)은 상기 다수의 제1 패턴(114)에 대응되는 패턴이 형성된 마스크층에 의해 형성될 수도 있다.
도 5 내지 도 7을 참조하면, 상기 마스크 패턴(112)에 따라, 예를 들어, RIE(reactive ion etching) 또는 ICP(inductive coupled plasma) 등과 같은 드라이 에칭 방법으로 에칭을 실시하여 상기 기판(110) 상에 상기 다수의 분기형 패턴(120)을 형성할 수 있다.
상기 다수의 분기형 패턴(120)은 적어도 세 개의 변(120a,120b,120c)을 포함하며, 상기 세 개의 변(120a,120b,120c)들 각각은 끝 부분이 둥글고, 중간 부분의 너비는 상기 끝 부분의 너비에 비해 얇게 형성될 수 있다.
상기 적어도 세 개의 변(120a,120b,120c)들 각각의 길이는 서로 같거나 상이할 수 있으며, 상기 적어도 세 개의 변(120a,120b,120c)들 중 인접한 두 개의 변이 이루는 사잇각 중 가장 작은 사잇각(θ)은 120°미만으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 적어도 세 개의 변(120a,120b,120c)들 사이에는 적어도 세 개의 홈(P)이 형성된다.
상기 분기형 패턴(120)의 적어도 세 개의 변(120a,120b,120c) 중 어느 하나의 변은 다른 인접한 분기형 패턴(120)의 홈(P)에 배치되어, 상기 다수의 분기형 패턴(120)이 실질적으로 일정한 제1 간격(D2)을 가지면서, 열과 행을 이루어 조밀하게 배치될 수 있도록 할 수 있다. 상기 제1 간격(D2)은 예를 들어, 0.1μm 내지 1μm 일 수 있다.
다만, 상기 다수의 분기형 패턴(120)의 배치 및 형태에 대해 한정하지는 않으며, 예를 들어, 상기 다수의 분기형 패턴(120)들은 서로 연결되도록 형성될 수도 있다.
도 8 및 도 9를 참조하면, 상기 기판(110) 및 상기 다수의 분기형 패턴(120) 상에 상기 발광 구조물을 형성할 수 있다. 이때, 상기 발광 구조물을 형성하는 과정에서 상기 다수의 분기형 패턴(120)에 상기 에어갭(121)이 형성될 수 있다.
상기 에어갭(121)은 상기 분기형 패턴(120)의 적어도 세 개의 홈(P)에 형성될 수 있으며, 예를 들어, 공기(air)를 포함할 수 있다.
상기 발광 구조물은 상기 제1 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)을 포함할 수 있다.
상기 발광 구조물은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 성장하여 형성될 수 있다.
상기 제1 반도체층(130)은 제1 도전형 반도체층을 포함할 수 있다. 한편, 상기 제1 반도체층(130)은 상기 제1 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층 상에 비전도성 반도체층을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제1 반도체층(130)과 상기 기판(110) 사이에는 두 층 사이의 격자 상수 차이를 완화하기 위한 버퍼층(미도시)이 형성될 수도 있다.
상기 기판(110) 상에 상기 제1 반도체층(130) 또는 버퍼층(미도시)을 성장할 때, 상기 다수의 분기형 패턴(120)이 상기 제1 간격(D2)을 가지도록 배치되고, 상 기 다수의 분기형 패턴(120)의 적어도 세 개의 변(120a,120b,120c)이 끝 부분이 둥글고 중간 부분의 너비가 상기 끝 부분의 너비보다 얇도록 형성되므로, 상기 분기형 패턴(120)의 적어도 세 개의 홈(P)에는 상기 제1 반도체층(130) 또는 버퍼층(미도시)이 용이하게 성장하지 못한다. 따라서, 상기 제1 반도체층(130) 또는 버퍼층(미도시)을 형성하는 과정에서, 상기 분기형 패턴(120)의 적어도 세 개의 홈(P) 중 적어도 하나에 상기 에어갭(121)이 형성될 수 있다.
상기 제1 도전형 반도체층은 예를 들어, n형 반도체층을 포함할 수 있는데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 비전도성 반도체층은 도전형 도펀트가 도핑되지 않아, 상기 제1,2 도전형 반도체층에 비해 현저히 낮은 전기 전도성을 가지는 층으로서, 예를 들어, 언도프드(Undoped) GaN 층일 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 반도체층(130) 상에는 상기 활성층(140)이 형성될 수 있다.
상기 활성층(140)은 상기 제1 반도체층(130)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(150)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(140)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
상기 활성층(140)은 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(140)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(140) 상에는 상기 제2 도전형 반도체층(150)이 형성될 수 있다. 상기 제2 도전형 반도체층(150)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
도 8 및 도 1을 참조하면, 상기 제2 도전형 반도체층(150) 상에는 상기 투명전극층(160)이 형성될 수 있다. 상기 투명전극층(160)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
한편, 상기 투명전극층(160) 대신 반사전극층이 형성될 수도 있으며, 상기 반사전극층은 반사 효율이 높은 은(Ag), 알루미늄(Al), 백금(Pt) 또는 팔라딘(Pd) 중 적어도 하나를 포함할 수 있다.
상기 투명전극층(160) 상에는 상기 제1 전극(170)이 형성될 수 있고, 상기 제1 반도체층(130) 상에는 상기 제2 전극(180)이 형성될 수 있다. 상기 제1,2 전극(170,180)은 상기 발광 소자(1)에 전원을 제공한다.
이때, 상기 제2 전극(180)은 상기 발광 소자(1)에 상기 제1 반도체층(130)이 노출되도록 메사 에칭(Mesa Etching)을 실시하고, 노출된 상기 제1 반도체층(130) 상에 형성될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 9는 실시예에 따른 발광 소자 및 그 제조방법을 나타내는 도면이다.

Claims (17)

  1. 각각 적어도 세 개의 변이 분기된 다수의 분기형 패턴이 형성된 기판;
    상기 다수의 분기형 패턴 사이에 형성된 에어갭; 및
    상기 기판 및 상기 에어갭 상에 형성되며, 빛을 방출하는 발광 구조물을 포함하고,
    상기 분기형 패턴의 적어도 세 개의 변들 사이에는 적어도 세 개의 홈이 형성되며,
    상기 분기형 패턴의 세 개의 변들 중 어느 하나의 변은 다른 인접한 분기형 패턴의 홈에 배치되고,
    상기 에어갭은 상기 분기형 패턴의 변과 상기 다른 인접한 분기형 패턴의 홈 사이에 형성되고,
    상기 홈은 오목한 라운드 형상을 가지고 상기 변은 볼록한 라운드 형상을 가지는 발광 소자.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 기판 및 상기 다수의 분기형 패턴은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성된 발광 소자.
  5. 제 1항에 있어서,
    상기 분기형 패턴의 적어도 세 개의 변 각각은 끝 부분이 둥글고, 중간 부분의 너비는 상기 끝 부분의 너비에 비해 얇은 발광 소자.
  6. 제 1항에 있어서,
    상기 적어도 세 개의 변들 중 인접한 두 개의 변이 이루는 사잇각 중 가장 작은 사잇각은 120°미만인 발광 소자.
  7. 삭제
  8. 제 1항에 있어서,
    상기 다수의 분기형 패턴들 사이의 간격은 0.1μm 내지 1μm 인 발광 소자.
  9. 제 1항에 있어서,
    상기 발광 구조물은 제1 반도체층과, 상기 제1 반도체층 상에 활성층과, 상기 활성층 상에 제2 도전형 반도체층을 포함하는 발광 소자.
  10. 제 1항에 있어서,
    상기 발광 구조물과 상기 기판 사이에 버퍼층을 포함하는 발광 소자.
  11. 기판 상에 각각 적어도 세 개의 변이 분기된 다수의 분기형 패턴을 형성하는 단계; 및
    상기 기판 상에 발광 구조물을 형성하고, 상기 다수의 분기형 패턴 사이에 에어갭이 형성되는 단계를 포함하고,
    상기 분기형 패턴의 적어도 세 개의 변들 사이에는 적어도 세 개의 홈이 형성되며,
    상기 분기형 패턴의 세 개의 변들 중 어느 하나의 변은 다른 인접한 분기형 패턴의 홈에 배치되고,
    상기 에어갭은 상기 분기형 패턴의 변과 상기 다른 인접한 분기형 패턴의 홈 사이에 형성되고,
    상기 홈은 오목한 라운드 형상을 가지고 상기 변은 볼록한 라운드 형상을 가지는 발광 소자 제조방법.
  12. 삭제
  13. 제 11항에 있어서,
    상기 다수의 분기형 패턴을 형성하는 단계는,
    상기 다수의 분기형 패턴에 대응되는 다수의 제2 패턴이 형성된 마스크층을 형성하는 단계;
    상기 마스크층에 노광 공정 및 현상 공정을 실시하여 다수의 제1 패턴을 포함하는 마스크 패턴을 형성하는 단계; 및
    상기 기판에 상기 마스크 패턴을 따라 에칭을 실시하여 상기 다수의 분기형 패턴을 형성하는 단계를 포함하고,
    상기 제1 패턴은 상기 노광 공정에 의해 상기 분기형 패턴의 홈의 오목한 라운드 형상과 변의 볼록한 라운드 형상에 대응하는 형상으로 형성되는 발광 소자 제조방법.
  14. 제 13항에 있어서,
    상기 마스크층의 두께는 3μm 내지 5μm 이고, 상기 노광 공정을 실시하는 노광 시간은 250msec 내지 350msec 인 발광 소자 제조방법.
  15. 제 14항에 있어서,
    상기 다수의 제2 패턴의 세 개의 변의 끝 부분과 중간 부분의 너비는 일정한 발광 소자 제조방법.
  16. 제 11항에 있어서,
    상기 다수의 분기형 패턴들 사이의 간격은 0.1μm 내지 1μm 인 발광 소자 제조방법.
  17. 제 13항에 있어서,
    상기 에칭은 RIE(reactive ion etching) 또는 ICP(inductive coupled plasma)를 포함하는 발광 소자 제조방법.
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