[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101003495B1 - 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법 - Google Patents

4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101003495B1
KR101003495B1 KR1020080059236A KR20080059236A KR101003495B1 KR 101003495 B1 KR101003495 B1 KR 101003495B1 KR 1020080059236 A KR1020080059236 A KR 1020080059236A KR 20080059236 A KR20080059236 A KR 20080059236A KR 101003495 B1 KR101003495 B1 KR 101003495B1
Authority
KR
South Korea
Prior art keywords
trench
semiconductor substrate
junction region
bit line
forming
Prior art date
Application number
KR1020080059236A
Other languages
English (en)
Other versions
KR20090132999A (ko
Inventor
양기호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080059236A priority Critical patent/KR101003495B1/ko
Publication of KR20090132999A publication Critical patent/KR20090132999A/ko
Application granted granted Critical
Publication of KR101003495B1 publication Critical patent/KR101003495B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 4F2 트랜지스터를 갖는 반도체 소자 및 그 제조방법은, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 활성영역 내에 수직 구조로 형성된 제1 트렌치; 제1 트렌치와 직교하는 방향으로 형성된 제2 트렌치; 제1 트렌치를 일부 매립하면서 반도체 기판의 일 방향으로 형성된 매립비트라인; 제2 트렌치를 일부 매립하면서 매립비트라인과 직교하는 방향으로 형성된 게이트금속막패턴 및 게이트금속막패턴의 각 면과 접촉하는 게이트 전극을 포함하는 워드라인; 워드라인과 매립비트라인을 분리하는 절연막; 및 제2 트렌치를 모두 매립하는 층간절연막을 포함한다.
4F2 트랜지스터, 벌브 트렌치, 게이트 전극

Description

4Ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having 4Ｆ2 transistor and the method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 4F2 트랜지스터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)은 감소하고 있다. 이러한 디자인 룰이 감소하면서 고집적화된 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자 기술 개발이 한계에 이르고 있는 상황이다. 이에 따라 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 통상적으로 1비트를 저장하는 기준인 8F2에서 6F2 및 4F2 에 1K 단위 셀을 구현하게 함으로써 디램 소자의 칩(chip) 면적을 줄여 웨이퍼에 구현 가증한 칩의 개수를 증가시키기 위한 연구가 진행되고 있다. 이 가운데 동일한 디자인 룰을 적용할 경우, 현 수준보다 획기적으로 고집적화된 셀 형성이 가능한 4F2 트랜지스터에 대한 연구가 진행되고 있다. 4F2 트랜지스터 구성을 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해 야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터는 웨이퍼에 활성 영역을 원기둥으로 수직하게 형성하여 불순물 영역과 게이트를 동시에 형성시키는 구조로 이루어진다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 1K 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다. 이러한 수직 형상의 셀 트랜지스터는 8F2 구조와 대비하여 칩 면적을 감소시킬 수 있지만, 50nm이하의 소자를 형성하는데 있어서 문제가 발생할 수 있다. 예를 들어, 활성 영역을 원기둥 형태로 형성하고, 게이트 도전막을 채우기 위해 진행하는 필라 넥(pillar neck) 식각 공정에서 형성된 20nm 정도의 필라 넥이 필라의 하중을 견디지 못하고 부러지는 문제가 발생할 수 있다. 이에 따라 안정적으로 수직 형상의 활성 영역을 형성하면서 고집적화된 셀 구조를 형성할 수 있는 방법이 요구된다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자는, 소자분리막에 의해 활성영역이 정의된 반도체 기판; 상기 활성영역 내에 수직 구조로 형성된 제1 트렌치; 상기 제1 트렌치와 직교하는 방향으로 형성된 제2 트렌치; 상기 제1 트렌치를 일부 매립하면서 상기 반도체 기판의 일 방향으로 형성된 매립비트라인; 상기 제2 트렌치를 일부 매립하면서 상기 매립비트라인과 직교하는 방향으로 형성된 게이트금속막패턴 및 상기 게이트금속막패턴의 각 면과 접촉하는 게이트 전극을 포함하는 워드라인; 상기 워드라인과 매립비트라인을 분리하는 절연막; 및 상기 제2 트렌치를 모두 매립하는 층간절연막을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 기판은 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 정션 영역을 더 포함하는 것이 바람직하다. 여기서 상기 제1 정션영역 및 제3 정션영역은 n형 불순물이 주입되고, 상기 제2 정션영역은 p형 불순물이 주입되어 형성된다.
상기 활성영역은 상기 활성영역의 각 면을 둘러싸게 형성된 소자분리막으로 정사각형 구조로 형성된다.
상기 제2 트렌치는 상기 절연막으로 상기 제1 트렌치와 소정 높이만큼 이격된 위치에 형성되고, 상기 매립비트라인은 금속막으로 형성되며, 상기 게이트 전극은 폴리실리콘막을 포함하여 형성된다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 반도체 기판의 활성영역 내에 수직 방향으로 홀 형상의 상부 트렌치 및 벌브 형상의 하부 트렌치를 포함하는 벌브 트렌치를 형성하는 단계; 상기 벌브 형상의 하부 트렌치 노출면에 게이트절연막패턴을 형성하는 단계; 상기 게이트절연막패턴이 형성된 반도체 기판을 식각하여 상기 반도체 기판의 일 방향으로 뻗어있는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치가 형성되면서 반구 형상으로 분리된 상기 벌브 형상의 하부 트렌치를 매립하는 게이트 전극을 형성하는 단계; 상기 제1 트렌치를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인이 형성된 제1 트렌치를 절연막으로 모두 매립하는 단계; 상기 절연막이 매립된 제1 트렌치와 직교하는 방향으로 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계; 상기 제2 트렌치를 일부 매립하는 게이트금속막패턴을 형성하여 상기 게이트 전극 및 상기 게이트금속막패턴을 포함하는 워드라인을 형성하는 단계; 및 상기 게이트금속막패턴이 형성된 제2 트렌치를 모두 매립하는 층간절연막을 형성하여 상기 매립비트라인 및 워드라인을 포함하는 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소자분리막은 상기 활성영역의 각 면을 둘러싸는 정사각형 구조로 형성하는 것이 바람직하다.
상기 소자분리막을 형성하는 단계 이후에, 상기 반도체 기판 내에 정션영역을 형성하는 단계를 더 포함하며, 상기 정션 영역은 상기 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 것이 바람직하다. 여기서 상기 제1 정션영역 및 제3 정션영역은 n형 불순물을 주입하여 형성하고, 상기 제2 정션영역은 p형 불순물을 주입하여 형성하는 것이 바람직하다.
상기 게이트 전극을 형성하는 단계는, 상기 제1 트렌치를 반도체층으로 모두 매립하는 단계; 및 상기 반도체층 상에 에치백 공정을 진행하여 상기 제1 트렌치의 상부 및 하부의 반도체층을 식각하여 상기 반구 형상으로 분리된 상기 벌브 형상의 하부 트렌치 내부에 게이트 전극을 형성하는 단계를 포함하는 것이 바람직하다.
상기 매립비트라인은 텅스텐을 포함하여 형성하는 것이 바람직하다.
상기 제2 트렌치는 상기 매립비트라인 위에 소정 두께의 절연막이 확보되는 지점까지 식각하여 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 11c는 본 발명의 실시예에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 12는 본 발명에 따른 4F2 타입의 셀 트랜지스터를 상부에서 나타내보인 평면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100) 내에 활성영역(102)을 정의하는 소자분리막(110)을 형성한다. 구체적으로, 반도체 기판(100) 내에 소정 깊이의 소자분리 트렌치를 형성한다. 다음에 소자분리 트렌치를 절연물질로 매립한 다음, 평탄화 공정을 진행하여 활성영역(102)을 정의하는 소자분리막(110)을 형성한다. 활성영역(102)을 정의하는 소자분리막(110)은 산화막으로 형성할 수 있다. 이 경우, 활성영역(102)은 소자분리막(110)에 의해 각 면이 둘러싸이는 아일랜드(island) 구조로 형성할 수 있다. 여기서 도 1a는 본 발명의 실시예를 설명하기 위해 개략적으로 나타내보인 사시도이고, 도 1b는 도 1a를 x축의 A-A' 방향으로 잘라낸 일부분을 나타내보인 단면도이고, 도 1c는 도 1a를 y축의 B-B' 방향으로 잘라낸 일부분을 나타내보인 단면도이다. 이하 이에 대한 설명은 생략하기로 한다.
도 2a 내지 도 2b를 참조하면, 반도체 기판(100) 상에 형성된 활성영역(102, 도 1a 참조) 내에 정션영역(130)을 형성한다. 정션영역(130)은 반도체 기판(100) 내에 불순물을 주입하는 이온주입공정을 진행한 다음, 열처리를 수행하여 반도체 기판(100)의 수직 방향으로 형성한다. 반도체 기판(100) 내에 형성된 정션영역(130)은 이후 게이트 도전막이 형성될 위치까지 확산시켜 형성하며, 불순물의 종류에 따라 제1 정션영역(115), 제2 정션영역(120) 및 제3 정션영역(125)이 반도체 기판(100)의 하부부터 순차적으로 형성된다. 여기서 제1 정션영역(115) 및 제3 정션영역(125)은 n형 불순물을 주입하여 형성하고, 제2 정션영역(120)은 p형 불순물을 주입하여 형성한다. 이때, 먼저 주입되어 정션영역(130)의 바닥부에 형성된 제1 정션영역(115)은 이후 형성될 비트라인으로 전하를 흘려보내는 영역이다. 다음에 제2 정션영역(120)은 게이트 전극이 턴 온/턴 오프(turn on/turn off)될 때 소스 영역으로부터 신호가 지나가는 채널이 된다. 그리고 정션영역(130)의 최상층부에 형성된 제3 정션영역(125)은 이후 형성될 스토리지노드와 하부 전극을 연결시키는 역할을 한다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(100) 상에 형성된 정션영역(130) 내에 벌브 트렌치(145)를 형성한다. 구체적으로, 반도체 기판(100) 상에 레지스트막을 도포 및 패터닝하여 레지스트막 패턴(미도시함)을 형성한다. 여기서 레지스트막 패턴은 반도체 기판(100)의 일부 영역을 홀(hole) 형상으로 노출시킨다. 레지스트막 패턴에 의해 노출된 부분은 반도체 기판(100) 내에 정션영역(130)이 형성된 부분이다. 다음에 레지스트막 패턴을 식각마스크로 한 식각 공정을 진행하여 반도체 기판(100) 내에 홀 형상의 트렌치를 형성한다. 여기서 홀 형상의 트렌치는 정션영역(130) 가운데 제2 정션영역(120)이 위치한 깊이까지 식각하여 형성한다. 계속해서 홀 형상의 트렌치 내측에 모든 방향으로 식각이 진행되는 등방성식각을 진행하여 측면 방향으로 확장시켜 벌브(bulb) 형상의 트렌치를 형성한다. 이에 따라 정션영역(130) 내에는 홀 형상의 상부 트렌치(135) 및 벌브 형상의 하부 트렌치(140)를 포함하는 벌브 트렌치(145)가 형성된다. 여기서 등방성식각을 진행하는 동안, 정션영역(130)을 구성하는 불순물의 종류에 의해, 홀 형상의 상부 트렌치(135)의 하부에서부터 반도체 기판(100)의 내측으로 확장되어 벌브 형상의 하부 트렌치(140)를 구현할 수 있다. 이러한 벌브 트렌치(145)에서 반도체 기판(100)의 내측으로 확장된 벌브 형상의 하부 트렌치(140)는 이후 게이트 도전막이 배치될 영역이다.
도 4a 내지 도 4c를 참조하면, 벌브 형상의 하부 트렌치(140)의 노출면에 게이트 절연막 패턴(150)을 형성한다. 구체적으로, 반도체 기판(100) 및 트렌치(145) 상에 게이트 절연막을 형성한다. 게이트 절연막은 반도체 기판(100) 상에 산화 소스를 공급하여 산화막을 성장시키는 방식으로 형성할 수 있다. 다음에 홀 형상의 상부 트렌치(135) 및 반도체 기판(100) 위에 형성된 게이트 절연막을 식각하여 도 4b 및 도 4c에 도시한 바와 같이, 벌브 형상의 하부 트렌치(140)의 노출면에 스페이스 형태로 형성된 게이트 절연막 패턴(150)을 형성한다.
도 5a 내지 도 5c를 참조하면, 반도체 기판(100) 상에 비트라인이 형성될 영역을 정의하는 제1 마스크막 패턴(155)을 형성한다. 구체적으로, 반도체 기판(100) 상에 레지스트막을 도포하고, 노광 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 반도체 기판(100)을 선택적으로 노출시키는 제1 마스크막 패턴(155)을 형성한다. 제1 마스크막 패턴(155)은 이후 형성될 비트라인이 가로지르는 방향, 예를 들어 반도체 기판(100)의 y축 방향으로 연장하여 라인(line) 형상으로 형성한다. 다음에 제1 마스크막 패턴(155)을 식각마스크로 한 식각 공정을 진행하여 반도체 기판(100) 내에 제1 트렌치(160)를 형성한다. 반도체 기판(100) 내에 형성된 제1 트렌치(160)는 정션영역(130) 가운데, 바닥부에 형성된 제1 정션영역(115)보다 깊게 형성한다. 이러한 제1 트렌치(160)는 반도체 기판(100)의 y축 방향으로 연장하여 라인 형상으로 형성된다. 다음에 제1 마스크막 패턴(155)은 스트립(strip) 공정을 진행하여 제거한다. 이에 따라 도 5b 및 도 5c에 도시한 바와 같이, 제1 트렌치(160)에 의해 벌브 형상의 하부 트렌치(140)가 분리되면서 제1 트렌치(160)의 양 측면에 반구(hemisphere) 형상의 하부 트렌치(140a, 140b)가 형성된다.
도 6a 내지 도 6c를 참조하면, 반구 형상의 하부 트렌치(140a, 140b)를 매립하는 게이트 전극(165)을 형성한다. 구체적으로, 제1 트렌치(160)를 반도체층으로 모두 매립한다. 반도체층은 폴리실리콘막으로 형성할 수 있다. 다음에 반도체층 상에 에치백 공정을 진행한다. 그러면 제1 트렌치(160)의 상부 및 하부의 반도체층이 식각되면서 반도체 기판(100) 내부에 형성된 벌브 트렌치(145) 가운데 반구 형상의 하부 트렌치(140a, 140b) 내부에만 반도체층이 남으면서 게이트 전극(165)이 형성된다. 이에 따라 반도체 기판(100)의 x축 방향으로 잘라내어 나타내보인 도 6b를 참조하면, 게이트 전극(165)은 제1 트렌치(160)의 양 측면에 반구 형상으로 형성되고, y축 방향에서 나타내보인 도 6c를 참조하면, 원형으로 형성되는 것을 확인할 수 있다.
도 7a 내지 도 7c를 참조하면, 반도체 기판(100)에 형성된 제1 트렌치(160) 상에 비트라인 도전물질로 일부 매립하여 매립비트라인(buried bit line, 170)을 형성한다. 매립비트라인(170)은 반도체 기판의 y축 방향으로 연장하게 형성된 제1 트렌치(160)를 따라 형성된다. 구체적으로, 제1 트렌치(160)를 비트라인 도전물질로 모두 매립한다. 비트라인 도전물질은 텅스텐(W)을 포함하여 형성할 수 있다. 다음에 매립된 비트라인 도전물질 상에 에치백 공정을 진행한다. 그러면 제1 트렌치(160)의 상부 및 하부의 비트라인 도전물질이 식각되면서 제1 트렌치(160)의 바닥면을 일부 매립하는 매립비트라인(170)이 형성된다. 매립비트라인(170)은 이후 형성될 스토리지노드에서 나온 신호가 매립비트라인(170)을 통해 빠져나가는 드레인(drain) 부분으로 형성된다. 여기서 도 7b 및 도 7c에 도시한 바와 같이, 매립비트라인(170)은 이후 소자 동작시 게이트 전극(165)과 영향을 미치는 것을 방지하게 상기 게이트 전극(165)과 충분한 간격을 갖도록 에치백 공정을 진행하는 것이 바람 직하다. 이러한 매립비트라인(170)을 형성함에 따라 금속물질, 예컨대 텅스텐을 이용한 비트라인이 가능하므로 실리콘을 이용하는 경우보다 비트라인 저항을 감소시킬 수 있다.
도 8a 내지 도 8c를 참조하면, 제1 트렌치(160)의 나머지 부분을 절연막(175)으로 모두 매립한다. 여기서 절연막(175)은 실리콘옥사이드막(SiO2)으로 형성할 수 있다. 그리고 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 진행하여 절연막(175)을 연마하여 반도체 기판(100)의 표면을 노출시킨다. 절연막(175)은 매립비트라인(170)과 이후 형성될 게이트 라인 사이를 분리하는 역할을 한다. 또한, 절연막(175)이 제1 트렌치(160)의 나머지 부분을 매립하면서 벌브 트렌치(145)는 반구 형상의 하부 트렌치(140a, 140b)로 각각 분리된다.
도 9a 내지 도 9c를 참조하면, 반도체 기판(100) 상에 게이트 라인이 형성될 영역을 정의하는 제2 마스크막 패턴(180)을 형성한다. 구체적으로, 반도체 기판(100) 상에 레지스트막을 도포하고, 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 반도체 기판(100)을 선택적으로 노출시키는 제2 마스크막 패턴(180)을 형성한다. 제2 마스크막 패턴(180)은 매립 비트라인(170)과 직교방향, 예를 들어 반도체 기판(100)의 x축 방향으로 연장하여 라인 형상으로 형성한다. 다음에 제2 마스크막 패턴(180)을 식각마스크로 한 식각 공정을 진행하여 반도체 기판(100) 내에 제2 트렌치(185)를 형성한다. 제2 트렌치(185)는 반도체 기판(100)의 y축 방향으로 연장하여 라인 형상으로 형성된다. 여기서 제2 트렌치(185)는 매립비트라인(170) 위에 소정 두께의 절연막(175)이 남는 지점까지만 식각하여 매립비트라인(170)과 이후 형성될 게이트 라인이 연결되는 것을 방지한다. 한편, 반도체 기판(100)의 y축 방향으로 형성된 제2 트렌치(185)에 의해 반구 형상으로 분리된 게이트 전극(165) 또한 y축 방향으로 분리된다. 이에 따라 게이트 전극(165)은 x축 방향 및 y축 방향으로 분리된다. 다음에 제2 마스크막 패턴(180)은 스트립(strip) 공정을 진행하여 제거한다.
도 10a 내지 도 10c를 참조하면, 제2 트렌치(185)를 일부 매립하면서 매립비트라인(170)과 직교 방향으로 뻗어 있는 게이트금속막패턴(190)을 형성한다. 구체적으로, 제2 트렌치(185) 상에 게이트 금속막을 형성하여 모두 매립한다. 게이트 금속막은 텅스텐(W)막으로 형성할 수 있다. 다음에 게이트 금속막 상에 에치백 공정을 진행하여 소정 깊이(d)만큼 식각하여 제2 트렌치(185)를 일부 매립하는 게이트금속막패턴(190)을 형성한다. 이 경우, 도 10b 및 도 10c에 도시한 바와 같이, 게이트금속막패턴(190)의 각 면은 제1 트렌치(160, 도 5b참조) 및 제2 트렌치(185, 도 9c 참조)에 의해 분리된 게이트 전극(165)과 접촉한다. 이에 따라 게이트 전극(165) 및 게이트 전극(165)에 전기신호를 연결할 게이트금속막패턴(190)을 포함하는 워드라인(195)이 형성된다. 즉, 워드라인(195)은 매립비트라인(170)과 직교 방향으로 형성된 게이트금속막패턴(190) 및 반도체 기판(100)의 수직 방향으로 형성된 게이트 전극(165)으로 이루어진다.
도 11a 내지 도 11c를 참조하면, 제2 트렌치(185)의 나머지 부분을 층간절연 막(200)으로 모두 매립하고, 평탄화 공정을 진행한다. 층간절연막(200)은 이후 형성될 스토리지노드컨택플러그와 워드라인을 절연시키며, 실리콘옥사이드(SiO2)막으로 형성할 수 있다. 이에 따라 반도체 기판(100) 상에는 4F2 트렌치 타입의 셀 트랜지스터가 형성된다. 다음에 비록 도면에 도시하지 않았지만, 활성영역 위에 랜딩플러그 및 스토리지노드전극을 형성하여 하부에 형성된 매립비트라인 및 워드라인과 상부 전극을 연결한다. 본 발명에 따른 4F2 타입의 셀 트랜지스터를 상부에서 나타내보인 도 12를 참조하면, 셀 트랜지스터의 채널(C)은 게이트금속막패턴(190)의 각 면에 접촉하고 있는 게이트 전극(165)을 따라 형성된다.
본 발명에 따른 4F2 트랜지스터를 갖는 반도체 소자 및 그 제조방법은, 필라 구조 대신에 파일 구조의 4F2 트랜지스터를 형성함으로써 패턴이 무너지는 문제를 방지할 수 있다. 또한, 매립비트라인 및 필라 구조를 형성하기 위한 공간을 확보하기 위해 비트라인의 공간이 4.8F 이상 요구되는 필라 구조의 4F2 트랜지스터 대신에 활성 영역을 정사각형 구조로 형성함으로써 보다 고밀도화된 칩 사이즈를 확보할 수 있다. 그리고 금속물질을 이용한 비트라인이 가능하므로 실리콘을 이용하는 경우보다 비트라인 저항을 감소시킬 수 있다. 아울러 필라 구조에 비해 채널 길이가 증가하여 소자의 구동속도가 증가하는 장점이 있다.
도 1a 내지 도 11c는 본 발명의 실시예에 따른 4F2 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 12는 본 발명에 따른 4F2 타입의 셀 트랜지스터를 상부에서 나타내보인 평면도이다.

Claims (15)

  1. 소자분리막에 의해 활성영역이 정의된 반도체 기판;
    상기 활성영역 내에 수직 방향으로 뻗어있는 제1 트렌치;
    상기 제1 트렌치의 중앙부를 둘러싸게 형성된 벌브 트렌치;
    상기 제1 트렌치의 바닥부를 금속막으로 일부 매립하여 형성된 매립비트라인;
    상기 벌브 트렌치를 매립하는 게이트금속막패턴;
    상기 매립비트라인 위에 형성된 상기 게이트금속막패턴과 매립비트라인을 분리하는 절연막;
    상기 제1 트렌치와 직교하는 방향으로 형성되면서 상기 게이트금속막패턴을 가로지르는 제2 트렌치;
    상기 제2 트렌치를 일부 매립하면서 상기 매립비트라인과 직교하는 방향으로 형성된 게이트금속막패턴의 각 면과 접촉하는 게이트 전극 및 상기 게이트금속막패턴을 포함하는 워드라인; 및
    상기 제2 트렌치의 나머지 부분을 모두 매립하는 층간절연막을 포함하는 4F2 트랜지스터를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 기판은 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 정션 영역을 더 포함하는 4F2 트랜지스터를 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 정션영역 및 제3 정션영역은 n형 불순물이 주입되고, 상기 제2 정션영역은 p형 불순물이 주입되어 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 활성영역은 상기 활성영역의 각 면을 둘러싸게 형성된 소자분리막으로 정사각형 구조로 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 트렌치는 상기 절연막으로 상기 제1 트렌치와 소정 높이만큼 이격된 위치에 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 게이트 전극은 폴리실리콘막을 포함하여 형성된 4F2 트랜지스터를 갖는 반도체 소자.
  8. 반도체 기판 내에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판의 활성영역 내에 수직 방향으로 홀 형상의 상부 트렌치 및 벌브 형상의 하부 트렌치를 포함하는 벌브 트렌치를 형성하는 단계;
    상기 벌브 형상의 하부 트렌치 노출면에 게이트절연막패턴을 형성하는 단계;
    상기 게이트절연막패턴이 형성된 반도체 기판을 식각하여 상기 반도체 기판의 일 방향으로 뻗어있는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 형성되면서 반구 형상으로 분리된 상기 벌브 형상의 하부 트렌치를 매립하는 게이트 전극을 형성하는 단계;
    상기 제1 트렌치를 일부 매립하는 매립비트라인을 형성하는 단계;
    상기 매립비트라인이 형성된 제1 트렌치를 절연막으로 모두 매립하는 단계;
    상기 절연막이 매립된 제1 트렌치와 직교하는 방향으로 상기 반도체 기판을 식각하여 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 일부 매립하는 게이트금속막패턴을 형성하여 상기 게이트 전극 및 상기 게이트금속막패턴을 포함하는 워드라인을 형성하는 단계; 및
    상기 게이트금속막패턴이 형성된 제2 트렌치를 모두 매립하는 층간절연막을 형성하여 상기 매립비트라인 및 워드라인을 포함하는 트랜지스터를 형성하는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 소자분리막은 상기 활성영역의 각 면을 둘러싸는 정사각형 구조로 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 소자분리막을 형성하는 단계 이후에, 상기 반도체 기판 내에 정션영역을 형성하는 단계를 더 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 정션 영역은 상기 반도체 기판의 하부부터 순차적으로 형성된 제1 정션영역, 제2 정션영역 및 제3 정션영역을 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 제1 정션영역 및 제3 정션영역은 n형 불순물을 주입하여 형성하고, 상기 제2 정션영역은 p형 불순물을 주입하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  13. 제8항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 제1 트렌치를 반도체층으로 모두 매립하는 단계; 및
    상기 반도체층 상에 에치백 공정을 진행하여 상기 제1 트렌치의 상부 및 하부의 반도체층을 식각하여 상기 반구 형상으로 분리된 상기 벌브 형상의 하부 트렌치 내부에 게이트 전극을 형성하는 단계를 포함하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  14. 제8항에 있어서,
    상기 매립비트라인은 텅스텐을 포함하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
  15. 제8항에 있어서,
    상기 제2 트렌치는 상기 매립비트라인 위에 소정 두께의 절연막이 확보되는 지점까지 식각하여 형성하는 4F2 트랜지스터를 갖는 반도체 소자의 제조방법.
KR1020080059236A 2008-06-23 2008-06-23 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법 KR101003495B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080059236A KR101003495B1 (ko) 2008-06-23 2008-06-23 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080059236A KR101003495B1 (ko) 2008-06-23 2008-06-23 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090132999A KR20090132999A (ko) 2009-12-31
KR101003495B1 true KR101003495B1 (ko) 2010-12-30

Family

ID=41691918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080059236A KR101003495B1 (ko) 2008-06-23 2008-06-23 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101003495B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101645257B1 (ko) 2010-05-20 2016-08-16 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
KR20090132999A (ko) 2009-12-31

Similar Documents

Publication Publication Date Title
TWI621245B (zh) 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
KR100660881B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100495579B1 (ko) 메모리 어레이 형성 방법
US7781285B2 (en) Semiconductor device having vertical transistor and method of fabricating the same
KR100506336B1 (ko) 반도체 메모리 셀 배열 및 그 제조 방법
US9496266B2 (en) Semiconductor device including a capacitor and a method of manufacturing the same
KR100950472B1 (ko) 4f2 트랜지스터를 갖는 반도체 소자의 제조방법
US7449382B2 (en) Memory device and fabrication method thereof
KR102222955B1 (ko) 액세스 디바이스와 결합된 바디 연결 라인을 가진 장치
CN105390542B (zh) 具有旁路栅极的半导体器件及其制备方法
US9035368B2 (en) Semiconductor device
KR100985883B1 (ko) 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
CN114334967A (zh) 半导体结构及半导体结构的制作方法
CN114334969A (zh) 半导体结构及半导体结构的制作方法
US8906766B2 (en) Method for manufacturing semiconductor device with first and second gates over buried bit line
US9231066B2 (en) Semiconductor device having vertical channel
KR100967678B1 (ko) 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
KR101003495B1 (ko) 4ｆ2 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US20150079778A1 (en) Vertical semiconductor device and method of manufacturing the same
JP2006032574A (ja) 半導体装置及びその製造方法
CN114334968A (zh) 半导体结构及半导体结构的制作方法
TW202320298A (zh) 動態隨機存取記憶體結構及其製造方法
KR20120058097A (ko) 수직형 트랜지스터의 매몰 비트라인 형성방법
KR19990012235A (ko) 고집적 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee