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KR100970789B1 - 반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한 매체 - Google Patents

반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한 매체 Download PDF

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KR100970789B1
KR100970789B1 KR1020060055682A KR20060055682A KR100970789B1 KR 100970789 B1 KR100970789 B1 KR 100970789B1 KR 1020060055682 A KR1020060055682 A KR 1020060055682A KR 20060055682 A KR20060055682 A KR 20060055682A KR 100970789 B1 KR100970789 B1 KR 100970789B1
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etching
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gas
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명의 반도체 처리용 성막 방법은, 우선 반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하고, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정한다. 다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하고, 상기 반응실 내에 불소를 포함하지 않고 염소를 포함하는 에칭 가스를 공급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정한다. 다음에, 상기 반응실 내를 퍼지하고, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하고, 상기 반응실 내에 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정한다.
반도체 처리용 성막 장치, 자연 산화막, 반응실, 성막 가스, 에칭 가스

Description

반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한 매체{FILM FORMATION METHOD AND APPARATUS FOR SEMICONDUCTOR PROCESS, AND COMPUTER READABLE MEDIUM}
도1은 본 발명의 제1 실시 형태에 관한 종형 열처리 장치를 도시하는 도면.
도2는 도1에 도시하는 장치의 제어부의 구성을 도시하는 도면.
도3은 본 발명의 제1 실시 형태에 관한 성막 처리의 레시피를 도시하는 도면.
도4는 본 발명의 제2 실시 형태에 관한 종형 열처리 장치를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 열처리 장치
2 : 반응관
4 : 배기구
5 : 배기관
6 : 덮개
8 : 히터
10 : 회전 테이블
11 : 웨이퍼 보트
17 : 처리 가스 도입관
18 : 퍼지 가스 공급관
100 : 제어부
W : 웨이퍼
[문헌 1] 일본 특허 공개 평5-217968호 공보
본 발명은 반도체 웨이퍼 등의 피처리 기판 상에 박막을 형성하기 위한 반도체 처리용 성막 방법 및 장치에 관한 것이다. 여기서, 반도체 처리라 함은, 웨이퍼나 LCD(Liquid Crystal Display)나 FPD(Flat ㎩nel Display)용 유리 기판 등의 피처리 기판 상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써 상기 피처리 기판 상에 반도체 디바이스나, 반도체 디바이스에 접속되는 배선, 전극 등을 포함하는 구조물을 제조하기 위해 실시되는 다양한 처리를 의미한다.
반도체 디바이스의 제조 공정에서는 CVD(Chemical Vapor Deposition) 등의 처리에 의해 피처리 기판, 예를 들어 반도체 웨이퍼 상에 다양한 박막을 형성하는 처리가 행해진다. 이와 같은 성막 처리에서는 피처리면(기초층의 표면), 예를 들어 반도체 웨이퍼나 폴리실리콘막 등의 표면에 자연 산화막이 존재하는 경우가 있어, 성막에 앞서서 이 자연 산화막을 제거할 필요가 있다.
자연 산화막을 제거하는 방법으로서는 다양한 방법이 제안되어 있다. 예를 들어, 일본 특허 공개 평5-217968호 공보(특허문헌 1)에는 다음과 같은 처리 방법이 개시된다. 즉, 반도체 웨이퍼를 반응실 내에 넣고, 불화수소산 가스를 도입하여 자연 산화막을 제거한다. 다음에, 불화염소 가스를 도입하고, 자외선을 조사하여 에칭을 행한다. 또한, 수소 가스를 도입하고, 자외선을 조사하여 염화물을 제거한다.
그러나, 특허문헌 1의 방법에서는 반응실 내로 도입한 불화수소산 가스에 의해 반응실을 구성하는 부재, 예를 들어 석영이 에칭될 가능성이 있다. 또한, 이 에칭에 의해 물이나 산소가 발생하므로, 이 물이나 산소에 의해 자연 산화막이 성장하고, 자연 산화막을 완전히 제거하는 것이 곤란해질 가능성이 있다.
반응실을 구성하는 석영의 에칭을 방지하면서 자연 산화막을 제거하는 방법으로서는, 예를 들어 반응실 외에서 반도체 웨이퍼를 습윤 세정하는 방법이 있다. 그러나, 습윤 세정에 의해 반도체 웨이퍼에 형성된 자연 산화막을 제거해도 반응실 내에 반도체 웨이퍼를 반송하는 동안에 자연 산화막이 형성될 가능성이 있다. 또한, 반응실 내에 갖고 들어오게 된 산소, 수분, 유기물 등에 의해서도 자연 산화막이 성장할 가능성이 있다.
본 발명은 피처리 기판 상의 자연 산화막을 확실하게 제거하여 성막을 행하는 것이 가능한 반도체 처리용 성막 방법 및 장치를 제공하는 것을 목적으로 한다.
본 발명의 제1 시점은 반도체 처리용 성막 방법이며,
반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하는 공정으로서, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정하는 공정과,
다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하는 공정으로서, 상기 반응실 내에 불소를 포함하지 않고 염소를 포함하는 에칭 가스를 공급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정하는 공정과,
다음에, 상기 반응실 내를 퍼지하는 공정과,
다음에, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하는 공정으로서, 상기 반응실 내에 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정하는 공정을 구비한다.
본 발명의 제2 시점은 반도체 처리용 성막 장치이며,
피처리 기판을 수용하는 반응실과,
상기 반응실에 대해 상기 피처리 기판을 로드/언로드하는 기구와,
상기 반응실 내를 가열하는 히터와,
상기 반응실 내를 배기하는 배기계와,
상기 반응실 내에, 상기 피처리 기판 상에 박막을 형성하기 위한 성막 가스를 공급하는 성막 가스 공급계와,
상기 반응실 내에 불소를 포함하지 않고 또한 염소를 포함하는 에칭 가스를 공급하는 에칭 가스 공급계와,
상기 장치의 동작을 제어하는 제어부를 구비하고,
상기 제어부는,
상기 반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하는 공정으로서, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정하는 공정과,
다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하는 공정으로서, 상기 반응실 내에 상기 에칭 가스를 공급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정하는 공정과,
다음에, 상기 반응실 내를 퍼지하는 공정과,
다음에, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하는 공정으로서, 상기 반응실 내에 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정하는 공정을 실행한다.
본 발명의 제3 시점은 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체이며,
상기 프로그램 지령은 프로세서에 의해 실행될 때, 반도체 처리용 성막 장치에, 반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하는 공정으로서, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정하는 공정과,
다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하는 공정으로서, 상기 반응실 내에 불소를 포함하지 않고 염소를 포함하는 에칭 가스를 공 급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정하는 공정과,
다음에, 상기 반응실 내를 퍼지하는 공정과,
다음에, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하는 공정으로서, 상기 반응실 내에 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정하는 공정을 실행시킨다.
본 발명의 추가 목적 및 이점들은 다음의 상세한 설명에 개시될 것이며, 일부는 상세한 설명으로부터 명백할 것이고 또는 본 발명의 실시에 의해 학습될 수도 있다. 본 발명의 목적 및 이점들은 특별히 이후에 개시되는 수단들 및 조합들에 의해 인식되고 얻어질 수도 있다.
본 명세서에 합체되고 일부로 구성되는 첨부 도면들은 본 발명의 실시예들을 나타내고 있고, 상기한 일반적인 설명과 함께 하기되는 실시예들의 상세한 설명은 본 발명의 원리들을 설명하는 것으로 제공된다.
이하에, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙여 중복 설명은 필요한 경우에만 행한다.
<제1 실시 형태>
도1은 본 발명의 제1 실시 형태에 관한 종형 열처리 장치를 도시하는 도면이다. 이 장치는 폴리실리콘막을 형성하기 위한 일괄식 종형 열처리 장치(1)로서 구성된다. 도1에 도시한 바와 같이, 열처리 장치(1)는 길이 방향이 수직 방향을 향 하게 된 대략 원통형의 반응관(반응실)(2)을 갖는다. 반응관(2)은 내열성 및 내부식성이 우수한 재료, 예를 들어 석영, 탄화규소(SiC)로 이루어지는 군으로부터 선택된 재료를 주성분(50 ％ 이상)으로 한다.
반응관(2)의 상단부에는 상단부측을 향해 직경이 축소되도록 대략 원추형으로 형성된 정상부(3)가 배치된다. 정상부(3)의 중앙에는 반응관(2) 내의 가스를 배기하기 위한 배기구(4)가 배치된다. 배기구(4)에는 기밀한 배기관(5)을 거쳐서 배기부(GE)가 접속된다. 배기부(GE)에는 밸브, 진공 배기 펌프(도1에 도시하지 않음, 도2에 부호 127로 지시) 등의 압력 조정 기구가 배치되고, 배기부(GE)에 의해 반응관(2) 내의 분위기가 배출되는 동시에, 소정의 압력(진공도)으로 설정 가능해진다.
반응관(2)의 하방에는 덮개(6)가 배치된다. 덮개(6)는 내열성 및 내부식성이 우수한 재료, 예를 들어 석영, 탄화규소(SiC)로 이루어지는 군으로부터 선택된 재료를 주성분(50 ％ 이상)으로 한다. 덮개(6)는 후술하는 보트 엘리베이터(도1에 도시하지 않음, 도2에 부호 128로 지시)에 의해 상하 이동 가능하게 구성된다. 보트 엘리베이터에 의해 덮개(6)가 상승하면, 반응관(2)의 하방측(노 입구 부분)이 폐쇄된다. 보트 엘리베이터에 의해 덮개(6)가 하강하면, 반응관(2)의 하방측(노 입구 부분)이 개방된다.
덮개(6)의 상부에는 보온통(7)이 배치된다. 보온통(7)은 반응관(2)의 노 입구 부분으로부터의 방열에 의한 반응관(2) 내의 온도 저하를 방지하는 저항 발열체로 이루어지는 평면형의 히터(8)를 갖는다. 이 히터(8)는 통형의 지지체(9)에 의 해 덮개(6)의 상면으로부터 소정의 높이로 지지된다.
보온통(7)의 상방에는 회전 테이블(10)이 배치된다. 회전 테이블(10)은 피처리 기판, 예를 들어 반도체 웨이퍼(W)를 수용하는 웨이퍼 보트(11)를 회전 가능하게 적재하는 적재대로서 기능한다. 구체적으로는, 회전 테이블(10)의 하부에는 회전 지주(12)가 배치된다. 회전 지주(12)는 히터(8)의 중앙부를 관통하여 회전 테이블(10)을 회전시키는 회전 기구(13)에 접속된다.
회전 기구(13)는 모터(도시하지 않음)와, 덮개(6)의 하면측으로부터 상면측으로 기밀 상태로 관통 도입된 회전축(14)을 구비하는 회전 도입부(15)로 주로 구성된다. 회전축(14)은 회전 테이블(10)의 회전 지주(12)에 연결되어 회전 지주(12)를 거쳐서 모터의 회전력을 회전 테이블(10)에 전한다. 이로 인해, 회전 기구(13)의 모터에 의해 회전축(14)이 회전하면, 회전축(14)의 회전력이 회전 지주(12)에 전해져 회전 테이블(10)이 회전한다.
웨이퍼 보트(11)는 반도체 웨이퍼(W)가 수직 방향으로 소정의 간격을 두고 복수 매, 예를 들어 100매 수용 가능하게 구성된다. 웨이퍼 보트(11)는 내열성 및 내부식성이 우수한 재료, 예를 들어 석영, 탄화규소(SiC)로 이루어지는 군으로부터 선택된 재료를 주성분(50 ％ 이상)으로 한다. 이와 같이, 회전 테이블(10) 상에 웨이퍼 보트(11)가 적재되므로, 회전 테이블(10)이 회전하면 웨이퍼 보트(11)가 회전하고, 웨이퍼 보트(11) 내에 수용된 반도체 웨이퍼(W)가 회전한다.
반응관(2)의 주위에는 반응관(2)을 둘러싸도록, 예를 들어 저항 발열체로 이루어지는 히터(16)가 배치된다. 이 히터(16)에 의해 반응관(2)의 내부가 소정의 온도로 승온(가열)되고, 이 결과, 반도체 웨이퍼(W)가 소정의 온도로 가열된다.
반응관(2)의 하단부 근방의 측면에는 반응관(2) 내에 처리 가스(예를 들어, 성막 가스, 에칭 가스)를 도입하는 처리 가스 도입관(17)이 삽입 관통된다. 처리 가스 도입관(17)은 후술하는 질량 유량계(MFC)(도1에 도시하지 않음, 도2에 부호 125로 지시)를 거쳐서 처리 가스 공급원(GS1)에 접속된다.
성막 가스는 반도체 웨이퍼(W) 상에 폴리실리콘막을 CVD에 의해 형성하기 위해, 실란계 가스를 포함한다. 에칭 가스는 자연 산화막을 제거하기 위해, 불소를 포함하지 않고 또한 염소를 포함하는 가스로 이루어진다. 본 실시 형태에 있어서, 성막 가스는 실란계 가스인 모노실란(SiH4) 가스와 희석 가스인 질소 가스의 혼합 가스로 이루어진다. 또한, 에칭 가스는 염소(Cl2) 가스와 희석 가스인 질소 가스와의 혼합 가스로 이루어진다.
또한, 도1에서는 처리 가스 도입관(17)을 하나만 도시하고 있지만, 본 실시 형태에서는 처리 공정의 종류 혹은 반응관(2) 내로 도입하는 가스의 종류에 따라서 복수개의 처리 가스 도입관(17)이 삽입 관통된다. 구체적으로는, 반응관(2) 내로 성막 가스를 도입하는 성막 가스 도입관과, 반응관(2) 내로 에칭 가스를 도입하는 에칭 가스 도입관이 반응관(2)의 하단부 근방의 측면에 삽입 관통된다.
또한, 반응관(2)의 하단부 근방의 측면에는 퍼지 가스 공급관(18)이 삽입 관통된다. 퍼지 가스 공급관(18)은 후술하는 질량 유량계(MFC)(도1에 도시하지 않음, 도2에 부호 125로 지시)를 거쳐서 퍼지 가스 공급원(GS2)에 접속된다.
또한, 열처리 장치(1)는 장치 각 부의 제어를 행하는 제어부(100)를 갖는다. 도2는 제어부(100)의 구성을 도시하는 도면이다. 도2에 도시한 바와 같이, 제어부(100)에는, 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 제어기(124), MFC(125), 밸브 제어부(126), 진공 펌프(127), 보트 엘리베이터(128) 등이 접속된다.
조작 패널(121)은 표시 화면과 조작 버튼을 구비하고, 오퍼레이터의 조작 지시를 제어부(100)에 전하고, 또한 제어부(100)로부터의 다양한 정보를 표시 화면에 표시한다. 온도 센서(군)(122)는 반응관(2) 내 및 배기관(5) 내의 각 부의 온도를 측정하고, 그 측정치를 제어부(100)에 통지한다. 압력계(군)(123)는 반응관(2) 내 및 배기관(5) 내의 각 부의 압력을 측정하고, 측정치를 제어부(100)에 통지한다.
히터 제어기(124)는 히터(8) 및 히터(16)를 개별로 제어하기 위한 것이다. 히터 제어기(124)는 제어부(100)로부터의 지시에 응답하고, 히터(8) 및 히터(16)에 통전하여 이들을 가열한다. 히터 제어기(124)는 또한 히터(8) 및 히터(16)의 소비 전력을 개별로 측정하여 제어부(100)에 통지한다.
MFC(125)는 처리 가스 도입관(17), 퍼지 가스 공급관(18) 등의 각 배관에 배치된다. MFC(125)는 각 배관을 흐르는 가스의 유량을 제어부(100)로부터 지시된 양으로 제어한다. MFC(125)는 또한 실제로 흐른 가스의 유량을 측정하여 제어부(100)에 통지한다.
밸브 제어부(126)는 각 배관에 배치되고, 각 배관에 배치된 밸브의 개방도를 제어부(100)로부터 지시된 값으로 제어한다. 진공 펌프(127)는 배기관(5)에 접속 되어 반응관(2) 내의 가스를 배기한다.
보트 엘리베이터(128)는 덮개(6)를 상승시킴으로써 회전 테이블(10) 상에 적재된 웨이퍼 보트(11)[반도체 웨이퍼(W)]를 반응관(2) 내에 로드한다. 보트 엘리베이터(128)는 또한 덮개(6)를 하강시킴으로써 회전 테이블(10) 상에 적재된 웨이퍼 보트(11)[반도체 웨이퍼(W)]를 반응관(2) 내로부터 언로드한다.
제어부(100)는 레시피 기억부(111)와, ROM(112)과, RAM(113)과, I/O 포트(114)와, CPU(115)를 포함한다. 이들은 버스(116)에 의해 서로 접속되고, 버스(116)를 거쳐서 각 부 사이에서 정보가 전달된다.
레시피 기억부(111)에는 셋업용 레시피와 복수의 프로세스용 레시피가 기억된다. 열처리 장치(1)의 제조 당초에는 셋업용 레시피만이 격납된다. 셋업용 레시피는 각 열처리 장치에 따른 열모델 등을 생성할 때에 실행되는 것이다. 프로세스용 레시피는 사용자가 실제로 행하는 열처리(프로세스)마다 준비되는 레시피이다. 프로세스용 레시피는 반응관(2)으로의 반도체 웨이퍼(W)의 로드로부터 처리 완료된 웨이퍼(W)를 언로드하기까지의 각 부의 온도 변화, 반응관(2) 내의 압력 변화, 처리 가스 공급의 개시 및 정지의 타이밍과 공급량 등을 규정한다.
ROM(112)은 EEPROM, 플래시 메모리, 하드디스크 등으로 구성되어 CPU(115)의 동작 프로그램 등을 기억하는 기록 매체이다. RAM(113)은 CPU(115)의 작업 영역 등으로서 기능한다.
I/O 포트(114)는 조작 패널(121), 온도 센서(122), 압력계(123), 히터 제어기(124), MFC(125), 밸브 제어부(126), 진공 펌프(127), 보트 엘리베이터(128) 등 에 접속되어 데이터나 신호의 입출력을 제어한다.
CPU(Central Processing Unit)(115)는 제어부(100)의 중추를 구성한다. CPU(115)는 ROM(112)에 기억된 제어 프로그램을 실행하여 조작 패널(121)로부터의 지시에 따라서 레시피 기억부(111)에 기억되는 레시피(프로세스용 레시피)에 따라서 열처리 장치(1)의 동작을 제어한다. 즉, CPU(115)는 온도 센서(군)(122), 압력계(군)(123), MFC(125) 등에 반응관(2) 내 및 배기관(5) 내의 각 부의 온도, 압력, 유량 등을 측정시킨다. 또한, CPU(115)는 이 측정 데이터를 기초로 하여 히터 제어기(124), MFC(125), 밸브 제어부(126), 진공 펌프(127) 등에 제어 신호 등을 출력하여 상기 각 부가 프로세스용 레시피에 따르도록 제어한다.
다음에, 이상과 같이 구성된 열처리 장치(1)를 이용한 폴리실리콘막의 형성 방법에 대해 설명한다. 본 실시 형태에서는, 우선 저온도로 설정된 반응관(2) 내에 자연 산화막이 형성된 반도체 웨이퍼(단결정 실리콘 웨이퍼)(W)를 로드한다. 다음에, 반응관(2) 내에 에칭 가스를 공급하고 에칭에 의해 반도체 웨이퍼(W) 상의 자연 산화막을 제거한다. 다음에, 반응관(2) 내에 성막 가스를 공급하고 CVD에 의해 반도체 웨이퍼(W) 상에 폴리실리콘막을 형성한다. 도3은 본 발명의 제1 실시 형태에 관한 성막 방법의 레시피를 나타내는 도면이다.
또한, 이하의 설명에 있어서, 열처리 장치(1)를 구성하는 각 부의 동작은 제어부(100)[CPU(115)]에 의해 제어된다. 각 처리에 있어서의 반응관(2) 내의 온도, 압력, 가스의 유량 등은, 전술한 바와 같이 제어부(100)[CPU(115)]가 히터 제어기(124)[히터(8), 히터(16)], MFC(125)[처리 가스 도입관(17), 퍼지 가스 공급 관(18)], 밸브 제어부(126), 진공 펌프(127) 등을 제어함으로써 후술하는 레시피에 따른 조건이 된다.
우선, 히터(16)에 의해 반응관(2) 내를 소정의 로드 온도, 예를 들어 300 ℃로 가열한다. 또한, 퍼지 가스 공급관(18)으로부터 반응관(2) 내로 질소(N2)를 소정량으로 공급한다. 다음에, 반도체 웨이퍼(실리콘 웨이퍼)(W)가 수용된 웨이퍼 보트(11)를 덮개(6) 상에 적재하고, 보트 엘리베이터(128)에 의해 덮개(6)를 상승시킨다. 이에 의해, 반도체 웨이퍼(W)를 탑재한 웨이퍼 보트(11)를 반응관(2) 내에 로드하는 동시에, 반응관(2)을 밀폐한다(로드 공정).
로드 온도는 열의 영향으로 실리콘 표면 상의 자연 산화막이 개질되어 안정화가 개시되는 온도(500 ℃)보다도 충분히 낮게 설정된다. 이로 인해, 로드 온도는 실온 내지 300 ℃의 범위 내에서 설정되는 것이 바람직하다.
다음에, 퍼지 가스 공급관(18)으로부터 반응관(2) 내로 소정량의 질소를 공급한다. 이와 함께, 히터(16)에 의해 반응관(2) 내를 소정의 에칭 온도, 예를 들어 400 ℃로 가열한다. 또한, 반응관(2) 내의 가스를 배출하고, 반응관(2)을 소정의 에칭 압력, 예를 들어 1330 ㎩(10 Torr)로 감압한다. 그리고, 이 감압 및 가열 조작을 반응관(2)이 소정의 압력 및 온도로 안정될 때까지 행한다(안정화 공정).
또한, 회전 기구(13)의 모터를 제어하여 회전 테이블(10)을 회전시키고, 웨이퍼 보트(11)를 회전시킨다. 웨이퍼 보트(11)를 회전시킴으로써, 웨이퍼 보트(11)에 수용된 반도체 웨이퍼(W)도 회전하고, 반도체 웨이퍼(W)가 균일하게 가열 된다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(18)으로부터의 질소의 공급을 정지한다. 그리고, 대응하는 처리 가스 도입관(17)으로부터 염소(Cl2) 가스와 질소 가스의 혼합 가스로 이루어지는 에칭 가스를 반응관(2) 내로 도입한다. 여기서, 염소 가스를 소정량, 예를 들어, 도3의 (d)에 도시한 바와 같이 0.25 리터/분 및 질소 가스를 소정량, 예를 들어, 도3의 (c)에 도시한 바와 같이 3 리터/분 공급한다. 이와 같은 조건 하에서 반도체 웨이퍼(W)의 표면을 에칭하여 자연 산화막을 제거한다(에칭 공정).
에칭 온도는 열의 영향으로 실리콘 표면 상의 자연 산화막이 개질되어 안정화가 개시되는 온도(500 ℃)보다도 낮게 설정된다. 또한, 본 실시 형태에 있어서, 에칭 온도는 에칭 가스 중의 염소를 활성화하도록 설정된다. 이로 인해, 에칭 온도는 350 내지 500 ℃의 범위 내에서 설정되는 것이 바람직하다. 단, 후술하는 바와 같이 반응관(2) 외의 여기 기구를 사용하여 에칭 가스 중의 염소를 활성화시키는 경우에는 에칭 온도를 350 ℃ 미만으로 설정할 수 있다.
또한, 에칭의 양호한 특성을 얻기 위해, 에칭 공정에 있어서의 다른 조건은 이하와 같이 설정된다. 즉, 반응관(2) 내의 압력은 133 ㎩ 내지 26.6 ㎪(1 Torr 내지 200 Torr)의 범위 내에서 설정되는 것이 바람직하다. 염소의 유량은 0.05 리터/분 내지 1 리터/분의 범위 내에서 설정되는 것이 바람직하다. 질소의 유량은 0.6 리터/분 내지 3 리터/분의 범위 내에서 설정되는 것이 바람직하다. 염소와 질 소의 유량비는 1 : 1 내지 1 : 12의 범위 내에서 설정되는 것이 바람직하다.
반응관(2) 내로 도입된 에칭 가스는 반응관(2) 내의 열에 의해 열분해 반응을 일으키고 염소의 라디칼이 발생한다. 또한, 이 열에 의해 염소의 분자도 활성화된다. 이 활성화된 염소에 의해 반도체 웨이퍼(W)의 표면이 에칭되어 자연 산화막이 제거된다. 이때, 반응관(2) 내의 온도는 자연 산화막이 개질되어 안정화가 개시되는 온도(500 ℃)보다도 낮게 설정된다. 이로 인해, 자연 산화막은 불안정하고, 에칭에 의해 제거하기 쉬운 상태에 있다. 즉, 자연 산화막이 완전한 산화막이 되기 전에 반도체 웨이퍼(W) 상으로부터 자연 산화막을 제거할 수 있다.
실리콘 표면 상의 자연 산화막인 경우, 활성화된 염소는 이 얇은 자연 산화막을 통과하여 실리콘 표면을 에칭한다. 또한, 반도체 웨이퍼(W)의 표면이 노출되어 있는 경우에는, 활성화된 염소는 이 노출된 표면을 에칭한다. 반도체 웨이퍼(W)의 표면이 에칭되면, 에칭된 표면에 형성된 자연 산화막이 반도체 웨이퍼(W)로부터 제거된다. 이에 의해, 반도체 웨이퍼(W)의 표면이 자연 산화막마다 균일하게 에칭된다.
또한, 자연 산화막의 제거에 활성화된 염소를 이용하고 있으므로, 석영이나 탄화규소를 거의 에칭하지 않는다. 이로 인해, 에칭 공정에 있어서, 반응관(2) 내의 부재가 손상을 받지 않게 된다. 또한, 에칭에 의해 물이나 산소가 발생하지 않으므로, 원래의 자연 산화막이 제거된 반도체 웨이퍼(W)에 다시 자연 산화막이 형성되지 않게 된다. 또한, 반응관(2) 내의 부재에 물을 기인으로 하는 녹의 발생을 방지할 수 있다.
반도체 웨이퍼(W)의 표면의 자연 산화막이 제거되면, 처리 가스 도입관(17)으로부터의 에칭 가스의 공급을 정지한다. 그리고, 반응관(2) 내를 배기하는 동시에, 도3의 (c)에 도시한 바와 같이 퍼지 가스 공급관(18)으로부터 반응관(2) 내로 소정량의 질소를 공급하고, 반응관(2) 내의 가스를 배기관(5)에 배출한다(퍼지 공정). 또한, 반응관(2) 내의 가스를 확실하게 배출하기 위해, 반응관(2) 내의 가스의 배출 및 질소의 공급을 복수회 반복하는 사이클 퍼지를 행하는 것이 바람직하다.
다음에, 퍼지 가스 공급관(18)으로부터 반응관(2) 내로 소정량의 질소를 공급한다. 이와 함께, 히터(16)에 의해 반응관(2) 내를, 예를 들어 600 ℃의 소정의 성막 온도로 가열한다. 또한, 반응관(2) 내의 가스를 배출하고, 반응관(2)을, 예를 들어 26.6 ㎩(0.2 Torr)의 소정의 압력으로 감압한다. 그리고, 이 감압 및 가열 조작을 반응관(2)이 소정의 압력 및 온도로 안정될 때까지 행한다(안정화 공정).
또한, 회전 기구(13)의 모터를 제어하여 회전 테이블(10)을 회전시키고, 웨이퍼 보트(11)를 회전시킨다. 웨이퍼 보트(11)를 회전시킴으로써, 웨이퍼 보트(11)에 수용된 반도체 웨이퍼(W)도 회전하고, 반도체 웨이퍼(W)가 균일하게 가열된다.
반응관(2) 내가 소정의 압력 및 온도로 안정되면, 퍼지 가스 공급관(18)으로부터의 질소의 공급을 정지한다. 그리고, 도3의 (c) 및 (e)에 도시한 바와 같이, 대응하는 처리 가스 도입관(17)으로부터 모노실란(SiH4) 가스와 질소 가스의 혼합 가스로 이루어지는 성막 가스를 반응관(2) 내로 도입한다.
반응관(2) 내로 도입된 성막 가스는 반응관(2) 내의 열에 의해 열분해 반응을 일으킨다. 이 분해 성분에 의해, 실리콘 분자나 원자가 생성되어 반도체 웨이퍼(W)의 표면에 폴리실리콘막이 형성된다(성막 공정). 이와 같이, 동일한 반응관(2) 내에서 에칭 공정을 행한 후에 성막 공정을 행하고 있으므로, 자연 산화막이 부착되어 있지 않은 반도체 웨이퍼(W)에 폴리실리콘막을 형성할 수 있다.
반도체 웨이퍼(W)의 표면에 소정 두께의 폴리실리콘막이 형성되면, 처리 가스 도입관(17)으로부터의 성막 가스의 공급을 정지한다. 그리고, 반응관(2) 내를 배기하는 동시에, 도3의 (c)에 도시한 바와 같이 퍼지 가스 공급관(18)으로부터 반응관(2) 내로 소정량의 질소를 공급하고, 반응관(2) 내의 가스를 배기관(5)에 배출한다(퍼지 공정). 또한, 반응관(2) 내의 가스를 확실하게 배출하기 위해, 반응관(2) 내의 가스의 배출 및 질소의 공급을 복수회 반복하는 사이클 퍼지를 행하는 것이 바람직하다.
그리고, 퍼지 가스 공급관(18)으로부터 반응관(2) 내로 소정량의 질소를 공급하고, 도3의 (b)에 도시한 바와 같이 반응관(2) 내의 압력을 상압으로 복귀시킨다. 최후에, 보트 엘리베이터(128)에 의해 덮개(6)를 하강시킴으로써, 폴리실리콘막이 형성된 반도체 웨이퍼(W)와 함께 웨이퍼 보트(11)를 언로드한다(언로드 공정).
<제2 실시 형태>
도4는 본 발명의 제2 실시 형태에 관한 종형 열처리 장치를 도시하는 도면이다. 이 장치(1X)는 처리 가스 도입관(17)에 여기 기구(31)가 배치되는 점을 제외하고, 상술한 열처리 장치(1)와 마찬가지로 구성된다. 이 성막 장치(1X)에 따르면, 처리 가스 공급원(GS1)으로부터의 에칭 가스가 여기 기구(31)를 통과할 때에 에칭 가스 중의 염소가 활성화된다. 이 경우, 에칭 공정에 있어서의 반응관(2) 내의 온도를 상술한 경우보다도 낮게 해도, 활성화된 염소를 반도체 웨이퍼(W)에 공급할 수 있다. 따라서, 에칭 공정에 있어서 보다 낮은 처리 온도를 사용하는 것이 가능해진다. 여기 기구(31)로서는, 플라즈마, 자외선, 또는 촉매에 의해 염소를 활성화하는 기구로 할 수 있다.
상기 실시 형태에서는 에칭 가스로서, 염소(Cl2) 가스와 질소 가스의 혼합 가스가 예시된다. 이 점에 관하여, 에칭 가스로서 다른 가스(불소를 포함하지 않고 염소를 포함함), 예를 들어 염화수소 가스와 질소 가스의 혼합 가스를 사용할 수도 있다.
상기 실시 형태에서는 성막 가스로서, 실란계 가스인 모노실란(SiH4) 가스와 질소 가스의 혼합 가스가 예시된다. 이 점에 관한 것으로, 실란계 가스로서 다른 가스, 예를 들어 디클로로실란(DCS), 디실란(Si2H6), 트리실란(Si3H8), 헥사클로로디실란(Si2Cl6 : HCD), 헥사메틸디실라잔(HMDS), 테트라클로로실란(SiCl4 : TCS), 디시릴아민(DSA), 트리시릴아민(TSA), 비스터셜부틸아미노실란(BTBAS)을 사용할 수도 있다.
상기 실시 형태에서는, 자연 산화막이 반도체 웨이퍼(W)(전형적으로는 단결정 실리콘으로 이루어짐) 상에 존재하는 경우에 대해 예시된다. 이 점에 관하여, 자연 산화막이, 예를 들어 실리콘(단결정 혹은 다결정으로 이루어짐)과 같은 반도체막이나, 텅스텐(W)과 같은 금속막 상에 존재하는 경우에도 본 발명을 적용할 수 있다. 또한, 피처리 기판은 반도체 웨이퍼(W)로 한정되는 것은 아니고, 예를 들어 LCD용 유리 기판 등에 적용하는 것도 가능하다.
예를 들어, 폴리실리콘막 상에 형성된 자연 산화막을 제거하는 경우, 상기 실시 형태와 동일한 순서에 의해 활성화된 염소(염소 라디칼)가 공급된다. 공급된 염소는 폴리실리콘막 상에 형성된 얇은 자연 산화막을 투과하고, 이 자연 산화막이 접하는 폴리실리콘막의 표면을 에칭한다. 이는 활성화된 염소가 얇은 자연 산화막을 투과할 수 있는 동시에 폴리실리콘과의 선택비가 높고, 폴리실리콘막의 표면을 선택적으로 에칭할 수 있기 때문이다. 이 에칭에 의해, 자연 산화막이 접하는 폴리실리콘막의 표면이 제거되어, 결과적으로 폴리실리콘막 상에 형성된 자연 산화막도 제거된다. 이 결과, 폴리실리콘막 상에 형성된 자연 산화막을 제거할 수 있다. 또한, 실리콘막이나 금속막 상에 형성된 자연 산화막에 대해서도 마찬가지이다.
상기 실시 형태에서는 에칭 가스나 성막 가스가 희석 가스로서의 질소 가스를 포함한다. 희석 가스를 포함시킴으로써 처리 시간의 설정이 용이해지므로, 희석 가스를 포함시키는 것이 바람직하다. 그러나, 에칭 가스나 성막 가스는 희석 가스를 포함하지 않아도 좋다. 희석 가스로서는, 질소 가스, 헬륨 가스(He), 네온 가스(Ne), 아르곤 가스(Ar) 등의 불활성 가스인 것이 바람직하다.
상기 실시 형태에서는 처리 공정의 종류마다 처리 가스 도입관(17)이 배치된다. 대신에, 예를 들어, 가스의 종류마다 처리 가스 도입관(17)을 설치해도 좋다. 또한, 복수개로부터 동일한 가스가 도입되도록 반응관(2)의 하단부 근방의 측면에 복수개의 처리 가스 도입관(17)이 삽입 관통되어 있어도 좋다. 이 경우, 복수개의 처리 가스 도입관(17)으로부터 반응관(2) 내로 처리 가스가 공급되고, 반응관(2) 내로 처리 가스를 보다 균일하게 도입할 수 있다.
상기 실시 형태에서는 열처리 장치로서, 단일관 구조의 일괄식 열처리 장치가 사용된다. 대신에, 본 발명은, 예를 들어 반응관이 내관과 외관으로 구성된 2중관 구조인 일괄식 종형 열처리 장치에 적용할 수 있다. 또한, 본 발명은 매엽식(single type) 열처리 장치에 적용할 수도 있다.
열처리 장치의 제어부(100)는 전용의 시스템에 상관없이 통상의 컴퓨터 시스템을 이용하여 실현 가능하다. 예를 들어, 범용 컴퓨터에 상술한 처리를 실행하기 위한 프로그램을 격납한 기록 매체(가요성 디스크, CD-ROM 등)로부터 상기 프로그램을 인스톨함으로써 상술한 처리를 실행하는 제어부(100)를 구성할 수 있다.
이들 프로그램을 공급하기 위한 수단은 임의이다. 프로그램은 상술한 바와 같이 소정의 기록 매체를 거쳐서 공급할 수 있는 것 외에, 예를 들어 통신 회선, 통신 네트워크, 통신 시스템 등을 거쳐서 공급해도 좋다. 이 경우, 예를 들어 통신 네트워크의 게시판(BBS)에 상기 프로그램을 게시하고, 이를 네트워크를 거쳐서 반송파에 중첩하여 제공해도 좋다. 그리고, 이와 같이 제공된 프로그램을 기동하 고, 0S의 제어 하에서 다른 어플리케이션 프로그램과 마찬가지로 실행함으로써, 상술한 처리를 실행할 수 있다.
추가적인 이점 및 변경들은 당 업계의 숙련자들에게 용이하게 발생할 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 본 명세서에 도시되고 설명된 특정 설명 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 청구항들 및 그와 균등한 것에 의해 정의된 바와 같은 일반적인 본 발명의 개념의 사상 또는 범주를 벗어나지 않는 한 다양한 변경들이 이루어질 수도 있다.
본 발명에 따르면, 피처리 기판 상의 자연 산화막을 확실하게 제거하여 성막을 행하는 것이 가능한 반도체 처리용 성막 방법 및 장치를 제공할 수 있다.

Claims (17)

  1. 반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하는 공정으로서, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정하는 공정과,
    다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하는 공정으로서, 상기 반응실 내에 불소를 포함하지 않고 염소를 포함하는 에칭 가스를 공급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정하는 공정과,
    다음에, 상기 반응실 내를 퍼지하는 공정과,
    다음에, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하는 공정으로서, 상기 반응실 내에 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정하는 공정을 구비하고,
    상기 에칭 가스 중의 염소는 활성화된 상태에서 상기 자연 산화막을 제거하기 위해 사용되는 반도체 처리용 성막 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 에칭 온도는 상기 로드 온도보다도 높고, 상기 에칭 가스 중의 염소가 활성화되도록 설정되는 반도체 처리용 성막 방법.
  4. 제1항에 있어서, 상기 에칭 가스는 상기 반응실 외에 배치된 여기 기구에서 염소가 활성화되면서 상기 반응실 내에 공급되는 반도체 처리용 성막 방법.
  5. 제4항에 있어서, 상기 여기 기구는 플라즈마, 자외선 및 촉매로 이루어지는 군으로부터 선택된 수단에 의해 염소를 활성화하는 반도체 처리용 성막 방법.
  6. 제1항에 있어서, 상기 피처리면은 반도체 웨이퍼, 실리콘막 및 금속막으로 이루어지는 군으로부터 선택된 층의 표면에 의해 규정되는 반도체 처리용 성막 방법.
  7. 제6항에 있어서, 상기 피처리면은 실리콘으로 실질적으로 이루어지는 반도체 처리용 성막 방법.
  8. 제7항에 있어서, 상기 피처리면은 단결정 실리콘 및 다결정 실리콘으로 이루어지는 군으로부터 선택된 재료로 실질적으로 이루어지는 반도체 처리용 성막 방법.
  9. 제7항에 있어서, 상기 임계치 온도는 500 ℃인 반도체 처리용 성막 방법.
  10. 제7항에 있어서, 상기 에칭 압력은 133 ㎩ 내지 26.6 ㎪(1 내지 200 Torr)의 범위 내인 반도체 처리용 성막 방법.
  11. 제7항에 있어서, 상기 박막은 실리콘막으로 실질적으로 이루어지는 반도체 처리용 성막 방법.
  12. 제11항에 있어서, 상기 로드 온도는 상기 에칭 온도보다도 낮고, 상기 에칭 온도는 상기 성막 온도보다도 낮은 반도체 처리용 성막 방법.
  13. 제7항에 있어서, 상기 반응실의 내면은 석영 및 탄화규소로 이루어지는 군으로부터 선택된 재료를 포함하는 반도체 처리용 성막 방법.
  14. 반도체 처리용 성막 장치이며,
    피처리 기판을 수용하는 반응실과,
    상기 반응실에 대해 상기 피처리 기판을 로드/언로드하는 기구와,
    상기 반응실 내를 가열하는 히터와,
    상기 반응실 내를 배기하는 배기계와,
    상기 반응실 내에, 상기 피처리 기판 상에 박막을 형성하기 위한 성막 가스를 공급하는 성막 가스 공급계와,
    상기 반응실 내에 불소를 포함하지 않고 또한 염소를 포함하는 에칭 가스를 공급하는 에칭 가스 공급계와,
    상기 장치의 동작을 제어하는 제어부를 구비하고,
    상기 제어부는,
    상기 반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하는 공정으로서, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정하는 공정과,
    다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하는 공정으로서, 상기 반응실 내에 상기 에칭 가스를 공급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정하는 공정과,
    다음에, 상기 반응실 내를 퍼지하는 공정과,
    다음에, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하는 공정으로서, 상기 반응실 내에 전기 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정하는 공정을 실행하는 반도체 처리용 성막 장치.
  15. 제14항에 있어서, 상기 반응실 외에 배치되어 상기 에칭 가스 중의 염소를 활성화하기 위한 여기 기구를 더 구비하는 반도체 처리용 성막 장치.
  16. 제14항에 있어서, 상기 반응실의 내면은 석영 및 탄화규소로 이루어지는 군으로부터 선택된 재료를 포함하는 반도체 처리용 성막 장치.
  17. 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체이며,
    상기 프로그램 지령은 프로세서에 의해 실행될 때, 반도체 처리용 성막 장치에, 반응실 내에 자연 산화막이 형성된 피처리면을 갖는 피처리 기판을 로드하는 공정으로서, 상기 반응실 내를 상기 자연 산화막의 안정화가 생기는 임계치 온도보다 낮은 로드 온도로 설정하는 공정과,
    다음에, 상기 피처리면 상의 상기 자연 산화막을 에칭에 의해 제거하는 공정으로서, 상기 반응실 내에 불소를 포함하지 않고 염소를 포함하는 에칭 가스를 공급하는 동시에, 상기 반응실 내를 에칭 압력 및 상기 임계치 온도보다 낮은 에칭 온도로 설정하는 공정으로서, 상기 에칭 가스 중의 염소는 활성화된 상태에서 상기 자연 산화막을 제거하기 위해 사용되는 공정과,
    다음에, 상기 반응실 내를 퍼지하는 공정과,
    다음에, 상기 반응실 내에서 상기 피처리면 상에 CVD에 의해 박막을 형성하는 공정으로서, 상기 반응실 내에 성막 가스를 공급하는 동시에, 상기 반응실 내를 성막 온도로 설정하는 공정을 실행시키는 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체.
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