KR100966008B1 - 상온동작 단전자 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 상온동작 단전자 소자 및 그 제조방법에 관한 것으로, 특히 소스와 드레인 사이에 금속막을 증착 및 열처리 공정을 통해 다수개의 금속점 실리사이드를 형성하여 양자점으로 이용함으로써, 매우 작은 전기용량을 갖는 다수개의 양자점 구성이 가능하고, 이에 따라 상온에서도 소자의 동작 기능성 향상과 저전력, 고집적도를 갖는 상온동작 단전자 소자 및 그 제조방법을 제공하는데 그 목적이 있다. 이러한 목적을 달성하기 위한 수단으로서 본 발명에 따르는 상온동작 단전자 소자의 제조방법은, 실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계; 액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브영역(10a)에 불순물 이온을 주입하는 제2단계; SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계; 액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계; SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계; 실리콘산화막(30) 및 실리콘사이드화되지 않은 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계; SOI기판의 상부 전면에 걸쳐 게이트 산화막을 증착하는 제7단계; 액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 게이트 산화막을 식각하여 각각 콘택홀을 형성하고, 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드(60) 및 드레인패드(61)를 형성하는 제8단계; 및 실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다. 또한, 본 발명은 제7단계에서 게이트 산화막을 대신하여 보호막을 형성하고, SOI기판의 하부에 바텀게이트를 형성하는 상온동작 단전자 소자의 제조방법을 제공한다. 또한, 본 발명은 이러한 방법에 의해 제조된 상온동작 단전자 소자를 포함한다.
단전자소자, 실리사이드, 쿨롱블락케이드
Description
본 발명은 상온동작 단전자 소자 및 그 제조방법에 관한 것으로, 특히 다수개의 실리사이드 금속점을 직렬로 형성시키고 금속점을 다중 양자점으로 이용하여 상온에서 동작하는 단전자 소자 및 그 제조방법에 관한 것이다.
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단전자 소자는 소비전력이 매우 작기 때문에 기존의 소자에 비하여 회로의 집적도를 향상시킬 수 있다. 특히, 단전자 소자는 게이트 전압에 따라 드레인 전류가 주기적으로 증가하고 감소하는 매우 특별한 특성을 가지고 있다.
이를 좀더 상세하게 설명하면, 게이트 전압의 증가로 양자점에 유도전하가 늘어나서 양자점의 유도전하량이 기본전하에 도달하면, 소스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양자점 내의 연속적인 값의 유도전하량이 소스로부터의 터널링 전자에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 되며 이러한 현상을 쿨롱진동이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/오프로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여 "0", "1"의 신호를 주기적으로 나타낸다.
단전자 소자는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor: CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재에는 단일 양자점의 크기만을 줄여 전기용량을 줄이는 형태로 소자의 동작온도를 높이고 있으나, 금속점을 이용한 다중 양자점을 형성하면 단전자 소자 자체의 전기용량이 감소되므로 이것으로 단전자 소자의 동작온도를 상온으로 높일 수 있다. 양자점이 직렬로 배열되면 동일한 전기용량의 양자점의 개수가 증가함에 따라 전체 전기용량은 감소하게 된다.
일반적으로 실리사이드의 주요 용도는 다음과 같다. 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요원인이 된다. 따라서 저저항의 게이트 전극의 제조가 소자동작 속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트 전극으로 사용되었다.
기존의 실리사이드의 주요 용도와 상이하게 금속막의 두께를 얇게 증착한 후 열처리 과정을 거치면 금속점과 같은 형태로 실리사이드가 형성되는 연구가 진행중이며 (H. W. Chang et. al, J. Appl. Phys. 101, 09D124(2007)) 특히 코발트(Co)와 어븀(Er)등 실리사이드로 이용 가능한 금속점에 관한 보고서가 발표되고 있다. 또 열처리시 금속층이 실리콘 절연층(SiO2)과는 반응하지 않으므로 원하는 위치에 금속점을 형성할 수 있다.
상기한 종래의 단전자 소자는 구체적으로 도시되지는 않았지만 다음 두 가지의 형태로 나타낼 수 있다. 하나는 채널을 형성한 후 채널의 모양에 따라서 열산화공정에 의해 양자점을 형성하는 방식으로, 이 방식을 통해 상온에서 동작하는 소자를 만들기 위해서는 아주 작은 양자점이 필요하고, 접합부분의 전기용량을 조절하는데 용이하지 않으므로 제작시 용이하지 않다.
이를 좀더 상세하게 설명하면, 게이트 전압의 증가로 양자점에 유도전하가 늘어나서 양자점의 유도전하량이 기본전하에 도달하면, 소스로부터 전자 한 개가 터널링하여 유도전하량을 상쇄시켜 양자점의 포텐셜 에너지를 최소화시킨다. 이와 같이 게이트 전압에 의해 증가되는 양자점 내의 연속적인 값의 유도전하량이 소스로부터의 터널링 전자에 의해 상쇄되어 에너지를 최소화하려는 현상은 게이트 전압을 스위핑(sweeping)하면서 주기적으로 반복하게 되며 이러한 현상을 쿨롱진동이라 부른다. 즉 쿨롱진동은 게이트 전압의 변화에 따른 드레인 전류의 주기적인 온/오프로 관측되어진다. 쿨롱진동에 있어서 쿨롱블락케이드(Coulomb blockade) 영역과 터널링(tunneling) 영역이 규칙적으로 진동함으로 각각의 영역에 대하여 "0", "1"의 신호를 주기적으로 나타낸다.
단전자 소자는 클롱블락케이드 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로 전력소모가 적고, 직접도에 있어 기존의 상보형 금속 산화막 반도체(Complementary metal-oxide- semiconductor: CMOS)를 대체할 차세대 소자로 대두되고 있다.
현재에는 단일 양자점의 크기만을 줄여 전기용량을 줄이는 형태로 소자의 동작온도를 높이고 있으나, 금속점을 이용한 다중 양자점을 형성하면 단전자 소자 자체의 전기용량이 감소되므로 이것으로 단전자 소자의 동작온도를 상온으로 높일 수 있다. 양자점이 직렬로 배열되면 동일한 전기용량의 양자점의 개수가 증가함에 따라 전체 전기용량은 감소하게 된다.
일반적으로 실리사이드의 주요 용도는 다음과 같다. 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요원인이 된다. 따라서 저저항의 게이트 전극의 제조가 소자동작 속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트 전극으로 사용되었다.
기존의 실리사이드의 주요 용도와 상이하게 금속막의 두께를 얇게 증착한 후 열처리 과정을 거치면 금속점과 같은 형태로 실리사이드가 형성되는 연구가 진행중이며 (H. W. Chang et. al, J. Appl. Phys. 101, 09D124(2007)) 특히 코발트(Co)와 어븀(Er)등 실리사이드로 이용 가능한 금속점에 관한 보고서가 발표되고 있다. 또 열처리시 금속층이 실리콘 절연층(SiO2)과는 반응하지 않으므로 원하는 위치에 금속점을 형성할 수 있다.
상기한 종래의 단전자 소자는 구체적으로 도시되지는 않았지만 다음 두 가지의 형태로 나타낼 수 있다. 하나는 채널을 형성한 후 채널의 모양에 따라서 열산화공정에 의해 양자점을 형성하는 방식으로, 이 방식을 통해 상온에서 동작하는 소자를 만들기 위해서는 아주 작은 양자점이 필요하고, 접합부분의 전기용량을 조절하는데 용이하지 않으므로 제작시 용이하지 않다.
또 다른 하나는 단일 기판에 전자빔 리소그래피와 반응성이온 식각을 통하여 다수개의 양자점을 직렬로 형성하여 양자점의 전체전기용량을 줄이는 형태로서 상온에서 동작하는 단전자 소자를 구현하는 방식으로, 상온에서 동작하는 소자를 제작하기 위해 단일 양자점의 크기가 크게 형성되기 때문에 액티브 영역의 길이가 ㎛ 영역까지 커지게 되어 단전자소자의 기본적인 특성인 직접도의 향상에 많은 어려움이 있다.
본 발명은 종래의 문제점을 해결하기 위한 것으로, 특히 소스와 드레인 사이에 금속막을 증착하고 열처리로 다수개의 금속점 실리사이드를 형성하여 양자점으로 이용함으로써, 매우 작은 전기용량을 갖는 다수개의 양자점 구성이 가능하고, 이에 따라 상온에서도 소자의 동작 기능성 향상과 저전력, 고집적도를 갖는 상온동작 단전자 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
이러한 문제점을 해결하기 위한 수단으로서, 본 발명에 따르는 상온동작 단전자 소자의 제조방법은,
실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계;
액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브영역(10a)에 불순물 이온을 주입하는 제2단계;
SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;
액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;
SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계;
실리콘산화막(30) 및 실리콘사이드화되지 않은 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계;
SOI기판의 상부 전면에 걸쳐 게이트 산화막을 증착하는 제7단계;
액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 게이트 산화막을 식각하여 각각 콘택홀을 형성하고, 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드(60) 및 드레인패드(61)를 형성하는 제8단계; 및
실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 실리콘층(10)은 두께가 50㎚인 것을 특징으로 한다.
또한, 제1단계에서, 액티브영역(10a)은 포토리소그래피, 전자빔 리소그래피, 또는 반응성 이온식각 방법으로 형성되고, 양자점(41)이 형성될 액티브영역(10a)의 길이는 100nm미만이고, 폭은 15nm미만인 것을 특징으로 한다.
또한, 실리콘산화막(30)은 두께 10~20㎚인 것을 특징으로 한다.
또한, 제3단계에서, 실리콘 산화막(30)을 형성하기 위해, 액티브영역(10a)이 열산화 공정에 의해 두께가 40~45㎚이고 폭이 10㎚ 미만으로 축소되는 것을 특징으로 한다.
또한, 제4단계는 반응성 이온식각 방식으로 액티브영역(10a)의 채널 부분을 두께 10~20㎚ 되도록 반응성 이온식각하는 것을 특징으로 한다.
또한, 금속막(40)은 Co, Er, Ti 또는 Ni을 이용하여 두께 0.1~1㎚가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 증착하여 형성하는 것을 특징으로 한다.
또한, 제6단계는 BOE를 이용하여 실리콘 산화막(30)을 제거하고, 황산 또는 과산화수소 혼합용액을 이용하여 실리사이드화되지 않은 금속막(40)을 제거하는 것을 특징으로 한다.
또한, 실리사이드 양자점(41)은 직경 2~10㎚ 크기로 10~50개가 형성되는 것을 특징으로 한다.
또한, 제7단계에서 게이트 산화막은 두께 30~50㎚로 화학기상 증착에 의해 형성된 게이트 산화막(50a)인 것을 특징으로 한다.
또는, 제7단계에서 게이트 산화막의 두께는 실리사이드 트랜치(31) 부분에서는 30~50㎚이고, 나머지 부분에서의 두께는 100~300nm이고, 화학기상 증착에 의해 형성된 게이트 산화막(50b)인 것을 특징으로 한다.
또한, 제9단계에서 게이트는 두께 100㎚ ~ 500㎚인 컨트롤 게이트(62) 또는 'T'형 게이트(63)인 것을 특징으로 한다.
한편, 본 발명에 따른 또 다른 제조방법으로서,
실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계;
액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브영역(10a)에 불순물 이온을 주입하는 제2단계;
SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;
액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;
SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계;
실리콘산화막(30) 및 실리콘사이드화되지 않은 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계;
SOI기판의 상부 전면에 걸쳐 보호막(70)을 형성하는 제7단계;
액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 보호막(70)을 식각하여 각각 콘택홀을 형성하고, 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드(60) 및 드레인패드(61)를 형성하는 제8단계; 및
SOI기판의 저면에 금속막을 증착하여 바텀게이트(64)를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다.
한편, 본 발명은 이와 같은 제조방법으로 제조된 상온동작 단전자 소자를 포함한다.
실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계;
액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브영역(10a)에 불순물 이온을 주입하는 제2단계;
SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;
액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;
SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계;
실리콘산화막(30) 및 실리콘사이드화되지 않은 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계;
SOI기판의 상부 전면에 걸쳐 게이트 산화막을 증착하는 제7단계;
액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 게이트 산화막을 식각하여 각각 콘택홀을 형성하고, 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드(60) 및 드레인패드(61)를 형성하는 제8단계; 및
실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 실리콘층(10)은 두께가 50㎚인 것을 특징으로 한다.
또한, 제1단계에서, 액티브영역(10a)은 포토리소그래피, 전자빔 리소그래피, 또는 반응성 이온식각 방법으로 형성되고, 양자점(41)이 형성될 액티브영역(10a)의 길이는 100nm미만이고, 폭은 15nm미만인 것을 특징으로 한다.
또한, 실리콘산화막(30)은 두께 10~20㎚인 것을 특징으로 한다.
또한, 제3단계에서, 실리콘 산화막(30)을 형성하기 위해, 액티브영역(10a)이 열산화 공정에 의해 두께가 40~45㎚이고 폭이 10㎚ 미만으로 축소되는 것을 특징으로 한다.
또한, 제4단계는 반응성 이온식각 방식으로 액티브영역(10a)의 채널 부분을 두께 10~20㎚ 되도록 반응성 이온식각하는 것을 특징으로 한다.
또한, 금속막(40)은 Co, Er, Ti 또는 Ni을 이용하여 두께 0.1~1㎚가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 증착하여 형성하는 것을 특징으로 한다.
또한, 제6단계는 BOE를 이용하여 실리콘 산화막(30)을 제거하고, 황산 또는 과산화수소 혼합용액을 이용하여 실리사이드화되지 않은 금속막(40)을 제거하는 것을 특징으로 한다.
또한, 실리사이드 양자점(41)은 직경 2~10㎚ 크기로 10~50개가 형성되는 것을 특징으로 한다.
또한, 제7단계에서 게이트 산화막은 두께 30~50㎚로 화학기상 증착에 의해 형성된 게이트 산화막(50a)인 것을 특징으로 한다.
또는, 제7단계에서 게이트 산화막의 두께는 실리사이드 트랜치(31) 부분에서는 30~50㎚이고, 나머지 부분에서의 두께는 100~300nm이고, 화학기상 증착에 의해 형성된 게이트 산화막(50b)인 것을 특징으로 한다.
또한, 제9단계에서 게이트는 두께 100㎚ ~ 500㎚인 컨트롤 게이트(62) 또는 'T'형 게이트(63)인 것을 특징으로 한다.
한편, 본 발명에 따른 또 다른 제조방법으로서,
실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계;
액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 액티브영역(10a)에 불순물 이온을 주입하는 제2단계;
SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;
액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;
SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계;
실리콘산화막(30) 및 실리콘사이드화되지 않은 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계;
SOI기판의 상부 전면에 걸쳐 보호막(70)을 형성하는 제7단계;
액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 보호막(70)을 식각하여 각각 콘택홀을 형성하고, 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드(60) 및 드레인패드(61)를 형성하는 제8단계; 및
SOI기판의 저면에 금속막을 증착하여 바텀게이트(64)를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 한다.
한편, 본 발명은 이와 같은 제조방법으로 제조된 상온동작 단전자 소자를 포함한다.
본 발명에 따르면, 다음과 같은 효과가 있다.
1) 소스와 드레인 사이에 다수개의 금속점 실리사이드 양자점을 직렬로 형성하여 단전자 소자의 전체 전기용량을 줄일 수 있기 때문에 단전자 소자의 작동효율을 향상시킬 수 있다.
2) 채널 상부에 'T'형 게이트를 형성하여 양자점 영역에서만 포텐셜을 조절할 수 있게 함으로써, 소스 및 드레인 영역과의 전기적 간섭이 발생하지 않아 상온에서도 단전자 소자를 작동시킬 수 있게 된다.
1) 소스와 드레인 사이에 다수개의 금속점 실리사이드 양자점을 직렬로 형성하여 단전자 소자의 전체 전기용량을 줄일 수 있기 때문에 단전자 소자의 작동효율을 향상시킬 수 있다.
2) 채널 상부에 'T'형 게이트를 형성하여 양자점 영역에서만 포텐셜을 조절할 수 있게 함으로써, 소스 및 드레인 영역과의 전기적 간섭이 발생하지 않아 상온에서도 단전자 소자를 작동시킬 수 있게 된다.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.
이하, 첨부도면을 참조하여 본 발명에 대하여 상세하게 설명하면 다음과 같다. 여기서, 도 1 내지 도 8c는 본 발명에 따른 상온동작 단전자 소자의 제조방법의 일실시예를 설명하기 위한 도면이고, 도 9는 본 발명에 따른 상온동작 단전자 소자의 제조방법의 다른 실시예에 의해 제조된 단전자 소자를 보여주는 사시도이다.
본 발명은 반도체 기판 상에 형성되는 소스와 드레인 사이에 금속점 실리사이드(metal grain silicide)를 이용한 양자점을 형성하고, 이 양자점을 컨트롤 게이트 또는 바텀 게이트를 이용하여 양자점에 공급되는 전류를 제어할 수 있도록 한 상온동작 단전자 소자 및 그 제조방법에 관한 것이다. 이하, 첨부도면을 참조하여 본 발명에 따르는 상온동작 단전자 소자의 제조방법에 대하여 살펴보면 다음과 같다.
본 발명에 따르는 상온동작 단전자 소자의 제조방법은 다음의 제1단계~제9단계에 따라 제조된다.
제1단계는 SOI기판에 액티브영역(10a)을 형성하는 단계이다. 여기서, 액티브영역(10a)은 후술하게 될 소스(13)와 드레인(14) 그리고 이들을 연결하는 채널을 포함하여 구성된다.
SOI기판은 실리콘기판(12) 상에 절연층(11)과 실리콘층(10)이 순차적으로 적층된 구조로 이루어진 통상의 기판을 의미한다. 또한, 액티브영역(10a)은 이러한 실리콘층(10)을 식각하여 형성하게 된다.
액티브영역(10a)의 식각은 포토리소그래피, 전자빔리소그래피 또는 반응성이온식각 방식을 이용하여, 일예로 도 1에서 보는 바와 같이 식각한다. 이때, 실리콘층(10)은 두께 50㎚로 정의하고, 액티브영역(10a)의 길이와 폭은 각각 100㎚미만 및 15㎚미만으로 식각한다.
제2단계는 액티브영역(10a)에 불순물 이온을 주입하는 단계이다. 불순물 주입을 위해 액티브영역(10a)의 상부, 바람직하기로는 채널 부분의 상부에 마스크(20)를 형성하고, 그 양측에 불순물 이온을 주입하여 소스(13) 및 드레인(14)을 형성하게 된다. 이때, 마스크로는 도핑 마스킹용 포토레지스트 패턴을 이용하고 불순물 주입이 끝나게 되면 공지의 방법으로 마스크를 제거한다. 도 2는 불순물 주입에 앞서 액티브영역(10a)의 채널 상부에 마스크(20)가 형성된 상태를 보여준다.
제3단계는 실리콘산화막(30)을 형성하는 단계이다. 실리콘산화막(30)은 SOI기판 윗면 전체에 10㎚ 내지 20㎚의 두께로 형성되게 된다. 이에 따라 제3단계에서 액티브영역(10a)의 두께가 얇아지는 것을 고려하는 것이 바람직하다. 따라서, 본 발명의 바람직한 실시예에서는 열산화 공정을 이용하여 액티브영역(10a)의 두께와 폭이 각각 40~ 45㎚와 폭 10㎚미만으로 축소 되도록 실리콘산화막(30)을 형성하는 것이 바람직하다. 도 3a는 실리콘산화막(30)이 형성된 상태를 보여주는 사시도이고, 도 3b는 도 3a에서의 A-A선 단면도이다.
제4단계는 실리콘산화막(30)을 식각하여 실리사이드 트랜치(31)를 형성하는 단계이다. 우선, 실리사이드 트랜치(31)의 형성에 앞서, 액티브영역(10a)의 채널 부분에 형성된 실리콘산화막(30)을 먼저 식각한다. 이어, 남아 있는 실리콘산화막(30)을 마스크로 이용하여 채널 부분의 액티브 영역(10a)을 식각하여 실리사이드 트랜치(31)를 형성한다.
이때, 채널 부분의 액티브영역(10a)은 두께가 10㎚미만이 되도록 반응성 이온식각 방식으로 식각하여 후술하게 될 금속점 실리사이드 양자점이 형성될 실리사이드 트랜치(31) 영역을 형성한다. 도 4a는 실리사이드 트랜치(31)가 형성된 상태를 보여주는 사시도이고, 도 4b는 도 4a에서의 B-B선 단면도이다.
제5단계는 실리사이드 트랜치(31)를 실리사이드화하는 단계이다. 이를 위해, 먼저 SOI기판의 윗면 전체에 금속막(40)을, 도 5a에서와 같이 증착하게 된다. 여기서, 금속막(40)의 재질은 채널부분에 액티브 영역(10a)과 실리사이드화가 가능한 금속이면 어떠한 것이라도 가능하다. 본 발명의 바람직한 실시예에서는, 예시적으로 Co, Er, Ti 또는 Ni를 이용할 수 있다.
이러한 금속막(40)은 증착하여 열처리 공정을 통해 형성하게 되는데, 이때에는 전자빔 증착기 또는 분자빔 에피탁시(molecular beam epitaxy: MBE)를 이용하여 두께 0.1㎚~ 1㎚만큼 증착한다.
이렇게 증착된 금속막(40)은 열처리 과정을 통해 금속점 실리사이드화 이루어진다. 금속점 실리사이드화는, 도 5b에서와 같이, 금속막(40)과 액티브영역(10a)이 맞닿는 부분, 즉 실리사이드 트랜치(31) 부분에서만 이루어진다. 실리콘 산화막(30)은 금속막(40)과 결합하지 않기 때문에 나머지 부분에서는 실리사이드화가 이루어지지 않는다.
제6단계는 양자점(41)을 형성하는 단계이다. 양자점(41) 형성을 위해 실리콘산화막(30)과, 실리사이드화되지 않은 금속막(40)을 제거하게 된다.
먼저, 황산과 과산화수소 혼합용액을 이용하여 실리사이드화지 않은 금속막(40)을 제거한다. 이어, BOE(Buffered Oxide Etchant)를 이용하여 실리콘 산화막(30)을 제거한다. 도 6은 소스(13)와 드레인(14)이 양자점(41)으로 연결된 상태를 보여주는 사시도이다.
본 발명의 바람직한 실시예에서, 양자점(41)은 크기 2~10㎚인 각 금속점이 10~50개가 직렬로 형성되게 하여, 단전자 소자 전체의 전체 전기용량을 줄일 수 있게 하는 것이 바람직하다.
제7단계는 SOI기판의 상부 전면에 걸쳐 게이트 산화막(50a,50b)을 증착하는 단계이다. 여기서, 게이트 산화막은 저온에서 화학기상 증착장치를 이용하여 증착하게 되는데, 소스(13), 드레인(14) 및 양자점(41)간의 간섭을 고려하여 두께를 달리하여 게이트 산화막(50a,50b)을 형성하게 된다. 도 7a는 게이트 산화막(50a,50b)이 형성된 상태를 보여주는 사시도이다.
도 7b에서, 게이트산화막(50a)은 30~50㎚의 두께로 균일하게 형성한 예를 보여준다. 이 때의 게이트산화막(50a) 두께는 그 위에 형성될 컨트롤 게이트(62)에 의해 소스(13), 드레인(14) 및 실리사이드 양자점(41) 간의 간섭을 피할 수 있도록 하기 위함이다.
도 7c에서, 게이트 산화막(50b)의 두께는 도 7b와 같이 균일하게 형성된 것이 아니고, 액티브 영역(10a) 부분에서는 100㎚ ~300㎚로 형성하고, 실리사이드 트랜치(31) 영역 부분에 게이트 산화막(50b)의 두께는 전자빔 리소그래피 방식으로 30㎚ ~ 50㎚가 되게 형성한 것이다. 이는 실리사이드시 열처리에 의해 생길 우려가 있는 변형을 최소화할 수 있도록 하기 위함이다.
제8단계는 소스패드(미도시)와 드레인패드(미도시)를 형성하는 단계이다. 이를 위해 포토리소그래피 방식으로 게이트 산화막(50a,50b)을 식각한다. 이때, 소스(13) 및 드레인(14)이 드러나도록 제1 및 제2콘택홀(미도시됨)을 형성한다. 그리고 나서 제1 및 제2콘택홀이 매워지도록 금속막을 증착한다. 마지막으로, 공지된 방법으로 포토레지스트를 제거하여 소스패드 및 드레인패드를 각각 형성한다.
제9단계는 도 8a에서 도시한 바와 같이 게이트를 형성하는 단계이다. 게이트는 게이트산화막(50a,50b)에 따라 컨트롤 게이트(62) 또는 'T'형 게이트(63)의 형태로 형성된다.
컨트롤 게이트(62)는 전자빔 리소그래피 또는 포토 리소그래피를 이용하여 금속점 실리사이드 양자점(41) 상부에 위치하도록 게이트 산화막(50a) 위에 레지스트 패턴을 형성한다. 이어, 도 8b에서와 같이, 양자점(41) 상부가 메워지도록 금속막을 증착한 뒤에 레지스트 패턴을 제거함으로써 컨트롤 게이트(62)가 형성된다. 이러한 컨트롤 게이트(62)는 금속점 양자점 영역과 일부의 소스, 드레인 영역에 포텐셜을 변화시켜므로 용이하게 제조할 수 있다.
'T'형 게이트(63)는 컨트롤 게이트(62)와 동일한 방법으로 이루어지나, 게이트 산화막(50b)의 두께 차에 의해 도 8c에서와 같이 'T'자 형상으로 형성되게 된다. 이러한 'T'형 게이트(63)는 제조 공정상 어려움이 있으나 금속점 양자점 상부에 위치하여 금속점 양자점에만 포텐셜을 변화시키므로 양자점(41)과 소스(13) 및 드레인(14) 영역과의 간섭(interferen)을 최소화 할 수 있다. 따라서 금속점 양자점(41) 영역에만 포텐셜을 조정할 수 있다.
제8단계는 소스패드(미도시)와 드레인패드(미도시)를 형성하는 단계이다. 이를 위해 포토리소그래피 방식으로 게이트 산화막(50a,50b)을 식각한다. 이때, 소스(13) 및 드레인(14)이 드러나도록 제1 및 제2콘택홀(미도시됨)을 형성한다. 그리고 나서 제1 및 제2콘택홀이 매워지도록 금속막을 증착한다. 마지막으로, 공지된 방법으로 포토레지스트를 제거하여 소스패드 및 드레인패드를 각각 형성한다.
제9단계는 도 8a에서 도시한 바와 같이 게이트를 형성하는 단계이다. 게이트는 게이트산화막(50a,50b)에 따라 컨트롤 게이트(62) 또는 'T'형 게이트(63)의 형태로 형성된다.
컨트롤 게이트(62)는 전자빔 리소그래피 또는 포토 리소그래피를 이용하여 금속점 실리사이드 양자점(41) 상부에 위치하도록 게이트 산화막(50a) 위에 레지스트 패턴을 형성한다. 이어, 도 8b에서와 같이, 양자점(41) 상부가 메워지도록 금속막을 증착한 뒤에 레지스트 패턴을 제거함으로써 컨트롤 게이트(62)가 형성된다. 이러한 컨트롤 게이트(62)는 금속점 양자점 영역과 일부의 소스, 드레인 영역에 포텐셜을 변화시켜므로 용이하게 제조할 수 있다.
'T'형 게이트(63)는 컨트롤 게이트(62)와 동일한 방법으로 이루어지나, 게이트 산화막(50b)의 두께 차에 의해 도 8c에서와 같이 'T'자 형상으로 형성되게 된다. 이러한 'T'형 게이트(63)는 제조 공정상 어려움이 있으나 금속점 양자점 상부에 위치하여 금속점 양자점에만 포텐셜을 변화시키므로 양자점(41)과 소스(13) 및 드레인(14) 영역과의 간섭(interferen)을 최소화 할 수 있다. 따라서 금속점 양자점(41) 영역에만 포텐셜을 조정할 수 있다.
본 발명의 바람직한 실시예에서는 소스패드와 드레인패드를 먼저 형성하고 게이트를 후공정으로 제조하는 예를 들어 설명하고 있으나, 게이트를 먼저 형성하고 소스패드와 드레인패드를 후에 제조하는 단계를 거치는 것도 가능하다.
한편, 본 발명의 또 다른 상온동작 단전자 소자의 제조방법으로 제조된 단전자 소자가 도 9에 도시되어 있다. 이 제조방법은 상술한 제조방법과 비교해 볼 때, 제1단계부터 양자점(41)을 형성하는 제6단계까지는 동일하기 때문에 여기서는 그 설명을 생략한다.
제7단계는 보호막(70)을 형성하는 단계이다. 보호막(70)은 양자점(41)을 포함하는 액티브영역(10a)을 보호하기 위한 것으로, 실리콘기판(12)의 상부에 일정한 두께로 형성하게 된다. 이 보호막(70)은 상술한 제조방법에서의 게이트 산화막에 해당한다.
제8단계는 소스패드 및 드레인패드를 형성하는 단계이다. 이 단계는 게이트 산화막에 해당하는 보호막(70)에 제1 및 제2콘텍홀을 형성하고 여기에 금속막을 증착하여 소스패드 및 드레인패드를 형성하게 된다.
마지막으로, 제9단계는 게이트를 형성하는 단계이다. 이때의 게이트는 실리콘기판(12)의 하부, 바람직하기로는 양자점의 아래에 위치하도록 형성된 바텀 게이트(Bottom Gate:64)이다. 이 바텀게이트(64)는 양자점(41)를 제어하는 게이트로 추가 공정 없이 제조가 가능하다. 특히, 금속점 실리사이드(31) 양자점이 형성된 후, 실리사이드에 열처리가 진행되면 변형이 생기므로 최대한 변형을 없앨 수 있다. 이때의 게이트는 두께 100㎚ ~ 500㎚로 제조하게 된다.
다수개의 금속점 실리사이드 양자점(41)이 직렬로 배열되면 양자점 한 개로 정의되는 단전자 소자에 비하여 낮은 전기용량으로 정의되므로 본 발명에 따르는 단전자 소자는 상온에서 동작이 가능하게 된다.
한편, 본 발명은 상술한 제조방법에 의해 제조된 상온에서 동작하는 단전자 소자를 포함한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 액티브 영역이 형성된 상태를 보여주는 사시도.
도 2는 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 마스크가 형성된 상태를 보여주는 사시도.
도 3a는 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 실리콘 산화막이 형성된 상태를 보여주는 사시도.
도 3b는 도 3a에서의 A-A선 단면도.
도 3b는 도 3a에서의 A-A선 단면도.
도 4a는 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 실리사이드 트랜치가 형성된 상태를 보여주는 사시도.
도 4b는 도 4a에서의 B-B선 단면도.
도 4b는 도 4a에서의 B-B선 단면도.
도 5a는 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 금속막이 형성된 상태를 보여주는 사시도.
도 5b는 도 5a에서의 C-C선 단면도.
도 5b는 도 5a에서의 C-C선 단면도.
도 6은 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 실리사이드화 되지 않은 금속막 및 실리콘 산화막이 제거된 상태를 보여주는 사시도.
도 7a는 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 게이트산화막이 형성된 상태를 보여주는 사시도.
도 7b는 컨트롤 게이트를 형성하기 위해 산화막의 두께를 30~50㎚로 화학기상 증착한 상태를 보여주는 도 7a에서의 D-D선 단면도.
도 7c는 T형 게이트를 형성하기 위해 산화막의 두께를 100~300㎚로 화학기상 증착한 상태를 보여주는 도 7a에서의 D-D선 단면도.
도 7b는 컨트롤 게이트를 형성하기 위해 산화막의 두께를 30~50㎚로 화학기상 증착한 상태를 보여주는 도 7a에서의 D-D선 단면도.
도 7c는 T형 게이트를 형성하기 위해 산화막의 두께를 100~300㎚로 화학기상 증착한 상태를 보여주는 도 7a에서의 D-D선 단면도.
삭제
도 8a는 본 발명에 따른 상온동작 단전자 소자의 제조방법에서 게이트가 형성된 상태를 보여주는 사시도.
도 8b는 컨트롤 게이트가 형성된 상태를 보여주는 도 9a의 E-E선 단면도.
도 8c는 'T'형 게이트가 형성된 상태를 보여주는 도 9a의 E-E선 단면도.
도 8b는 컨트롤 게이트가 형성된 상태를 보여주는 도 9a의 E-E선 단면도.
도 8c는 'T'형 게이트가 형성된 상태를 보여주는 도 9a의 E-E선 단면도.
도 9는 본 발명의 다른 실시 예에 따른 상온동작 단전자 소자 제조방법으로 제조된 예를 보여주는 사시도.
※ 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘층
10a : 액티브영역
10a : 액티브영역
11 : 절연층
12 : 실리콘 기판
13 : 소스
14 : 드레인
20 : 마스크
30 : 실리콘산화막
31 : 실리사이드 트랜치
31 : 실리사이드 트랜치
40 : 금속막
41 : 실리사이드 양자점
41 : 실리사이드 양자점
50a, 50b : 게이트 산화막
삭제
62 : 컨트롤게이트
63 : 'T'형 게이트
64 : 바텀 게이트
70 : 보호막
Claims (17)
- 실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계;상기 액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 상기 액티브영역(10a)에 불순물 이온을 주입하는 제2단계;상기 SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;상기 액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;상기 SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계;상기 실리콘산화막(30) 및 실리콘사이드화되지 않은 상기 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계;상기 SOI기판의 상부 전면에 걸쳐 게이트 산화막(50a,50b)을 증착하는 제7단계;상기 액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 게이트 산화막을 식각하여 각각 콘택홀을 형성하고, 상기 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드 및 드레인패드를 형성하는 제8단계; 및상기 실리사이드 트랜치(31) 상부에 레지스트패턴을 형성하여 게이트를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘층(10)은 두께가 50㎚인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 단계에서,상기 양자점(41)이 형성될 상기 액티브영역(10a)의 길이는 0초과~100㎚미만이고, 폭은 0초과~15㎚미만인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 3 항에 있어서,상기 제 1 단계에서,상기 액티브영역(10a)은 포토리소그래피, 전자빔 리소그래피, 또는 반응성 이온식각 방법으로 형성하는 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1항에 있어서,상기 실리콘산화막(30)은 두께 10~20㎚인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 제3단계에서,상기 실리콘 산화막(30)을 형성하기 위해, 상기 액티브영역(10a)이 열산화 공정에 의해 두께가 40~45㎚이고 폭이 0초과~10㎚으로 축소되는 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 제4단계는 반응성 이온식각 방식으로 상기 액티브영역(10a)의 채널 부분을 두께 10~20㎚ 되도록 반응성 이온식각하는 것을 특징으로 하는 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 금속막(40)은 Co, Er, Ti 또는 Ni인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 8 항에 있어서,상기 금속막(40)은 두께 0.1~1㎚가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 증착하여 형성하는 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 제6단계는 BOE를 이용하여 실리콘 산화막(30)을 제거하고, 황산과 과산화수소 혼합용액을 이용하여 실리사이드화되지 않은 금속막(40)을 제거하는 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 실리사이드 양자점(41)은 직경 2~10㎚ 크기로 10~50개가 형성되는 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서, 상기 제7단계에서상기 게이트 산화막(50a)은 두께 30~50㎚로 화학기상 증착에 의해 형성된 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서,상기 제7단계에서상기 게이트 산화막(50b)의 두께는 실리사이드 트랜치(31) 부분에서는 30~50㎚이고, 나머지 부분에서의 두께는 100~300nm이고, 화학기상 증착에 의해 형성된 게이트 산화막(50b)인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항에 있어서, 상기 제9단계에서상기 게이트는 컨트롤 게이트(62) 또는 'T'형 게이트(63)인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 14 항에 있어서,상기 게이트는 두께 100㎚ ~ 500㎚인 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 실리콘기판(12) 위로 절연층(11)과 실리콘층(10)이 순차적으로 적층되어 이루어진 SOI기판의 실리콘층(10)을 식각하여 액티브영역(10a)을 형성하는 제1단계;상기 액티브영역(10a)의 중앙 채널부에 마스크(20)를 형성하고, 상기 액티브영역(10a)에 불순물 이온을 주입하는 제2단계;상기 SOI기판의 상부 전면에 실리콘산화막(30)을 형성하는 제3단계;상기 액티브영역(10a)의 채널 부분의 실리콘산화막(30)을 마스크로 이용하여 채널부분을 식각하여 실리사이드 트랜치(31)를 형성하는 제4단계;상기 SOI기판의 윗면 전체에 금속막(40)을 증착하여 실리사이드화하는 제5단계;상기 실리콘산화막(30) 및 실리콘사이드화되지 않은 상기 금속막(40)을 제거하여 직렬의 실리사이드 양자점(41)을 형성하는 제6단계;상기 SOI기판의 상부 전면에 걸쳐 보호막(70)을 형성하는 제7단계;상기 액티브 영역(10a)의 양단에 형성된 소스(13) 및 드레인(14)의 상부에 위치한 보호막(70)을 식각하여 각각 콘택홀을 형성하고, 상기 각 콘택홀이 매립되도록 금속막을 증착하여 소스패드 및 드레인패드를 형성하는 제8단계; 및상기 SOI기판의 저면에 금속막을 증착하여 바텀게이트(64)를 형성하는 제9단계;를 포함하여 이루어진 것을 특징으로 하는 상온동작 단전자 소자의 제조방법.
- 제 1 항 내지 제 16 항중 어느 한항에 의한 제조방법으로 제조된 것을 특징으로 하는 상온동작 단전자 소자.
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