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KR100699683B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100699683B1
KR100699683B1 KR1020050131201A KR20050131201A KR100699683B1 KR 100699683 B1 KR100699683 B1 KR 100699683B1 KR 1020050131201 A KR1020050131201 A KR 1020050131201A KR 20050131201 A KR20050131201 A KR 20050131201A KR 100699683 B1 KR100699683 B1 KR 100699683B1
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polysilicon layer
plasma etching
forming
semiconductor device
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Inventor
안효상
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 반도체 소자의 특성에 맞는 다양한 선폭을 구현시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 및 상기 반도체 기판 위에 순차적으로 형성된 산화막과 폴리실리콘층이 제공되고, 상기 폴리실리콘층 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트가 도포되는 단계; 및 상기 포토 레지스트를 식각 마스크로 이용한 플라즈마 식각이 수행되는 단계;가 포함되고, 상기 플라즈마 식각 공정은 SF6과 C4F8이 1:1 내지 1:2 범위의 비율내에서 수행되고, 상기 SF6과 C4F8의 비율을 조절함에 따라 다른 형상의 게이트 전극이 제조되도록 한다.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 등방성 식각 및 식각된 부위의 측면 보호가 동시에 이루어질 수 있으며, 이에 따라 다양한 형상의 게이트 전극을 형성시킬 수 있는 장점이 있다.
반도체 소자, 게이트 전극, 폴리실리콘층

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}
도 1a 및 도 1b는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.
도 2a 및 도 2b는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.
도 3a 내지 도 3c는 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.
도 4a 및 도 4b는 본 발명의 제 4실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 산화막 120 : 폴리실리콘층
130 : 포토 레지스트
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 반도체 소자의 특성에 맞는 다양한 선폭(Critical Dimension;CD)을 구현시킬 수 있는 반도 체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 반도체 소자의 제조에 이용되는 막 형성을 위한 가공기술에 대한 요구는 점점 엄격해지고 있다. 이는 절연막 또는 도전막 등을 포함하는 여러 가지 막들을 다층구조로 형성하고, 0.1μm이하 디자인 룰의 미세 패턴을 갖는 구조등으로 형성하기 때문이다.
일반적으로 반도체 소자 중에서 모스 트랜지스터는 필드 효과 트랜지스터(field effect transistor,FET)의 일종으로, 반도체 기판에 형성된 소스/드레인 영역과 상기 소스/드레인 영역이 형성된 반도체 기판 위에 게이트 산화막과 게이트가 형성된 구조를 가진다.
이러한 모스 트랜지스터의 구조에서 전극인 소스, 드레인, 게이트 상부에는 각각 전기적 신호를 인가하기 위한 금속 배선이 연결되어 소자를 작동시킨다.
이러한 모스 트랜지스터의 제조 공정에서는 실리콘 웨이퍼의 활성 영역(active region) 표면에 소정 폭의 게이트 산화막과 폴리실리콘을 적층하고, 패터닝하여 게이트 전극을 형성한다.
그리고, 게이트 전극을 도핑 마스크로 이용하여 소자 영역의 실리콘 웨이퍼에 P형 또는 N형 도펀트를 저농도로 주입함으로써, 소자 영역의 실리콘 웨이퍼에 LDD(Lightly Doped Drain)를 형성한다.
그리고, 게이트 전극의 양 측벽에 사이드 월(side wall)을 형성한 후, 사이드 월 및 폴리실리콘을 도핑 마스크로 이용하여 소자 영역의 실리콘 웨이퍼에 LDD와 동일한 도전형의 도펀트를 고농도로 이온 주입함으로써, 소자 영역의 실리콘 웨 이퍼에 소스/드레인을 형성한다.
반도체 소자의 집적도가 향상됨에 따라 회로의 선폭도 좁아지게 되고, 이에 따라 게이트의 크기 역시 작아지게 되어 이른바 나노 게이트(nano gate)가 출현하고 있다.
그런, 종래의 반도체 소자의 제조 방법에서 게이트 형성을 위한 사진 식각 공정의 한계로 인해 나노 게이트와 같이 작은 크기의 게이트를 구현하는 것은 불가능한 문제점이 있다.
본 발명은 등방성 식각 및 식각된 부위의 측면 보호가 동시에 이루어질 수 있으며, 이에 따라 다양한 형상의 게이트 전극을 형성시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
또한, 반도체 소자의 특성에 따라 다양한 형상의 게이트 전극을 형성시킴으로써, 반도체 소자의 신뢰성을 증가시킬 수 있는 반도체 소자의 제조 방법을 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 및 상기 반도체 기판 위에 순차적으로 형성된 산화막과 폴리실리콘층이 제공되고, 상기 폴리실리콘층 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트가 도포되는 단계; 및 상기 포토 레지스트를 식각 마스크로 이 용한 플라즈마 식각이 수행되는 단계;가 포함되고, 상기 플라즈마 식각 공정은 SF6과 C4F8이 1:1 내지 1:2 범위의 비율내에서 수행되고, 상기 SF6과 C4F8의 비율을 조절함에 따라 다른 형상의 게이트 전극이 제조되도록 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에는 반도체 기판 위에 산화막과 폴리실리콘층이 순차적으로 형성되는 단계; 상기 폴리실리콘층 위에 패턴화된 포토 레지스트가 형성되는 단계; 및 게이트 전극을 형성하기 위하여, 상기 포토 레지스트를 식각 마스크로 이용한 플라즈마 식각이 수행되는 단계;가 포함되고, 상기 플라즈마 식각 공정에서는 SF6과 C4F8가 사용되고, 식각 공정중에 상기 SF6과 C4F8의 비율을 변경시킴으로써 다른 형상의 게이트 전극이 제조되도록 하는 것을 특징으로 한다.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 등방성 식각 및 식각된 부위의 측면 보호가 동시에 이루어질 수 있으며, 이에 따라 다양한 형상의 게이트 전극을 형성시킬 수 있는 장점이 있다.
또한, 반도체 소자의 특성에 따라 다양한 형상의 게이트 전극을 형성시킴으로써, 반도체 소자의 신뢰성을 증가시킬 수 있는 장점이 있다.
이하에서는 본 발명의 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.
첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에"있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하의 본 발명의 다양한 실시예에서는 SF6와 C4F8 가스를 사용하여 등방성 식각과 함께 식각된 부위의 측면을 보호할 수 있도록 하는 것을 특징으로 한다.
특히, 상기 SF6은 플로린 라디칼에 의한 등방성 식각의 재료로 사용되며, C4F8은 (CxFy)n 조성의 화합물을 형성시킴으로써, 측면을 보호하는 보호막으로 작용할 수 있도록 한다.
또한, O2의 첨가에 따라 강도가 높은 O2화합물을 추가적으로 형성함으로써, 측면 보호에 더욱 큰 효과를 나타내게 된다.
도 1a 및 도 1b는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
먼저, 도 1a를 참조하면, 반도체 기판(100) 위에 산화막(110)과 폴리실리콘층(120)이 순차적으로 적층된다.
그리고, 상기 폴리실리콘층(120) 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트(Photo Resist,130)가 도포된다.
상기 폴리실리콘층(120)은 CVD(Chemical Vapor Deposition)등의 공정에 의해 증착될 수 있으며, 상기 폴리실리콘층(120)은 도핑된 것을 사용하거나 도핑되지 않은 실리콘층을 형성한 다음 이온주입등의 방법으로 도핑시켜 도전을 갖도록 할 수 있다.
그 다음, 도 1b를 참조하면, SF6/C4F8/O2 가스를 바탕으로 한 플라즈마 식각이 수행되며, 등방성 식각과 함께 식각된 부위의 측면이 보호될 수 있는 조건하에서 수행된다.
상세히, 상기 포토 레지스트(130)를 식각 마스크로 이용하여, SF6과 C4F8의 비율이 1:2가 유지되면서 O2 10sccm가 가해지는 조건에서 수행되며, 본 공정중에 가스의 유량은 변화되지 않는다.
이에 따라, 강도가 높은 폴리머 측면 보호막(미도시)에 의해 상기 포토 레지스트(130)와 동일한 선폭의 게이트 전극을 얻을 수 있다.
도 2a 및 도 2b는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
먼저, 도 2a를 참조하면, 앞서 설명한 바와 같이 반도체 기판(100) 위에 산화막(110)과 폴리실리콘층(120)이 순차적으로 적층된다.
그리고, 상기 폴리실리콘층(120) 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트(130)가 도포된다.
그 다음, 도 2b를 참조하면, 상기 포토 레지스트(130)를 식각 마스크로 이용하여, 본 발명의 실시예에 따른 플라즈마 식각이 수행된다.
상세히, SF6과 C4F8의 비율이 1:1.5가 되도록 하면서 O2 5sccm이 가해지는 조건에서 수행되며, 상기 SF6와 C4F8에 의해 등방성 식각이 수행되면서 측면보호를 위한 보호막(미도시)이 형성된다.
이에 따라, 도시된 바와 같이, 전술한 제 1실시예에 비하여 적은 양의 O2를 사용함에 따라 상기 포토 레지스트(130)에 비해 선폭의 감소가 이루어지며, 공정 조건에 따른 선폭의 조절이 가능하다.
그리고, 상기 C4F8에 의한 폴리머 발생으로 수직한 형상의 게이트 전극을 획득할 수 있다.
도 3a 내지 도 3c는 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
먼저, 도 3a를 참조하면, 앞서 설명한 바와 같이 반도체 기판(100) 위에 산화막(110)과 폴리실리콘층(120)이 순차적으로 적층된다.
그리고, 상기 폴리실리콘층(120) 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트(130)가 도포된다.
그 다음, 도 3b를 참조하면, 상기 포토 레지스트(130)의 선폭보다 작은 선폭을 가질 수 있도록 상기 포토 레지스트(130)의 일부를 제거하여 선폭의 감소가 이루어지도록 한다.
그 다음 도 3c를 참조하면, 상기 포토 레지스트(130a)를 식각 마스크로 이용하여, 본 발명의 실시예에 따른 플라즈마 식각이 수행된다.
상세히, SF6과 C4F8의 비율이 1:2에서 1:1.5로 변화시키면서 상기 폴리실리콘층(120) 및 산화막(110)을 식각한다. 즉, 게이트 형성을 위한 플라즈마 식각 공정중에 상기 SF6와 C4F8의 유량의 변화가 수행된다. 그리고, O2는 10sccm으로 가해질 수 있다.
그리고, 상기 SF6과 C4F8의 비율이 변경되는 시간의 경과에 따라 제조되는 게이트 전극의 형상은 달라질 수 있다.
이에 따라, 도시된 바와 같이, 하부에서 상부로 갈수록 선폭이 작아지는 형상의 게이트 전극이 형성되며, 이는 단채널 효과(Short Channel Effect)를 개선하기 위한 반도체 소자에 사용될 수 있을 것이다.
도 4a 및 도 4b는 본 발명의 제 4실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
먼저, 도 4a를 참조하면, 앞서 설명한 바와 같이 반도체 기판(100) 위에 산화막(110)과 폴리실리콘층(120)이 순차적으로 적층된다.
그리고, 상기 폴리실리콘층(120) 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트(130)가 도포된다.
그 다음 도 4b를 참조하면, 상기 포토 레지스트(130)를 식각 마스크로 이용하여, 본 발명의 실시예에 따른 플라즈마 식각이 수행된다.
상세히, SF6과 C4F8의 비율이 1:1 에서 1:2로 변화되도록 하면서, 상기 폴리실리콘층(120) 및 산화막(110)을 식각한다. 즉, 게이트 형성을 위한 플라즈마 식각 공정중에 상기 SF6와 C4F8의 유량의 변화가 수행된다. 그리고, O2는 5sccm으로 가해질 수 있다. 그리고, 상기 SF6과 C4F8의 비율이 변경되는 시간의 경과에 따라 제조되는 게이트 전극이 다른 형상이 될 수 있다.
이에 따라, 하부의 선폭이 상부에 비해 매우 작은 형상의 게이트 전극을 획득할 수 있으며, 특히 5nm이하의 게이트 전극을 구현할 수 있는 효과가 있다. 그리고, 본 실시예에서도 상기 SF6과 C4F8에 의해 등방성 식각 및 식각 부위의 측면보호가 이루어진다.
전술한 본 발명의 실시예에서는 SF6, C4F8 및 O2를 이용하여 등방성 식각 및 측면을 보호할 수 있도록 하고, 상기 SF6 및 C4F8의 비율을 조절함으로써 다양한 형상의 게이트 전극이 형성될 수 있다.
이는 반도체 소자의 다양한 특성에 맞게 게이트 전극이 형성되도록 하는 것으로서, MEMS(Micro-Electro-Mechanical System), FEDs(Field Emission Devices), AFM(Atomic Force Microscope)등 그의 광범위한 이용이 가능할 것이다.
제안되는 바와 같은 반도체 소자의 제조 방법에 의해서, 등방성 식각 및 식각된 부위의 측면 보호가 동시에 이루어질 수 있으며, 이에 따라 다양한 형상의 게이트 전극을 형성시킬 수 있는 장점이 있다.
또한, 반도체 소자의 특성에 따라 다양한 형상의 게이트 전극을 형성시킴으로써, 반도체 소자의 신뢰성을 증가시킬 수 있는 장점이 있다.

Claims (5)

  1. 반도체 기판 및 상기 반도체 기판 위에 순차적으로 형성된 산화막과 폴리실리콘층이 제공되고,
    상기 폴리실리콘층 위에 게이트 전극 형성을 위한 패턴화된 포토 레지스트가 형성되는 단계; 및
    상기 포토 레지스트를 식각 마스크로 이용한 플라즈마 식각이 수행되는 단계;가 포함되고,
    상기 플라즈마 식각 공정은 SF6과 C4F8이 1:1 내지 1:2 범위의 비율내에서 수행되고, 상기 SF6과 C4F8의 비율을 조절함에 따라 다른 형상의 게이트 전극이 제조되도록 하고,
    상기 SF6은 플라즈마 식각시 등방성 식각이 수행되도록 하는 역할을 수행하고,
    상기 C4F8은 (CxFy)n 조성의 화합물을 형성시킴으로써 식각된 부위의 측면을 보호하는 역할을 수행하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 플라즈마 식각 공정시 O2가스를 더 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 반도체 기판 위에 산화막과 폴리실리콘층이 순차적으로 형성되는 단계;
    상기 폴리실리콘층 위에 패턴화된 포토 레지스트가 형성되는 단계; 및
    게이트 전극을 형성하기 위하여, 상기 포토 레지스트를 식각 마스크로 이용한 플라즈마 식각이 수행되는 단계;가 포함되고,
    상기 플라즈마 식각 공정에서는 SF6과 C4F8가 사용되고, 식각 공정중에 상기 SF6과 C4F8의 비율을 변경시킴으로써 다른 형상의 게이트 전극이 제조되도록 하고,
    상기 플라즈마 식각 공정시 상기 SF6과 C4F8의 비율이 변경되는 시간의 경과에 따라 제조되는 게이트 전극의 형상이 다르게 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
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