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KR100954685B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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KR100954685B1
KR100954685B1 KR1020030009748A KR20030009748A KR100954685B1 KR 100954685 B1 KR100954685 B1 KR 100954685B1 KR 1020030009748 A KR1020030009748 A KR 1020030009748A KR 20030009748 A KR20030009748 A KR 20030009748A KR 100954685 B1 KR100954685 B1 KR 100954685B1
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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 소정의 도전층이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 소정의 도전층과 연결되고 상기 제1 층간절연막의 상부 표면으로부터 소정 깊이로 리세스된 제1 콘택플러그를 형성하는 단계와, 상기 제1 콘택플러그가 형성된 결과물 상에 도전 물질을 증착한 후, 화학 기계적 연마하여 리세스된 부분을 매립하는 제2 콘택플러그를 형성하는 단계와, 상기 제2 콘택플러그가 형성된 결과물 상에 식각 정지층 및 제2 층간절연막을 순차적으로 형성한 후, 패터닝하여 금속배선을 형성하기 위한 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 결과물 상에 배리어막을 형성하는 단계 및 상기 배리어막 상에 도전 물질을 증착한 후, 화학 기계적 연마하여 금속 배선을 형성하는 단계를 포함한다.
다마신(damascene), 금속배선, 구리

Description

반도체 소자의 금속배선 형성방법{Method of forming metal line of semiconductor devices}
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 도 7b는 도 7a의 'A' 부분을 확대하여 도시한 도면이다.
<도면의 주요 부분에 부호의 설명>
100: 반도체 기판 102: 도전층
104: 제1 층간절연막 106: 콘택홀
108: 제1 배리어막 110: 제1 도전물질
112; 제2 도전물질 114: 식각 정지막
116: 제2 층간절연막 118: 제3 층간절연막
122: 트렌치 122: 제2 배리어막
124: 구리(Cu)막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
소자의 집적도 증가와 배선 구조가 다층화됨에 따라 금속배선으로 알루미늄(Al)보다는 구리(Cu)를 많이 사용하고 있다. 금속배선은 다마신(damascene) 공정을 주로 적용하고 있다.
다마신 공정이라 함은 절연막을 사진 공정 및 식각 공정을 실시하여 트렌치(trench)를 형성하고, 이 트렌치에 구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 화학 기계적 연마(Chemical Mechanical Polishing) 등의 기술을 이용하여 제거함으로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.
일반적으로 다마신 공정은 다음과 같은 과정으로 이루어진다. 먼저, 반도체 기판 상에 제1 층간절연막을 형성하고, 상기 제1 층간절연막에 하부의 도전 영역을 개구하는 콘택홀을 형성한 후 텅스텐(W)을 증착한 다음, 화학 기계적 연마하여 상기 콘택홀 내에 텅스텐(W)이 매립된 형태의 콘택 플러그를 형성한다. 이어서, 콘택 플러그가 형성된 결과물 상에 제2 층간절연막을 형성하고, 금속 배선을 형성하기 위하여 상기 콘택 플러그를 개구하는 트렌치를 형성한다. 다음에, 배리어막으로 TaN막을 증착한 후, 구리 씨드층을 형성한다. 이어서, 전기도금법으로 구리(Cu)막을 트렌치 내에 매립한 다음, 화학 기계적 연마하여 제2 층간절연막 상부의 구리(Cu)막을 제거하여 금속배선을 형성한다.
한편, 금속배선 형성을 위하여 트렌치를 형성할 때 과도 식각을 하게 되는데, 이 과도 식각으로 인해 콘택 플러그를 이루는 텅스텐(W)의 리세스가 생기게 되 고, 따라서 텅스텐(W)과 층간절연막의 단차가 생기게 된다. 이러한 단차는 후속 공정인 TaN막 증착에서 하부층보다는 상대적으로 얇은 막이 형성되게 된다. 이렇게 될 경우, 구리막이 전기도금법으로 형성되면 충분히 구리막의 확산이 가능하게 되며, 콘택 플러그를 타고 하부의 도전 영역, 예컨대 트랜지스터까지 내려가게 되어 원하지 않는 트랩 전하(trap charge)의 형성으로 소자 특성을 변화시키는 주요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 구리막이 콘택 플러그를 따라 하부의 도전 영역으로 확산하는 것을 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 소정의 도전층이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 소정의 도전층과 연결되고 상기 제1 층간절연막의 상부 표면으로부터 소정 깊이로 리세스된 제1 콘택플러그를 형성하는 단계와, 상기 제1 콘택플러그가 형성된 결과물 상에 도전 물질을 증착한 후, 화학 기계적 연마하여 리세스된 부분을 매립하는 제2 콘택플러그를 형성하는 단계와, 상기 제2 콘택플러그가 형성된 결과물 상에 식각 정지층 및 제2 층간절연막을 순차적으로 형성한 후, 패터닝하여 금속배선을 형성하기 위한 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 결과물 상에 배리어막을 형성하는 단계 및 상기 배리어막 상에 도전 물질을 증착한 후, 화학 기계적 연마하여 금속 배선을 형 성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 7b는 도 7a의 'A' 부분을 확대하여 도시한 도면이다.
도 1을 참조하면, 반도체 기판(100)에 도전층(102)을 형성한다. 도전층(102)은 도 1에서와 같이 반도체 기판(100) 상에 형성된 도전막일 수도 있고, 반도체 기판(100) 내에 형성된 소오스/드레인과 같은 활성영역일 수도 있다.
도전층(102)이 형성된 반도체 기판(100) 상에 제1 층간절연막(104)을 형성한다. 제1 층간절연막(104)은 저유전율을 갖는 산화막, 예컨대 SiOC(Silicon Oxy-Carbide)막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막 등으로 형성하는 것이 바람직하다.
제1 층간절연막(104)을 식각하여 도전층(102)을 노출시키는 콘택홀(106)을 형성한다. 콘택홀(106)이 형성된 결과물 상에 단차를 따라 제1 배리어막(108)을 증착한다. 제1 배리어막(108)은 제1 층간절연막(104) 및 제1 도전물질(110)에 대하여 접착성이 좋고 제1 도전물질(110)의 확산을 방지할 수 있는 물질막, 예컨대 Ti막, TiN막 등으로 형성할 수 있다. 제1 배리어막(108)은 CVD(Chemical Vapor Deposition) 방법으로 100∼300Å 정도의 두께로 증착하는 것이 바람직하다.
제1 배리어막(108)이 형성된 결과물 상에 콘택홀(106)을 매립하기 위한 제1 도전물질(110)을 형성한다. 제1 도전물질(110)은 텅스텐(W)막 등일 수 있다. 제1 도전물질(110)은 CVD 방법으로 2500Å 정도의 두께로 형성하는 것이 바람직하다.
도 2를 참조하면, 제1 도전물질(110)을 에치백(etch-back)하여 제1 콘택 플러그(110a)를 형성한다. 상기 에치백 공정은 제1 층간절연막(104)이 노출될 때까지 실시하고, 제1 도전물질(110)의 상부 표면이 제1 층간절연막(104)의 상부 표면보다 낮아져서 과식각(overetch)되도록 수행한다. 도 2에서 화살표는 에치백 공정을 나타낸다. 상기 에치백 공정에 의하여 제1 콘택플러그(110a)는 제1 층간절연막(104)의 상부 표면보다 낮아져서 리세스(recess)되게 된다.
도 3을 참조하면, 제1 콘택플러그(110a)가 형성된 결과물 상에 제2 도전물질(112)을 증착한다. 제2 도전물질(112)은 Ta막, TaN막 등일 수 있다. 제2 도전물질(112)은 콘택홀(106)을 완전히 매립하면서 제1 층간절연막(104)의 상부 표면보다 높게 증착될 수 있는 정도의 두께, 예컨대, 2500Å 정도의 두께로 증착한다.
도 4를 참조하면, 제2 도전물질(112)을 화학 기계적 연마(Chemical Mechanical Polishing; CMP)하여 제2 콘택플러그(112a)를 형성한다. 상기 화학 기계적 연마 공정은 제1 층간절연막(104)이 노출될 때까지 실시하는 것이 바람직하다. 상기 화학 기계적 연마 공정에 의하여 제1 콘택플러그(110a) 상에 제2 콘택플러그(112a)가 형성되고, 제1 및 제2 콘택플러그(110a, 112a)는 콘택홀(106)을 매립하는 구조를 갖게 된다.
제2 콘택플러그(112a)가 형성된 결과물 상에 식각 정지막(114), 저유전율을 갖는 제2 층간절연막(116) 및 제3 층간절연막(118)을 순차적으로 형성한다. 식각 정지막(114)은 실리콘 질화막으로 형성하고, 500Å 정도의 두께로 형성한다. 제2 층간절연막(116)은 저유전율을 갖는 산화막, 예컨대 SiOC막 등으로 형성한다. 제3 층간절연막(118)은 저유전율을 갖는 산화막, 예컨대 PE-TEOS막 등으로 형성한다. 여기서, 제3 층간절연막은 형성하지 않을 수도 있음은 물론이다.
도 5를 참조하면, 제3 층간절연막(118), 제2 층간절연막(116) 및 식각 정지막(114)을 패터닝하여 제2 콘택 플러그(112a)를 개구하는 트렌치(120)를 형성한다. 상기 트렌치(120)는 제1 층간절연막(104)이 소정 깊이 리세스되도록 과식각하여 형성한다.
도 6을 참조하면, 트렌치(120)가 형성된 결과물 상에 단차를 따라 제2 배리어막(122)을 증착한다. 제2 배리어막(122)은 Ta막, TaN막 등으로 형성할 수 있다. 제2 배리어막(122)은 제2 콘택플러그(112a)를 이루는 물질막과 동일한 막으로 형성하는 것이 바람직하다.
도 7a 및 도 7b를 참조하면, 제2 배리어막(122) 상에 금속 씨드층(미도시)을 형성한 후, 전기도금법(electroplating)을 이용하여 금속막(124)을 형성한다. 상기 금속막(124)은 구리(Cu)막 등일 수 있다. 이어서, 금속막(124)을 화학 기계적 연마하여 금속 배선(124)을 형성한다. 상기 화학 기계적 연마 공정은 제3 층간절연막이 노출될 때까지 실시하는 것이 바람직하다.
종래에는 금속배선 형성을 위하여 트렌치를 형성할 때 과도 식각을 하게 됨으로써 콘택 플러그를 이루는 텅스텐(W)의 리세스가 생기게 되고, 따라서 텅스텐(W)과 층간절연막의 단차가 생기게 됨으로 인해 구리막이 콘택 플러그를 타고 하부의 트랜지스터까지 내려가서 원하지 않는 트랩 전하(trap charge)가 발생하는 문제가 있었으나, 본 발명에 의하면 이중 구조의 콘택 플러그를 형성하고, 상부의 콘택 플러그는 구리막의 확산을 방지할 수 있는 물질막으로 형성함으로써 상기와 같은 문제를 효과적으로 억제할 수 있으며, 따라서 반도체 소자의 신뢰성을 확보할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (6)

  1. 소정의 도전층이 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 소정의 도전층과 연결되고 상기 제1 층간절연막의 상부 표면으로부터 소정 깊이로 리세스된 제1 콘택플러그를 형성하는 단계;
    상기 제1 콘택플러그가 형성된 결과물 상에 도전 물질을 증착한 후, 화학 기계적 연마하여 리세스된 부분을 매립하는 제2 콘택플러그를 형성하는 단계;
    상기 제2 콘택플러그가 형성된 결과물 상에 식각 정지층 및 제2 층간절연막을 순차적으로 형성한 후, 패터닝하여 금속배선을 형성하기 위한 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 결과물 상에 배리어막을 형성하는 단계; 및
    상기 배리어막 상에 도전 물질을 증착한 후, 화학 기계적 연마하여 금속 배선을 형성하는 단계를 포함하고,
    상기 제2 콘택플러그는 상기 금속배선의 확산을 방지할 수 있도록 상기 배리어막과 동일한 도전물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 콘택플러그 및 상기 배리어막은 Ta막 또는 TaN막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 제1 콘택 플러그는 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 금속 배선은 구리(Cu)막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 제1 콘택 플러그를 형성하는 단계는,
    상기 제1 층간절연막을 패터닝하여 상기 소정의 도전층을 개구하는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 결과물 상에 단차를 따라 제2 배리어막을 형성하는 단계; 및
    상기 제2 배리어막 상에 도전 물질을 증착한 후, 에치백하여 상기 콘택홀을 매립하면서 상기 제1 층간절연막의 상부 표면으로부터 소정 깊이로 리세스된 상기 제1 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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