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KR100949877B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

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KR100949877B1
KR100949877B1 KR1020070035053A KR20070035053A KR100949877B1 KR 100949877 B1 KR100949877 B1 KR 100949877B1 KR 1020070035053 A KR1020070035053 A KR 1020070035053A KR 20070035053 A KR20070035053 A KR 20070035053A KR 100949877 B1 KR100949877 B1 KR 100949877B1
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output
temperature
semiconductor package
clock
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손영철
백창기
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 멀티-칩 패키지(Multi-Chip Package)에서 디램의 온도 정보를 플래시 칩 내부에 전달하여 온도 변화로 인한 플래시 내부의 특성 변형을 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 다수의 칩이 적층된 반도체 패키지에 있어서, 특정 온도에 대한 온도 정보를 검출하여 일정 시간 간격을 두고 출력하는 제 1칩, 및 제 1칩으로부터 인가된 온도 정보에 대응하여 내부 프로세스를 변경하는 제 2칩을 포함한다.

Description

반도체 패키지{Semiconductor package}
도 1은 본 발명에 따른 반도체 패키지의 구성도.
도 2는 본 발명에 따른 반도체 패키지의 동작 타이밍도.
본 발명은 반도체 패키지에 관한 것으로서, 멀티-칩 패키지(Multi-Chip Package)에서 디램의 온도 정보를 플래시 칩 내부에 전달하여 온도 변화로 인한 플래시 내부의 특성 변형을 방지할 수 있도록 하는 기술이다.
최근 들어, 전기, 전자 제품의 고성능화가 진행됨에 따라 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 여기서, 고용량의 반도체 모듈을 구현할 수 있는 방법으로는 소자의 고집적화를 이루는 방법과, 스택 구조로 패키지를 제조하는 방법, 그리고 패키지의 크기 감소를 통해 한정된 크기의 인쇄회로 기판에 더 많은 수의 패키지가 실장 되도록 하는 방법 등이 있다. 이러한 다양한 기술에 대응하여 현재 TSOP(Thin Small Outline Package), FBGA(Fine pitch Ball Grid Array), MCP(Multi Chip Package) 등 다양한 종류의 패키지가 개발되었다.
또한, 멀티 미디어 시스템의 고속화, 소형화 추세에 따라 그 내부에 실장 되는 부품들도 소형화되고 있다. 예를 들면, 반도체 IC의 경우 메모리칩의 축소를 통해 소형화를 꾀하고 있으며, 하나의 패키지에 여러 개의 칩을 탑재함으로써 보드(Board) 실장 효율을 증가시킨다.
이와 같이 하나의 패키지에 각기 서로 다른 기능을 갖는 여러 개의 칩을 탑재한 패키지를 일반적으로 멀티 칩 패키지(Multi Chip Package;MCP)라 한다. 멀티 칩 패키지 내부 각각의 칩은 하나의 기판에 부착되고 서로 전기적으로 연결되어 하나의 기능을 수행하게 된다. 이러한 멀티-칩 패키지된 반도체 장치는 하나의 패키지 안에 다수의 반도체 장치를 구비할 수 있어, 적용되는 시스템의 크기를 크게 줄일 수 있다.
한편, 플래시 메모리(Flash Memory)는 소비전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않는 채 유지되는 특성을 지닌 반도체 기억장치이다. 즉, 지속적으로 전원이 공급되는 비휘발성 메모리로, 디램(DRAM) 과는 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있다. 뿐만 아니라 정보의 입출력도 자유로워 디지털 텔레비전, 디지털 캠코더, 디지털 카메라, 휴대 전화, 개인 휴대 단말기(PDA), 게임기, MP3 플레이어 등에 널리 사용된다.
이러한 플래시 메모리의 종류는 크게 저장 용량이 큰 데이터 저장형(NAND-Type)과 처리 속도가 빠른 코드 저장형(NOR-Type)의 2가지로 분류된다. 낸드 타입의 플래시 메모리(이하 "낸드 플래시 메모리"라고 칭함)는 고집적이 가능하고 핸드 디스크를 대체할 수 있어 고집적 음성이나 화상 등의 저장용으로 많이 사용된다.
낸드 플래시 메모리는 입출력 단자로서 기능을 수행하는 비트 라인과, 비트 라인과 접지 라인 사이에 복수의 메모리 셀 트랜지스터들이 직렬로 연결되어 형성된 한 개의 스트링(string) 및 상기 스트링의 소정 집합으로 이루어진 하나의 메모리 셀 어레이(memory cell array)를 포함한다.
그런데, 반도체 메모리 장치가 고속으로 동작하게 되면, 이에 비례하여 발열량이 증가하게 된다. 발열량이 계속해서 증가하여 예를 들어 85℃ 이상이 되면 반도체 메모리 장치가 동작을 정지하게 되어, 처리 중인 데이터를 잃어버리게 된다.
이러한 문제는 모바일 기기에서 더욱 심각하게 나타나게 되는데, 그 이유는 모바일 기기의 특성상 사이즈가 작기 때문에 별도의 냉각 시스템을 갖추고 있지 않은 경우가 대부분이기 때문이다.
아울러, 반도체 메모리 장치가 외부 온도의 영향으로 동작 속도가 느려지게 되는 경우도 발생할 수 있다. 특히, 외부 온도가 적정 동작 온도보다 낮은 경우 동작 속도가 저하되게 되며, 이 경우 데이터 처리 속도가 신뢰성 있는 수준으로 보장되지 않는다.
기존의 멀티 칩 패키지에서 디램은 66MHz 정도의 저속에서 동작하여 온도에 대한 영향이 적었다. 하지만, 모바일 제품에서 점점 더 많은 기능과 고속동작을 필요로 하게 되면서 2배 이상의 속도를 요구하게 되었다.
특히, 모바일 폰(Mobile Phone)에 적용되는 대부분의 디램이나 플래시 칩은 하나의 멀티 칩 패키지로 형성되어 전기적으로 서로 연결된다. 그리고, 디램 칩은 플래시 칩에 비해 상대적으로 고속동작하게 되어 많은 열이 발생하게 된다.
이에 따라, 디램에서 상술된 문제들이 발생하게 될 경우 이와 연결된 플래시 칩에 이러한 문제들이 그대로 전달된다. 즉, 디램의 온도가 변화될 경우 플래시 칩 내부의 타이밍 특성과, 셀의 프로그램/소거 특성, 내부 전위 및 기준 오실레이터의 주기 등이 변하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 멀티-칩 패키지(Multi-Chip Package)에서 디램의 온도 정보를 플래시 칩 내부에 전달하여 온도 변화로 인한 플래시 내부의 특성 변형을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는, 다수의 칩이 적층된 반도체 패키지에 있어서, 특정 온도에 대한 온도 정보를 검출하여 일정 시간 간격을 두고 출력하는 제 1칩; 및 상기 제 1칩으로부터 인가된 상기 온도 정보에 대응하여 내부 프로세스를 변경하는 제 2칩을 포함하는 것을 특징으로 하는 반도체 패키지.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 패키지의 구성도이다.
본 발명은 디램과 플래시 칩이 2중으로 적층된 멀티-칩 패키지 구조를 갖는다. 그리고, 하부(또는 상부) 레이어에 형성된 디램과 상부(또는 하부) 레이어에 형성된 플래시 칩은 본딩 와이어를 통해 서로 전기적으로 연결된다.
여기서, 디램은 온도센서(100)와, 구동부(200) 및 입/출력 패드 P1,P2를 포함한다. 그리고, 플래시 칩은 제어기(300)와, 구동부(400)와, 내부 제어회로(500) 및 입/출력 패드 P3,P4를 포함한다. 디램의 입/출력 패드 P1,P2와 플래시 칩의 입/출력 패드 P3,P4는 일대일 대응하여 연결된다.
그리고, 디램의 구동부(200)는 D-플립플롭(210), 버퍼(220), 및 구동소자인 인버터(230)를 포함한다. 여기서, D-플립플롭(210)의 데이터 입력단자에는 온도센서의 출력인 온도 정보 T_0가 인가된다. 그리고, D-플립플롭(210)의 클록 단자에는 인버터(230)의 출력이 인가된다. 또한, D-플립플롭(210)의 출력 단자는 버퍼(220)와 연결된다.
또한, 버퍼(220)는 D-플립플롭(210)의 출력을 버퍼링하여 온도신호 T_1를 입/출력 패드 P1에 출력한다. 인버터(230)는 입/출력 패드 P2로부터 인가되는 신호를 반전 구동하여 D-플립플롭(210)의 클록 단자에 출력한다.
또한, 플래시 칩의 구동부(400)는 D-플립플롭(410), 버퍼(420)를 포함한다. 여기서, D-플립플롭(410)의 데이터 입력단자에는 입/출력 패드 P3의 출력이 인가된다. 그리고, D-플립플롭(410)의 클록 단자에는 제어기(300)의 출력 클록 T_clk이 인가된다. 또한, D-플립플롭(410)의 출력 단자를 통해 출력된 온도신호 T_2는 내부 제어회로(500)에 출력된다. 버퍼(420)는 제어기(300)의 출력을 버퍼링하여 입/출력 패드 P4를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 2의 타이밍도를 참조하여 설 명하면 다음과 같다.
디램과 플래시 칩이 적층된 멀티 칩 패키지에 있어서 디램은 주 발열 소스로 동작하게 된다. 이에 따라, 동일한 패키지 내에 구비된 다른 플래시 칩에 디램의 온도 정보를 전달하여 온도 변화에 따른 적절한 대응을 수행할 수 있도록 한다.
먼저, 디램의 온도센서(100)는 디램 내부의 특정 온도를 검출하여 검출된 온도 정보 T_0를 일정 시간 간격을 두고 출력한다. D-플립플롭(210)은 온도센서(100)로부터 인가되는 온도 정보 T_0를 일정시간 지연시켜 출력한다. 이때, D-플립플롭(210)은 인버터(230)의 출력클록에 동기하여 온도 정보 T_0를 샘플링하여 온도신호 T_1를 출력한다.
이후에, 버퍼(220)는 D-플립플롭(210)의 출력을 버퍼링하여 온도신호 T_1를 입/출력 패드 P1에 출력한다. 이때, 온도신호 T_1는 클록 T_clk의 하강 에지에 동기하여 출력된다. 디램의 입/출력 패드 P1를 통해 출력된 신호는 플래시 칩의 입/출력 패드 P3에 전달된다.
이어서, D-플립플롭(410)은 입/출력 패드 P3로부터 인가되는 신호를 일정시간 지연시켜 온도신호 T_2를 출력한다. 이때, D-플립플롭(410)은 제어기(300)의 출력 클록 T_clk의 상승 에지에 동기하여 온도신호 T_2를 샘플링하여 출력한다.
여기서, 내부 제어회로(500)는 온도신호 T_2를 인가받아 온도 코드에 대응하여 내부 회로를 제어하게 된다. 예를 들어, 온도신호 T_2에 따라 디바이스의 온도가 상승된 경우 디바이스의 특성이 변화될 수 있다. 이러한 경우 내부 제어회로(500)는 내부 전압의 바이어스 포인트(Bias Point) 및 타이밍 특성을 온도에 대 응하여 변화시키게 된다.
그리고, 내부 제어회로(500)는 온도의 변화에 따라 셀의 프로그램/소거 특성 및 오실레이터의 주기를 트리밍하게 된다. 또한, 내부 제어회로(500)는 온도의 변화에 따라 셀프 리프레쉬 주기를 변화시키도록 제어한다. 따라서, 내부 제어회로(500)는 온도신호 T_2에 대응하여 내부 프로세스를 적절히 변화시키도록 한다.
다음에, 버퍼(420)는 제어기(300)의 출력 클록 T_clk을 버퍼링하여 입/출력 패드 P4에 출력한다. 플래시 칩의 입/출력 패드 P4를 통해 출력된 신호는 디램의 입/출력 패드 P2에 전달된다. 그리고, 디램의 인버터(230)는 입/출력 패드 P2로부터 인가된 신호를 버퍼링하여 D-플립플롭(210)의 클록 단자에 출력하게 된다. 이때, 인버터(230)의 출력 클록은 패드 P2,P4와 버퍼(420)를 통해 제어기(300)로부터 인가되는 클록 T_clk에 의해 제어된다.
예를 들어, 클록 T_clk이 하이에서 로우로 천이할 경우 버퍼(420), 입/출력 패드 P2,P4를 통해 인버터(230)의 출력이 하이 상태가 된다. 이에 따라, D-플립플롭(210)이 인버터(230)의 출력 클록에 동기하여 온도신호 T_1를 출력하게 된다. 이때, 클록 T_clk이 로우 상태가 되어 D-플립플롭(410)은 샘플링 동작을 수행하지 않게 된다.
반면에, 클록 T_clk이 로우에서 하이로 천이할 경우 D-플립플롭(410)은 클록 T_clk에 동기하여 온도신호 T_2를 출력하게 된다. 그리고, D-플립플롭(210)은 버퍼(420), 입/출력 패드 P2,P4를 통해 인버터(230)의 출력이 로우 상태가 된다. 이에 따라, 클록 T_clk이 로우 상태가 되어 D-플립플롭(210)은 샘플링 동작을 수행하 지 않게 된다.
여기서, 디램의 온도 변화는 수초 동안에 일어날 수도 있지만, 대부분 상당히 느린 속도로 진행된다. 이에 따라, 제어기(300)는 내부 제어회로(500)의 동작에 영향을 미치지 않는 범위 내에서 클록 T_clk의 주기를 적절하게 조절하게 출력하게 된다.
이러한 본 발명은 디램과 플래시 칩이 적층된 멀티-칩 패키지에 적용되는 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 디램(DRAM)+디램 구조, 디램+낸드 플래시(NAND Flash) 구조 또는 디램(DRAM)+제어기(Controller)인 시스템 인 패키지(System In Package;SIP) 구조 등에서도 적용될 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 멀티-칩 패키지(Multi-Chip Package)에서 디램의 온도 정보를 플래시 칩 내부에 전달하여 온도 변화로 인한 플래시 내부의 특성 변형을 방지할 수 있도록 한다.
둘째, 디램의 온도 정보를 플래시 칩에 전달하여 내부 전압의 바이어스 포인트(Bias Point) 및 타이밍 특성을 온도에 대응하여 변화시키도록 한다.
셋째, 디램의 온도 정보를 플래시 칩에 전달하여 셀의 프로그램/소거 특성을 온도에 대응하여 트리밍하게 된다.
넷째, 디램의 온도 정보를 플래시 칩에 전달하여 오실레이터 주기 및 셀프 리프레쉬 주기를 온도에 대응하여 변화시키도록 한다.
다섯째, 멀티-칩 패키지(Multi-Chip Package)에서 디램의 온도 정보를 플래시 칩 내부에 전달하여 온도 변화로 인한 플래시 내부의 특성 변형을 방지함으로써 멀티 칩 패키지 제품에 대한 신뢰도를 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 다수의 칩이 적층된 반도체 패키지에 있어서,
    온도 정보를 검출하여 일정 시간 간격을 두고 출력하는 제 1칩; 및
    상기 제 1칩으로부터 출력된 상기 온도 정보에 대응하여 내부 회로의 동작 특성을 제어하는 제 2칩을 포함하고,
    상기 제 1칩은
    온도를 검출하여 상기 온도 정보를 출력하는 온도센서;
    상기 온도센서로부터 인가되는 상기 온도 정보를 샘플링하여 제 1온도신호를 출력하는 제 1구동부;
    상기 제 1온도신호를 상기 제 2칩에 출력하는 제 1입/출력 패드; 및
    상기 제 2칩으로부터의 클록이 인가되는 제 2입/출력 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 제 1칩은 디램 칩인 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 제 2칩은 플래시 칩인 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제 1항에 있어서, 상기 제 1구동부는
    상기 클록에 동기하여 상기 온도정보를 플립플롭시키는 제 1플립플롭;
    상기 제 1플립플롭의 출력을 버퍼링하여 상기 제 1온도신호를 상기 제 1입/출력 패드에 출력하는 제 1버퍼; 및
    상기 클록을 구동하여 상기 제 1플립플롭으로 출력하는 제 1구동소자를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5항에 있어서, 상기 제 1구동소자는 인버터인 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서, 상기 제 1온도신호는 상기 클록의 하강 에지에 동기하여 출력되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1항에 있어서, 상기 제 2칩은
    상기 제 1온도신호가 인가되는 제 3입/출력 패드;
    상기 제 3입/출력 패드로부터 인가되는 신호를 샘플링하여 제 2온도신호를 출력하는 제 2구동부;
    상기 제 2온도신호에 대응하여 상기 내부 프로세스를 변경하는 내부 제어회 로;
    상기 제 2구동부에 클록을 공급하는 제어기; 및
    상기 제 2구동부로부터 인가되는 신호를 상기 제 1칩으로 출력하는 제 4입/출력 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8항에 있어서, 상기 제 2구동부는
    상기 클록에 동기하여 상기 제 1온도신호를 플립플롭시키는 제 2플립플롭; 및
    상기 클록을 버퍼링하여 상기 제 4입/출력 패드에 출력하는 제 2버퍼를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 8항에 있어서, 상기 제 2온도신호는 상기 클록의 상승 에지에 동기하여 출력되는 것을 특징으로 하는 반도체 패키지.
  11. 제 8항에 있어서, 상기 내부 제어회로는 상기 제 2온도신호에 대응하여 내부 전압의 바이어스 포인트를 변화시키도록 제어하는 것을 특징으로 하는 반도체 패키지.
  12. 제 8항에 있어서, 상기 내부 제어회로는 상기 제 2온도신호에 대응하여 내부 회로의 타이밍 특성을 변화시키도록 제어하는 것을 특징으로 하는 반도체 패키지.
  13. 제 8항에 있어서, 상기 내부 제어회로는 상기 제 2온도신호에 대응하여 셀의 프로그램/소거 특성을 변화시키도록 제어하는 것을 특징으로 하는 반도체 패키지.
  14. 제 8항에 있어서, 상기 내부 제어회로는 상기 제 2온도신호에 대응하여 오실레이터 주기 및 셀프 리프레쉬 주기를 변화시키도록 제어하는 것을 특징으로 하는 반도체 패키지.
  15. 제 1항에 있어서, 상기 제 1칩에 포함된 다수의 패드는 상기 제 2칩에 포함된 다수의 패드와 일대일 대응하여 연결되는 것을 특징으로 하는 반도체 패키지.
KR1020070035053A 2007-04-10 2007-04-10 반도체 패키지 KR100949877B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9651431B2 (en) 2013-03-04 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor package and method of estimating surface temperature of semiconductor device including the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490003B2 (en) * 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
US9658678B2 (en) 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
EP2761464B1 (en) 2011-09-30 2018-10-24 Intel Corporation Apparatus and method for implementing a multi-level memory hierarchy having different operating modes
CN104115227B (zh) 2011-12-23 2017-02-15 英特尔公司 使用系统热传感器数据的存储器操作
KR102317263B1 (ko) 2014-03-11 2021-10-25 삼성전자주식회사 반도체 패키지 및 이를 포함하는 데이터 저장 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020085986A (ko) * 2001-05-10 2002-11-18 페어차일드코리아반도체 주식회사 칩-온-칩 구조의 전력용 반도체소자
JP2005086077A (ja) * 2003-09-10 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020085986A (ko) * 2001-05-10 2002-11-18 페어차일드코리아반도체 주식회사 칩-온-칩 구조의 전력용 반도체소자
JP2005086077A (ja) * 2003-09-10 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9651431B2 (en) 2013-03-04 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor package and method of estimating surface temperature of semiconductor device including the same

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