[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100939068B1 - 정보 저장 장치 및 차동 증폭기 - Google Patents

정보 저장 장치 및 차동 증폭기 Download PDF

Info

Publication number
KR100939068B1
KR100939068B1 KR1020030026958A KR20030026958A KR100939068B1 KR 100939068 B1 KR100939068 B1 KR 100939068B1 KR 1020030026958 A KR1020030026958 A KR 1020030026958A KR 20030026958 A KR20030026958 A KR 20030026958A KR 100939068 B1 KR100939068 B1 KR 100939068B1
Authority
KR
South Korea
Prior art keywords
preamplifier
sense
current
cell
memory cells
Prior art date
Application number
KR1020030026958A
Other languages
English (en)
Other versions
KR20030085503A (ko
Inventor
트란룽티
페르너프레데릭에이
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20030085503A publication Critical patent/KR20030085503A/ko
Application granted granted Critical
Publication of KR100939068B1 publication Critical patent/KR100939068B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 메모리 셀(12)의 저항성 교차점 어레이(10)와, 복수의 워드 라인(14)과, 복수의 비트 라인(16)과, 주입 전하 증폭기(30)를 이용하는 감지 증폭기(24)를 포함하는 데이터 저장 장치(8)를 개시한다. 메모리 셀(12)은 하나 이상의 메모리 셀의 다수 그룹(15)으로 배열된다. 주입 전하 증폭기(30)는 감지된 메모리 셀이 기준 셀에 비교하여 제 1 또는 제 2 저항성 상태에 있는지 여부를 결정한다.

Description

정보 저장 장치 및 차동 증폭기{RESISTIVE CROSS POINT MEMORY ARRAYS HAVING A CHARGE INJECTION DIFFERENTIAL SENSE AMPLIFIER}
도 1은 메모리 셀의 저항성 교차점 포인트 어레이, 다수의 판독 회로 및 관련 스티어링 회로, 워드 라인 디코딩 회로를 포함하는 데이터 저장 장치의 회로도,
도 2a 및 2b는 메모리 셀의 평행 및 역평행 자화 방향을 도시하는 도면,
도 3a는 본 발명에 따른 그룹 저항성 메모리 소자와, 차동 감지 회로 및 비교기를 이용한 공통 공유 다이오드를 포함하는 어레이내의 메모리 셀을 통한 전류 흐름을 감지하도록 동작가능한 감지 증폭기 회로의 회로도,
도 3b는 본 발명에 따른 차동 감지 회로 및 비교기를 이용한 저항성/다이오드 메모리 어레이내의 메모리 셀을 통한 전류 흐름을 감지하도록 동작가능한 감지 증폭기 회로의 회로도,
도 3c는 본 발명에 따른 차동 감지 회로 및 비교기를 이용한 저항성 메모리 어레이내의 메모리 셀을 통한 전류 흐름을 감지하도록 동작가능한 감지 증폭기 회로의 회로도,
도 4는 도 3a, 3b 및 3c의 회로에 대한 판독 사이클의 타이밍도,
도 5는 도 1의 저항성 교차점 메모리 셀의 메모리 셀 판독 방법을 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
18 : 행 디코더 20 : 판독 회로
22 : 스티어링 회로 24 : 감지 증폭기
26 : 레지스터 28 : I/O 패드
본 발명은 전반적으로 저항성 교차점 메모리 셀 어레이(resistive cross point memory cell arrays)에 관한 것으로, 보다 구체적으로는, 전하 주입 모드(charge injection mode)를 이용하는 차동 감지 증폭기(differential sense amplifier)를 갖는 저항성 교차점 메모리 셀 어레이에 관한 것이다.
MRAM(magnetic random access memory) 소자, 위상 변경(phase change) 메모리 소자, 폴리실리콘 메모리 소자, 재기록 불능(write-once)(예를 들면, 퓨즈 기반(fuse based) 또는 안티 퓨즈 기반(anti-fuse based)) 저항성 메모리 소자를 갖는 저항성 교차점 메모리 셀 어레이를 포함하는 여러 가지 많은 저항성 교차점 메모리 셀 어레이가 제안되어 왔다.
전형적인 MRAM 저장 장치는, 예를 들면, 메모리 셀의 어레이를 포함한다. 워드 라인은 메모리 셀의 행(row)을 따라 연장될 수 있으며, 비트 라인은 메모리 셀의 열(column)을 따라 연장될 수 있다. 각 메모리 셀은 워드 라인 및 비트 라인의 교차점에 위치된다. 각 MRAM 메모리 셀은 정보의 비트를 자화의 방향으로서 저장한다. 특히, 각 메모리 셀의 자화는 소정의 시간에서의 2 개의 안정된 방향 중 하나를 가정한다. 이들 2 개의 방향, 즉 평행(parallel) 및 역평행(anti-parallel)은 0 및 1의 논리 값을 나타낸다. 자화 방향은 메모리 셀의 저항에 영향을 미친다. 예를 들어, 메모리 셀의 저항은, 자화 방향이 평행인 경우, 제 1 값인 R일 수 있으며, 메모리 셀의 저항은, 자화 방향이 평행으로부터 역평행으로 변경되는 경우, 제 2 값인 R + △R로 증가될 수 있다.
일반적으로, 저항성 교차점 메모리 셀의 논리 상태는 선택된 메모리 셀의 저항 상태를 감지함으로써 판독될 수 있다. 그러나, 전형적으로 어레이내의 단일 메모리 셀의 저항 상태 감지는 어려운 것인데, 그 이유는 저항성 교차점 메모리 셀에서의 모든 메모리 셀은 많은 병렬 경로에 의해 상호접속되기 때문이다. 하나의 교차점에서 볼 수 있는 저항은 다른 워드 라인 및 비트 라인에서의 메모리 셀의 저항과 병렬인 해당 교차점에서의 메모리 셀의 저항과 동일하다.
따라서, 고밀도 및 고속 액세스 저항성 교차점 메모리가 개발되기 전에 극복되어야 하는 한 가지 장애물은, 선택된 메모리 셀상에 저장된 데이터가 감지되는 동안, 선택된 저항성 교차점 메모리 셀의 신뢰성 있는 분리이다. 일반적으로, 그러한 메모리 셀 분리를 위한 종래의 기술은 3 가지의 메모리 셀 분리 카테고리, 즉 선택 트랜지스터 분리 기술, 다이오드 분리 기술 및 등전위 분리 기술 중 하나에 속한다.
전형적으로, 알려진 트랜지스터 분리 기술은 각 저항성 교차점 메모리 셀과 직렬로 선택 트랜지스터를 삽입하는 것을 포함한다. 전형적으로, 이러한 아키텍쳐는 고속 판독 액세스 시간에 의해 특징지워진다. 불행히도, 그러한 직렬 트랜지스터 아키텍쳐는 전형적으로 비교적 낮은 실리콘 영역 이용에 의해 또한 특징지워지는데, 그것은 저항성 교차점 메모리 셀 어레이 아래의 영역은 전형적으로 직렬 트랜지스터를 위해 준비된 것이기 때문이며, 따라서 지지 회로용으로 이용할 수 없다. 또한, 이러한 분리 기술은 비교적 낮은 메모리 셀 레이아웃 밀도를 갖는 경향이 있는데, 그것은 메모리 셀을 기판내의 직렬 트랜지스터와 접속하는 비아(via)를 위해 각 메모리 셀에 영역이 할당되어야 하기 때문이다. 또한, 이러한 분리 기술은 일반적으로 비교적 높은 기록 전류를 필요로 하는데, 그것은 판독 회로와 병렬로 기록 회로를 제공하기 위해서는 분리된 기록 도체가 메모리 셀에 부가되어야 하고, 요구되는 기록 필드를 생성하기 위해 기록 도체의 분리는 높은 기록 전류를 초래하기 때문이다. 일반적으로, 직렬 트랜지스터가 기판에 위치되어야 하고, 기판으로부터 및 메모리 셀 평면(plane)으로 직렬 트랜지스터를 이동하는 실용적인 방법이 없기 때문에, 이러한 방안은 단일 메모리 평면에 한정된다.
전형적으로, 다이오드 분리 기술은 각 저항성 교차점 메모리 소자와 직렬로 다이오드를 삽입하는 것을 포함한다. 이러한 메모리 셀 어레이 아키텍쳐는 멀티 레벨의 저항성 교차점 메모리 어레이가 구성될 수 있도록 하는 박막 다이오드로 구현될 수 있다(예를 들면, 미국 특허 제 5,793,697 호 참조). 이러한 아키텍쳐는 고속 동작을 위한 전위를 갖는다. 때때로 이러한 아키텍쳐와 관련되는 어려움에는, 메모리 셀 어레이의 전위 밀도와 매칭되는 최소 프로세스 피처 크기(minimum process feature size)를 갖는 적절한 박막 다이오드를 제공하는 것이 포함된다. 또한, 이러한 방안은 메모리 소자당 하나의 다이오드를 사용하고, 현재의 실용적인 MRAM 피처 및 파라미터에서, 예를 들어, 각 다이오드는 5 내지 15 kA/cm2을 전도하는 것이 요구된다. 일반적으로, 그러한 높은 전류 밀도는 고밀도 MRAM 어레이에서 박막 다이오드를 구현하는데 있어 비실용적이다.
전형적으로, 등전위 분리 기술은 직렬 다이오드 또는 트랜지스터를 사용하지 않고서 저항성 교차점 메모리 셀을 감지하는 것을 포함한다(예를 들면, 미국 특허 제 6,259,644 호 참조). 이러한 방안은 비교적 제조가 간단한 메모리 소자의 교차점 어레이에 의해 구현될 수 있다. 전형적으로, 이러한 교차점 메모리 셀 어레이 아키텍쳐는 구현하는 회로 기술의 최소 피처 크기에 의해서만 제한되는 밀도를 가지며, 비교적 낮은 기록 전류를 필요로 한다. 또한, 이러한 방안은 고밀도 메모리를 달성하기 위해 멀티 레벨의 저항성 교차점 메모리 셀 어레이로 확장하는 것이 비교적 간단하다. 그러나, 때때로 등전위 분리는 대형 어레이에서 구현하기가 어렵다. 등전위 분리 기술을 이용하는 대형 MRAM 어레이에서 데이터를 감지하기 위해 자동 교정(auto-calibration) 및 3중 샘플(triple sample) 판독 기술이 이용되어 왔지만, 전형적으로 이들 감지 프로세스는 판독 감지 시간을 수 마이크로 초로 제한한다.
하나의 양상에서, 본 발명은 메모리 셀의 저항성 교차점 어레이와, 복수의 워드 라인과, 복수의 비트 라인과, 주입 전하 증폭기를 이용하는 감지 증폭기를 포함하는 데이터 저장 장치를 특징으로 한다. 메모리 셀은 하나 이상의 메모리 셀의 다수 그룹으로 배열된다. 주입 전하 증폭기는 감지된 메모리 셀이 기준 셀에 비교하여 제 1 또는 제 2 저항성 상태에 있는지 여부를 결정한다.
주입 전하 증폭기는 관련 판독 회로에 연결되는 비교기 회로를 더 포함한다. 바람직하게, 비교기 회로는 아날로그 차동 감지 전류를 디지털 출력 판독 신호로 변환하도록 동작가능하다.
본 발명의 다른 특징 및 이점은, 도면 및 특허 청구 범위를 참조한 이하의 상세한 설명으로부터 명백해질 것이다.
이하의 설명에서, 유사한 구성 요소는 유사한 참조 번호를 사용하여 나타낸다. 더욱이, 도면은 예시적인 실시예의 주요 특징을 도식적인 방법으로 예시하기 위한 것이다. 도면은 실제 실시예의 모든 특징을 도시하거나, 도시된 구성 요소의 상대적인 치수를 도시하기 위한 것이 아니며, 실제 축적으로 도시되지 않는다.
도 1을 참조하면, 일실시예에서, 데이터 저장 장치(8)는 저항성 교차점 메모리 셀 어레이(10)와, 교차점 메모리 셀 어레이(12)의 행을 따라 연장되는 복수의 워드 라인(14)과, 교차점 메모리 셀 어레이(12)의 열을 따라 연장되는 복수의 비트 라인(16)을 포함한다. 메모리 셀 어레이(10)의 메모리 셀(12)은 MRAM 소자, 위상 변경 메모리 소자, 재기록 불능(예를 들면, 퓨즈 기반 또는 안티 퓨즈 기반) 저항성 메모리 소자를 포함하는 매우 다양한 종래의 저항성 메모리 소자 중 임의의 하나로서 구현될 수 있다.
또한, 데이터 저장 장치(8)는 각 비트 라인(16)에 의해 메모리 셀(12)의 하나 이상의 관련된 세트에 각각 연결되는 다수의 판독 회로(20)를 포함한다. 각 판독 회로(20)는 메모리 셀(12)의 관련 그룹(또는 그룹들)의 메모리 셀을 통한 전류 흐름을 감지하도록 동작가능하다. 스티어링(steering) 회로(22)는 수신된 비트 라인 어드레스(Ay)에 근거하여 관련 판독 회로(20)를 선택 비트 라인(16)에 선택적으로 연결한다. 각 스티어링 회로(22)는 각 비트 라인(16)을 일정한 전압(VA)의 전압원에 접속하거나, 또는 관련 판독 회로(20)에 접속하는 스위치 세트를 포함한다. 워드 라인 디코딩 회로(18)는 수신된 워드 라인 어드레스(Ax)에 근거하여 특정 워드 라인(14)을 선택적으로 활성화한다. 판독 동작 동안, 워드 라인 디코딩 회로(18)는 선택된 워드 라인(14)을 접지에 접속하고, 일정한 전압(VA)을 다른 비선택 워드 라인에 인가함으로써, 선택 워드 라인(14)을 활성화할 수 있다. 각 판독 회로(20)의 출력은 데이터 저장 장치(8)의 각 입/출력(I/O) 패드의 입력에 연결된다.
예시된 실시예에서, 저항성 교차점 메모리 셀 어레이는 비교적 작은 수의 메모리 셀(12)을 갖는 것으로 도시된다. 그러나, 다른 실시예는 다수의 메모리 셀 을 포함할 수 있다. 예를 들어, 일실시예에서, 저항성 교차점 메모리 셀 어레이(10)는 메모리 셀(12)의 1024 x 1024 어레이 및 256 판독 회로(20)를 포함하며, 각 판독 회로(20)는 4 개의 비트 라인(16)의 피치에 꼭 맞는다. 본 실시예에서, 전체 4 개의 비트 라인(16)이 각 판독 회로(20)에 다중화될 수 있다. 몇몇 실시예는 멀티 레벨의 메모리 셀 어레이(12)를 포함할 수 있다. 이들 실시예에서, 상이한 레벨로부터의 비트 라인(16)이 판독 회로(20)에 다중화될 수 있다.
몇몇 실시예에서, 데이터 저장 장치(8)는 저항성 교차점 메모리 어레이(10)의 메모리 셀(12)에 정보를 기록하기 위한 기록 회로(도시되지 않음)를 또한 포함할 수 있다.
이하에 상세히 설명된 바와 같이, 저항성 교차점 메모리 셀 어레이(10)의 아키텍쳐는 실용적인 치수 및 전류 밀도 특성을 갖는 분리 다이오드로 고밀도 제조 및 고속 동작이 가능하게 한다. 또한, 데이터 저장 장치(8)는 메모리 셀(12)의 저항 상태의 감지를 방해할 수도 있는 기생 전류(parasitic current)를 실질적으로 회피하는 신규한 등전위 분리 회로를 포함한다.
도면에 도시된 예시적인 실시예를 참조할 것이며, 본 명세서에서는 동일한 것을 기술하기 위해 특정의 언어를 사용할 것이다. 그럼에도 불구하고, 본 발명의 영역을 제한하고자 하는 것은 아님을 이해할 것이다. 본 명세서에 예시된 본 발명의 특징에 대한 변경 및 다른 변형과, 당업자 및 본 개시 내용에 대한 소유권을 갖는 자에게 가능한, 본 명세서에서 개시된 바와 같은 본 발명의 원리에 대한 추가적인 응용은, 본 발명의 영역에 속하는 것으로 고려된다.
예시의 목적으로 도면에 도시된 바와 같이, 본 발명은 MRAM 장치에서 구현된다. MRAM 장치는 메모리 셀의 어레이와, 메모리 셀로부터 데이터를 판독하기 위한 판독 회로를 포함한다. 등전위 인가 장치 및 차동 감지 증폭기를 포함하는 판독 회로는 어레이내의 선택 메모리 셀의 상이한 저항 상태를 신뢰성있게 감지할 수 있다.
이제, 메모리 셀 소자(12a, 12b)의 저항성 교차점 어레이(10)를 포함하는 정보 저장 장치(8)를 도시하는 도 1을 참조한다. 메모리 셀 소자(12a, 12b)는 행 및 열로 배열되며, 행은 x 방향을 따라 연장되고, 열은 y 방향을 따라 연장된다. 정보 저장 장치(8)의 예시를 간략화하기 위해 비교적 작은 수의 메모리 셀 소자(12a, 12b)만이 도시된다. 실제로, 임의의 크기의 어레이가 사용될 수 있다.
워드 라인(14)으로서 기능하는 트레이스(trace)는 메모리 셀 어레이(10)의 한 측면상의 평면에서 x 방향을 따라 연장된다. 비트 라인(16a, 16b)으로서 기능하는 트레이스는 메모리 셀 어레이(10)의 인접 측면상의 평면에서 y 방향을 따라 연장된다. 어레이(10)의 각 행에 대해 하나의 워드 라인(14)이 존재하고, 어레이(10)의 각 열에 대해 하나의 비트 라인(16a 또는 16b)이 존재할 수 있다. 각 메모리 셀 소자(12a, 12b)는 워드 라인(14)과 비트 라인(16a 또는 16b)의 교차점에 위치된다.
메모리 셀 소자(12a, 12b)는 자기 터널 접합(magnetic tunnel junctions)(SDT 접합은 자기 터널 접합의 한 가지 유형임), 또는 위상 변경 장치와 같은 박막 메모리 소자를 포함할 수 있다. 일반적으로, 메모리 셀(12a, 12b)은 소자의 공칭 저항(nominal resistance)의 크기에 영향을 미침으로써, 정보를 저장 또는 생성하는 소정의 소자를 포함할 수 있다. 그러한 다른 유형의 소자는 판독 전용 메모리의 일부로서의 폴리실리콘 소자와, 재료의 상태를 결정(crystalline)으로부터 비결정(amorphous)으로 변경하거나, 그와 반대로 변경함으로써, 저항 상태를 변경하도록 프로그램될 수 있는 위상 변경 장치를 포함한다.
SDT 접합의 저항은, 예를 들면, 그 자화 방향이 평행인 경우, 제 1 값(R)이며, 자화 방향이 평행으로부터 역평행으로 변경되는 경우, 그 저항은 제 2 값(R+△R)으로 증가된다. 전형적인 제 1 저항값(R)은 약 10 ㏀ - 1 ㏁일 수 있으며, 저항에 있어서의 전형적인 변화(△R)는 제 1 저항 값(R)의 약 30%일 수 있다.
각 메모리 셀 소자(12a, 12b)는, 외부 전력이 공급되지 않는 경우에도, 그의 자화 방향을 유지한다. 따라서, 메모리 셀 소자(12a, 12b)는 비휘발성(non-volatile)이다.
데이터는 메모리 셀 소자(12a, 12b)에 비트-비트 바 방법(bit-bit bar manner)으로 저장된다. 데이터의 각 비트에는 2 개의 메모리 셀 소자(12a, 12b)가 할당되는데, 즉 하나의 메모리 셀 소자("데이터" 소자)(12a)는 비트의 값을 저장하고, 다른 메모리 셀 소자("기준" 소자)(12b)는 그 값의 보수(complement)를 저장한다. 따라서, 데이터 소자(12a)가 논리 '1'을 저장한다면, 그의 대응하는 기준 소자(12b)는 논리 '0'을 저장한다. 데이터 소자(12a)의 각 열은 비트 라인(16a)에 접속되며, 기준 소자(12b)의 각 열은 비트 라인(16b)에 접속된다.
메모리 셀(12)은 임의의 특정 유형의 장치에 한정되지 않는다. MRAM과 같 은 SDT(spin dependent tunneling) 장치는 교차점 메모리용으로 적합하다. 전형적인 SDT 장치는 "핀형(pinned)" 층 및 "자유(free)" 층을 포함한다. 핀형 층은 평면에서 방향성을 갖는 자화를 갖지만, 대상 범위에 인가된 필드의 현재 상태로 고정되어 유지된다. 자유 층은 인가된 필드에 의해 회전될 수 있는 자화를 가지며, 그 방향은 "자화용이축(easy-axis)"을 따라 지향되며, 핀형 층 자화와 평행하다. 자유 층의 자화 방향은 저저항 상태 및 고저항 상태에 각각 대응하는 핀형 층의 자화에 대해, 도 2a에 도시된 바와 같이 평행이거나, 또는 도 2b에 도시된 바와 같이 역평행이다.
도 1을 다시 참조하면, 정보 저장 장치(8)는 판독 및 기록 동작 동안 워드 라인(14)을 선택하기 위한 행 디코더(18)를 포함한다. 선택 워드 라인(14)은 판독 동작 동안 접지에 접속될 수 있다. 기록 동작 동안 기록 전류가 선택 워드 라인(14)에 인가될 수 있다.
정보 저장 장치(8)는 판독 동작 동안 선택 메모리 셀 소자(12a, 12b)의 저항 상태를 감지하기 위한 판독 회로와, 기록 동작 동안 선택 워드 및 비트 라인(14, 16a, 16b)에 전류를 공급하기 위한 기록 회로를 포함한다. 판독 회로는 일반적으로 참조 번호(20)로 표시된다. 정보 저장 장치(8)의 예시를 간략화하기 위해 기록 회로는 도시되지 않는다.
판독 회로(20)는 복수의 스티어링 회로(22) 및 감지 증폭기(24)를 포함한다. 다수의 비트 라인(16)이 각 스티어링 회로(22)에 접속된다. 각 스티어링 회로(22)는 비트 라인을 선택하기 위한 디코더를 포함한다. 선택 메모리 셀 소자(12)는 선택 워드 라인(14)과 선택 비트 라인(16)의 교차점에 놓여진다.
도 5의 흐름도에서 다시 도시될 판독 동작 동안, 블록(504)에 도시된 바와 같이, 선택 소자(12a, 12b)는 선택 워드 라인(14)에 의해 접지에 접속된다. 각 스티어링 회로(22)는 데이터 소자(12a)의 열을 교차하는 비트 라인(16a)과, 기준 소자(12b)의 대응하는 열을 교차하는 비트 라인(16b)을 선택한다. 블록(502)에 도시된 바와 같이, 데이터 소자(12a)의 열을 교차하는 선택 비트 라인(16a)은 그들의 대응하는 감지 증폭기(24)의 감지 노드 S0에 접속된다. 블록(502, 504)의 단계는 역으로 될 수 있으며, 그들의 구현 순서는 중요하지 않다. 기준 소자(12b)의 열을 교차하는 선택 비트 라인(16b)은 그들의 대응하는 감지 증폭기(24)의 기준 노드 R0에 접속된다. 각 감지 증폭기(24)는 차동 전치 증폭기와, 전류 미러 회로와, 전하 주입 증폭기와, 비트 라인(16a, 16b)상의 신호를 비교하기 위한 비교기를 포함한다. 비교는 선택 데이터 소자(12a)의 저항 상태, 그에 따라 선택 데이터 소자(12a)에 저장된 논리 값을 나타낸다. 감지 증폭기(24)의 출력은 데이터 레지스터(26)에 공급되며, 데이터 레지스터(26)는 정보 저장 장치(8)의 I/O 패드(28)에 접속된다.
모든 비선택 워드 라인(14)은, 블록(506)에 도시된 바와 같이 어레이에 전압(VA)을 제공하는 일정한 전압원에 접속된다. 외부 회로가 일정한 전압원을 제공할 수도 있다. 감지 증폭기(24)는 일정한 전압원이 비선택 워드 라인의 서브세트에 인가하는 것과 동일한 전위를 선택 비트 라인(16)에 인가한다. 어레이(10) 에 대해 그러한 등전위 분리를 적용하는 것은 기생 전류를 감소시킨다.
판독 회로(20)는 m 비트 워드의 데이터를 판독할 수 있고, 다수(m)의 메모리 셀 소자(12a, 12b)의 저항 상태가 동시에 감지되며, 이것은 블록(508)의 전류 측정으로서 도시된다. m 비트 워드는 m 개의 연속적인 감지 증폭기(24)를 동시에 동작시킴으로써 판독될 수 있다.
도 3a를 참조하면, 일실시예에서, 저항성 교차점 메모리 셀 어레이(10)의 메모리 셀(12)이 2 개 이상의 메모리 셀(12)의 다수 그룹(15)으로 배열된다. 예를 들어, 예시적인 실시예에서, 각 그룹(15)은 3 개의 메모리 셀(12)을 포함한다. 각 그룹(15)의 메모리 셀(12)은 각 비트 라인(16)과 공통 그룹 분리 다이오드(13) 사이에 접속되며, 공통 그룹 분리 다이오드(13)는 워드 라인(14)에 연결된다. 저항성 교차점 메모리 셀 어레이(10)는 다이오드 분리 아키텍쳐와 관련된 고속 동작 이점과, 실용적인 치수 및 전류 밀도 특성을 갖는 분리 다이오드로 구현될 수 있는 아키텍쳐에서의 등전위 분리 아키텍쳐의 고밀도 이점을 특징으로 한다. 몇몇 실시예에서, 분리 다이오드(13)는 종래의 박막 다이오드 제조 기술을 이용한 메모리 셀(12)로 제조될 수 있으므로, 멀티 레벨의 저항성 교차점 메모리 어레이가 구성될 수 있다.
판독 동작 동안, 타겟 메모리 셀에 대응하는 워드 라인(14)을 선택하고, 그것을 접지 전위에 접속함으로써, 저항성 교차점 메모리 셀 어레이(10)의 타겟 셀에서의 데이터가 감지된다. 이와 동시에, 비트 라인(16a, 16b)이 기준/감지 쌍에서 의 판독 회로(20)에 접속된다. 어레이 전위(VA)가 전압원의 출력으로부터 선택 그룹의 비선택 비트 라인(16)에 인가된다. 또한, 어레이 전위(VA)가 감지 증폭기(24)의 입력에 인가되어, 선택 비트 라인(16a, 16b)상의 커플링 전압(VA')을 초래한다. 커플링 전압(VA')은 어레이 전압(VA)과 실질적으로 동일하다. 비선택 그룹의 비트 라인은 부동 상태(floating)로 남겨진다. 어레이의 상기 바이어스 상태하에서, 선택 그룹(15)의 비트 셀만이 전위 전압 VA로 순방향 바이어싱되며, 그 결과 기준 전류 I_ref 및 감지 전류 I_data가 메모리 셀(12a, 12b)을 통해 흐른다. 그들은 비트 셀의 상태를 결정하기 위해, 증폭기(24)에 의해 감지될 것이다. 또한, 선택 그룹의 비트 셀에 전류가 흐르지만, 그들은 기준 및 감지 전류를 방해하지 않는다.
도 3b는 도시된 바와 같이 각 메모리 셀(12)이 단일 분리 다이오드(13)에 직접 접속되는 대안적인 실시예를 도시한다. 증폭기(24)를 통한 어레이(10)의 동작은 도 3a에 도시된 것과 유사하며, 이하에 기술된다.
판독 동작은 선택 워드 라인(14)을 접지 전위에 접속하고, 모든 비선택 워드 라인을 전위(VA)에 접속함으로써 메모리 어레이(10)상에서 수행되어, 리크 전류가 감지 및 기준 전류에 미치는 영향을 최소화한다. 선택 비트 라인(16a, 16b)은 다중화기(22) 및 노드 R0, S0을 통해 감지 증폭기(24)의 입력에 접속된다. 감지 증폭기의 다른 입력은 비선택 워드 라인과 동일한 전위(VA)에 접속된다. 따라서, 선 택 비트 라인(16a, 16b)은 VA와 실질적으로 동일한 전위(VA')로 바이어싱되며, 다른 비선택 비트 라인은 부동 상태로 남겨진다. 상기 어레이에 대한 바이어스 상태하에서, 선택 메모리(12a, 12b)만이 전위 전압(VA)으로 순방향 바이어싱되며, 그 결과 메모리 셀(12a, 12b)을 통해 기준 전류 I_ref 및 감지 전류 I_data가 흐르고, 비트 셀의 상태를 결정하기 위해 증폭기(24)에 의해 감지된다.
더욱이, 도 3c는 어떠한 분리 다이오드도 없는 메모리 셀(12)을 도시한다. 증폭기(24)를 갖는 어레이(10)의 동작은, 분리 다이오드 및 전체 회로에 통상적으로 그와 같이 부과되는 제한이 없다는 것을 제외하고는, 도 3a에 도시된 것과 동일하다. 어레이(10)에서, 자기 터널 접합(12)은 어레이에서의 비트 감지를 방해하는 많은 병렬 경로를 통해 접속된다. 이러한 문제는 선택 비트 라인(16a, 16b)에 전위를 인가하고, 동일한 전위를 비선택 비트 라인(16) 및 비선택 워드 라인(14)의 서브세트에 제공하는 미국 특허 제 6,259,644 호에 개시된 "등전위" 방법을 이용하여 처리될 수 있다. 선택 워드 라인(14)은 접지 전위에 접속된다. 따라서, 선택 워드 라인(14)에 접속된 접합 양단만이 전압(VA)을 갖고 있으며, 따라서 이들 접합에 전류가 흐르는데, 하지만 그들은 서로를 방해하지 않는다. 기준 전류 I_ref 및 감지 전류 I_data는 감지 증폭기에 의해 정확하게 감지될 수 있으며, 따라서 저장된 데이터 비트의 상태가 결정될 수 있다.
도 3a, 3b, 3c에 도시된 3 가지의 경우에 공통인 감지 증폭기(24)를 참조한다. 동작시에, 기준 비트 라인에서 생성되는 전류와 감지 비트 라인에서 생성되 는 전류 사이의 차이를 검출함으로써, 데이터 "1" 또는 데이터 "0"이 감지될 수 있다. 몇몇 실시예에서, 기준 비트 라인과 관련된 수 개의 메모리 셀이 존재할 수 있다. 다른 실시예에서, 비트당 하나의 기준 비트 라인이 존재할 수 있다.
판독 동작 동안, 전치 증폭기(36)는 전압원(VA)에 접속되는 제 1 입력과, 트랜지스터(36a)의 게이트 입력에 접속된 출력을 갖는다. 트랜지스터(36a)의 소스 단자 및 전치 증폭기(36)의 제 2 입력은 데이터 비트 셀(12a)이 위치되는 선택 비트 라인(16a)에 접속된다. 마찬가지로, 전치 증폭기(38)의 제 1 입력은 전압원(VA)에 접속되고, 그 출력은 트랜지스터(38a)의 게이트 입력에 접속된다. 트랜지스터(38a)의 소스 단자 및 전치 증폭기(38)의 제 2 입력은 기준 비트 셀(12b)이 위치되는 선택 비트 라인(16b)에 접속된다. 전치 증폭기(36, 38)는 비트 라인(16a, 16b)상의 전압을 전압(VA)과 실질적으로 동일한 전위(VA')로 조정한다. 따라서, 선택 메모리 소자(12a, 12b)는 그들 각각을 가로질러 존재하는 전위(VA)를 갖는다. 전류 I_ref=(VA-Vd)/R12a는 선택 소자(12a)에서 흐르고, 결과로서 전류 I_data=(VA-Vd)/R12b는 선택 소자(12b)에서 흐르며, 여기서 R12a 및 R12b는 메모리 셀(12)의 저항값이고, Vd는 전형적으로는 대략 0.7V인, 다이오드(13)의 순방향 다이오드 전압이다. 도 3c상의 일실시예에서, 메모리 어레이(10)에서 다이오드가 제공되지 않으며, 따라서 이 경우 Vd는 0이다.
또한, I_ref 및 I_data 전류는 트랜지스터(36a, 38a)를 통해 흐른다. 트랜 지스터(36b, 36c, 38b, 38c, 40a, 40b)는 매칭된 트랜지스터이며, 전류 미러의 3 개 세트를 형성하도록 접속된다. 제 1 세트는 트랜지스터(36b, 36c)를 포함하며, I_ref와 동일한 미러 전류 I_ref'을 생성한다. 제 2 세트는 트랜지스터(40a, 40b)를 포함하며, I_ref 및 I_ref'과 동일한 미러 전류 IR을 생성한다. 마찬가지로, 제 3 세트는 트랜지스터(38b, 38c)를 포함하며, I_data와 동일한 전류 IS를 생성한다.
판독 동작 동안, 판독 인에이블 트랜지스터(52)가 턴 오프되며, 트랜지스터(54)가 인에이블링되어, 캐패시터 C를 전압 레벨 Vdd/2로 프리차지한다. 그 다음에, 트랜지스터(54)가 턴 오프되고, 트랜지스터(52)가 턴 온된다. 이 시점에서, 노드 A에서의 합산 전류는 IS + IC - IR = 0 또는 IC = IR - IS이다. 캐패시터 전압은 전류 IC에 의존한다. 감지 셀이 저저항 상태를 갖고, 기준 셀이 고저항 상태를 갖는 것으로서, 전류 IR이 전류 IS보다 작다면, 전류 IC는 노드 A로부터 흘러 캐패시터 C 쪽으로 향하며, IC의 레이트에서 캐패시터 C를 충전한다. 감지 셀이 고저항 상태를 갖고, 기준 셀이 저저항 상태를 갖는 것으로서, 전류 IR이 전류 IS보다 크다면, 전류 IS는 노드 A로 캐패시터 C로부터 흐르며, IC의 레이트에서 캐패시터 C를 방전한다. 기준 셀 및 감지 셀이 동일한 저항값을 갖는 것을 의미하는 것으로서, 기준 전류 IR 및 감지 전류 IS가 동일하다면, 캐패시터 전류 IC는 0이므 로, 캐패시터 전압에 변화가 발생하지 않을 것이다. 캐패시터 전압은 비교기(34)에 의해 기준 전압 Vdd/2와 비교된다. 비교기(34)의 저레벨 출력은 캐패시터 C가 충전되고, 따라서 데이터 비트 셀 저항이 기준 비트 셀 저항보다 작은 것을 나타낸다. 고레벨 출력은 캐패시터가 방전되고, 따라서 데이터 비트 셀 저항이 기준 비트 셀 저항보다 큰 것을 나타낸다.
도 4는 판독 시퀀스 동안의 캐패시터 전압을 도시하며, 여기서 캐패시터 전압의 증가는 IR 감지 전류가 IR 기준 전류보다 크고, 따라서 데이터 비트 셀이 저저항을 가지며, 데이터 비트가 원(one)[1]임을 나타내며, 캐패시터 전압의 감소는 감지 전류가 기준 전류보다 작고, 따라서 데이터 소자가 고저항을 가지며, 데이터 비트가 제로(zero)[0]임을 나타낸다. 또한, 이러한 기술은 다수의 감지 증폭기가 사용될 때(즉, 다수의 비트 쌍이 동시에 감지될 때) 잘 작용한다.
도 3a, 3b, 3c에 도시된 바와 같이, 비교기 회로(34)는 감지 증폭기 출력 신호와 기준 신호 Vdd/2를 비교하도록 구현될 수 있다. 이 회로는 아날로그 차동 감지 전압 데이터를 신뢰성있는 풀 스윙(full swing) 디지털 데이터로 변환한다. 데이터 저장 장치(10)의 다른 구성 요소와 조합될 때, 비교기/래치 회로(34)는 감지 동작을 달성하기 위한 신뢰성있고 효율적인 회로이다.
차동 전하 주입 증폭기의 사용은 종래 기술에 비해 이점을 제공한다. 한 가지 이점은, 전하 주입 증폭에 의한 차동 감지는 보다 우수한 공통 모드 잡음 소거를 제공한다는 것이다. 이것은 보다 명료하고 용이하게 식별할 수 있는 출력 신호를 제공한다. 더욱이, 전하 주입 감지 증폭기는 단지 차동 전류(IC) 신호만을 감지하기 때문에 증폭기는 보다 우수한 해상도를 제공하므로, 보다 정확하고, 보다 넓은 동작 범위를 갖는다. 또한, 동일 그룹내에 기준 MTJ를 이용함으로써 비파괴적 판독이 가능하며, 여기서 MTJ들은 서로 인접해 있고, 저항은 보다 잘 매칭된다.
또한, 본 발명에 따른 차동 감지 증폭기는 전류 미러 및 전하 주입 증폭기를 포함하는 종래 기술에 비해 간단한 설계를 제공한다. 이것은 제조 비용을 감소시키고, 종래의 시스템과 전형적으로 관련되는 표면 영역을 감소시킨다.
비록 상기 실시예는 본 발명을 대표하는 것이지만, 본 명세서 및 첨부된 특허 청구 범위를 고려함으로써, 또는 개시된 발명의 실시예의 실시로부터, 당업자라면 다른 실시예가 가능함을 명확히 이해할 것이다. 명세서 및 실시예는 단지 예시적인 것이며, 본 발명은 특허 청구 범위 및 그 등가물에 의해 정의된다.
본 발명에 의하면, 전하 주입 증폭에 의한 차동 감지는 보다 우수한 공통 모드 잡음 소거를 제공하며, 이것은 보다 명료하고 용이하게 식별할 수 있는 출력 신호를 제공한다. 더욱이, 전하 주입 감지 증폭기는 단지 차동 전류(IC) 신호만을 감지하기 때문에 증폭기는 보다 우수한 해상도를 제공하므로, 보다 정확하고, 보다 넓은 동작 범위를 갖는다. 또한, 동일 그룹내에 기준 MTJ를 이용함으로써 비파괴적 판독이 가능하다. 또한, 본 발명에 따른 차동 감지 증폭기는 전류 미러 및 전 하 주입 증폭기를 포함하는 종래 기술에 비해 간단한 설계를 제공한다. 이것은 제조 비용을 감소시키고, 종래의 시스템과 전형적으로 관련되는 표면 영역을 감소시킨다.

Claims (10)

  1. 저항성 교차점 메모리 셀 어레이와,
    복수의 워드 라인과,
    복수의 비트 라인―메모리 셀의 그룹은 공통 워드 라인에 접속되고, 상기 그룹내의 각 메모리 셀은 단일 비트 라인에 접속됨―과,
    상기 메모리 셀 어레이에 접속된 차동 감지 증폭기―상기 차동 감지 증폭기는,
    상기 셀 어레이내의 기준 셀에 접속된 복수의 비트 라인 중 하나에 선택적으로 접속되는 제 1 입력 노드 및 소정의 워드 라인에 공통인 상기 메모리 셀의 그룹내의 감지 셀에 선택적으로 접속되는 제 2 입력 노드와,
    상기 제 1 입력 노드에 접속된 제 1 전치 증폭기와,
    상기 제 2 입력 노드에 접속된 제 2 전치 증폭기를 포함함―와,
    상기 제 1 전치 증폭기로부터의 출력 및 상기 제 2 전치 증폭기로부터의 출력에 접속되어, 판독 동작 동안 상기 기준 셀의 저항 상태에 비교한 것으로서의 상기 감지 셀의 저항 상태를 결정하는 전하 주입 증폭기를 포함하는
    정보 저장 장치.
  2. 저항성 교차점 메모리 셀 어레이와,
    복수의 워드 라인과,
    복수의 비트 라인―상기 메모리 셀은 2 개 이상의 메모리 셀의 다수 그룹으로 배열되고, 각 그룹의 상기 메모리 셀은 각 워드 라인과 비트 라인에 접속된 공통 분리 다이오드 사이에 접속됨―과,
    상기 메모리 셀 어레이에 접속된 차동 감지 증폭기―상기 차동 감지 증폭기는,
    상기 셀 어레이내의 기준 셀에 접속된 복수의 비트 라인 중 하나에 선택적으로 접속되는 제 1 입력 노드 및 상기 메모리 어레이내의 감지 셀에 선택적으로 접속되는 제 2 입력 노드와,
    상기 제 1 입력 노드에 접속된 제 1 전치 증폭기와,
    상기 제 2 입력 노드에 접속된 제 2 전치 증폭기를 포함함―와,
    상기 제 1 전치 증폭기로부터의 출력 및 상기 제 2 전치 증폭기로부터의 출력에 접속되어, 판독 동작 동안 상기 기준 셀의 저항 상태에 비교한 것으로서의 상기 감지 셀의 저항 상태를 결정하는 전하 주입 증폭기를 포함하는
    정보 저장 장치.
  3. 기준 회로의 저항 상태 비교에 근거하여 선택 회로의 제 1 또는 제 2 저항 상태를 결정하기 위해 전하 주입을 이용하는 차동 증폭기에 있어서,
    상기 기준 회로에 접속된 제 1 전치 증폭기와,
    상기 선택 회로에 접속된 제 2 전치 증폭기와,
    상기 기준 회로로부터의 기준 전류에 근거하여 기준 전류를 수신하기 위해 상기 제 1 전치 증폭기에 접속된 제 1 입력 및 상기 선택 회로로부터의 감지 전류에 근거하여 감지 전류를 수신하기 위해 상기 제 2 전치 증폭기에 접속된 제 2 입력을 갖는 전류 미러와,
    상기 제 2 전치 증폭기에 접속되며, 판독 동작 이전에 선택 전위로 충전되는 프리차지 회로와,
    상기 프리차지 회로에 접속된 비교기 증폭기를 포함하되,
    판독 동작 동안, 상기 프리차지 회로상의 전위에 의해 영향을 받은 것으로서, 상기 제 2 전치 증폭기로부터의 상기 감지 전류가 상기 제 1 전치 증폭기로부터의 상기 기준 전류보다 큰 경우, 상기 비교기는 제 1 저항 상태를 나타내는 제 1 출력을 제공하고, 또는, 상기 기준 전류가 상기 감지 전류보다 큰 경우, 상기 비교기는 제 2 저항 상태를 나타내는 제 2 출력을 제공하는
    차동 증폭기.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전하 주입 증폭기는 상기 감지 셀을 통해 흐르는 전류와 하나 이상의 기준 셀을 통해 흐르는 전류를 비교함으로써, 상기 감지 셀의 저항 상태를 결정하는 정보 저장 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    각 비트 라인에 의해 메모리 셀의 하나 이상의 관련 그룹에 각각 접속되며, 상기 관련 그룹의 메모리 셀을 통한 전류 흐름을 감지하도록 동작가능한 다수의 판독 회로를 더 포함하는 정보 저장 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    관련 판독 회로에 각각 접속되며, 아날로그 차동 감지 전압을 디지털 출력 판독 신호로 변환하도록 동작가능한 다수의 비교기 회로를 더 포함하는 정보 저장 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 워드 라인 및 상기 비트 라인에 접속되며, 선택 워드 라인 및 비트 라인상의 상기 저항성 교차점 메모리 셀 어레이에서의 전압 레벨을 설정하도록 동작가능하여, 기생 전류가 비선택 메모리 셀을 통해 흐르는 것을 실질적으로 방지하는 등전위 발생기를 더 포함하는 정보 저장 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    각 메모리 셀은 MRAM(magnetic random access momory) 소자를 포함하는 정보 저장 장치.
  9. 제 7 항에 있어서,
    상기 등전위 발생기는 비선택 워드 라인으로부터의 피드백으로 메모리 셀의 각 그룹의 상기 공통 분리 다이오드의 입력 노드를 설정하도록 동작가능한 정보 저장 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 전하 주입 증폭기는,
    상기 기준 셀로부터의 기준 전류에 근거하여 기준 전류를 수신하기 위해 상기 제 1 전치 증폭기에 접속된 제 1 입력 및 상기 감지 셀로부터의 감지 전류에 근거하여 감지 전류를 수신하기 위해 상기 제 2 전치 증폭기에 접속된 제 2 입력을 갖는 전류 미러와,
    상기 제 2 전치 증폭기에 접속되며, 판독 동작 이전에 선택 전위로 충전되는 프리차지 회로와,
    상기 프리차지 회로 및 기준 전압에 접속된 비교기 증폭기를 포함하되,
    판독 동작 동안, 상기 프리차지 회로상의 전위에 의해 수정된 것으로서, 상기 제 2 전치 증폭기로부터의 상기 감지 전류가 상기 제 1 전치 증폭기로부터의 상기 기준 전류보다 클 때, 상기 비교기는 제 1 출력을 제공하고, 상기 기준 전류가 상기 감지 전류보다 클 때, 상기 비교기는 제 2 출력을 제공하는
    정보 저장 장치.
KR1020030026958A 2002-04-30 2003-04-29 정보 저장 장치 및 차동 증폭기 KR100939068B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/136,782 US6597598B1 (en) 2002-04-30 2002-04-30 Resistive cross point memory arrays having a charge injection differential sense amplifier
US10/136,782 2002-04-30

Publications (2)

Publication Number Publication Date
KR20030085503A KR20030085503A (ko) 2003-11-05
KR100939068B1 true KR100939068B1 (ko) 2010-01-28

Family

ID=22474333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030026958A KR100939068B1 (ko) 2002-04-30 2003-04-29 정보 저장 장치 및 차동 증폭기

Country Status (6)

Country Link
US (1) US6597598B1 (ko)
EP (1) EP1359586A2 (ko)
JP (1) JP4113033B2 (ko)
KR (1) KR100939068B1 (ko)
CN (1) CN100483540C (ko)
TW (1) TW200305878A (ko)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2277717C (en) * 1999-07-12 2006-12-05 Mosaid Technologies Incorporated Circuit and method for multiple match detection in content addressable memories
US6577525B2 (en) * 2001-08-28 2003-06-10 Micron Technology, Inc. Sensing method and apparatus for resistance memory device
EP1321941B1 (en) * 2001-12-21 2005-08-17 Kabushiki Kaisha Toshiba Magnetic random access memory with stacked memory cells
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
US7152800B2 (en) * 2002-08-22 2006-12-26 Texas Instruments Incorporated Preamplifier system having programmable resistance
US6885600B2 (en) * 2002-09-10 2005-04-26 Silicon Storage Technology, Inc. Differential sense amplifier for multilevel non-volatile memory
US7038960B2 (en) * 2002-09-10 2006-05-02 Silicon Storage Technology, Inc. High speed and high precision sensing for digital multilevel non-volatile memory system
US6778420B2 (en) * 2002-09-25 2004-08-17 Ovonyx, Inc. Method of operating programmable resistant element
US6674679B1 (en) * 2002-10-01 2004-01-06 Hewlett-Packard Development Company, L.P. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having equi-potential isolation
ITMI20030075A1 (it) * 2003-01-20 2004-07-21 Simicroelectronics S R L Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento.
US6795359B1 (en) * 2003-06-10 2004-09-21 Micron Technology, Inc. Methods and apparatus for measuring current as in sensing a memory cell
FR2871279A1 (fr) * 2004-06-03 2005-12-09 Spintron Sa Memoire magnetique comportant plusieurs modules d'aimantation
FR2871280A1 (fr) * 2004-06-03 2005-12-09 Spintron Sa Memoire magnetique a canal de confinement
JP4118845B2 (ja) 2004-07-30 2008-07-16 株式会社東芝 半導体記憶装置
US7224598B2 (en) * 2004-09-02 2007-05-29 Hewlett-Packard Development Company, L.P. Programming of programmable resistive memory devices
US7130235B2 (en) * 2004-09-03 2006-10-31 Hewlett-Packard Development Company, L.P. Method and apparatus for a sense amplifier
US7212432B2 (en) * 2004-09-30 2007-05-01 Infineon Technologies Ag Resistive memory cell random access memory device and method of fabrication
JP2006127583A (ja) * 2004-10-26 2006-05-18 Elpida Memory Inc 不揮発性半導体記憶装置及び相変化メモリ
JP4783002B2 (ja) 2004-11-10 2011-09-28 株式会社東芝 半導体メモリ素子
US7158431B2 (en) 2005-03-28 2007-01-02 Silicon Storage Technology, Inc. Single transistor sensing and double transistor sensing for flash memory
US7453715B2 (en) * 2005-03-30 2008-11-18 Ovonyx, Inc. Reading a phase change memory
US7447055B2 (en) * 2005-04-22 2008-11-04 Hewlett-Packard Development Company, L.P. Multiplexer interface to a nanoscale-crossbar
US7426131B2 (en) * 2005-11-01 2008-09-16 Adesto Technologies Programmable memory device circuit
US7495971B2 (en) * 2006-04-19 2009-02-24 Infineon Technologies Ag Circuit and a method of determining the resistive state of a resistive memory cell
CN101536106B (zh) * 2006-11-08 2014-09-17 Nxp股份有限公司 存储器的读增强
US7567462B2 (en) * 2006-11-16 2009-07-28 Micron Technology, Inc. Method and system for selectively limiting peak power consumption during programming or erase of non-volatile memory devices
US7400521B1 (en) 2007-01-12 2008-07-15 Qimoda Ag Integrated circuit, memory chip and method of evaluating a memory state of a resistive memory cell
DE102007001859B3 (de) * 2007-01-12 2008-04-24 Qimonda Ag Integrierte Schaltung, Speicherbaustein und Verfahren zum Bestimmen eines Speicherzustands einer resistiven Speicherzelle
US9135962B2 (en) * 2007-06-15 2015-09-15 Micron Technology, Inc. Comparators for delta-sigma modulators
TWI402847B (zh) 2007-06-25 2013-07-21 Higgs Opl Capital Llc 相變化記憶體之感測電路
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
US7564707B2 (en) * 2007-08-22 2009-07-21 Zerog Wireless, Inc. One-time programmable non-volatile memory
WO2009034687A1 (ja) * 2007-09-10 2009-03-19 Panasonic Corporation 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法
KR100895387B1 (ko) * 2007-10-16 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치
TWI347607B (en) 2007-11-08 2011-08-21 Ind Tech Res Inst Writing system and method for a phase change memory
US20110226148A1 (en) * 2008-05-16 2011-09-22 Sawka Wayne N Physical destruction of electrical device and methods for triggering same
TWI402845B (zh) 2008-12-30 2013-07-21 Higgs Opl Capital Llc 相變化記憶體陣列之驗證電路及方法
TWI412124B (zh) 2008-12-31 2013-10-11 Higgs Opl Capital Llc 相變化記憶體
US8514637B2 (en) * 2009-07-13 2013-08-20 Seagate Technology Llc Systems and methods of cell selection in three-dimensional cross-point array memory devices
US8363450B2 (en) * 2009-07-13 2013-01-29 Seagate Technology Llc Hierarchical cross-point array of non-volatile memory
JP5284225B2 (ja) * 2009-09-01 2013-09-11 株式会社東芝 不揮発性半導体記憶装置とその読み出し方法
US8570785B2 (en) 2010-05-26 2013-10-29 Hewlett-Packard Development Company Reading a memory element within a crossbar array
WO2013015768A1 (en) * 2011-07-22 2013-01-31 Hewlett-Packard Development Company, L.P. Circuit and method for reading a resistive switching device in an array
US8687398B2 (en) 2012-02-29 2014-04-01 International Business Machines Corporation Sense scheme for phase change material content addressable memory
CN103366804B (zh) * 2012-03-30 2017-10-13 硅存储技术公司 具有电流注入读出放大器的非易失性存储装置
US9070424B2 (en) * 2012-06-29 2015-06-30 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
KR20150037885A (ko) * 2012-07-27 2015-04-08 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 동적 감지 회로
JP5839201B2 (ja) 2013-03-06 2016-01-06 ソニー株式会社 半導体装置および情報読出方法
KR20170078649A (ko) * 2014-10-31 2017-07-07 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 메모리 셀에 액세스할 시 누설 전류를 재사용하는 기법
US9489999B2 (en) 2014-11-26 2016-11-08 Qualcomm Incorporated Magnetic tunnel junction resistance comparison based physical unclonable function
US9478308B1 (en) * 2015-05-26 2016-10-25 Intel IP Corporation Programmable memory device sense amplifier
EP3341940A1 (en) * 2015-08-27 2018-07-04 King Abdullah University Of Science And Technology Read method compensating parasitic sneak currents in a crossbar memristive memory
US9852790B1 (en) 2016-10-26 2017-12-26 International Business Machines Corporation Circuit methodology for highly linear and symmetric resistive processing unit
CN108154227B (zh) * 2016-12-06 2020-06-23 上海磁宇信息科技有限公司 一种使用模拟计算的神经网络芯片
US10680105B2 (en) 2017-03-21 2020-06-09 International Business Machines Corporation Mobile ferroelectric single domain wall implementation of a symmetric resistive processing unit
US10261977B2 (en) * 2017-05-04 2019-04-16 University Of Rochester Resistive memory accelerator
EP3562272B1 (en) 2017-05-27 2022-09-07 Lee, Yu-Lin Drive system
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10403336B2 (en) * 2017-12-28 2019-09-03 Micron Technology, Inc. Techniques for precharging a memory cell
CN110446292B (zh) * 2018-05-03 2022-07-08 李玉麟 驱动装置
US11309005B2 (en) * 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
KR20200141887A (ko) 2019-06-11 2020-12-21 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
US11217281B2 (en) * 2020-03-12 2022-01-04 Ememory Technology Inc. Differential sensing device with wide sensing margin
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
CN113948142B (zh) 2020-07-16 2023-09-12 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001273756A (ja) 2000-02-04 2001-10-05 Hewlett Packard Co <Hp> Ｍｒａｍ装置
US6356477B1 (en) 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US6169686B1 (en) 1997-11-20 2001-01-02 Hewlett-Packard Company Solid-state memory with magnetic storage cells
US6259644B1 (en) * 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US6292389B1 (en) 1999-07-19 2001-09-18 Motorola, Inc. Magnetic element with improved field response and fabricating method thereof
US6128239A (en) * 1999-10-29 2000-10-03 Hewlett-Packard MRAM device including analog sense amplifiers
US6297983B1 (en) 2000-02-29 2001-10-02 Hewlett-Packard Company Reference layer structure in a magnetic storage cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001273756A (ja) 2000-02-04 2001-10-05 Hewlett Packard Co <Hp> Ｍｒａｍ装置
US6356477B1 (en) 2001-01-29 2002-03-12 Hewlett Packard Company Cross point memory array including shared devices for blocking sneak path currents

Also Published As

Publication number Publication date
KR20030085503A (ko) 2003-11-05
JP4113033B2 (ja) 2008-07-02
US6597598B1 (en) 2003-07-22
JP2003323791A (ja) 2003-11-14
CN100483540C (zh) 2009-04-29
EP1359586A2 (en) 2003-11-05
TW200305878A (en) 2003-11-01
CN1455412A (zh) 2003-11-12

Similar Documents

Publication Publication Date Title
KR100939068B1 (ko) 정보 저장 장치 및 차동 증폭기
KR101018014B1 (ko) 차동 감지 증폭기를 포함하는 정보 저장 장치
US6456524B1 (en) Hybrid resistive cross point memory cell arrays and methods of making the same
US6678189B2 (en) Method and system for performing equipotential sensing across a memory array to eliminate leakage currents
EP1423855B1 (en) Mram with midpoint generator reference
KR100890612B1 (ko) 감지 증폭기 및 데이터 판독 방법
KR100878306B1 (ko) 정보 저장 장치
US6259644B1 (en) Equipotential sense methods for resistive cross point memory cell arrays
US20010012228A1 (en) Differential sense amplifiers for resistive cross point memory cell arrays
US20050007833A1 (en) Memory cell strings
US20080094884A1 (en) Reference cell scheme for MRAM
US7277319B2 (en) System and method for reading a memory cell
US6711053B1 (en) Scaleable high performance magnetic random access memory cell and array
US6834017B2 (en) Error detection system for an information storage device
KR101054363B1 (ko) 판독 동작 수행 방법 및 시스템
KR101136038B1 (ko) 데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템
US6865108B2 (en) Memory cell strings in a resistive cross point memory cell array

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 8